JP2010192867A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】一般的なウエハ・レベル・パッケージ・プロセスでは、メッキ・プロセス中におけるスクライブ領域のアルミニウム系パッド電極の腐食を防止するために、製品領域における有機系保護膜と同層のパッド保護用樹脂膜でパッド電極をカバーしている。しかし、これでは再配線形成後にスクライブ領域のパッド電極に対するプローブ検査が実行できない。
【解決手段】本願発明は、ウエハ・レベル・パッケージ方式の半導体集積回路装置の製造方法において、チップ領域およびスクライブ領域の有機系保護膜を相互に連結した一体の膜パターンとし、ペレタイズ工程においては、スクライブ領域中央部の有機系保護膜を含む表層部分を先ず、レーザ・グルービングで除去することで幅広の溝を形成し、その後、この溝内の中央部をダイシング処理することで、ここのチップ領域に分離するものである。
【選択図】図１７

Description

本発明は、半導体集積回路装置の再配線周辺構造および半導体集積回路装置（または半導体装置）の製造方法における再配線周辺プロセス技術に適用して有効な技術に関する。

日本特開２００４−２００１９５号公報（特許文献１）には、ウエハ・レベル・パッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）プロセスに関して、バンプ電極を形成した後に、ポリイミド樹脂等をコート処理およびダイシング処理を施す技術が開示されている。

日本特表２００５−５３８５７２号公報（特許文献２）または米国特許第６６４９４４５号公報（特許文献３）には、ウエハ・レベル・パッケージ・プロセスに関して、バンプ電極を形成した後に、ウエハをハーフ・ダイシングし、ポリイミド等のアンダーフィルを塗布し、最後にチップに分離する技術が開示されている。

特開２００４−２００１９５号公報 特表２００５−５３８５７２号公報 米国特許第６６４９４４５号公報

半導体集積回路装置の製造方法におけるウエハ・レベル・パッケージ・プロセスに関して、本願発明者等が種々検討したところによると、以下のような問題点があることが明らかとなった。すなわち、一般的なウエハ・レベル・パッケージ・プロセスでは、メッキ・プロセス中におけるスクライブ領域のアルミニウム系パッド電極の腐食等を防止するために、製品領域におけるポリイミド・ファイナル・パッシベーション膜と同層のパッド保護用樹脂膜でパッド電極をカバーしている。しかし、これでは再配線形成後にスクライブ領域のパッド電極に対するプローブ検査が実行できない。また、ブレード・ダイシングをする場合には、製品領域におけるポリイミド・ファイナル・パッシベーション膜とパッド保護用樹脂膜を分離する必要があり、その結果、スクライブ領域の幅が増大する。また、製品領域の端部にポリイミド・ファイナル・パッシベーション膜がなく、信頼性が低下する等である。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、信頼性の高い半導体集積回路装置または半導体集積回路装置の製造プロセスを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願発明は、ウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）の製造方法において、チップ領域の有機系ファイナル・パッシベーション膜とスクライブ領域の有機系ファイナル・パッシベーション膜を相互に連結した一体の膜パターンとし、ペレタイズ工程においては、スクライブ領域中央部の有機系ファイナル・パッシベーション膜を含む表層部分を先ず、レーザ・グルービングで除去することで幅広の溝を形成し、その後、この溝内の中央部をダイシング処理（バック・グラインディングとの組み合わせ工程等も含む）することで、ここのチップ領域に分離するものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本願発明は、ウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）の製造方法において、チップ領域の有機系ファイナル・パッシベーション膜とスクライブ領域の有機系ファイナル・パッシベーション膜を相互に連結した一体の膜パターンとし、ペレタイズ工程においては、スクライブ領域中央部の有機系ファイナル・パッシベーション膜を含む表層部分を先ず、レーザ・グルービングで除去することで幅広の溝を形成し、その後、この溝内の中央部をダイシング処理（バック・グラインディングとの組み合わせ工程等も含む）することで、ここのチップ領域に分離する結果、チップの上面（デバイス面）の端部にまで一体の有機系ファイナル・パッシベーション膜が存在することとなり、デバイスの信頼性が向上する。

本願発明の一実施の形態の半導体集積回路装置の製造方法におけるプロセス・フローを説明するためのデバイス上面図（通常配線最上部のパッド開口工程完了時点）である。 図１のＸ−Ｘ’断面に対応するデバイス断面図（通常配線最上部のパッド開口工程完了時点）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるプロセス・フローを説明するためのデバイス上面図（パッド電極上の下層有機系パッシベーション膜パターニング工程完了時点）である。 図３のＸ−Ｘ’断面に対応するデバイス断面図（パッド電極上の下層有機系パッシベーション膜パターニング工程完了時点）である。 図３のＸ−Ｘ’断面に対応するデバイス断面図（再配線の電解メッキ工程完了時点）である。 図３のＸ−Ｘ’断面に対応するデバイス断面図（拡散バリア・メタル・エッチング工程完了時点）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるプロセス・フローを説明するためのデバイス上面図（銅シード層エッチング工程完了時点）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（銅シード層エッチング工程完了時点）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（上層有機系パッシベーション膜パターニング工程完了時点）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（再配線上面への無電解金メッキ工程完了時点）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（ウエハ・プローブ検査工程）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（バック・グラインディング工程完了時点）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（半田ペースト印刷工程完了時点）である。 図７のＸ−Ｘ’断面に対応するデバイス断面図（半田バンプ形成工程完了時点）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程を説明するためのウエハおよびチップ上面図である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程を説明するためのウエハ上面拡大図である。 図１６のＸ−Ｘ’断面に対応するデバイス断面図（レーザ・グルービング工程開始時点）である。 図１６のＸ−Ｘ’断面に対応するデバイス断面図（ブレード・ダイシング工程開始時点）である。 図１６のＸ−Ｘ’断面に対応するデバイス断面図（ブレード・ダイシング工程完了時点）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法における最終製品のパッケージ断面図である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド開口工程完了時点のデバイス断面の一例を示すデバイス模式断面図（図２のチップ領域パッド周辺領域Ｒ１に対応、すなわち、アルミニウム系パッド４および、その下方の詳細構造説明）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるアルミニウム系パッド開口工程完了時点のデバイス断面の一例を示すデバイス模式断面図（図２のシールリング周辺領域Ｒ２に対応、すなわち、シールリング９の詳細構造説明）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるレーザ・グルービング工程に使用するレーザ・グルービング装置の平面レイアウト図である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるブレード・ダイシング工程に使用するブレード・ダイシング装置の要部側面図である。 図２４のＹ−Ｙ’断面に対応するブレード・ダイシング装置の要部断面図である。 図１６の状態における各レーザ照射スキャン・パスの配置を説明するためのウエハ上面図である。 図１４、図１７から図１９までの工程（先においては、シングル・ステップ・フルカット方式をすでに説明したので、ここではバリエーションとしてステップ・カット・ダイシングについて説明した）の詳細断面フロー図（水溶性保護膜塗布完了）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（周辺照射パス完了）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（中間照射パス前）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（中間照射パス完了）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（中央照射パス前）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（中央照射パス完了）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（水溶性保護膜除去＆ステップ・カット・ファースト・ステップ完了）である。 図１４、図１７から図１９までの工程の詳細断面フロー図（水溶性保護膜除去＆ステップ・カット・セカンド・フルカット・ステップ完了）である。 本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程を概念的に説明したスクライブ領域の模式ウエハ断面図である。 図３５において、回転ブレードによるダイシングを行う前までのウエハダイシング工程（グルービング工程）を概念的に説明したスクライブ領域の模式ウエハ断面図である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域にチップ上再配線パターンを形成するとともに、前記スクライブ領域に、アルミニウム系パッド電極に電気的に接続された検査用再配線パターンを形成する工程；
（ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
（ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
（ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
（ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ処理を実行することにより、前記検査用再配線パターンおよび前記アルミニウム系パッド電極を除去する工程；
（ｆ）前記レーザ処理を実行した領域に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。

２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域にチップ上再配線パターンを形成するとともに、前記スクライブ領域に、アルミニウム系パッド電極に電気的に接続された検査用再配線パターンを形成する工程；
（ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
（ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
（ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
（ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ処理を実行することにより、前記有機系絶縁膜を除去する工程；
（ｆ）前記レーザ処理を実行した領域に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。

３．前記２項の半導体集積回路装置の製造方法において、前記工程（ｅ）においては、前記レーザ処理を実行することにより、更に、前記検査用再配線パターンおよび前記アルミニウム系パッド電極を除去する。

４．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を主面上に有する半導体ウエハを準備する工程；
（ｂ）前記工程（ａ）の後、前記スクライブ領域に対して、５個以上の照射パスを含むレーザ照射処理を実行する工程；
（ｃ）前記レーザ照射処理を実行した領域に対して、ダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記５個以上の照射パスの内、一対の周辺照射パスを実行する工程；
（ｂ２）前記下位工程（ｂ１）の後、前記一対の周辺照射パスの間の中央部に対して、前記５個以上の照射パスの内の中央照射パスを実行する工程。

５．前記５項の半導体集積回路装置の製造方法において、前記ダイシング処理は、前記レーザ照射処理を実行した領域の幅よりも狭い刃厚を有するブレードを用いて実行される。

６．前記４または５項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記レーザ照射処理を実行した領域の幅よりも狭い刃厚を有する第１のブレードを用いて、前記レーザ照射処理を実行した領域のほぼ中央部に切削溝を形成する工程；
（ｃ２）前記レーザ照射処理を実行した領域の幅および前記第１のブレードの刃厚よりも狭い刃厚を有する第２のブレードを用いて切削することにより、前記半導体ウエハを各チップ領域に分離する工程。

７．前記４から６項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｂ１）において形成される溝の深さは、前記下位工程（ｂ２）において形成される溝の深さよりも浅い。

８．前記４から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）は、更に以下の下位工程を含む：
（ｂ３）前記下位工程（ｂ１）の後であって前記下位工程（ｂ２）の前に、前記一対の周辺照射パスと前記中央照射パスの間において、一対の中間照射パスを実行する工程。

９．前記４から８項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｄ）前記工程（ａ）の後であって前記工程（ｂ）の前に、前記半導体ウエハの前記主面上に、水溶性ポリマー膜を形成する工程；
（ｅ）前記工程（ｄ）の後であって前記工程（ｃ）の前に、前記水溶性ポリマー膜を除去する工程。

１０．前記４から９項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｂ２）において形成される溝は、前記半導体ウエハの半導体基板領域に達している。

１１．前記４から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記一対の周辺照射パスは、前記中央照射パスと比較して、パルス繰り返し周波数が高い。

１２．前記８から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記一対の中間照射パスは、パルス繰り返し周波数が前記中央照射パスよりも高く、前記一対の周辺照射パスよりも低い。

１３．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハを準備する工程；
（ｂ）前記工程（ａ）の後、前記スクライブ領域に対して、５個以上の照射パスを含むレーザ照射処理を実行する工程；
（ｃ）前記レーザ照射処理を実行した領域に対して、前記レーザ照射処理を実行した領域の幅よりも狭い刃厚を有するブレードを用いてダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記５個以上の照射パスの中央部の照射パスは、周辺部の照射パスよりも照射強度が強い。

１４．前記１３項の半導体集積回路装置の製造方法において、前記５個以上の照射パスは、５本の照射パスを含み、これらの各照射パスの照射強度は、中央部が強く、周辺部に向かって弱くされている。

次に、本願において開示される発明のその他の実施の形態について概要を説明する。

１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域に、チップ上再配線パターンを形成する工程；
（ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
（ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
（ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
（ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ・グルービング処理を実行することにより、溝を形成する工程；
（ｆ）前記溝に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。

２．前記１項の半導体集積回路装置の製造方法において、前記ダイシング処理は、前記溝の幅よりも刃厚の薄い回転ブレードにより実行される。

３．前記１または２項の半導体集積回路装置の製造方法において、前記有機系絶縁膜は、ポリイミド系の樹脂膜である。

４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記バンプ電極は、半田を主要な構成要素とする。

５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記溝の深さは、前記半導体ウエハの基板領域に達する。

６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ａ）において、同時に、前記スクライブ領域に検査用再配線パターンを形成する。

７．前記６項の半導体集積回路装置の製造方法において、前記工程（ｃ）において、同時に、前記検査用再配線パターンの上方の前記有機系絶縁膜に検査用開口を形成する。

８．前記７項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｃ）と（ｄ）の間に、前記チップ上再配線パターンおよび前記検査用再配線パターンのそれぞれに、前記バンプ形成用開口および前記検査用開口を介して、プローブ針を当てて、ウエハ・プローブ検査を実行する工程。

９．前記７項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｄ）と（ｅ）の間に、前記バンプ電極および前記検査用再配線パターンのそれぞれに、プローブ針を当てて、ウエハ・プローブ検査を実行する工程。

１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記チップ上再配線パターンは、第1のアルミニウム系パッド電極を介して、通常配線層に電気的に接続されている。

１１．前記６から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記検査用再配線パターンは、第2のアルミニウム系パッド電極に電気的に接続されている。

１２．前記１から１１項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｃ）と（ｄ）の間に、バック・グラインディングを実行する工程。

１３．前記１から１２項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｄ）と（ｅ）の間に、バック・グラインディングを実行する工程。

１４．前記１から１３項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｃ）と（ｄ）の間に、前記バンプ形成用開口部分の前記チップ上再配線パターンの上面に、無電解メッキにより、金を主要な成分とする金属膜を形成する工程。

１５．前記１４項の半導体集積回路装置の製造方法において、前記工程（ｊ）において、同時に、前記検査用開口部分の前記検査用再配線パターンの上面に、無電解メッキにより、金を主要な成分とする金属膜を形成する工程。

１６．前記８項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｋ）前記工程（ｃ）と（ｇ）の間に、前記バンプ形成用開口部分の前記チップ上再配線パターンの上面に、無電解メッキにより、金を主要な成分とする金属膜を形成する工程。

１７．前記１から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）は、以下の下位工程を含む：
（ｆ１）前記溝に対して、ハーフ・カット・ダイシング処理を実行する工程；
（ｆ２）前記工程（ｆ１）の後、バック・グラインディングを実行することにより、前記半導体ウエハを各チップ領域に分離する工程。

１８．以下を含む半導体集積回路装置：
（ａ）デバイス面及び裏面を有する半導体基板；
（ｂ）前記デバイス面上であって、その端部近傍を取り巻くように配置されたシール・リング；
（ｃ）前記デバイス面上であって、前記シール・リングの内側に配置されたチップ上再配線パターン；
（ｄ）前記シール・リングおよび前記チップ上再配線パターンを含む前記デバイス面のほぼ全面を、前記シール・リングを越えて、前記デバイス面の前記端部まで、一体の膜パターンを構成するように被覆する有機系絶縁膜；
（ｅ）前記チップ上再配線パターンの上方の前記有機系絶縁膜に設けられたバンプ形成用開口；
（ｆ）前記バンプ形成用開口部の前記チップ上再配線パターン上に設けられたバンプ電極；
（ｇ）前記シール・リングを取り巻くように、前記半導体基板の周囲側面下部に設けられた突出部。

１９．前記１８項の半導体集積回路装置の製造方法において、前記有機系絶縁膜は、ポリイミド系の樹脂膜である。

２０．前記１８または１９項の半導体集積回路装置の製造方法において、前記バンプ電極は、半田を主要な構成要素とする。

次に、本願において開示される発明の更にその他の実施の形態について概要を説明する。

１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域にチップ上再配線パターンを形成するとともに、前記スクライブ領域に検査用再配線パターンを形成する工程；
（ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
（ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
（ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
（ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ処理を実行することにより、前記検査用再配線パターンを除去する工程；
（ｆ）前記レーザ処理を実行した領域に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。

２．前記１項の半導体集積回路装置の製造方法において、前記有機系絶縁膜は、ポリイミド系の樹脂膜である。

３．前記１または２項の半導体集積回路装置の製造方法において、前記バンプ電極は、半田を主要な構成要素とする。

４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）において、同時に、前記検査用再配線パターンの上方の前記有機系絶縁膜に検査用開口を形成する。

５．前記４項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｃ）と（ｄ）の間に、前記チップ上再配線パターンおよび前記検査用再配線パターンのそれぞれに、前記バンプ形成用開口および前記検査用開口を介して、プローブ針を当てて、ウエハ・プローブ検査を実行する工程。

６．前記４項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｄ）と（ｅ）の間に、前記バンプ電極および前記検査用再配線パターンのそれぞれに、プローブ針を当てて、ウエハ・プローブ検査を実行する工程。

７．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域に、チップ上再配線パターンを形成する工程；
（ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
（ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
（ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
（ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ処理を実行することにより、前記有機系絶縁膜を除去する工程；
（ｆ）前記レーザ処理を実行した領域に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。

８．前記７項の半導体集積回路装置の製造方法において、前記有機系絶縁膜は、ポリイミド系の樹脂膜である。

９．前記７または８項の半導体集積回路装置の製造方法において、前記バンプ電極は、半田を主要な構成要素とする。

１０．前記７から９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ａ）において、同時に、前記スクライブ領域に検査用再配線パターンを形成する。

１１．前記７から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）において、同時に、前記検査用再配線パターンの上方の前記有機系絶縁膜に検査用開口を形成する。

１２．前記１１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｃ）と（ｄ）の間に、前記チップ上再配線パターンおよび前記検査用再配線パターンのそれぞれに、前記バンプ形成用開口および前記検査用開口を介して、プローブ針を当てて、ウエハ・プローブ検査を実行する工程。

１３．前記１１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｄ）と（ｅ）の間に、前記バンプ電極および前記検査用再配線パターンのそれぞれに、プローブ針を当てて、ウエハ・プローブ検査を実行する工程。

〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。

具体的には、「金」、「ニッケル」、「銅」、「クロム」、「アルミニウム」等といっても、特にそうでない旨、明示した場合又は理論的にそうでないことが明らかな場合等を除き、「各物質を主要な成分とする部材」を意味するものとする。また、たとえば「アルミニウム・パッド」、「アルミニウム系パッド」といっても、パッド構造の全てが、アルミニウムを主要な成分とする部材でできているのではなく、アルミニウムを主要な成分とする部材による構造要素がパッド構造の主要部を占めることを表す。このことは、アルミニウム系配線、銅系配線等についても同様である。

更に、たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、USG（Undoped Silicon Glass）、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。

窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．「再配線パターン」、「再配線層」というときは、原則として、下地のシード・メタル膜を含まないこととする。また、当該下地のシード・メタル膜は、下層の拡散バリア・メタル膜、最上層のシード銅膜等から構成されている。

７．「シール・リング」が、「スクライブ・ガード・リング」とも言うが、以下の説明から明らかなように、円環状に限定されるものではなく、通常のチップ形状である矩形の周辺端部に沿った形状を呈する。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

１．本願発明の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・プロセス・フローの説明（主に図１から図１４）
図１および、そのＸ−Ｘ’断面（チップ領域２ａおよびスクライブ領域３、なお、チップ領域２ｂ，２ｃ，２ｄは隣接チップ領域である）である図２に示すように、半導体ウエハ１のデバイス面１ａ（裏面１ｂに対向する主面）側の最上層層間絶縁膜上には、アルミニウム系パッド４，５（チップ領域内の通常配線の最上層のパッド電極４、スクライブ領域内の通常配線の最上層のパッド電極５）が形成されている。ボンディング・パッド４，５下の多層配線層１ｗ（本来の基板部分１ｓは通常、たとえば３００ファイのｐ型の単結晶シリコン・ウエハである）のデバイス面１ａ側には、無機系ファイナル・パッシベーション膜６が形成されている。ボンディング・パッド等を構成するアルミニウム系パッド層４，５は、この例ではパッド専用であるが、最上層配線層を兼ねてもよい。ボンディング・パッド２および無機系ファイナル・パッシベーション膜６の形成については、以下のように形成する。まず、多層配線層１ｗ上にスパッタリングにより、アルミニウム系メタル膜（通常、中間のアルミニウムを主要な成分とし、銅その他を数パーセント程度添加した１０００ｎｍ程度の厚さの主配線金属層の上下に１０ｎｍ程度の厚さのチタン膜、５０から７５ｎｍ程度の厚さの窒化チタン膜等の薄膜を有する。チタン膜と窒化チタン膜でパッド下地メタル層を構成している）を成膜する。通常のリソグラフィにより、アルミニウム系メタル膜をパターニングし、ボンディング・パッド４，５を形成する。次に、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、下層の無機ファイナル・パッシベーション膜となる酸化シリコン系絶縁膜（たとえば厚さ２００ｎｍ程度）をプラズマＣＶＤ法により成膜する。続いて、その上に、たとえば、上層の無機ファイナル・パッシベーション膜となる窒化シリコン系絶縁膜（たとえば厚さ６００ｎｍ程度）をプラズマＣＶＤ法により成膜する。次に、この２層からなる無機ファイナル・パッシベーション膜６に通常のリソグラフィにより、パッド開口７，８（チップ領域内の無機系パッシベーション膜の開口７、スクライブ領域内の無機系パッシベーション膜の開口８）を形成する。この後、一般に主配線金属層上の窒化チタン膜１１等が、たとえばアルゴン、塩素等の混合ガス雰囲気中で自己整合的にドライ・エッチング除去される。これで、図２のような断面形態となる。シール・リング９は、チップ端部からのダメージや汚染等の伝播・侵入を防止するためのメタル積層壁であり、パッド層を含む通常多層配線（銅ダマシン配線またはアルミニウム系配線）を構成するメタル層を積層して、チップ端部４１の近傍を取り巻くように（チップ端部を環状または閉ループ状に周回）配置される。

次に、図３および図４に示すように、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、下層の有機ファイナル・パッシベーション膜１２となる感光性ポリイミド膜（たとえば厚さ５マイクロ・メートル程度）を塗布する。ポリイミド系樹脂のほか、ＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｅ）その他の耐熱性ポリマー系の樹脂膜でもよい。続いて、先とほぼ同じ開口位置に再び通常のリソグラフィにより、パターニング（チップ領域内の無機系パッシベーション膜の開口７に対応する開口１９ａおよびスクライブ領域３の全域からチップ領域２の端部４１に及ぶ開開口１９ｂの形成）を行う。続いて、半導体ウエハ１のデバイス面１ａ側に対して、アッシャー処理（酸素プラズマ処理）およびアルゴン・スパッタ・エッチを順次、実施することによって、パッド４，５の表面の有機物および自然酸化膜を除去する。

次に、図５に示すように、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、（銅に対する）拡散バリア・メタル膜１６をスパッタリングにより成膜する。拡散バリア・メタル膜１６としては、たとえば、厚さ１７５ｎｍ程度のクロムを主要な成分とするメタル膜（銅拡散バリア）を例示することができる。なお、代替バリア・メタル材料としては、例示したクロムを主要な成分とするものの他、チタン、チタン・ナイトライド、タンタル、タングステン、モリブデン等の一つと又はこれらから選択された複数の材料を主要な成分とするものが例示できる。

次に、拡散バリア・メタル膜１６上に、銅シード膜１７をスパッタリングにより成膜する。銅シード膜１７としては、たとえば、厚さ１５０ｎｍ程度の銅を主要な成分とするメタル膜を例示することができる。なお、代替材料としては、パラジュウムを主要な成分とするもの等を例示することができる。これらの拡散バリア・メタル膜１６、銅シード膜１７等で下地シード・メタル膜を構成する。

次に、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、レジスト膜１４を塗布する。これを通常のリソグラフィにより、パターニングして、レジスト膜１４にレジスト膜開口１５ａ，１５ｂを形成し、レジスト膜パターン１４とする。レジスト膜１４としては、たとえば、厚さ１５マイクロ・メートル程度のノボラック系のポジ型フォト・レジストを例示することができる。

次に、レジスト膜開口１５ａ，１５ｂ内に、電解メッキにより、下層再配線膜２１を形成する。下層再配線膜２１としては、たとえば、厚さ５マイクロ・メートル程度の銅を主要な成分とするメタル膜を例示することができる。メッキ液としては、たとえば、硫酸銅溶液等を例示することができる。

次に、レジスト膜開口１５ａ，１５ｂ内に、電解メッキにより、上層再配線膜１５を形成する。上層再配線膜２２としては、たとえば、厚さ３マイクロ・メートル程度のニッケルを主要な成分とするメタル膜を例示することができる。メッキ液としては、たとえば、スルファミン浴、ワット浴等を例示することができる。これらの銅メッキ膜２１、ニッケル・メッキ膜２２等でチップ上再配線パターン１８ａ（開口径は、たとえば１００マイクロ・メートルから３００マイクロ・メートル程度）および検査用再配線パターン１８ｂ（第２のアルミニウム系パッド電極に電気的に接続されており、第２のアルミニウム系パッド電極は、ＴＥＧパターン等に電気的に接続されている。開口径は、たとえば４０マイクロ・メートル程度）を構成する。

ここで、図６に示すように、不要になったレジスト膜パターン１４を、たとえば、有機酸系のレジスト除去液等を用いて除去する。このように、再配線層の形成に電解メッキを使用するのは、無電解メッキに比べて、厚膜の形成が容易であり、信頼性も高いからである。

続いて、図７および図８（図７のＸ−Ｘ’断面）に示すように、再配線パターン１８ａ，１８ｂをエッチング・マスクとして、不要になった下地スパッタ層（シード・メタル膜）を自己整合的にウエット・エッチング除去する。具体的には、まず、たとえば硫酸と過酸化水素水の混合液を用いて、銅シード膜１７を除去する。続いて、たとえば、過マンガン酸カリウムとメタ珪酸ナトリウムの溶液を用いて、クロム膜１６を除去する。

この時点を上方から見ると、図７のようになる。チップ上再配線パターン１８ａ（第1のアルミニウム系パッド電極を介して、通常配線層に電位的に接続されている）は、平面的には、パッド上部２３、連結部２４、およびバンプ形成部２５（バンプ・ランド）に分けることができる。

次に、図９に示すように、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、上層の有機系パッシベーション膜２６（有機系絶縁膜）を形成し、バンプ形成部２５（バンプ・ランド）に対応するバンプ形成用開口、すなわち、バンプ形成用開口２７ａ（開口径は、たとえば２００マイクロ・メートル程度）およびスクライブ領域における上層の有機系パッシベーション膜の開口２７ｂ（検査用開口）を開口する。有機上層ファイナル・パッシベーション膜７としては、たとえば、感光性ポリイミド膜（たとえば厚さ５マイクロ・メートル程度）を例示することができる。ポリイミド系樹脂のほか、ＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｅ）その他の耐熱性ポリマー系の樹脂膜でもよい。

次に、図１０に示すように、バンプ形成用開口２７ａおよび検査用開口２７ｂに対応するチップ上再配線パターン１８ａおよび検査用再配線パターン１８ｂ上に、無電解メッキにより、金を主要な成分とする金メッキ層２８ａ，２８ｂを形成する。この工程は必ずしも必須ではないが、半田の濡れ性を良好にする等の効果がある。また、プローブ検査が容易になる等のメリットもある。

次に、図１１に示すように、ウエハ・プローバ内にウエハをセットし、チップ上再配線パターン１８ａおよび検査用再配線パターン１８ｂ上に（具体的には、金メッキ層２８ａ，２８ｂ）プローブ針３１ａ，３１ｂを当てることにより、ウエハ・プローブ検査を実行する。検査用再配線パターン１８ｂ上にプローブ針３１ｂを当てて、テストすることは、必須ではないが、プロセス・モニタ等の観点で有効である。プローブ検査は、これ以外のタイミングでも実行可能である。

次に、図１２に示すように、バック・グラインディング・ホイール３２によりバック・グラインディングを実行し、通常１００マイクロ・メートルから６００マイクロ・メートル程度のウエハ厚さとする。バック・グラインディングはプローブ検査の前後を問わず、これ以外のタイミングでも実行可能である。

次に、図１３に示すように、バンプ形成部２５上に半田ペースト３３を印刷等により形成する。

続いて、図１４に示すように、半田リフロー処理により、半田バンプ３４を形成する。また、バンプの形成は、たとえば、バンプ形成部２５（バンプ・ランド）の表面に半田フラックス層を印刷または形成しておき、そこに整形された半田ボールを整列させる等の方法でもよい。半田バンプ材料としては、鉛フリー品が好適である。たとえば、Ｓｎ−Ａｇ−Ｃｕ系合金，Ｓｎ−Ｃｕ系合金，Ｓｎ−Ａｇ系合金，Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ系合金，Ｓｎ−Ａｇ−Ｃｕ−Ｉｎ系合金等を例示することができる。なお、この時点で半田バンプ２１にプローブ針３１ａを当てて、ウエハ・プローブ検査を実行することも可能である。この工程の後に、バック・グラインディングを実施することもできる。

バンプ形成工程より後のプロセスについては、セクション２で説明する。

２．本願発明の一実施の形態の半導体集積回路装置の製造方法におけるウエハ分割工程以降プロセス・フローの説明（主に図１５から図２０）
バンプ形成工程に続き、図１５に示すように、半導体ウエハ１のデバイス面１ａ上の多数のチップ領域２をダイシング（回転ブレード、または、レーザ、あるいはその両方による）によりＸ，Ｙ方向のダイシング領域３に沿って切削することにより、個々のチップ２に分割する。ここで、バック・グラインディングを併用する方法もある（いわゆるＤＢＧ法）。以下、ダイシング・プロセスの詳細を図１６から図１９に基づいて、具体的に説明する。

図１６、図１７および図１８に示すように、レーザ・ビーム３５をウエハ１のデバイス面１ａ（第1主面）側からダイシング領域３に沿って照射＆スキャンする（レーザ・グルービング）ことにより、ウエハ１のデバイス面１ａのスクライブ領域３の中央部における多層構造体を除去する。スキャン方法は、たとえば、中央は強く、周辺に向かって弱くされた５パスで実施する等が例示できる。スキャン速度は、たとえば、１００から６００ｍｍ/秒程度を例示することができる。このとき、スクライブ領域３内の通常配線の最上層のパッド電極５（第２のアルミニウム系パッド電極）および、その上の検査用再配線パターンを全部除去することが好適である。これは、必須ではないが、検査ノウハウの流出防止および後の工程での異物等の発生防止に有効である。このレーザ・グルービング結果、図１６および図１８に示すような溝３６（幅広溝またはレーザ・グルーブ）が形成される。また、溝３６の底面は、（ゲート電極、プリ・メタル層等を含む）パッド下の多層配線層１ｗを越えて、ソース・ドレイン領域、ウエル領域等を含む半導体ウエハまたは半導体基板の単結晶基板部分、すなわち、基板領域１ｓ（ｐ型シリコン単結晶基板）に達していることが好適である。このことも必須ではないが、多層配線層１ｗが、たとえばＳｉＯＣ膜、ＳｉＣＯ膜等のＬｏｗ−ｋ絶縁膜層（比誘電率が３以下の絶縁膜）を含む場合は特に、チップ２側へのダメージ低減の効果がある。

次に、図１６、図１８および図１９に示すように、レーザ・グルーブ３６よりも刃厚の薄いダイシング・ブレード３８により、溝３６の底面に対して、ダイシング装置を使用してダイシング処理（ウエハ１の裏面１ｂが貼り付けられているダイシング・テープに達するフル・カット）を実行することにより、チップ分離溝３７（狭小溝）を形成する。これによって、ウエハ１は、その裏面１ｂがダイシング・テープに貼り付けられた状態で、個々のチップ２に分離することとなる。

上記のように、ダイシングの第1のステップとして、ブレード・ダイシング処理ではなく、レーザ・グルービング（レーザ処理であるレーザ・グルービング処理）により、表面の有機系膜を除去するので、ブレードへの負担の大きいブレード・ダイシング処理に比較して、スムーズな処理が可能となる。また、デバイス側へのダメージも少ない。また、ダイシングの第２のステップをレーザ・グルーブ３６よりも刃厚の薄いダイシング・ブレード３８（刃厚は、たとえば３０から５０マイクロ・メートル程度）により、ブレード・ダイシングするので、デバイス部分へのダメージを最小にすることができる。また、プロセスコストも低く抑えることができる。

一方、ＤＢＧ法の場合は、図１９に示す残存部４２を残すように、上記のようなダイシング・ブレード３８により、ハーフ・カットした後、バック・グラインディングを実行して、個々のチップ２に分離する。

これらの各方法によって形成されたチップ２（分離された）は、図１９のように、シール・リング９を越えて、チップ２のデバイス面１ａの端部４１に至るまで上層の有機系パッシベーション膜２６（有機系絶縁膜）が形成されているので、デバイスの信頼性を向上させることができる。また、チップ２の側面４０（または半導体基板周囲側面）の下部に突出部３９があるので、デバイス特性により敏感なチップ２の端部４１の上部のチッピングを防止できるメリットがある。

次に、図２０に示すように（ここではパッケージの最終形態として、バンプつきの配線基板にフリップ・チップ実装したものを例示する）、配線基板４３（有機多層配線基板）上に、チップ２を、たとえば、フリップ・チップ接続し、アンダー・フィル・レジン４４を充填して、補強する。ここで、配線基板４３の下面には、外部半田バンプ４５が設けられている。

３．本願の一実施の形態の半導体集積回路装置におけるアルミニウム系パッド上のパッド開口完成時点でのデバイス断面構造の説明（主に図２１および図２２）
このセクションでは、図１及び図２で示したチップ領域パッド周辺領域Ｒ１（ボンディング・パッド４の周辺）およびシールリング周辺領域Ｒ２（シール・リング９の周辺）の詳細デバイス断面構造の一例を示す。

図２１は本願発明の実施の形態の半導体集積回路装置の製造方法による６５ｎｍテクノロジ・ノードのデバイスの断面構造の一例を示すデバイス断面図（パッド開口完成時点）である。これらに基づいて、本願の実施形態の半導体集積回路装置のデバイス構造の概要を説明する。

図２１に示すように、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型の素子分離フィールド絶縁膜４７で分離されたＰ型単結晶シリコン基板１ｓのデバイス面上には、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴのゲート電極４９が形成されている。それらの上には、エッチ・ストップ膜である窒化シリコン・ライナー膜５０（たとえば約３０ｎｍ）が形成されている。その上には、窒化シリコン・ライナー膜５０よりもずっと厚く、下層の熱ＣＶＤ法によるオゾンＴＥＯＳ酸化シリコン膜（たとえば約２００ｎｍ）および上層のプラズマＴＥＯＳ酸化シリコン膜（たとえば約２７０ｎｍ）等からなるプリ・メタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜５１が形成されている。また、これらのプリ・メタル絶縁膜を貫通して、タングステン・プラグ４８が形成されている。ここまでがプリ・メタル領域ＰＭである。

その上の第１配線層Ｍ１は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜７１および主層間絶縁膜であるプラズマシリコン酸化膜５６（たとえば約１５０ｎｍ）等およびそれらに形成された配線溝に埋め込まれた銅配線５２等から構成されている。

その上の第２配線層から第６配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＯ膜（たとえば約３０ｎｍ）/ＳｉＣＮ膜（たとえば約３０ｎｍ）等からなる複合絶縁性バリア膜（ライナー膜）５８、６１，６９、５４，６４、および上層のほとんどの領域を占める主層間絶縁膜５９，６２，７０，５５，６５等から構成されている。この主層間絶縁膜５９，６２，７０，５５，６５は、下層よりカーボン・ドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜（たとえば約３５０ｎｍ）とキャップ膜であるプラズマＴＥＯＳシリコン酸化膜（たとえば約８０ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線５７，６０，６８，５３，６３が形成されている。

その上の第７配線層から第８配線層Ｍ７，Ｍ８は、相互にほぼ同様の構造をしている。各層は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜７４，８４および上層の主層間絶縁膜７５，８５等から構成されている。この主層間絶縁膜７５，８５は、下層よりプラズマＴＥＯＳシリコン酸化膜（たとえば約２５０ｎｍ）、ＦＳＧ膜（たとえば約３００ｎｍ）、およびキャップ膜であるＵＳＧ膜（たとえば約２００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線７３，８３が形成されている。

その上の第９配線層から第１０配線層Ｍ９，Ｍ１０は、相互にほぼ同様の構造をしている。各層は下層の層間と上層の層内に分かれている。層間絶縁膜は、下層のＳｉＣＮ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜９４ｂ，１０４ｂおよび上層の主層間絶縁膜等から構成されている。主層間絶縁膜は下層のＦＳＧ膜９５ｂ，１０５ｂ（たとえば約８００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ｂ，１０６ｂ（たとえば約１００ｎｍ）等から構成されている。また、層内絶縁膜は、下層のＳｉＣＮ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜９４ａ，１０４ａおよび上層の主層間絶縁膜等から構成されている。主層内絶縁膜は下層のＦＳＧ膜９５ａ，１０５ａ（たとえば約１２００ｎｍ）及び上層のキャップ膜であるＵＳＧ膜９６ａ，１０６ａ（たとえば約１００ｎｍ）等から構成されている。これらの層間絶縁膜および層内絶縁膜等を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線９３，１０３が形成されている。

その上の最上層配線層（パッド層）ＡＰは、下層のＳｉＣＮ膜１１４（たとえば約１００ｎｍ）等の絶縁性バリア膜、中間のＵＳＧ膜１１７（たとえば約９００ｎｍ）等の主層間絶縁膜、および、最外部のプラズマＳｉＮ６（たとえば約６００ｎｍ）等のファイナル・パッシベーション膜等から構成されている。また、これらの層間絶縁膜を貫通して、タングステン・プラグ１１３が設けられており、ＵＳＧ膜１１７上にはアルミニウム系のボンディング・パッド４（たとえば約１０００ｎｍ）が設けられている。このアルミニウム系のボンディング・パッド１１８とタングステン・プラグ１１３には、必要に応じて、下層のチタン接着層１５１（たとえば約１０ｎｍ）および上層の窒化チタン・バリアメタル層１５２（たとえば約３０ｎｍ）が設けられている。また、ボンディング・パッド４（最上層アルミニウム系配線の主要アルミニウム系メタル層１１８）上には、窒化チタン層１１（たとえば約７０ｎｍ）が形成されており、この膜とプラズマＳｉＮ６に開口が形成され、ボンディング・パッド開口７となっている。

なお、アルミニウム系のボンディング・パッド４の代わりに、銅系のボンディング・パッドにしてもよい。

次に、図２２に基づいて、シールリング周辺領域Ｒ２（シール・リング９の周辺）の詳細デバイス断面構造の一例を説明する。図２２に示すように、プリメタル領域ＰＭ（プリ・メタル層間絶縁膜５１）上の各層間絶縁膜等５４、５５、５６、５８、５９、６１、６２、６４、６５、６９、７０、７１、７４、７５，８４、８５，９４ａ，９４ｂ，９５ａ，９５ｂ，９６ａ，９６ｂ，１０４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１１４，１１７および、メタル構造体（配線構造およびパッド）１１、５２，５３、５７，６０，６３、６８、７３、８３、９３、１０３、１１３，１１８，１５１，１５２は、図２１で説明した対応する要素と同一（すなわち、同一層の絶縁膜又はメタル層で形成されている）であるので、その説明は繰り返さない。ただし、シール・リング９の場合は、配線構造は、単なる配線としてではなく、主に補強体又は補強壁として作用している。また、同様に、最上層アルミニウム系配線の主要層１１８（図２１の通常配線の最上層のパッド電極４に対応）等は、主に上面近傍のリング状メタル補強体として作用している。また、最上層配線層ＡＰのスクライブ領域３側には、チップの外周部を取り巻くように、クラック・トラップ・トレンチ１５４が設けられている。従って、この例では、チップの最外週部には、クラック・トラップ・トレンチ１５４、２列のメタル構造体によるリング状ウォールが外部からのクラックの伝播を防止する構造となっている。なお、通常、クラック・トラップ・トレンチ１５４は、無機系パッシベーション膜の開口７（図２１）を形成する際に、同時に形成される。また、メタル構造体は、一般に接地電位に接続されている。

４．本願発明の一実施の形態の半導体集積回路装置の製造方法に使用する半導体製造装置（レーザ・グルービング装置およびブレード・ダイシング装置）の説明（主に図２３から図２５）
ここでは、便宜上、レーザ・グルービング装置とブレード・ダイシング装置がスタンド・アロンで場合を例にとって説明するが、両方を包含した一貫装置であってもよいことは言うまでもない。

図２３は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるレーザ・グルービング工程に使用するレーザ・グルービング装置８６の平面レイアウト図である。図２４は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるブレード・ダイシング工程に使用するブレード・ダイシング装置の要部側面図である。図２５は図２４のＹ−Ｙ’断面に対応するブレード・ダイシング装置の要部断面図である。これらに基づいて、本願発明の一実施の形態の半導体集積回路装置の製造方法に使用する半導体製造装置（レーザ・グルービング装置およびブレード・ダイシング装置）の構造及び動作の概要を説明する。

まず、レーザ・グルービング装置８６から説明する。図２３に示すように、被処理ウエハ１は、ダイシング・テープ１３を介して、その裏面１ｂをダイシング・フレーム１０に固定された状態で、ウエハ・ロード＆アンロード部８７に収容される。そこから、被処理ウエハ１は、ハンドリング・ロボット８８によって、スピン・テーブル８９にセットされて、被処理ウエハ１の表面１ａのほぼ全面に、水溶性ポリマ膜９７（図２７）が塗布される。続いて、被処理ウエハ１は、ハンドリング・ロボット８８によって、プリアライメント・ステージ９０に移送され、そこで、プリアライメントが実行され、更に、レーザ照射部の吸着テーブル６７に吸着固定された状態で、レーザ・グルービングが実行される。レーザ・ビームのスキャンニングは、通常、吸着テーブル６７側（ウエハ側）のＸＹテーブルを水平移動させることによって行われるが、レーザ・ビーム・ヘッド９１側のＸＹテーブルを水平移動したり、ミラー系を使用してレーザ・ビームを走査してもよい（高速スキャンに有効）。また、両方を移動させてもよい（たとえば、一方向はウエハ側でそれに垂直な方向はビーム側で移動する）。

レーザ・グルービングが完了すると、被処理ウエハ１は、ハンドリング・ロボット８８によって、再び、スピン・テーブル８９にセットされて、水溶性ポリマ膜の除去、洗浄、乾燥が行われる。その後、被処理ウエハ１は、ハンドリング・ロボット８８によって、ウエハ・ロード＆アンロード部８７に戻される。次に、被処理ウエハ１は、ダイシング・フレーム１０に固定された状態で、ダイシング装置８２に移送される。

図２４及び図２５に示すように、ダイシング装置８２は、吸着テーブル６７（ウエハ・ステージ）を有し、その上にリング・フレーム１０にダイシング・テープ１３を介してウエハ１のデバイス面１ａを上に向けて裏面１ｂを粘着・固定したものを真空吸着する。その状態で、スピンドル保持部７６に保持されたスピンドル７７の先端部７８にブレード保持部６６を介して、ダイシング・ブレード３０を取り付け、高速回転させることで切削（溝掘りまたは切断）を実行する。このとき、一般にステージ６７側が水平方向に移動して、切削を実行し、ダイシング溝２９（３７）を形成する。切削の際には、冷却水供給アーム状ノズル７９、純水スプレー８０、純水シャワー８１等から冷却や洗浄のために純水や冷却液体が供給される。

５．本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程の更に詳細な説明（主に図２６から図３４）
セクション２のダイシング工程の説明においては、再配線構造を有するデバイスのテスト性向上の観点から、有機系パッシベーションをスクライブ領域３上に有する例について具体的に説明したが、以下では、このような例に限らず、再配線構造をスクライブ領域３上に有するデバイスやレーザ・グルービングによるチップ周辺ダメージに敏感なデバイスに適合したプロセスの観点から５個以上のレーザ照射パスを用いるレーザ・グルービング技術（レーザ照射処理）について説明する。

図２６は図１６の状態における各レーザ照射スキャン・パスの配置を説明するためのウエハ上面図である。図２７は図１４、図１７から図１９までの工程（先においては、シングル・ステップ・フルカット方式をすでに説明したので、ここではバリエーションとしてステップ・カット・ダイシングについて説明した）の詳細断面フロー図（水溶性保護膜塗布完了）である。図２８は図１４、図１７から図１９までの工程の詳細断面フロー図（周辺照射パス完了）である。図２９は図１４、図１７から図１９までの工程の詳細断面フロー図（中間照射パス前）である。図３０は図１４、図１７から図１９までの工程の詳細断面フロー図（中間照射パス完了）である。図３１は図１４、図１７から図１９までの工程の詳細断面フロー図（中央照射パス前）である。図３２は図１４、図１７から図１９までの工程の詳細断面フロー図（中央照射パス完了）である。図３３は図１４、図１７から図１９までの工程の詳細断面フロー図（水溶性保護膜除去＆ステップ・カット・ファースト・ステップ完了）である。図３４は図１４、図１７から図１９までの工程の詳細断面フロー図（水溶性保護膜除去＆ステップ・カット・セカンド・フルカット・ステップ完了）である。図３５は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程を概念的に説明したスクライブ領域の模式ウエハ断面図である。これらに基づいて、本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程を更に詳細に説明する。

図２６に示すように、レーザ・ダイシング・プロセスの一部としてのレーザ・グルービング・プロセス（ここでは、５個以上のレーザ・ビーム照射パスを含むレーザ・グルービング・プロセスのうち、５個のレーザ・ビーム照射パスからなるものを例にとり、説明する）は、図１６の状態で開始される。図２７に示すように、被処理ウエハ１は、ダイシング・テープ１３を介して、その裏面１ｂをダイシング・フレーム１０に固定された状態で、その表面１ａのほぼ全面に、水溶性ポリマ膜９７（水溶性保護膜）が塗布される。これは、レーザ照射によって、気化、昇華、溶融等したウエハ構成部材が飛び散ってデブリ（Ｄｅｂｒｉｓ）として、直接デバイスに付着することを防止するためである。水溶性ポリマ膜９７の厚さは、たとえば、２マイクロ・メートル程度が最も好適である。また、水溶性ポリマ膜用の塗布液の主要組成は、たとえば、プロピレン・グリコール・モノメチルエーテル１０重量％程度、ポリビニル・アルコール５重量％程度、水８５重量％程度が好適である。

この状態で、図２６に示すように、レーザ・ビーム照射のうち、一対の周辺照射パス３５ａ，３５ｂを順に実行する。すなわち、先ず、周辺照射パス３５ａのスキャンニングを実行する。周辺照射パス３５ａがウエハ１を縦断すると、続いて、同一のスクライブ領域３について、周辺照射パス３５ｂのスキャンニングを実行する（スキャン方向は、たとえば先と逆方向である）。周辺照射パス３５ｂがウエハ１を逆向きに縦断すると、図２８に示すように、周辺照射パス３５ａによる溝３６ａおよび周辺照射パス３５ｂによる溝３６ｂが形成される。照射条件としては、たとえば、レーザの種類：Ｎｄ：ＹＡＧのＱスイッチング・パルス動作固体レーザ、レーザ・ビーム中心波長；３５５ｎｍ（第３高調波、紫外線領域）、平均レーザ・パワー：１ワット程度、Ｑスイッチング周波数（パルス繰り返し周波数）：２００ｋＨｚ程度、パルス長（パルス継続時間）：１００から３００ｎｍ程度、デフォーカス量：０マイクロ・メートル程度、スキャン速度：６００ｍｍ/秒を例示することができる。

次に、図２９および図２６に示すように、一対の周辺照射パス３５ａ，３５ｂよりも少し内側において、一対の中間照射パス３５ｃ，３５ｄを順に実行する。すなわち、先ず、中間照射パス３５ｃのスキャンニングを実行する。中間照射パス３５ｃがウエハ１を縦断すると、続いて、同一のスクライブ領域３について、中間照射パス３５ｄのスキャンニングを実行する（スキャン方向は、たとえば先と逆方向である）。中間照射パス３５ｄがウエハ１を逆向きに縦断すると、図３０に示すように、中間照射パス３５ｃにより拡大した溝３６ｃおよび中間照射パス３５ｄにより拡大した溝３６ｄが形成される。この溝３５ｃ、３６ｄは、周辺照射パス３５ａ、３５ｂによる溝３６ａ、３６ｂよりも深く、パッド下の多層配線層１ｗと半導体基板１ｓの境界を越えて、半導体基板１ｓの内部に到達している。照射条件としては、たとえば、レーザの種類：Ｎｄ：ＹＡＧのＱスイッチング・パルス動作固体レーザ、レーザ・ビーム中心波長；３５５ｎｍ（第３高調波、紫外線領域）、平均レーザ・パワー：３ワット程度、Ｑスイッチング周波数（パルス繰り返し周波数）：８０ｋＨｚ程度、パルス長（パルス継続時間）：１００から３００ｎｍ程度、デフォーカス量：＋１００マイクロ・メートル程度（焦点面を上方へシフト）、スキャン速度：６００ｍｍ/秒を例示することができる。

次に、図３１及び図２６に示すように、同一のスクライブ領域３の中央部において、中央照射パス３５ｅのスキャンニングを実行する（スキャン方向は、たとえば先の中間照射パス３５ｄと逆方向である）。中央照射パス３５ｅがウエハ１を縦断すると、図３２に示すように、中央照射パス３５ｅにより拡大した溝３６ｅが形成される。この溝３６ｅは、溝３６ａ、３６ｂよりも深く、溝３５ｃ、３６ｄよりも浅い。深くしてもよいが、必要以上に深くするとデブリが増加する。一方、多層配線層１ｗが大幅に残存するような深さでは、配線メタル部材の残存により、回転ブレードに負担がかかり、ブレード・ダイシング特性が劣化する。照射条件としては、たとえば、レーザの種類：Ｎｄ：ＹＡＧのＱスイッチング・パルス動作固体レーザ、レーザ・ビーム中心波長；３５５ｎｍ（第３高調波、紫外線領域）、平均レーザ・パワー：４ワット程度、Ｑスイッチング周波数（パルス繰り返し周波数）：５０ｋＨｚ程度、パルス長（パルス継続時間）：１００から３００ｎｍ程度、デフォーカス量：＋１００マイクロ・メートル程度（焦点面を上方へシフト）、スキャン速度：６００ｍｍ/秒を例示することができる。

次に、図３３に示すように、ウエハ１の表面１ａの水溶性ポリマ膜９７を水洗により、デブリとともに除去する。続いて、刃厚の厚いダイシング・ブレード３０ａ（回転ブレード）による切削処理により、溝３６ｅのほぼ中央部に、刃厚の厚いダイシング・ブレードによるダイシング溝２９ａを形成する。このダイシング溝２９ａは、後続の分離溝２９ｂ（図３４）の形成における回転ブレードの負担を軽減するために設けられる。

次に、図３４に示すように、刃厚の薄いダイシング・ブレード３０ｂ（回転ブレード）による切削処理により、ダイシング溝２９ａのほぼ中央部に、刃厚の薄いダイシング・ブレードによるダイシング溝２９ｂ（チップ分離用ダイシング溝）を形成する。この溝は、ダイシング・テープ１３の内部まで切り込む。ここにおいて、ウエハ１が個々のチップ２に分離されたこととなる。

なお、ここでは、レーザ・グルービングとブレード・ダイシングを組み合わせたダイシング・プロセスについて説明したが、後半のブレード・ダイシングは、ステップ・カット方式（レーザ・グルービング後、厚さの異なる２枚のブレードを用いてチップに分離する）を説明したが、セクション２で説明したようなシングル・ブレード方式（レーザ・グルービング後、単一のブレードによってチップに分離する）を適用してもよい。

６．本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程に関する付加的な説明（主に図３５、図３６）
ここでは、セクション５等において説明したダイシング工程に関して更に詳しく説明する。

図３５は本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程を概念的に説明したスクライブ領域の模式ウエハ断面図である。図３６は、図３５において、回転ブレードによるダイシング部分を除いた図である。これらに基づいて、本願発明の一実施の形態の半導体集積回路装置の製造方法におけるダイシング工程に関する付加的な説明を行う。

図３５に示すように、処理対象であるウエハ１上の各チップ領域２のパッド下の多層配線層１ｗ（通常、この部分の厚さは、１０から２０マイクロ・メートル程度であるが、ここでは、１０マイクロ・メートル程度として説明する）は、主に最下層のプリメタル領域ＰＭ、その上の多層のＬｏｗ−ｋ層部分１ｗｌ（ここが多層配線層１ｗの主要部）、および、更にその上の上層の非Ｌｏｗ−ｋ層部分１ｗｎから構成されている。

グルービング工程の始めに一対の周辺照射パス３５ａ，３５ｂ（周辺照射パスのウエハ上面近傍における幅Ｗ１は、たとえば、１０マイクロ・メートル程度）を実行するのは、比較的細いビームを用いて（たとえば、被加工面表面とビームのフォーカス面を一致させる）比較的弱いパルスで数多くたたくことで、周辺へのダメージを回避しながら、チップの端面を溶融させ、ガラス状の強固な壁面を確立させることで、後の加工におけるクラックの伝播を阻止するためである。この周辺照射パスによる溝３６ａ、３６ｂの深さは、半導体基板１ｓの直前で止めるのが最適であるが（たとえば、プリメタル領域ＰＭをほぼ除去したところでストップする等）、誤差の関係で半導体基板１ｓに到達してもよい。ただし、あまり深く半導体基板１ｓの内部に切り込むと、デブリが増加する。なお、剥がれやクラックが生じやすいのは、主にＬｏｗ−ｋ層部分１ｗｌであることを考慮すると、最小限、周辺照射パスによる溝３６ａ、３６ｂは、プリメタル領域ＰＭに確実に到達していることが好適である。

グルービング工程の次のステップである中間照射パス３５ｃ，３５ｄ（中間照射パスのウエハ上面近傍における幅Ｗ２は、たとえば、３０マイクロ・メートル程度）を実行するのは、比較的太いビームを用いて（たとえば、被加工面表面の上方１００マイクロ・メートル程度の位置にビームのフォーカス面をシフト、すなわち、デフォーカスさせる）比較的強いパルスで比較的少ない回数たたくことで、主に、多層配線層１ｗ上の表層金属構造物（通常配線の最上層のパッド電極５、検査用再配線パターン）および多層配線層１ｗ中の内部金属構造物（ターゲット、テストパターン、テストパッド、その他のテスト用配線等）の大部分を周りの絶縁物（無機系及び有機系）とともに除去することにある。このステップがないと、中央照射パス３５ｅの照射エネルギを大幅に増加させる必要が出てくるが、そうすると、ダメージが増加して、周辺照射パス３５ａ，３５ｂによって確立した壁面では、クラックやダメージの伝播を阻止できなくなる可能性が高い。

グルービング工程の次のステップである中央照射パス３５ｅ（中央照射パスのウエハ上面近傍における幅Ｗ３は、たとえば、３０マイクロ・メートル程度）を実行するのは、中央部に残存する金属構造物を周りの絶縁物（無機系及び有機系）とともに除去することにある。このステップは、中間照射パス３５ｃ，３５ｄが先行しているために、それがないときに比べて、比較的弱い照射エネルギで実行可能となっている。このステップでは、主に中央部に残存する金属構造物（特に表層金属構造物）を除去すればよいので、深さは中間照射パス３５ｃ，３５ｄよりも浅くてよい。ただ、１本のパスで除去する量は多いので、平均レーザ・パワーとしては、５個のパス中では、通常、最大となる。従って、照射の条件としては、比較的太いビームを用いて（たとえば、被加工面表面の上方１００マイクロ・メートル程度の位置にビームのフォーカス面をシフト、すなわち、デフォーカスさせる）比較的強いパルスで比較的少ない回数たたくこととなる。すなわち、中間照射パス３５ｃ，３５ｄよりも数が少なく強いパルスで、より強い平均レーザ・パワーとすることが好適である。

なお、表層金属構造物１８ｂ（５）の幅を、６５マイクロ・メートル程度とすると、スクライブ領域の中心線ＣＬからの周辺照射パス３５ａ，３５ｂのシフト距離ＬＰは、たとえば、３５マイクロ・メートル程度が好適であり、スクライブ領域の中心線ＣＬからの中間照射パス３５ｃ，３５ｄのシフト距離ＬＭは、たとえば、２５マイクロ・メートル程度が好適である。

すなわち、周辺照射パス３５ａ，３５ｂの中心は、表層金属構造物１８ｂ（５）の端部より外側であるのが好適であり、より好ましくは、周辺照射パス３５ａ，３５ｂの幅Ｗ１が、表層金属構造物１８ｂ（５）の端部より外側であるのが好適である。これにより、周辺へのダメージを回避しながら、溝３６ａ、３６ｂを形成することができる。

中間照射パス３５ｃ，３５ｄの中心は、表層金属構造物１８ｂ（５）上に位置するのが好適であり、より好ましくは、中間照射パス３５ｃ，３５ｄの幅Ｗ２は、周辺照射パス３５ａ，３５ｂの幅Ｗ１の外端部を越えないようにするのが好適である。これにより、周辺へのダメージを回避しながら、表層金属構造物１８ｂ（５）を除去でき、溝３５ｃ、３６ｄを形成することができる。中央照射パス３５ｅの幅Ｗ３は、周辺照射パス３５ｃ，３５ｄの幅Ｗ２と重なるようにするのが好適である。これにより、周辺へのダメージを回避しながら、表層金属構造物１８ｂ（５）を除去でき、溝３５ｅを形成することができる。

なお、シフト距離ＬＰはスクライブ領域の中心線ＣＬから周辺照射パス３５ａ，３５ｂの中心までの距離であり、シフト距離ＬＭはスクライブ領域の中心線ＣＬから中間照射パス３５ｃ，３５ｄの中心までの距離である。

次に、後半の回転ブレードによるダイシングについて説明する。第１ステップの刃厚の厚いダイシング・ブレード３０ａ（たとえば、刃厚Ｂ１は６０マイクロ・メートル程度）による切削処理の目的は、主に、レーザ・グルービングに特有の不規則な凹凸にとんだ地形を平坦にして、刃厚の薄いダイシング・ブレード３０ｂによる切断時に、ブレードがぶれないようにする等のためである。刃厚Ｂ１は、もちろん、レーザ・グルービング溝の幅Ｗ４（たとえば、スクライブ領域３の幅を１５０マイクロ・メートル程度、半導体ウエハ１ｓの厚さＴＳを６００マイクロ・メートル程度とすると、レーザ・グルービング溝の幅Ｗ４は通常、８０から９０マイクロ・メートル程度となる）よりも狭くなくてはならず、ダイシング・ブレード３０ａがレーザ・グルービング溝３６ｅの側壁に触れないように、その中心近傍を切削することが好適である。

従って、第２ステップの刃厚の薄いダイシング・ブレード３０ｂ（たとえば、刃厚Ｂ２は４０マイクロ・メートル程度）によるダイシング処理は、この平坦になった刃厚の厚いダイシング・ブレードによるダイシング溝２９ａ（たとえば、深さＢＤは８０マイクロ・メートル程度）の中央部近傍に対して行われる。

７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、パッケージ構造として、配線基板に単一のチップとしてフリップ・チップ接続したものを示したが、本願発明はそれに限定されるものではなく、他のチップ又はデバイスとともに配線基板や更にその他のチップ上にフリップ・チップ接続（他のチップおよび更にその他のチップはフリップ・チップ接続されたものでなくてもよい）したもの等にも適用できることは言うまでもない。

また、前記実施の形態においては、配線層のほぼ全層がダマシン配線であるものについて具体的に説明したが、本願発明はそれに限定されるものではなく、ほぼ全層がアルミニウム系通常配線であるもの、銅系又は銀系のダマシン配線とアルミニウム系通常配線を混合させて使用した配線構造を有するものにも同様に適用できることは言うまでもない。

また、前記実施の形態では、レーザとして、ＹＡＧを使用した例を具体的に説明したが、本願発明はそれに限定されるものではなく、ＹＶＯ４やそのたのグラス・レーザ等を使用してもよいことは言うまでもない。また、レーザ波長についても、３５５ｎｍに限定されず、紫外域に属するその他の波長を使用してもよいことは言うまでもない。

なお、前記実施の形態においては、レーザ・グルービングとブレード・ダイシングを組み合わせたウエハ・ダイシング方法について具体的に説明したが、本願発明はそれに限定されるものではなく、前半を５個以上のレーザ照射パスを用いてのグルーブ形成とし、後半部でレーザ・ダイシング（アブレーション又はスティルス、２光子吸収による変質層形成に基づくもの）を適用して切断するものでもよい。更に、後半部をバック・グラインディングすることにより、チップに分離する方式としてもよい。

１ （多層膜等を含む）半導体ウエハまたは半導体基板（集積回路製造工程途中のものも含む）
１ａ （半導体ウエハ又は半導体チップの）デバイス面（上面又は第1の主面）
１ｂ （半導体ウエハ又は半導体チップの）裏面（第２の主面）
１ｓ ソース・ドレイン領域、ウエル領域等を含む半導体ウエハまたは半導体基板の単結晶基板部分、すなわち、基板領域（ｐ型シリコン単結晶基板）
１ｗ （ゲート電極、プリ・メタル層等を含む）パッド下の多層配線層
１ｗｌ パッド下の多層配線層の内のＬｏｗ−ｋ層部分
１ｗｎ パッド下の多層配線層の内の上層の非Ｌｏｗ−ｋ層部分
２，２ａ，２ｂ，２ｃ，２ｄ チップ領域（製品領域またはデバイス領域）または半導体チップ
３ スクライブ領域またはダイシング領域
４ （チップ領域内の）通常配線の最上層のパッド電極またはボンディング・パッド（第1のアルミニウム系パッド電極）
５ （スクライブ領域内の）通常配線の最上層のパッド電極（第２のアルミニウム系パッド電極）
６ 無機系パッシベーション膜（無機系絶縁膜）
７ （チップ領域内の）無機系パッシベーション膜の開口
８ （スクライブ領域内の）無機系パッシベーション膜の開口
９ シール・リング
１０ リング・フレーム（ダイシング・フレーム）
１１ ＴｉＮ膜（またはＴｉＮ膜を含むパッド上層膜）
１２ 下層の有機系パッシベーション膜
１３ ダイシング・テープ
１４ レジスト膜
１５ａ，１５ｂ レジスト膜開口
１６ 拡散バリア・メタル膜（クロム膜）
１７ 銅シード膜
１８ａ チップ上再配線パターン
１８ｂ 検査用再配線パターン
１９ａ （チップ領域内の）下層の有機系パッシベーション膜の開口（閉開口）
１９ｂ （スクライブ領域内の）下層の有機系パッシベーション膜の開口（開開口）
２１ 銅電解メッキ層（下層再配線膜）
２２ ニッケル電解メッキ層（上層再配線膜）
２３ （チップ上再配線パターンの）パッド上部
２４ （チップ上再配線パターンの）連結部
２５ （チップ上再配線パターンの）バンプ形成部またはバンプ・ランド
２６ 上層の有機系パッシベーション膜（有機系絶縁膜）
２７ａ チップ領域における上層の有機系パッシベーション膜の開口（バンプ形成用開口）
２７ｂ スクライブ領域における上層の有機系パッシベーション膜の開口（検査用開口またはＴＥＧ開口）
２８ａ，２８ｂ 無電解金メッキ層（金属膜）
２９ ダイシング溝
２９ａ 刃厚の厚いダイシング・ブレードによるダイシング溝
２９ｂ 刃厚の薄いダイシング・ブレードによるダイシング溝
３０ ダイシング・ブレード（回転ブレード）
３０ａ 刃厚の厚いダイシング・ブレード
３０ｂ 刃厚の薄いダイシング・ブレード
３１ａ，３１ｂ プローブ針
３２ バック・グラインディング・ホイール
３３ 半田ペースト
３４ （チップ上の）バンプ電極
３５ レーザ・ビーム（照射パスまたはレーザ照射スキャン・パス）
３５ａ，３５ｂ 周辺照射パス（又は、そのレーザ・ビーム）
３５ｃ，３５ｄ 中間照射パス（又は、そのレーザ・ビーム）
３５ｅ 中央照射パス（又は、そのレーザ・ビーム）
３６ 溝（幅広溝またはレーザ・グルーブ）
３６ａ 周辺照射パスによる溝
３６ｂ 周辺照射パスによる溝
３６ｃ 中間照射パスにより拡大した溝
３６ｄ 中間照射パスにより拡大した溝
３６ｅ 中間照射パスにより拡大した溝
３７ チップ分離溝（狭小溝）
３８ ダイシング・ブレード
３９ 突出部
４０ チップ側面（または半導体基板周囲側面）
４１ チップの端部
４２ ハーフ・カットによる残存部
４３ 配線基板
４４ アンダー・フィル・レジン
４５ パッケージ実装用バンプ電極（外部半田バンプ）
４６ 組み立て完了時のデバイス（パッケージの最終形態）
４７ 素子分離フィールド絶縁膜
４８ タングステン・プラグ
４９ ゲート電極
５０ 窒化シリコン・ライナー膜
５１ プリ・メタル層間絶縁膜
５２ 銅配線
５３ 銅埋め込み配線
５４ 複合絶縁性バリア膜
５５ 主層間絶縁膜
５６ プラズマシリコン酸化膜
５７ 銅埋め込み配線
５８ 複合絶縁性バリア膜
５９ 主層間絶縁膜
６０ 銅埋め込み配線
６１ 複合絶縁性バリア膜
６２ 主層間絶縁膜
６３ 銅埋め込み配線
６４ 複合絶縁性バリア膜
６５ 主層間絶縁膜
６６ ブレード保持部
６７ 吸着テーブル
６８ 銅埋め込み配線
６９ 複合絶縁性バリア膜
７０ 主層間絶縁膜
７１ 絶縁性バリア膜
７３ 銅埋め込み配線
７４ 絶縁性バリア膜
７５ 主層間絶縁膜
７６ スピンドル保持部
７７ スピンドル
７８ スピンドル先端部
７９ 冷却水供給アーム状ノズル
８０ 純水スプレー
８１ 純水シャワー
８２ ダイシング装置
８３ 銅埋め込み配線
８４ 絶縁性バリア膜
８５ 主層間絶縁膜
８６ レーザ・グルービング装置
８７ ウエハ・ロード＆アンロード部
８８ ハンドリング・ロボット
８９ スピン・テーブル
９０ プリアライメント・ステージ
９１ レーザ・ビーム・ヘッド
９３ 銅埋め込み配線
９４ａ、９４ｂ 絶縁性バリア膜
９５ａ、９５ｂ ＦＳＧ膜
９６ａ、９６ｂ ＵＳＧ膜
９７ 水溶性ポリマ膜（水溶性保護膜）
１０１ （パッド下の配線を含む）半導体基板、デバイス・チップ、または半導体ウエハ
１０１ｂ 他のデバイス・チップ
１０３ 銅埋め込み配線
１０４ａ、１０４ｂ 絶縁性バリア膜
１０５ａ、１０５ｂ ＦＳＧ膜
１０６ａ、１０６ｂ ＵＳＧ膜
１１３ タングステン・プラグ
１１４ ＳｉＣＮ膜
１１７ ＵＳＧ膜
１１８ 最上層アルミニウム系配線の主要層
１５１ チタン接着層
１５２ 窒化チタン・バリアメタル層
１５４ クラック・トラップ・トレンチ
ＡＰ 最上層配線層（パッド層）
Ｂ１ 厚いブレードの刃厚
Ｂ２ 薄いブレードの刃厚
ＢＤ 厚いブレードによる基板への切り込み深さ
ＣＬ スクライブ領域の中心線
ＬＭ スクライブ領域の中心線から中間照射パスの中心までの距離
ＬＰ スクライブ領域の中心線から周辺照射パスの中心までの距離
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
Ｍ４ 第４配線層
Ｍ５ 第５配線層
Ｍ６ 第６配線層
Ｍ７ 第７配線層
Ｍ８ 第８配線層
Ｍ９ 第９配線層
Ｍ１０ 第１０配線層
ＰＭ プリメタル領域
Ｒ１ チップ領域パッド周辺領域
Ｒ２ シールリング周辺領域
ＴＭ パッド下の多層配線層の厚さ
ＴＳ 半導体基板の厚さ
Ｗ１ 周辺照射パスのウエハ上面近傍における幅
Ｗ２ 中間照射パスのウエハ上面近傍における幅
Ｗ３ 中央照射パスのウエハ上面近傍における幅
Ｗ４ レーザ・グルービング溝の幅（全幅）

Claims (20)

1. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域にチップ上再配線パターンを形成するとともに、前記スクライブ領域に、アルミニウム系パッド電極に電気的に接続された検査用再配線パターンを形成する工程；
   （ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
   （ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
   （ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
   （ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ処理を実行することにより、前記検査用再配線パターンおよび前記アルミニウム系パッド電極を除去する工程；
   （ｆ）前記レーザ処理を実行した領域に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
   ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。
2. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域にチップ上再配線パターンを形成するとともに、前記スクライブ領域に、アルミニウム系パッド電極に電気的に接続された検査用再配線パターンを形成する工程；
   （ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
   （ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
   （ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
   （ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ処理を実行することにより、前記有機系絶縁膜を除去する工程；
   （ｆ）前記レーザ処理を実行した領域に対して、回転ブレードを用いたダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
   ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。
3. 前記２項の半導体集積回路装置の製造方法において、前記工程（ｅ）においては、前記レーザ処理を実行することにより、更に、前記検査用再配線パターンおよび前記アルミニウム系パッド電極を除去する。
4. 以下を含む半導体集積回路装置：
   （ａ）デバイス面及び裏面を有する半導体基板；
   （ｂ）前記デバイス面上であって、その端部近傍を取り巻くように配置されたシール・リング；
   （ｃ）前記デバイス面上であって、前記シール・リングの内側に配置されたチップ上再配線パターン；
   （ｄ）前記シール・リングおよび前記チップ上再配線パターンを含む前記デバイス面のほぼ全面を、前記シール・リングを越えて、前記デバイス面の前記端部まで、一体の膜パターンを構成するように被覆する有機系絶縁膜；
   （ｅ）前記チップ上再配線パターンの上方の前記有機系絶縁膜に設けられたバンプ形成用開口；
   （ｆ）前記バンプ形成用開口部の前記チップ上再配線パターン上に設けられたバンプ電極；
   （ｇ）前記シール・リングを取り巻くように、前記半導体基板の周囲側面下部に設けられた突出部。
5. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域および、それらの間のスクライブ領域を主面上に有する半導体ウエハを準備する工程；
   （ｂ）前記工程（ａ）の後、前記スクライブ領域に対して、５個以上の照射パスを含むレーザ照射処理を実行する工程；
   （ｃ）前記レーザ照射処理を実行した領域に対して、ダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
   ここで、前記工程（ｂ）は、以下の下位工程を含む：
   （ｂ１）前記５個以上の照射パスの内、一対の周辺照射パスを実行する工程；
   （ｂ２）前記下位工程（ｂ１）の後、前記一対の周辺照射パスの間の中央部に対して、前記５個以上の照射パスの内の中央照射パスを実行する工程、
6. 前記５項の半導体集積回路装置の製造方法において、前記ダイシング処理は、前記レーザ照射処理を実行した領域の幅よりも狭い刃厚を有するブレードを用いて実行される。
7. 前記６項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
   （ｃ１）前記レーザ照射処理を実行した領域の幅よりも狭い刃厚を有する第１のブレードを用いて、前記レーザ照射処理を実行した領域のほぼ中央部に切削溝を形成する工程；
   （ｃ２）前記レーザ照射処理を実行した領域の幅および前記第１のブレードの刃厚よりも狭い刃厚を有する第２のブレードを用いて切削することにより、前記半導体ウエハを各チップ領域に分離する工程。
8. 前記５項の半導体集積回路装置の製造方法において、前記下位工程（ｂ１）において形成される溝の深さは、前記下位工程（ｂ２）において形成される溝の深さよりも浅い。
9. 前記５項の半導体集積回路装置の製造方法において、前記工程（ｂ）は、更に以下の下位工程を含む：
   （ｂ３）前記下位工程（ｂ１）の後であって前記下位工程（ｂ２）の前に、前記一対の周辺照射パスと前記中央照射パスの間において、一対の中間照射パスを実行する工程。
10. 前記５項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｄ）前記工程（ａ）の後であって前記工程（ｂ）の前に、前記半導体ウエハの前記主面上に、水溶性ポリマー膜を形成する工程；
    （ｅ）前記工程（ｄ）の後であって前記工程（ｃ）の前に、前記水溶性ポリマー膜を除去する工程。
11. 前記５項の半導体集積回路装置の製造方法において、前記下位工程（ｂ２）において形成される溝は、前記半導体ウエハの半導体基板領域に達している。
12. 前記５項の半導体集積回路装置の製造方法において、前記一対の周辺照射パスは、前記中央照射パスと比較して、パルス繰り返し周波数が高い。
13. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハのデバイス面上の各チップ領域に、チップ上再配線パターンを形成する工程；
    （ｂ）前記工程（ａ）の後、前記チップ上再配線パターンの表面を含む前記デバイス面上のほぼ全面に、有機系絶縁膜を形成する工程；
    （ｃ）前記チップ上再配線パターンの上方の前記有機系絶縁膜にバンプ形成用開口を形成する工程；
    （ｄ）前記バンプ形成用開口部の前記チップ上再配線パターン上に、バンプ電極を形成する工程；
    （ｅ）前記工程（ｄ）の後、前記スクライブ領域に対して、レーザ・グルービング処理を実行することにより、溝を形成する工程；
    （ｆ）前記溝に対して、ダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
    ここで、前記工程（ｄ）の完了時点において、前記有機系絶縁膜は、前記バンプ形成用開口を除く前記チップ領域のほぼ全領域、および、前記スクライブ領域のほぼ全領域を被覆した一体の膜パターンを構成している。
14. 前記１３項の半導体集積回路装置の製造方法において、前記ダイシング処理は、前記溝の幅よりも刃厚の薄い回転ブレードにより実行される。
15. 前記１３項の半導体集積回路装置の製造方法において、前記有機系絶縁膜は、ポリイミド系の樹脂膜である。
16. 前記１３項の半導体集積回路装置の製造方法において、前記バンプ電極は、半田を主要な構成要素とする。
17. 前記１３項の半導体集積回路装置の製造方法において、前記溝の深さは、前記半導体ウエハの基板領域に達する。
18. 前記１３項の半導体集積回路装置の製造方法において、前記工程（ａ）において、同時に、前記スクライブ領域に検査用再配線パターンを形成する。
19. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）複数のチップ領域および、それらの間のスクライブ領域を有する半導体ウエハを準備する工程；
    （ｂ）前記工程（ａ）の後、前記スクライブ領域に対して、５個以上の照射パスを含むレーザ照射処理を実行する工程；
    （ｃ）前記レーザ照射処理を実行した領域に対して、前記レーザ照射処理を実行した領域の幅よりも狭い刃厚を有するブレードを用いてダイシング処理を実行することにより、前記半導体ウエハを各チップ領域に分離する工程、
    ここで、前記５個以上の照射パスの中央部の照射パスは、周辺部の照射パスよりも照射強度が強い。
20. 前記１９項の半導体集積回路装置の製造方法において、前記５個以上の照射パスは、５本の照射パスを含み、これらの各照射パスの照射強度は、中央部が強く、周辺部に向かって弱くされている。

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