KR100871773B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100871773B1
KR100871773B1 KR1020070095703A KR20070095703A KR100871773B1 KR 100871773 B1 KR100871773 B1 KR 100871773B1 KR 1020070095703 A KR1020070095703 A KR 1020070095703A KR 20070095703 A KR20070095703 A KR 20070095703A KR 100871773 B1 KR100871773 B1 KR 100871773B1
Authority
KR
South Korea
Prior art keywords
laser processing
semiconductor
film
processing groove
semiconductor device
Prior art date
Application number
KR1020070095703A
Other languages
English (en)
Other versions
KR20080027166A (ko
Inventor
요시히사 이모리
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20080027166A publication Critical patent/KR20080027166A/ko
Application granted granted Critical
Publication of KR100871773B1 publication Critical patent/KR100871773B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 장치는, 소자 영역을 갖는 반도체 기판과, 반도체 기판 상에 형성되며, 저유전률 절연막을 포함하는 적층막과, 적어도 저유전률 절연막을 절단하도록 형성된 레이저 가공홈을 구비하는 반도체 소자를 구비한다. 반도체 소자는 배선 기판에 대하여 범프 전극을 통해서 접속되어 있다. 반도체 소자와 배선 기판 사이에는 언더필재가 충전된다. 언더필재의 필렛 길이 Y(㎜)는, 레이저 가공홈의 폭 X(㎛)에 대하여, Y > -0.233X+3.5(단，X>0, Y>0)의 조건을 만족한다.
적층막, 언더필재, 레이저 가공홈, 범프 전극, 필렛, 막 벗겨짐

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2006년 9월 21일에 출원된 일본 출원, 특원 2006-255755호에 의한 우선권의 이익에 기초한다. 따라서, 그에 의한 우선권의 이익을 주장한다. 상기 일본 출원의 내용 모두는, 본 명세서에 참조 문헌으로서 인용된다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 공정은, 반도체 웨이퍼를 격자 형상의 다이싱 라인으로 복수의 소자 영역으로 구획하고, 이들 각 소자 영역에 집적 회로를 형성하는 공정과, 반도체 웨이퍼를 다이싱 라인을 따라서 절단하여, 각 소자 영역을 반도체 소자(반도체 칩)로서 개편화하는 공정과, 반도체 소자를 배선 기판 상에 실장하여 패키징하는 공정으로 대별된다.
반도체 소자의 미세화나 고속화에 대응하기 위해서, 반도체 소자에는 배선 지연(RC 지연)의 억제(특히 배선의 기생 용량 C의 저감에 의한 지연 억제)에 유효한 저유전률 절연막(Low-k막)의 적용이 진행되고 있다. Low-k막의 구성 재료로서는, 예를 들면 불소가 도프된 산화 규소(SiOF), 탄소가 도프된 산화 규소(SiOC), 유기 실리카, 이들의 다공질막 등이 사용된다.
반도체 웨이퍼의 절단 공정에는, 일반적으로 다이아몬드 블레이드를 이용하여 반도체 웨이퍼를 기계적으로 절삭하여 절단하는 블레이드 다이싱이 적용되고 있다. Low-k막을 이용한 반도체 웨이퍼를 블레이드 다이싱에 의해 절단한 경우, Low-k막의 깨지기 쉬움이나 밀착력의 낮음에 기인하여, 막 벗겨짐이나 크랙 등이 생기기 쉽다고 하는 문제가 있다. 따라서，Low-k막을 갖는 반도체 웨이퍼의 블레이드 다이싱에 앞서서, 각 소자 영역을 구획하는 다이싱 라인을 따라서 레이저광을 조사하여, Low-k막을 절단하는 것이 제안되어 있다(일본 특개 2005-252196호 공보, 일본 특개 2006-108489호 공보 참조).
반도체 소자의 실장 구조(패키지 구조)에 관해서는, 반도체 소자의 성능을 충분히 발휘시키기 위해서, 반도체 소자와 기판의 배선 경로가 짧은 플립 칩 접속을 적용한 FC-BGA(Flip Chip-Ball Grid Alley) 패키지가 알려져 있다. FC-BGA 패키지에서는, 배선 기판 상에 플립 칩 접속한 반도체 소자로부터의 방열성을 높이기 위해서, 반도체 소자 상에 히트 싱크를 탑재한 구조가 적용되어 있다. 구체적으로는, 반도체 소자를 밀봉하는 리드에 히트 싱크로서의 기능을 갖게 하고, 이것을 반도체 소자의 이면측에 접착하고 있다.
히트 싱크를 겸하는 리드는, 방열성의 관점에서 금속 재료로 구성하는 것이 일반적이다. 리드를 구비하는 패키지 구조를, Low-k막을 갖는 반도체 소자에 적용 한 경우, 환경 수명 시험인 열 사이클 시험(TCT)에서의 막 벗겨짐이 문제로 된다. 즉, TCT 시의 열 응력이 기판과 리드(히트 싱크) 사이에 존재하는 반도체 소자의 엣지부(칩 엣지)에 다대한 스트레스를 주어, 이것이 원인으로 칩 엣지로부터 막 벗겨짐이 생긴다. 특히, Low-k막은 그 자체의 막 강도나 다른 막과의 밀착력이 낮기 때문에, TCT 시에 막 벗겨짐이 생기기 쉽다고 하는 문제가 있다.
다이싱 시의 Low-k막에의 가공 데미지에 의한 막 벗겨짐에 관해서는, 레이저 가공을 적용하여 기계적인 데미지를 경감함으로써 억제하고 있다. 그러나, Low-k막에 기인하는 막 벗겨짐은 다이싱 시의 가공 데미지 외에, 패키지 구조에 기초하는 칩 엣지에의 응력 부가에 의해서도 생긴다. 패키지 구조에 기초하는 Low-k막의 막 벗겨짐은, 레이저 가공의 적용에 의한 막 벗겨짐의 방지책만으로는 충분히 억제할 수 없다. 이 때문에, 최종적인 반도체 패키지로서의 제조 수율이나 신뢰성을 높이기 위해서, 패키지 구조에 기초하는 Low-k막의 막 벗겨짐을 억제하는 것이 요구되고 있다.
본 발명의 양태에 따른 반도체 장치는, 소자 영역을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성되며, 저유전률 절연막을 포함하는 적층막과, 상기 소자 영역을 둘러싸도록 형성되며, 상기 적층막의 적어도 상기 저유전률 절연막을 절단하는, 폭 X(㎛)를 갖는 레이저 가공홈을 구비하는 반도체 소자와, 상기 반도체 소자와 범프 전극을 통해서 접속된 배선 기판과, 상기 반도체 소자와 상기 배선 기판 사이에 충전되며, 필렛 길이가 Y(㎜)인 필렛 형상을 갖는 언더필재를 구비하고, 상 기 언더필재의 필렛 길이 Y(㎜)는 상기 레이저 가공홈의 폭 X(㎛)에 대하여, Y > -0.233X+3.5(단，X>0, Y>0)의 조건을 만족하는 것을 특징으로 하고 있다.
본 발명의 양태에 따른 반도체 장치의 제조 방법은, 저유전률 절연막을 포함하는 적층막을 갖는 반도체 웨이퍼에, 복수의 소자 영역간을 구획하는 다이싱 영역을 따라서 레이저광을 조사하여, 상기 적층막의 적어도 상기 저유전률 절연막을 절단하는, 폭 X(㎛)를 갖는 레이저 가공홈을 형성하는 공정과, 블레이드를 이용하여 상기 반도체 웨이퍼를 상기 다이싱 영역을 따라서 절단하여, 상기 복수의 소자 영역을 개편화하여 반도체 소자를 제작하는 공정과, 범프 전극을 통해서 상기 반도체 소자를 배선 기판과 접속하는 공정과, 상기 반도체 소자와 상기 배선 기판 사이에 충전되며, 필렛 길이가 Y(㎜)인 필렛 형상을 갖는 언더필재로 상기 반도체 소자를 고정하는 공정을 구비하고, 상기 언더필재는 상기 필렛 길이 Y(㎜)가 상기 레이저 가공홈의 폭 X(㎛)에 대하여, Y > -0.233X+3.5(단，X>0, Y>0)의 조건을 만족하도록 형성되는 것을 특징으로 하고 있다.
이하, 본 발명을 실시하기 위한 형태에 대해서, 도면을 참조하여 설명한다. 도 1은 본 발명의 반도체 장치를 적용한 반도체 패키지의 실시예를 도시하는 단면도, 도 2는 그 일부를 확대하여 도시하는 단면도이다. 이들 도면에 도시하는 반도체 패키지(반도체 장치)(1)는, 반도체 소자(반도체 칩)(2)와 배선 기판(3)을, 땜납 범프 등의 금속 범프로 이루어지는 범프 전극(볼 전극)(4)으로 전기적 및 기계적으로 접속한 구조를 갖고 있다. 반도체 소자(2)는 배선 기판(3)에 플립 칩 접속되어 있다.
범프 전극(4)은 반도체 소자(2)의 전극 패드(도시 생략)와 배선 기판(3)의 상면측에 형성된 접속 패드(도시 생략)에 대하여 각각 접속되어 있다. 반도체 소자(2)와 배선 기판(3) 사이의 갭 부분에는, 언더필재(5)로서 수지가 주입, 고화되어 있다. 언더필재(5)는 필렛 형상을 갖고 있다. 즉, 언더필재(5)는 갭 부분에 주입한 수지가 반도체 소자(2)의 외주로부터 비어져 나오고, 또한 반도체 소자(2)의 측면을 기어오름으로써 형성된 필렛(5a)을 갖고 있다.
반도체 소자(2)는 도 2에 도시한 바와 같이, 반도체 기판으로서의 Si 기판(6)과 그 표면측에 형성된 적층막(7)을 갖고 있다. Si 기판(6)은 도시를 생략한 트랜지스터 등을 포함하는 집적 회로가 형성된 소자 영역을 갖고 있다. 적층막(7)은 Si 기판(6)의 소자 영역을 갖는 표면(6a) 상에 형성되어 있다. 적층막(7)은 다층 배선막이나 보호막 등을 구성하는 것이며, 다층 배선막의 층간 절연막으로서 저유전률 절연막(Low-k막)을 갖고 있다. 적층막(7)은 예를 들면 도 3에 도시한 바와 같이, Si 기판(6) 상에 순서대로 형성된 로컬층(8), 중간층(9), 세미 글로벌층(10), 글로벌층(11), 패시베이션층(12)을 갖고 있다.
중간층(9)은 저유전률 절연막(13), TEOS막 등의 SiOX막(14), SiCN막(15)을 4층 구조로 한 막 구조를 갖고 있다. 중간층(9)은 도시를 생략한 Cu 배선을 갖고 있으며, 저유전률 절연막(13)은 Cu 배선의 층간 절연막으로서 기능하는 것이다. 로컬층(8), 세미 글로벌층(10), 글로벌층(11), 패시베이션층(12)은, TEOS막 등의 SiOX막(14), 불소-도프 실리카 글래스(FSG)막(16), 논도프 실리카 글래스(NSG)막(17), SiNX막(18), SiH4를 이용한 Si막(19) 등으로 구성되어 있다.
저유전률 절연막(13)에는 비유전률(k값)이 3.3 이하인 저유전률 재료가 이용된다. 저유전률 절연막(13)으로서는, 불소가 도프된 산화 규소(SiOF)막, 탄소가 도프된 산화 규소(SiOC)막, 유기 실리카(organic-silica)막, HSQ(hydrogen silsesquioxane)막, MSQ막(methyl silsesquioxane막), BCB(benzocyclobutene)막, PAE(polyarylether)막, PTFE(polytetrafluoroethylene)막, 또한 이들의 다공질막 등이 예시된다.
적층막(7)에는 적어도 저유전률 절연막(13)을 절단하도록, 레이저광을 조사하여 적층막(7)의 일부를 제거하여 형성한 홈(레이저 가공홈)(20)이 형성되어 있다. 레이저 가공홈(20)은, Si 기판(6)의 소자 영역(액티브 에리어)을 둘러싸도록, 반도체 소자(2)의 외주측에 형성되어 있다. 이와 같은 레이저 가공홈(20)에 의해, 블레이드 다이싱의 가공 데미지에 기초하는 적층막(7)의 막 벗겨짐, 특히 저유전률 절연막(13)에 기인하는 막 벗겨짐을 억제하고 있다. 레이저 가공홈(20)은 Si 기판(6)이 노출되는 깊이, 예를 들면 1㎛ 이상의 깊이까지 가공하여 형성하는 것이 바람직하다.
레이저 가공홈(20)은 저면이 Si 기판(6)으로 구성되어 있는 것이 바람직하다. 이에 의해, 레이저 가공홈(20)에 의해 적층막(7)을 보다 완전하게 절단할 수 있다. 이와 같은 레이저 가공홈(20)을 재현성 좋게 형성하는 데 있어서, 레이저광 은 Si 기판(6)의 일부까지 가공하도록 조사하는 것이 바람직하다. 레이저 가공홈(20)의 폭 X는 적층막(7)의 절단성을 확보하는 데 있어서, Si 기판(6) 상에서 3㎛ 이상으로 하는 것이 바람직하다. 레이저 가공홈(20)의 폭 X는 홈 저면의 폭을 나타내는 것이다. 저면이 Si 기판(6)으로 구성된 레이저 가공홈(20)에서, 폭 X는 Si 기판(6)의 최소 가공 폭에 상당한다.
이 실시예의 반도체 패키지(1)에서는, 레이저 가공홈(20)에 적층막(7)의 절단 기능뿐만 아니라, 반도체 소자(2)의 실장 구조에 기인하는 막 벗겨짐을 억제하는 기능을 갖게 하고 있다. 이 때문에, 후술하는 바와 같이 언더필재(5)의 필렛(5a)의 길이(필렛 길이) Y를 고려하여, 레이저 가공홈(20)의 폭 X가 설정되어 있다. 후에 상술하는 바와 같이, 반도체 소자(2)의 외주측에 형성된 레이저 가공홈(20) 내에 언더필재(5)가 충전됨으로써, 적층막(7)에 부가되는 열 응력이 완화된다. 따라서, 반도체 소자(2)의 실장 구조에 기인하는 적층막(7)의 막 벗겨짐을 억제하는 것이 가능하게 된다.
반도체 소자(2)와 배선 기판(3) 사이에 충전되는 언더필재(5)로서는, 예를 들면 에폭시계 수지, 아크릴계 수지, 아민계 수지, 실리콘계 수지, 폴리이미드계 수지 등이 이용된다. 특히, 영률이 5∼15㎬의 범위에 있고, 열 팽창 계수가 20∼40ppm의 범위에 있는 언더필 수지를 이용하는 것이 바람직하다.
언더필 수지의 영률이 5㎬ 미만인 경우에는, 반도체 소자(2)와 배선 기판(3)을 접속하는 범프 전극(4)에 스트레스가 생겨, 범프 전극(4)에 크랙이 생기게 되어 파단할 우려가 있다. 영률이 15㎬를 초과하면 배선 기판(3)의 휘어짐에 추종하여 반도체 소자(2)의 휘어짐이 커지게 되어, 칩 엣지로부터의 막 벗겨짐의 요인으로 된다. 언더필 수지의 열 팽창 계수가 20ppm 미만인 경우에는 배선 기판(3)의 신장에 추종할 수 없어, 배선 기판(3)의 배선을 단선시키는 요인으로 된다. 열 팽창 계수가 40ppm을 초과하면 배선 기판(3)의 휘어짐에 추종하여 반도체 소자(2)의 휘어짐이 커지게 되어, 칩 엣지로부터의 막 벗겨짐의 요인으로 된다.
언더필재(5)의 외주부는 필렛 형상을 갖고 있다. 언더필재(5)의 필렛(5a)의 길이 Y는, 언더필재(5)의 도포·충전 상태의 균일화 등을 도모하는 점에서 1㎜ 이상으로 하는 것이 바람직하다. 단, 여기서는 반도체 소자(2)의 레이저 가공홈(20)의 폭 X를 고려하여 필렛 길이 Y가 설정된다. 또한, 언더필재(5)의 필렛 길이 Y는, 반도체 소자(2)의 외주면으로부터 비어져 나온 필렛(5a)의 최대 길이(필렛(5a)의 저부의 길이)를 나타내는 것으로 한다.
반도체 소자(2)가 실장되는 배선 기판(3)에는, 예를 들면 수지 기판, 세라믹스 기판, 글래스 기판 등의 절연 기판을 기재로서 적용한 다층 배선 기판이 사용된다. 수지 기판을 적용한 배선 기판(3)으로서는, 일반적인 다층 구리-피복 적층판(다층 프린트 배선판) 등을 들 수 있다. 배선 기판(3)의 하면측에는, 땜납 범프 등으로 이루어지는 외부 접속 단자(21)가 형성되어 있다. 외부 접속 단자(21)는 범프 전극(4)과 배선 기판(3)의 내층 배선이나 표면 배선에 의한 배선망을 통해서 반도체 소자(2)와 전기적으로 접속되어 있다.
배선 기판(3) 상에는 반도체 소자(2)를 밀봉하도록 용기 형상의 리드(22)가 배치되어 있다. 리드(22)는 반도체 소자(2)를 기밀 밀봉하는 밀봉 용기로서의 기 능 외에, 반도체 소자(2)의 열을 패키지 외부에 방출하는 히트 싱크로서의 기능을 겸비하는 것이다. 따라서, 리드(22)는 외주 단부가 배선 기판(3)에 기밀하게 접착되어 있는 것 외에, 예를 들면 서멀 컴파운드(TIM재)(23)를 개재하여 반도체 소자(2)의 이면에 접합되어 있다. 리드(22)는 열 전도성이 우수한 금속 재료(Cu 등)로 구성하는 것이 일반적이다.
다음으로, 이 실시예에 따른 반도체 패키지(1)의 제조 공정에 대해서, 도 4 내지 도 6을 참조하여 설명한다. 도 4는 반도체 웨이퍼의 구성을 도시하는 평면도, 도 5는 도 4에 도시하는 반도체 웨이퍼의 일부(사각으로 둘러싼 영역 Z)를 확대하여 도시하는 평면도, 도 6은 도 5의 A-A선을 따라 취한 단면도이다. 도 4, 도 5 및 도 6에 도시하는 반도체 웨이퍼(31)는, 복수의 소자 영역(32, 32, …)과, 이들 소자 영역(32) 사이를 구획하도록 격자 형상으로 형성된 영역(다이싱 라인)(33)을 구비하고 있다. 부호 34는 링 프레임이다.
소자 영역(32)은 칩 링(35)으로 둘러싸여 있으며, 이 칩 링(35) 내에 트랜지스터 등의 소자 구조체, 각종 회로나 배선 등이 형성되어 있다. 반도체 웨이퍼(31)를 다이싱 영역(다이싱 라인)(33)을 따라서 절단하여, 각 소자 영역(32)을 개편화함으로써 반도체 소자(2)가 형성된다. 소자 영역(32)은, 전술한 바와 같이Si 기판(6)의 표면(6a) 상에 형성된 적층막(7)을 갖고 있다. 다이싱 영역(33)도 단면 구조적으로는 소자 영역(32)과 마찬가지로, Si 기판(6)과 적층막(7)을 갖고 있다.
전술한 바와 같은 적층막(7)을 갖는 반도체 웨이퍼(31)를 다이싱 가공할 때 에는, 우선 다이싱 영역(33)의 적층막(7)에 레이저광을 조사하여, 적층막(7)의 일부를 제거하여 레이저 가공홈(20)을 형성한다. 즉, 레이저광을 소자 영역(액티브 에리어)(32)의 외측에 상당하는 부분(다이싱 영역(33))에 조사한다. 레이저광은 칩 링(35)의 외주를 따라서 조사된다. 이에 의해, 적층막(7)을 절단하는 레이저 가공홈(20)을 형성한다. 레이저 가공홈(20)은 각 소자 영역(32)의 외주 전체를 둘러싸도록 형성된다.
다음으로, 블레이드를 이용하여 반도체 웨이퍼(31)를 절단한다. 구체적으로는, 레이저 가공홈(20)의 더욱 외측의 영역에 상당하는 부분(다이싱 영역(33)의 중앙부)을 다이아몬드 블레이드 등으로 절단하여, 각 소자 영역(32)을 각각 개편화하여 반도체 소자(2)를 제작한다. 도면 중 참조 부호 36은 블레이드에 의한 절단부를 나타내고 있다. 도 7 및 도 8에 도시한 바와 같이, 레이저 가공홈(20) 상을 블레이드 다이싱하여도 된다. 레이저 다이싱 영역과 블레이드 다이싱 영역을 겹침으로써, 다이싱 영역(33)의 면적을 저감할 수 있다. 어느 경우에서도, 레이저 가공홈(20)은 개편화 후의 반도체 소자(2)의 외주부에 잔존한다.
다음으로, 반도체 소자(2)에 땜납 볼 등을 탑재하여 범프 전극(4)을 형성하고, 또한 접속용의 플럭스를 도포한 후, 반도체 소자(2) 상의 범프 전극(4)과 배선 기판(3)을 플립 칩 접속한다. 다음으로, 반도체 소자(2)와 배선 기판(3) 사이의 간극에 언더필 수지를 주입하고, 이것을 큐어하여 언더필재(5)로 반도체 소자(2)를 고정한다. 이 후, 반도체 소자(2)의 이면에 서멀 컴파운드(TIM재)(23)를 도포하여 리드(22)를 접합한다. 마지막으로, 배선 기판의 하면에 땜납 볼 등을 장착하여 외 부 접속 단자(21)를 형성함으로써, FC-BGA 구조의 반도체 패키지(1)가 제작된다.
전술한 제작 공정에서, 레이저 가공홈(20)의 폭 X를 5㎛로 일정하게 하고, 언더필재(5)의 필렛 길이 Y를 1.5㎜ 및 2.0㎜로 한 반도체 패키지(1)를 제작하였다. 이들 반도체 패키지(1)에 125℃∼-55℃의 열 사이클 시험(TCT)을 실시하였다. TCT 후의 칩 엣지의 막 벗겨짐에 의한 누적 불량율을 도 9에 도시한다. 도 9로부터 알 수 있는 바와 같이, 필렛 길이 Y를 1.5㎜로 한 경우에 비해 2.0㎜로 한 경우쪽이, 보다 긴 온도 사이클 후에 불량이 발생하고 있다. 필렛 길이 Y를 길게 함으로써, TCT에 의한 칩 엣지의 막 벗겨짐에 대한 신뢰성이 향상된다.
이 점을 근거로 하여, 도 10에 레이저 가공홈(20)의 폭 X와 언더필재(5)의 필렛 길이 Y를 변화시켰을 때에, TCT 후의 막 벗겨짐 불량의 유무를 조사한 결과를 도시한다. 여기서는, 외형이 14×14㎜인 반도체 소자(2)를 사용하고, 1000사이클의 TCT 후에서의 막 벗겨짐 불량의 발생의 유무를 조사하였다. 도 10에서, ×는 1000사이클의 TCT 후에 칩 엣지의 막 벗겨짐이 발생하였던 것, ○는 1000사이클의 TCT 후에서도 칩 엣지의 막 벗겨짐이 발생하지 않았던 것이다. 이들의 구체예로서, 도 11 내지 도 13에 각종 조건 하에서의 막 벗겨짐의 발생의 유무를 조사한 결과를 도시한다. 도 11 내지 도 13은 초음파 탐상 장치(SAT)에 의한 해석 화상이다.
도 11은 도 10의 점 A의 조건(홈 폭 X : 5㎛, 필렛 길이 Y : 1.5㎜)으로 한 반도체 패키지의 1000사이클의 TCT 후의 관찰 결과이다. 도 12는 도 10의 점 B의 조건(홈 폭 X : 5㎛, 필렛 길이 Y : 2㎜)으로 한 반도체 패키지의 1000사이클의 TCT 후의 관찰 결과이다. 도 13은 도 10의 점 C의 조건(홈 폭 X : 10㎛, 필렛 길이 Y : 1.5㎜)으로 한 반도체 패키지의 1000사이클의 TCT 후의 관찰 결과이다. 이들 도면에서, 하얗게 보이는 부분은 막 벗겨짐이 생긴 부분이다. 도 10의 점 A의 조건 및 점 B의 조건에서는 막 벗겨짐이 발생하고 있는 데 반하여, 점 C의 조건에서는 막 벗겨짐은 발생하고 있지 않다.
점 A, 점 B, 점 C 이외의 조건에 대해서도, 홈 폭 X와 필렛 길이 Y를 변화시킨 반도체 패키지에 대하여 TCT를 실시하여, 1000사이클 후에 막 벗겨짐이 발생하고 있는지의 여부를 조사하였다. 그 결과, 도 10의 [Y=-0.233X+3.5]의 라인보다 홈폭 X에 대한 필렛 길이 Y를 길게 한 영역 내의 조건을 선택한 반도체 패키지(1)이면, 1000사이클의 TCT 후에서도 막 벗겨짐의 발생을 억제하는 것이 가능한 것이 판명되었다. 즉, 언더필재(5)의 필렛 길이 Y를 길게 하거나, 또한 레이저 가공홈(20)의 폭 X를 넓게 함으로써, TCT에 대한 반도체 패키지(1)의 신뢰성(칩 엣지의 막 벗겨짐에 대한 신뢰성)을 높이는 것이 가능하게 된다.
FC-BGA 구조의 반도체 패키지(1)에 대하여 TCT를 행한 경우, 반도체 소자(2)와 리드(22)의 열 팽창 계수의 차이, 반도체 소자(2)와 배선 기판(3)의 열 팽창 계수의 차이 등에 기초하여, 반도체 패키지(1)에 열 스트레스에 의한 변형이 생긴다. 이 변형에 기초하는 응력이 배선 기판(3)에 플립 칩 접속된 반도체 소자(2)의 단부(칩 엣지)에 가해진다. 이 칩 엣지에 부가되는 응력에 의해, 반도체 소자(2)의 적층막(7)에 막 벗겨짐이 발생한다. 특히, 저유전률 절연막(13)은 그 자체의 막 강도나 타재료에 대한 밀착 강도가 낮기 때문에, 칩 엣지에 응력이 부가되었을 때 에 막 벗겨짐이 생기기 쉽다.
TCT 시의 열 응력에 의한 막 벗겨짐에 대하여, 언더필재(5)의 필렛 길이 Y를 길게 함으로써, 칩 엣지의 고정력이 증대되어 응력이 완화된다. 따라서, TCT에 의한 적층막(7)의 막 벗겨짐을 억제할 수 있다. 전술한 바와 같이, 필렛 길이 Y는 언더필재(5)의 충전 상태를 균일화하기 위해서 1㎜ 이상으로 하는 것이 바람직하다. 또한, 적층막(7)의 막 벗겨짐을 재현성 좋게 억제하는 점에서, 필렛 길이 Y는 1.5㎜ 이상으로 하는 것이 바람직하다.
언더필재(5)의 필렛 길이 Y를 길게 할수록, TCT에 대한 신뢰성이 향상되지만(막 벗겨짐의 발생에 대한 마진이 확대되지만), 패키지 디자인에 따라서는 반도체 소자(2)의 근방에 타부품이 탑재되는 경우가 있기 때문에, 필렛 길이 Y는 제약을 받게 된다. 디자인 상의 제약을 고려하면, 필렛 길이 Y는 5㎜ 이하, 나아가서는 3.5㎜ 이하로 하는 것이 바람직하다.
TCT 시에 칩 엣지에 부가되는 응력의 완화에 대해서는, 필렛 길이 Y와 함께 반도체 소자(2)의 외주를 따라서 형성된 레이저 가공홈(20)이 유효하게 기능한다. 즉, 레이저 가공홈(20)은 다이싱 시에서의 적층막(7)의 막 벗겨짐을 억제하고, 개편화된 후에는 반도체 소자(2)의 외주부에 빈 홈으로서 잔존한다. 이와 같은 레이저 가공홈(20)을 갖는 반도체 소자(2)를 FC-BGA 구조의 반도체 패키지(1)에 적용한 경우, 반도체 소자(2)와 배선 기판(3) 사이에 언더필재(5)를 충전하였을 때에, 레이저 가공홈(20) 내에도 언더필재(5)가 충전된다.
레이저 가공홈(20) 내에 충전된 언더필재(5)는, 적층막(7)의 끝면의 고정 재 로서 기능한다. 레이저 가공홈(20)의 폭 X를 넓힘으로써, 언더필재(5)에 의한 적층막(7)의 끝면의 고정력이 증대된다. 따라서, TCT에 의한 적층막(7)의 막 벗겨짐을 억제할 수 있다. 즉, 언더필재(5)의 필렛 길이 Y를 충분히 길게 할 수 없는 경우라도, 레이저 가공홈(20)의 폭 X를 넓힘으로써, TCT에 의한 적층막(7)의 막 벗겨짐을 재현성 좋게 억제하는 것이 가능하게 된다.
레이저 가공홈(20) 내에 충전된 언더필재(5)에 의한 적층막(7)의 끝면의 고정 강도를 보다 확실하게 높이는 점에서, 레이저 가공홈(20)의 폭 X는 5㎛ 이상으로 하는 것이 바람직하다. 단, 레이저 가공홈(20)의 폭을 너무 넓게 하면 반도체 소자(2)의 다이싱 영역의 증대 등을 초래하기 때문에, 레이저 가공홈(20)의 폭 X는 40㎛ 이하, 나아가서는 20㎛ 이하로 하는 것이 바람직하다. 레이저 가공홈(20)의 폭 X를 충분히 넓게 할 수 없는 경우라도, 언더필재(5)의 필렛 길이 Y를 길게 함으로써, TCT에 의한 적층막(7)의 막 벗겨짐을 재현성 좋게 억제하는 것이 가능하게 된다.
이와 같이, 언더필재(5)의 필렛 길이 Y와 레이저 가공홈(20)의 폭 X는 각각 제약을 받지만, 이들 양방의 구성에 기초하여 적층막(7)의 단부의 고정력을 높임으로써, 반도체 소자(2)의 실장 구조에 기초하는 적층막(7)의 막 벗겨짐을 재현성 좋게 억제하는 것이 가능하게 된다. 구체적으로는, 도 10의 [Y=-0.233X+3.5]의 라인보다 레이저 가공홈(20)의 폭 X에 대한 필렛 길이 Y를 길게 한 조건을 선택함으로써, 반도체 패키지(1)나 반도체 소자(2)의 설계 조건을 종래의 패키지 구조로부터 크게 변경하지 않고, TCT 후에서의 적층막(7)의 막 벗겨짐을 억제할 수 있다.
도 14에 m-ELT법(modified-Edge Lift off Test)에 의해 칩 엣지에 대한 막의 밀착성을 평가한 결과를 도시한다. m-ELT법은 막 벗겨짐이 발생하는 파괴 에너지를 산출하는 평가 방법이다. 우선, 측정 시료로서의 테스트막 상에 열 특성이 기지인 에폭시 수지를 도포하여 경화시킨다. 시료의 온도를 내려 에폭시 수지를 수축시킴으로써, 테스트막의 단부에 떼어냄 응력을 가한다. 테스트막의 단부에 박리가 생긴 온도로부터 에폭시 수지의 잔류 응력을 구하고, 이 잔류 응력으로부터 테스트막의 파괴 에너지(밀착 강도)를 산출한다.
도 14로부터 알 수 있는 바와 같이, 막 단체의 강도가 0.274㎫·m1/2인 것에 대하여, 레이저 가공한 경우의 칩 엣지에서의 막의 밀착 강도는 레이저 가공 폭이 13.2㎛인 경우에 0.361㎫·m1/2로 30% 이상 향상되어 있다. 참고로 블레이드로 스텝 컷트 가공한 경우의 밀착 강도를 도시한다. 이 경우, 레이저 가공을 적용하였을 때에 비해 강도의 향상 효과가 적다. 또한, 레이저에 의한 가공 폭이 넓어짐에 따라서 칩 엣지의 밀착성도 개선되어 있다. 이것은 레이저 가공 폭에 의한 효과와 일치한다.
전술한 바와 같이, 반도체 소자(2)의 레이저 가공홈(20)의 폭 X(㎛)와 언더필재(5)의 필렛 길이 Y(㎜)가, Y>-0.233X+3.5(단，X>0, Y>0)의 조건을 만족하는 구조 및 제조 공정을 적용함으로써, 반도체 소자(2)의 실장 구조(FC-BGA 구조)에 기초하는 적층막(7)의 막 벗겨짐을 재현성 좋게 억제하는 것이 가능하게 된다. 따라서, 저유전률 절연막(13)을 포함하는 적층막(7)을 갖는 반도체 소자(2)를 배선 기 판(3) 상에 플립 칩 접속한 반도체 패키지(1)의 제조 수율이나 신뢰성 등을 대폭적으로 향상시킬 수 있다. 즉, 신뢰성이 우수한 FC-BGA 구조의 반도체 패키지(반도체 장치)(1)를 수율 좋게 제작하는 것이 가능하게 된다.
또한, 본 발명은 상기한 실시예에 한정되는 것이 아니라, 각종 구조를 갖는 반도체 장치 및 그 제조 방법, 또한 각종 공정을 갖는 반도체 장치의 제조 방법에 적용할 수 있다. 그와 같은 반도체 장치와 그 제조 방법에 대해서도, 본 발명에 포함되는 것이다. 또한, 본 발명의 실시예는 본 발명의 기술적 사상의 범위 내에서 확장 혹은 변경할 수 있으며, 이 확장, 변경한 실시예도 본 발명의 기술적 범위에 포함되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 도시하는 단면도.
도 2는 도 1에 도시하는 반도체 장치의 일부를 확대하여 도시하는 단면도.
도 3은 도 1에 도시하는 반도체 장치를 구성하는 반도체 소자의 적층막의 예를 도시하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 공정에 적용되는 반도체 웨이퍼를 도시하는 평면도.
도 5는 도 4에 도시하는 반도체 웨이퍼의 다이싱 공정을 도시하는 평면도.
도 6은 도 5의 A-A선을 따라 취한 단면도.
도 7은 도 4에 도시하는 반도체 웨이퍼의 다른 다이싱 공정을 도시하는 평면도.
도 8은 도 7의 A-A선을 따라 취한 단면도.
도 9는 언더필재의 필렛 길이 Y를 변화시켰을 때의 TCT 후의 막 벗겨짐에 의한 누적 불량율의 예를 도시하는 도면.
도 10은 레이저 가공홈의 폭 X와 언더필재의 필렛 길이 Y에 기초하는 막 벗겨짐의 발생의 유무를 도시하는 도면.
도 11은 도 10의 점 A의 조건을 적용한 반도체 장치에서의 TCT 후의 반도체 소자의 막 벗겨짐의 상태를 초음파 탐상으로 관찰한 결과를 도시하는 도면.
도 12는 도 10의 점 B의 조건을 적용한 반도체 장치에서의 TCT 후의 반도체 소자의 막 벗겨짐의 상태를 초음파 탐상으로 관찰한 결과를 도시하는 도면.
도 13은 도 10의 점 C의 조건을 적용한 반도체 장치에서의 TCT 후의 반도체 소자의 막 벗겨짐의 상태를 초음파 탐상으로 관찰한 결과를 도시하는 도면.
도 14는 반도체 소자의 다이싱 방법과 적층막의 밀착 강도의 관계를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 패키지 2 : 반도체 소자
3 : 배선 기판 4 : 범프 전극
5 : 언더필재 5a : 필렛
7 : 적층막 20 : 레이저 가공홈
22 : 리드

Claims (20)

  1. 반도체 장치로서,
    소자 영역을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성되며, 저유전률 절연막을 포함하는 적층막과, 상기 소자 영역을 둘러싸도록 형성되며, 상기 적층막의 적어도 상기 저유전률 절연막을 절단하는, 폭 X(㎛)를 갖는 레이저 가공홈을 구비하는 반도체 소자와,
    상기 반도체 소자와 범프 전극을 통해 접속된 배선 기판과,
    상기 반도체 소자와 상기 배선 기판 사이에 충전되며, 필렛 길이 Y(㎜)의 필렛 형상을 갖는 언더필재를 포함하며,
    상기 언더필재의 필렛 길이 Y(㎜)는 상기 레이저 가공홈의 폭 X(㎛)에 대하여, Y > -0.233X+3.5(단，X>0, Y>0)의 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 소자를 밀봉하도록, 상기 배선 기판 상에 형성된 리드를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 리드는 용기 형상의 금속 재료를 구비하고, 또한 상기 반도체 소자의 이면에 접합되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 언더필재의 필렛 길이 Y는 1∼5㎜의 범위인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 언더필재의 필렛 길이 Y는 1.5㎜ 이상인 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 언더필재의 필렛 길이 Y는 3.5㎜ 이하인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 레이저 가공홈의 폭 X는 3∼40㎛의 범위인 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 레이저 가공홈의 폭 X는 5㎛ 이상인 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 레이저 가공홈의 폭 X는 35㎛ 이하인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 저유전률 절연막은 3.3 이하의 비유전률을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 적층막은, Cu 배선과, 상기 Cu 배선의 층간 절연막으로서 기능하는 상기 저유전률 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 레이저 가공홈은 상기 적층막 전체를 절단하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 언더필재는, 5∼15㎬의 범위의 영률과 20∼40ppm의 범위의 열 팽창 계수를 갖는 수지 재료를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치의 제조 방법으로서,
    저유전률 절연막을 포함하는 적층막을 갖는 반도체 웨이퍼에, 복수의 소자 영역간을 구획하는 다이싱 영역을 따라서 레이저광을 조사하여, 상기 적층막의 적어도 상기 저유전률 절연막을 절단하는, 폭 X(㎛)를 갖는 레이저 가공홈을 형성하는 공정과,
    블레이드를 이용하여 상기 반도체 웨이퍼를 상기 다이싱 영역을 따라서 절단하여, 상기 복수의 소자 영역을 개편화하여 반도체 소자를 제작하는 공정과,
    범프 전극을 통해 상기 반도체 소자를 배선 기판과 접속하는 공정과,
    상기 반도체 소자와 상기 배선 기판 사이에 충전되며, 필렛 길이 Y(㎜)의 필렛 형상을 갖는 언더필재로 상기 반도체 소자를 고정하는 공정을 포함하며,
    상기 언더필재는 상기 필렛 길이 Y(㎜)가 상기 레이저 가공홈의 폭 X(㎛)에 대하여, Y > -0.233X+3.5(단，X>0, Y>0)의 조건을 만족하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 반도체 소자를 밀봉하도록, 리드를 상기 배선 기판 상에 접합하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 레이저 가공홈은 상기 소자 영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 언더필재의 필렛 길이 Y는 1∼5㎜의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 레이저 가공홈의 폭 X는 3∼40㎛의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 저유전률 절연막은 3.3 이하의 비유전률을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 레이저 가공홈은 상기 적층막 전체를 절단하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020070095703A 2006-09-21 2007-09-20 반도체 장치 및 그 제조 방법 KR100871773B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00255755 2006-09-21
JP2006255755A JP2008078382A (ja) 2006-09-21 2006-09-21 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
KR20080027166A KR20080027166A (ko) 2008-03-26
KR100871773B1 true KR100871773B1 (ko) 2008-12-05

Family

ID=39224062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070095703A KR100871773B1 (ko) 2006-09-21 2007-09-20 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7880301B2 (ko)
JP (1) JP2008078382A (ko)
KR (1) KR100871773B1 (ko)
CN (1) CN100539089C (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009014152A (ja) * 2007-07-06 2009-01-22 Sony Corp 軸受ユニット、軸受ユニットを有するモータ及び電子機器
WO2010029660A1 (ja) * 2008-09-12 2010-03-18 シャープ株式会社 表示パネルの製造方法
US7897433B2 (en) * 2009-02-18 2011-03-01 Advanced Micro Devices, Inc. Semiconductor chip with reinforcement layer and method of making the same
US8174131B2 (en) * 2009-05-27 2012-05-08 Globalfoundries Inc. Semiconductor device having a filled trench structure and methods for fabricating the same
JP4977183B2 (ja) * 2009-09-30 2012-07-18 株式会社東芝 半導体装置
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8058108B2 (en) * 2010-03-10 2011-11-15 Ati Technologies Ulc Methods of forming semiconductor chip underfill anchors
KR20140101984A (ko) * 2013-02-13 2014-08-21 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
EP2991111A4 (en) 2013-04-26 2017-04-05 Olympus Corporation Image pickup apparatus
US10229865B2 (en) * 2016-06-23 2019-03-12 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101973428B1 (ko) * 2016-06-23 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10153424B2 (en) 2016-08-22 2018-12-11 Rohm Co., Ltd. Semiconductor device and mounting structure of semiconductor device
US10903157B2 (en) * 2019-03-08 2021-01-26 Skc Co., Ltd. Semiconductor device having a glass substrate core layer
JP2022024547A (ja) 2020-07-28 2022-02-09 株式会社ソシオネクスト 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法
CN114300424A (zh) * 2022-01-05 2022-04-08 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299414A (ja) 1999-02-12 2000-10-24 Shin Etsu Chem Co Ltd フリップチップ型半導体装置
KR20050028813A (ko) * 2003-09-18 2005-03-23 가부시끼가이샤 한도따이 센단 테크놀로지스 반도체 장치의 제조 방법
JP2005183766A (ja) 2003-12-22 2005-07-07 Hitachi Ltd 半導体装置及びその製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5804881A (en) * 1995-11-27 1998-09-08 Motorola, Inc. Method and assembly for providing improved underchip encapsulation
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6011301A (en) * 1998-06-09 2000-01-04 Stmicroelectronics, Inc. Stress reduction for flip chip package
US6288451B1 (en) * 1998-06-24 2001-09-11 Vanguard International Semiconductor Corporation Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength
US6246124B1 (en) * 1998-09-16 2001-06-12 International Business Machines Corporation Encapsulated chip module and method of making same
US6177340B1 (en) * 1999-02-18 2001-01-23 Taiwan Semiconductor Manufacturing Company Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure
JP3384359B2 (ja) 1999-05-12 2003-03-10 日本電気株式会社 半導体装置およびその製造方法
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
JP3994262B2 (ja) * 1999-10-04 2007-10-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6664621B2 (en) * 2000-05-08 2003-12-16 Tessera, Inc. Semiconductor chip package with interconnect structure
WO2001086701A2 (en) * 2000-05-12 2001-11-15 Tokyo Electron Limited Method of high selectivity sac etching
JP2002118208A (ja) * 2000-10-11 2002-04-19 Ricoh Co Ltd 半導体部品の封止構造および半導体部品の封止方法
US6838299B2 (en) 2001-11-28 2005-01-04 Intel Corporation Forming defect prevention trenches in dicing streets
JP2003324182A (ja) * 2002-04-30 2003-11-14 Fujitsu Ltd フリップチップ接合方法及びフリップチップ接合構造
US7301222B1 (en) * 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
TWI229928B (en) * 2003-08-19 2005-03-21 Advanced Semiconductor Eng Semiconductor package structure
US7064452B2 (en) * 2003-11-04 2006-06-20 Tai-Saw Technology Co., Ltd. Package structure with a retarding structure and method of making same
KR100670662B1 (ko) * 2003-11-28 2007-01-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US7476955B2 (en) * 2004-01-06 2009-01-13 Micron Technology, Inc. Die package having an adhesive flow restriction area
JP2005252196A (ja) 2004-03-08 2005-09-15 Toshiba Corp 半導体装置及びその製造方法
CN100468612C (zh) 2004-03-25 2009-03-11 株式会社东芝 半导体器件及其制造方法
JP4331070B2 (ja) * 2004-08-06 2009-09-16 株式会社東芝 半導体記憶装置
JP2006108489A (ja) 2004-10-07 2006-04-20 Toshiba Corp 半導体装置の製造方法
JP4694845B2 (ja) 2005-01-05 2011-06-08 株式会社ディスコ ウエーハの分割方法
US7317110B2 (en) * 2005-02-04 2008-01-08 Home Sun Industrial Co., Ltd. Low dielectric constant organo-soluble polyimides
US7329951B2 (en) * 2005-04-27 2008-02-12 International Business Machines Corporation Solder bumps in flip-chip technologies
US7518211B2 (en) * 2005-11-11 2009-04-14 United Microelectronics Corp. Chip and package structure
JP4760361B2 (ja) * 2005-12-20 2011-08-31 ソニー株式会社 半導体装置
JP5118300B2 (ja) * 2005-12-20 2013-01-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299414A (ja) 1999-02-12 2000-10-24 Shin Etsu Chem Co Ltd フリップチップ型半導体装置
KR20050028813A (ko) * 2003-09-18 2005-03-23 가부시끼가이샤 한도따이 센단 테크놀로지스 반도체 장치의 제조 방법
JP2005183766A (ja) 2003-12-22 2005-07-07 Hitachi Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN101150097A (zh) 2008-03-26
US20080073780A1 (en) 2008-03-27
KR20080027166A (ko) 2008-03-26
US7880301B2 (en) 2011-02-01
JP2008078382A (ja) 2008-04-03
CN100539089C (zh) 2009-09-09

Similar Documents

Publication Publication Date Title
KR100871773B1 (ko) 반도체 장치 및 그 제조 방법
KR101117505B1 (ko) 반도체 장치 및 그 제조 방법
US7955955B2 (en) Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
CN101552248B (zh) 半导体装置及其制造方法
US7863745B2 (en) Semiconductor device, manufacturing method of the semiconductor device, and mounting method of the semiconductor device
US7863750B2 (en) Semiconductor device capable of suppressing warping in a wafer state and manufacturing method thereof
JP4193897B2 (ja) 半導体装置およびその製造方法
JP2010192867A (ja) 半導体集積回路装置および半導体集積回路装置の製造方法
JPH10321631A (ja) 半導体装置およびその製造方法
JP2010258109A (ja) 半導体装置の製造方法
JP2005228892A (ja) 半導体ウェーハと半導体素子およびその製造方法
JP2009146960A (ja) 半導体装置の製造方法
JP2011108869A (ja) 半導体装置
JP2008042077A (ja) 半導体装置及びその製造方法
JP2010062465A (ja) 半導体装置の製造方法
JP2009212271A (ja) 半導体装置およびその製造方法
US20100283129A1 (en) Semiconductor device and method for fabricating the same
JP4675146B2 (ja) 半導体装置
JP5004907B2 (ja) 半導体装置の製造方法
KR102549383B1 (ko) 반도체 패키지 및 그 제조방법
WO2011081130A1 (ja) 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
JP2010093273A (ja) 半導体装置の製造方法
KR100726919B1 (ko) 반도체 장치 및 그 제조 방법
JP2007042702A (ja) 半導体装置
JP4770892B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111028

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee