KR20050028813A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20050028813A KR20050028813A KR1020040074329A KR20040074329A KR20050028813A KR 20050028813 A KR20050028813 A KR 20050028813A KR 1020040074329 A KR1020040074329 A KR 1020040074329A KR 20040074329 A KR20040074329 A KR 20040074329A KR 20050028813 A KR20050028813 A KR 20050028813A
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric constant
- low dielectric
- film
- constant film
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000010438 heat treatment Methods 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000005498 polishing Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000126 substance Substances 0.000 claims abstract description 8
- 239000011800 void material Substances 0.000 claims description 16
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000011347 resin Substances 0.000 claims description 2
- 229920005989 resin Polymers 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 9
- 238000009832 plasma treatment Methods 0.000 claims 3
- 238000009413 insulation Methods 0.000 abstract description 8
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 27
- 239000007789 gas Substances 0.000 description 21
- 230000004888 barrier function Effects 0.000 description 12
- 239000002002 slurry Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000012360 testing method Methods 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000005259 measurement Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004528 spin coating Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000001307 helium Substances 0.000 description 6
- 229910052734 helium Inorganic materials 0.000 description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910008807 WSiN Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229920002635 polyurethane Polymers 0.000 description 3
- 239000004814 polyurethane Substances 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02137—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/312—Organic layers, e.g. photoresist
- H01L21/3121—Layers comprising organo-silicon compounds
- H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
- H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3148—Silicon Carbide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 과제는 CMP의 작업 처리량을 낮추지 않고 저유전율막의 비유전율(k)을 증가시키는 일 없이, CMP에 의한 저유전율막의 박리를 방지할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
우선, 반도체 기판 상에 제1 CVD 절연막을 퇴적한다. 다음에, 제1 CVD 절연막 상에 비아층 절연막과 배선층 절연막 중 어느 한 쪽을 형성하기 위해 저유전율막을 2회 이상으로 분할하여 도포하고, 각 도포의 직후에 열처리를 행한다. 그리고, 저유전율막 상에 제2 CVD 절연막을 퇴적한다. 다음에, 제2 CVD 절연막 및 저유전율막에 홈부를 형성한다. 그리고, 전면에 금속막을 퇴적하여 홈부를 매립한다. 다음에, 제2 CVD 절연막 상의 금속막을 화학적 기계 연마로 제거한다.
Description
본 발명은, 반도체 기판 상의 저유전율막에 Cu 등의 매립 배선을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 집적 회로(이하 LSI라 함)의 고집적화 및 고성능화에 수반하여 새로운 미세 가공 기술이 개발되고 있다. 화학적 기계 연마(이하 CMP라 함)도 그 중 하나로, LSI 제조 공정, 특히 다층 배선 형성 공정에 있어서의 층간 절연막의 평탄화, 금속 플러그 형성, 매립 배선 형성에 있어서 빈번히 이용된다(예를 들어, 특허 문헌 1 참조).
최근에는, LSI를 고속 성능화하기 위해 배선 재료를 종래의 Al 합금으로부터 저저항의 Cu 또는 Cu 합금(이하 Cu와 Cu 합금을 총칭하여 Cu라 함)으로 대신하는 움직임이 진행되고 있다. 그러나, Cu로는 Al 합금 배선의 형성에 빈번하게 이용된 드라이 에칭법에 의한 미세 가공이 곤란하다. 그래서, 홈부가 형성된 절연막 상에 Cu막을 퇴적하고, 홈부 내에 매립된 부분 이외의 Cu막을 CMP에 의해 제거하여 매립 배선을 형성하는, 이른바 다마신 기법이 주로 채용되고 있다.
또한, 배선간의 기생 용량을 저감시키기 위해, 층간 절연막으로서 비유전율(k)이 약 4.2인 SiO2막 대신에 k가 3.5 이하인 저유전율막(Low - k막)을 이용한 LSI가 실용화되고 있다. 또한, k가 2.5 이하인 저유전율 재료의 개발도 진행되고 있어, 이들은 재료 중에 보이드(포어)가 들어간 다공성 재료로 되어 있는 것이 많다. 이러한 저유전율막 또는 다공성 저유전율막과 Cu 배선을 조합한 종래의 반도체 장치를 도11에 도시한다. 그리고, 그 제조 방법을 이하에 설명한다.
우선, 반도체 기판(1) 상에 SiC막으로 이루어지는 기초 절연막(2)을 CVD법으로 형성한다. 다음에, 그 위에 저유전율막(3)을 성막한다. 그리고, 그 위에 캡 절연막(4)을 CVD법으로 형성한다. 그리고, 포토리소그래피 및 드라이 에칭에 의해 캡 절연막(4) 및 저유전율막(3)을 패터닝하여 홈부에 형성한다. 다음에, 전면에 배리어 메탈막(5) 및 Cu막(6)을 형성하여 홈부를 매립한다. 마지막으로, 캡 절연막(4) 상의 Cu막(6) 및 배리어 메탈막(5)을 CMP로 제거함으로써, 홈부 내에 매립 배선을 형성한다. 또한, 다층 배선을 형성하는 경우에는 이 프로세스를 반복하여 적층해 간다.
그런데, 저유전율막(3)의 기계적 강도가 SiO2막에 비해 약하기 때문에 CMP의 연마 하중에 의해 구조적인 파괴가 발생되어, 캡 절연막(4)과 저유전율막(3)의 계면이나 저유전율막(3)과 기초 절연막(2)의 계면에서 박리가 발생된다는 문제가 있었다. 이 박리는 탄성율이나 경도가 낮은 저유전율 재료를 이용한 경우 및 캡 절연막과 저유전율막의 접착 강도가 낮은 재료를 이용한 경우에 현저하다. 특히, 저유전율막의 탄성율이 5 ㎬ 이하가 되면 박리가 발생되기 쉽다는 것이 보고되어 있다(예를 들어, 비특허 문헌 2 참조). 이에 대해, 종래는 CMP의 연마 하중을 낮추거나, 탄성율이나 경도가 높은 저유전율막을 이용하기도 하여 대처하고 있었다.
[특허 문헌 1]
미국 특허 번호 4944836
[비특허 문헌 1]
Simon Lin et al., "Low - k Dielectric Characterization for Damascene Integration", 2001 IEEE, International Interconnect Technology Conference 2001, pp. 146-148
그러나, 종래와 같이 연마 하중을 낮추면 연마 속도가 저하되어 CMP의 작업 처리량이 낮아진다고 하는 문제가 있었다. 또한, 탄성율이나 경도가 높은 저유전율 재료를 이용하면 비유전율(k)이 증가한다고 하는 문제가 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 CMP의 작업 처리량을 낮추지 않고 저유전율막의 비유전율(k)을 증가시키는 일 없이, CMP에 의한 저유전율막의 박리를 방지할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은, 우선 반도체 기판 상에 제1 CVD 절연막을 퇴적한다. 다음에, 제1 CVD 절연막 상에 비아층 절연막과 배선층 절연막 중 어느 한 쪽을 형성하기 위해 저유전율막을 2회 이상으로 분할하여 도포하고, 각 도포의 직후에 열처리를 행한다. 그리고, 저유전율막 상에 제2 CVD 절연막을 퇴적한다. 다음에, 제2 CVD 절연막 및 저유전율막에 홈부를 형성한다. 그리고, 전면에 금속막을 퇴적하여 홈부를 매립한다. 다음에, 제2 CVD 절연막 상의 금속막을 화학적 기계 연마로 제거한다. 본 발명의 그 밖의 특징은 이하에 밝힌다.
(제1 실시 형태)
본 실시 형태에 관한 반도체 장치의 제조 방법에 대해 도1 및 도2를 참조하면서 설명한다. 우선, 도1의 (a)에 도시한 바와 같이 직경 300 ㎜의 실리콘 웨이퍼로 이루어지는 반도체 기판(11) 상에, 기초 절연막으로서 막 두께 50 ㎚인 SiC막으로 이루어지는 제1 CVD 절연막(12)을 CVD법에 의해 형성한다. 여기서, 제1 CVD 절연막(12)으로서 SiO2막, SiCN막, SiCO막, SiN막 등을 이용할 수도 있다. 또한, 제1 CVD 절연막(12)의 막 두께는 30 ㎚ 내지 100 ㎚가 바람직하다. 특히, 30 ㎚ 내지 70 ㎚로 하는 것이 실효적인 비유전율을 저감시키는 면에서 바람직하다. 또한, 반도체 기판(11)에는 불순물 도프층이 형성되어 있어도 좋다.
다음에, 제1 CVD 절연막(12) 상에 막 두께 250 ㎚의 MSQ(메틸실세스키옥산 수지 : Methyl Silsesquioxane)로 이루어지는 제1 저유전율막(13)을 스핀 도포법으로 도포한다. 여기서, 스피너의 회전수를 900 rpm으로 한다. 그리고, 도포 직후에 웨이퍼 외주에 N-메틸-2-필로리디논(CH3NC4H6O)을 적하하여 웨이퍼 엣지 부분의 제1 저유전율막(13)을 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 다음에, 웨이퍼를 핫 플레이트에 얹어 제1 열처리로서 질소 분위기 중 150 ℃로 75초간 베이크를 행하고, 다시 250 ℃로 75초간 베이크를 행한 후 핫 플레이트 상에서 질소 분위기 중 450 ℃의 온도로 10분간의 경화를 행한다.
다음에, 도1의 (b)에 도시한 바와 같이 제1 저유전율막(13) 상에 막 두께 250 ㎚의 MSQ로 이루어지는 제2 저유전율막(14)을 마찬가지로 스핀 도포법으로 도포한다. 이 제2 저유전율막(14)도 제1 저유전율막(13)과 마찬가지로 하여, 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 그 직후, 제2 열처리로서 마찬가지로 베이크 및 경화를 행한다. 여기서, 제1 저유전율막(13)과 제2 저유전율막(14)은 동일한 약품을 이용하여 형성하고, 모두 밀도를 0.7 g/㎤로 한다. 또한, 조성비는 실리콘 30 %, 산소 53 %, 탄소 17 %로 한다. 단, 실리콘 20 % 내지 40 %, 산소 40 % 내지 60 %, 탄소 10 % 내지 30 %로 하는 것이 바람직하다.
또한, 제1 저유전율막(13) 및 제2 저유전율막(14)으로서 HSQ(수소실세스키옥산 수지 : Hydrogen Silsesquioxane) 및 CVD에 의해 형성된 SiOC 또는 도포에 의해 형성된 폴리머를 이용해도 좋다.
다음에, CVD 장치 내에서 헬륨 플라즈마 조사를 행하여 제2 저유전율막(14)의 표면을 개질한다. 이는, 제2 저유전율막(14)과 그 위에 퇴적시키는 막과의 접착성을 개선하기 위함이다. 여기서, 가스 유량을 1000 sc㎝, 가스 압력을 1000 ㎩, 고주파 파워를 500 W, 저주파 파워를 400 W, 온도를 400 ℃, 시간을 15초로 한다. 또한 플라즈마 가스로서, He 가스 이외에 NH3, N2O, H2, O2
, SiH4, Ar, N2 등을 이용할 수 있다. 단, 헬륨 플라즈마는 저유전율막으로의 손상이 적으므로 특히 유효하다. 또한, 이들 가스를 혼합한 것을 이용해도 좋다. 예를 들어, He 가스를 다른 가스와 혼합하여 이용하면 효과적이다.
다음에, 도1의 (c)에 도시한 바와 같이 제2 저유전율막(14) 상에, 캡 절연막으로서 막 두께 50 ㎚의 제2 CVD 절연막(15)을 CVD법으로 퇴적시킨다. 여기서, 제2 CVD 절연막(15)으로서 SiO2막, SiC막, SiCN막, SiCO막, SiN막 중 어느 하나 또는 이들의 적층막을 이용할 수 있다. 또한, 제2 CVD 절연막(15)의 막 두께는 30 ㎚ 내지 200 ㎚가 바람직하다. 특히, 40 ㎚ 내지 120 ㎚로 하는 것이 실효적인 비유전율을 저감하는 면에서 바람직하다.
다음에, 포토리소그래피 및 드라이 에칭에 의해 제2 CVD 절연막(15), 제2 저유전율막(14) 및 제1 저유전율막(13)을 패터닝하여, 다마신 배선을 형성하기 위한 홈부(16)를 형성한다.
다음에, 도1의 (d)에 도시한 바와 같이 스패터링 장치 내에서 막 두께 10 ㎚의 TaN막, 막 두께 15 ㎚의 Ta막, 막 두께 75 ㎚의 시드 Cu막으로 이루어지는 배리어 메탈막(17)을 퇴적한다. 이 배리어 메탈막(17)으로서 Ta, TaN, TiN, Ti, WN, WSiN 등을 이용할 수 있다. 특히, Ta와 TaN이 바람직하고, 그 중에서도 Ta와 TaN의 적층막이 보다 바람직하다. 그리고, 전면에 막 두께 800 ㎚의 Cu막으로 이루어지는 금속막(18)을 전해 도금법으로 퇴적시켜 홈부(16)를 매립한다. 그리고, 웨이퍼 엣지 부분의 금속막(18)을 제거한다(도시하지 않음). 단, 제거 폭을 저유전율막의 제거 폭보다 2 ㎜ 적게 한다. 그 후, 어닐 처리를 250 ℃로 30분간 행한다.
마지막으로, 제2 CVD 절연막(15) 상의 금속막(18) 및 배리어 메탈막(17)을 CMP로 제거한다. 여기서, CMP 장치로서 오비탈 방식을 채용하고 있는 노벨라스 시스템즈샤의 Momentum 300을 이용한다. 또한, CMP 하중은 1.5 psi, 오비탈 회전수는 600 rpm, 헤드 회전수는 24 rpm, 슬러리 공급 속도는 300 ㏄/분, 연마 패드는 발포 폴리우레탄제의 단층 패드(로델샤의 IC 1000)로 한다. 그리고, CMP 슬러리로서 Cu용으로 지립 프리 슬러리(히다찌가세이고교제의 HS-C430-TU), TaN용으로 지립 슬러리(히다찌가세이고교제의 HS-T605)를 이용한다. 또한, 이 연마시에 제2 CVD 절연막(15)의 일부 또는 전부가 CMP로 제거되어도 좋다. 이상의 공정에 의해 도2에 도시한 반도체 장치가 제조된다.
다음에, CMP에 의한 저유전율막의 박리 실험에 대해 설명한다. 도3은, CMP에 의한 연마 시간과 웨이퍼면 내에서의 저유전율막의 박리율의 측정 결과를 나타낸 그래프이다. 500 ㎚의 저유전율막을 1회로 형성하고 베이크 및 경화도 1회만 행하는 종래의 반도체 장치(도11에 대응)와, 500 ㎚의 저유전율막을 250 ㎚씩 2회로 나누어 형성하고 각각에 베이크 및 경화를 행하는 본 제1 실시 형태에 관한 반도체 장치(도2에 대응)에 대해 측정하고 있다. 양방 모두 연마 시간과 함께 박리 면적이 증가하지만, 제1 실시 형태에 관한 반도체 장치에서는 종래의 반도체 장치와 비교하여 박리 내성의 대폭적인 개선을 볼 수 있다.
또한, 종래의 반도체 장치를 상술한 CMP 조건으로 3분간 CMP로 연마한 바, 웨이퍼 내의 다수의 부분에서 저유전율막의 박리를 볼 수 있었다. 그래서 박리의 계면을 투과 전자 현미경(Transmission Electron Microscope : TEM)으로 분석하면, 캡 절연막과 저유전율막의 계면으로부터 저유전율막측에 10 ㎚ 내지 30 ㎚만큼 떨어진 부분에서 구조적 파괴, 즉 응집 박리가 발생되고 있었다. 이는, 저유전율막 중의 보이드(포어)가 캡 절연막과의 계면 부근으로 이동하기 때문이다.
한편, 본 제1 실시 형태에 관한 반도체 장치를 마찬가지로 3분간 CMP로 연마하였지만, 박리는 전혀 볼 수 없었다. 이와 같이, 동일한 약품으로 도포 및 성막되는 저유전율막이라도 저유전율막을 2회 이상으로 분할하여 적층 도포하고, 또한 베이크와 경화도 분할하여 행함으로써 다공성 저유전율막 중의 보이드가 캡 절연막과의 계면 부근으로 이동하는 것을 방지할 수 있어, 박리 내성을 향상시킬 수 있다.
여기서, 기판 상에 도포한 저유전율막을 푸리에 변환 적외 분광 광도계[FTIR(Fourier Transform Infrared) Spectroscopy]로 측정한 스펙트럼을 도4에 나타낸다. 도4로부터, 도포 후에는 수분의 피크가 있지만, 250 ℃ 또는 450 ℃로 열처리한 후에는 수분의 피크가 없는 것을 알 수 있다. 또한, 열처리 온도에 대한 저유전율막의 수분의 피크(3300 ㎝-1) 강도의 측정 결과를 도5에 나타낸다. 단, 도포 직후의 실온에서 측정한 강도를 100으로 하고 있다. 도5로부터, 열처리 온도를 100 ℃ 이상으로 하면 저유전율막으로부터 효율적으로 수분을 증발시킬 수 있는 것을 알 수 있다. 또한, 저유전율막의 내열성으로부터 열처리 온도는 500 ℃ 이하로 할 필요가 있다. 따라서, 제1 열처리 및 제2 열처리에 있어서, 열처리 온도를 100 ℃ 이상 500 ℃ 이하로 하는 것이 바람직하다. 또한 이 경우, 열처리 시간을 1분간 이상 3시간 이하로 하는 것이 바람직하다.
또한, 열처리 온도에 대한 저유전율막의 탄성율(Modulus)의 측정 결과를 도6에 나타낸다. 도6으로부터, 열처리 온도를 300 ℃ 이상으로 하면 저유전율막의 탄성율을 향상시켜, 접착성을 개선할 수 있다는 것을 알 수 있다. 따라서, 제1 열처리 및 제2 열처리에 있어서, 열처리 온도를 300 ℃ 이상 500 ℃ 이하로 하는 것이 바람직하다. 또한 이 경우, 열처리 시간을 1분간 이상 3시간 이하로 하는 것이 바람직하다.
또한, 열처리 온도에 대한 저유전율막의 비유전율의 측정 결과를 도7에 나타낸다. 도7로부터, 열처리 온도를 350 ℃ 이상으로 하면 비유전율을 저감할 수 있는 것을 알 수 있다. 따라서, 제1 열처리 및 제2 열처리에 있어서 열처리 온도를 350 ℃ 이상 500 ℃ 이하로 하는 것이 바람직하다. 또한 이 경우, 열처리 시간을 3분간 이상 3시간 이하로 하는 것이 바람직하다.
이상, 저유전율막을 2회로 분할하여 도포하는 경우에 대해 설명하였다. 그러나 이에 한정되지 않고, 저유전율막을 2회 이상으로 분할하여 도포하고, 각 도포의 직후에 열처리를 행해도 좋다. 이에 의해, CMP의 작업 처리량을 낮추지 않고 저유전율막의 비유전율(k)을 증가시키는 일 없이, CMP에 의한 CVD 절연막과 저유전율막의 계면에서의 박리를 방지할 수 있다. 단, 반도체 장치의 제조의 작업 처리량을 지나치게 낮추지 않도록 하기 위해 저유전율막을 2 내지 3회로 분할하여 도포하는 것이 바람직하다.
또한 제1 실시 형태는, 배선층 절연막을 형성하는 경우에 한정되지 않고, 비아층 절연막을 형성하는 경우에 적용할 수 있다. 즉, 제1 실시 형태는 비아층 절연막과 배선층 절연막 중 어느 한 쪽을 형성하는 경우에 적용할 수 있다.
본 발명을 이용하여 제조한 듀얼 다마신 구조를 도8에 도시한다. 반도체 기판(11)에 형성된 하층 배선(20)에, 배리어 메탈막(21)을 거쳐서 비아(22)와 상층 배선(23)이 접속되어 있다. 그리고, 비아(22)에 대한 비아층 절연막으로서 CVD 절연막(24), 저유전율막(25, 26), CVD 절연막(27)이 형성되어 있다. 또한, 상층 배선(23)에 대한 배선층 절연막으로서 저유전율막(28, 29) 및 CVD 절연막(30)이 형성되어 있다. 이와 같이, 비아층 절연막을 형성하는 경우와 배선층 절연막을 형성하는 경우의 각각에 있어서, 저유전율막을 2회 이상으로 분할하여 도포하고 각 도포의 직후에 열처리를 행한다. 즉, 비아층 절연막의 형성과 배선층 절연막의 형성의 각각에 대해 본 발명을 적용할 수 있다. 또한, 비아층 절연막을 형성하는 경우에는 본 발명을 적용하지 않고, 배선 층간 절연을 형성하는 경우에만 본 발명을 적용해도 좋다.
(제2 실시 형태)
본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법에 대해 도9를 참조하면서 설명한다. 도2와 동일한 구성 요소에는 동일한 번호를 붙인다.
우선, 직경 300 ㎜의 실리콘 웨이퍼로 이루어지는 반도체 기판(11) 상에, 기초 절연막으로서 막 두께 50 ㎚의 SiC막으로 이루어지는 제1 CVD 절연막(12)을 CVD법에 의해 형성한다. 여기서, 제1 CVD 절연막(12)으로서 SiO2막, SiCN막, SiCO막, SiN막 등을 이용할 수도 있다. 또한, 제1 CVD 절연막(12)의 막 두께는 30 ㎚ 내지 100 ㎚가 바람직하다. 특히, 30 ㎚ 내지 70 ㎚로 하는 것이 실효적인 비유전율을 저감시키는 면에서 바람직하다. 또한, 반도체 기판(11)에는 불순물 도프층이 형성되어 있어도 좋다.
다음에, 제1 CVD 절연막(12) 상에 막 두께 250 ㎚, 밀도 0.7 g/㎤인 MSQ로 이루어지는 제1 저유전율막(31)을 스핀 도포법으로 도포한다. 여기서, 제1 저유전율막(31)의 막 두께는 100 ㎚ 내지 500 ㎚로 하는 것이 바람직하다. 또한, 스피너의 회전수를 900 rpm으로 한다. 그리고, 도포 직후에 웨이퍼 외주에 N-메틸-2-필로리디논을 적하하여 웨이퍼 엣지 부분의 제1 저유전율막(31)을 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 다음에, 웨이퍼를 핫 플레이트에 얹어 제1 열처리로서 질소 분위기 중 150 ℃로 75초간 베이크를 행하고, 다시 250 ℃로 75초간 베이크를 행한 후 핫 플레이트 상에서 질소 분위기 중 450 ℃의 온도로 10분간의 경화를 행한다.
다음에, 제1 저유전율막(31) 상에 막 두께 50 ㎚, 밀도 1.7 g/㎤인 MSQ로 이루어지는 제2 저유전율막(32)을 마찬가지로 스핀 도포법으로 도포한다. 이 제2 저유전율막(32)도 제1 저유전율막(31)과 마찬가지로 하여, 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 그리고, 이 직후에 제2 열처리로서 마찬가지로 베이크 및 경화를 행한다. 여기서, 제1 저유전율막(31)의 조성비와 제2 저유전율막(32)의 조성비는 거의 동일하며, 실리콘 20 % 내지 40 %, 산소 40 % 내지 60 %, 탄소 10 % 내지 30 %이다. 그리고, 제2 저유전율막(32)의 두께는 1 ㎚ 내지 200 ㎚로 하는 것이 바람직하다. 1 ㎚보다 얇으면 박리 방지의 효과가 낮아지고, 200 ㎚를 넘으면 실효적인 비유전율이 높아지기 때문이다. 단, 제2 저유전율막(32)의 두께는 1 ㎚ 내지 50 ㎚인 것이 더욱 바람직하고, 1 ㎚ 내지 20 ㎚인 것이 가장 바람직하다. 또한, 제2 저유전율막(32)의 두께는 제1 저유전율막(31)의 두께보다도 얇은 것이 바람직하다. 제2 저유전율막(32)의 두께가 제1 저유전율막(31)의 두께보다도 두꺼우면, 실효적인 비유전율이 증가하기 때문이다.
또한, 제1 저유전율막(31) 및 제2 저유전율막(32)으로서 HSQ 및 CVD에 의해 형성된 SiOC 또는 도포에 의해 형성된 폴리머를 이용해도 좋다.
다음에, CVD 장치 내에서 헬륨 플라즈마 조사를 행하여 제2 저유전율막(32)의 표면을 개질한다. 이는 제2 저유전율막(32)과 그 위에 퇴적시키는 막과의 접착성을 개선하기 위함이다. 여기서, 가스 유량을 1000 sc㎝, 가스 압력을 1000 ㎩, 고주파 파워를 500 W, 저주파 파워를 400 W, 온도를 400 ℃, 시간을 15초로 한다. 또한 플라즈마 가스로서, He 가스 이외에 NH3, N2O, H2, O2, SiH4, Ar, N2 등을 이용할 수 있다. 단, 헬륨 플라즈마는 저유전율막으로의 손상이 적기 때문에 특히 유효하다. 또한, 이들 가스를 혼합한 것을 이용해도 좋다. 예를 들어, He 가스를 다른 가스와 혼합하여 이용하면 효과적이다.
다음에, 제2 저유전율막(32) 상에 캡 절연막으로서 막 두께 50 ㎚의 제2 CVD 절연막(15)을 CVD법으로 퇴적시킨다. 여기서, 제2 CVD 절연막(15)으로서 SiO2막, SiC막, SiCN막, SiCO막, SiN막 중 어느 하나 또는 이들의 적층막을 이용할 수 있다. 또한, 제2 CVD 절연막(15)의 막 두께는 30 ㎚ 내지 200 ㎚가 바람직하다. 특히, 40 ㎚ 내지 120 ㎚로 하는 것이 실효적인 비유전율을 저감시키는 면에서 바람직하다.
다음에, 포토리소그래피 및 드라이 에칭에 의해 제2 CVD 절연막(15), 제2 저유전율막(32) 및 제1 저유전율막(31)을 패터닝하여 다마신 배선을 형성하기 위한 홈부를 형성한다. 그리고, 스패터링 장치 내에서 막 두께 10 ㎚의 TaN막, 막 두께 15 ㎚의 Ta막, 막 두께 75 ㎚의 시드 Cu막으로 이루어지는 배리어 메탈막(17)을 퇴적한다. 이 배리어 메탈막(17)으로서 Ta, TaN, TiN, Ti, WN, WSiN 등을 이용할 수 있다. 특히, Ta와 TaN이 바람직하고, 그 중에서도 Ta와 TaN의 적층막이 보다 바람직하다. 그리고, 전면에 막 두께 500 ㎚의 Cu막으로 이루어지는 금속막(18)을 전해 도금법으로 퇴적시켜 홈부를 매립한다. 그 후, 어닐 처리를 250 ℃로 30분간 행한다. 그리고, 웨이퍼 엣지 부분의 금속막(18)을 제거한다(도시하지 않음). 단, 제거 폭을 저유전율막의 제거 폭보다 2 ㎜ 적게 한다.
마지막으로, 제2 CVD 절연막(15) 상의 금속막(18) 및 배리어 메탈막(17)을 CMP로 제거한다. 여기서, CMP 장치로서 오비탈 방식을 채용하고 있는 노벨라스 시스템즈샤의 Momentum 300을 이용한다. 또한, CMP 하중은 1.5 psi, 오비탈 회전수는 600 rpm, 헤드 회전수는 24 rpm, 슬러리 공급 속도는 300 ㏄/분, 연마 패드는 발포 폴리우레탄제의 단층 패드(로델샤의 IC 1000)로 한다. 그리고, CMP 슬러리로서 Cu용으로 지립 프리 슬러리(히다찌가세이고교제의 HS-C430-TU), TaN용으로 지립 슬러리(히다찌가세이고교제의 HS-T605)를 이용한다. 또한, 이 연마시에 제2 CVD 절연막(15)의 일부 또는 전부가 CMP로 제거되어도 좋다. 이상의 공정에 의해 도9에 도시한 반도체 장치가 형성된다.
다음에, CMP에 의한 저유전율막의 박리 실험에 대해 설명한다. 우선, 제2 저유전율막(32)을 갖고 있지 않은 종래의 반도체 장치(도11에 대응)를 상기한 CMP 조건으로 3분간 CMP로 연마한 바, 웨이퍼면적의 절반에서 저유전율막의 박리를 볼 수 있었다. 그래서 박리의 계면을 투과 전자 현미경(Transmlssion Electron Microscope : TEM)으로 분석하면, 캡 절연막과 저유전율막의 계면으로부터 저유전율막측에 10 ㎚ 내지 30 ㎚만큼 떨어진 부분에서 구조적 파괴, 즉 응집 박리가 발생되어 있었다.
한편, 제2 저유전율막(32)을 갖는 본 실시 형태에 관한 반도체 장치(도9에 대응)를 마찬가지로 3분간 CMP로 연마하였지만, 박리는 전혀 볼 수 없었다. 이는, 제2 CVD 절연막(15)과 제1 저유전율막(31) 사이에 제1 저유전율막(31)보다도 기계적 강도가 강한 제2 저유전율막(32)을 설치함으로써 박리가 발생되기 쉬운 부분의 박리 내성이 향상되었기 때문이다.
이와 같이 박리 내성을 향상시키고, 또한 저유전율막으로서의 성능도 확보하기 위해서는 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 탄성율이 1.2배 내지 40배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 탄성율은 0.3 ㎬ 내지 1.5 ㎬, 제2 저유전율막(32)의 탄성율은 3 ㎬ 내지 30 ㎬인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 탄성율이 2 ㎬인 것을 이용하고, 제2 저유전율막(32)으로서 탄성율이 6 ㎬인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한, 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 경도가 1.05배 내지 1.5배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 경도는 0.05 ㎬ 내지 1.5 ㎬, 제2 저유전율막(32)의 경도는 0.3 ㎬ 내지 3 ㎬인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 경도가 0.2 ㎬인 것을 이용하고, 제2 저유전율막(32)으로서 경도가 0.6 ㎬인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한 제2 저유전율막(32)으로서, 제1 저유전율막(31)보다도 밀도가 1.1배 내지 5배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 밀도는 0.4 g/㎤ 내지 1.3 g/㎤, 제2 저유전율막(32)의 밀도는 0.9 g/㎤ 내지 2.0 g/㎤인 것이 바람직하다.
또한 제2 저유전율막(32)으로서, 제1 저유전율막(31)보다도 보이드율이 낮은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 보이드율은 10 % 내지 70 %, 제2 저유전율막(32)의 보이드율은 0 % 내지 40 %인 것이 바람직하다. 여기서, 제1 저유전율막(3l)로서 보이드율이 55 %인 것을 이용하고, 제2 저유전율막(32)으로서 보이드율이 26 %인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한 제2 저유전율막(32)으로서, 제1 저유전율막(31)보다도 비유전율이 1.1배 내지 3배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 비유전율은 1.3 내지 3.0, 제2 저유전율막(32)의 비유전율은 2.5 내지 3.5인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 비유전율이 1.8인 것을 이용하고, 제2 저유전율막(32)으로서 비유전율이 2.6인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한 제2 저유전율막(32)으로서, 제1 저유전율막(31)보다도 굴절율이 1.05배 내지 1.5배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 굴절율은 1.1 내지 1.35, 제2 저유전율막(32)의 굴절율은 1.25 내지 2.0인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 굴절율이 1.19인 것을 이용하고, 제2 저유전율막(32)으로서 굴절율이 1.29인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
이상 설명한 바와 같이, 본 제2 실시 형태에 관한 반도체 장치의 제조 방법은, 제1 저유전율막(31)과 제2 CVD 절연막 사이에 제1 저유전율막(31)보다도 기계적 강도가 강한 제2 저유전율막(32)을 형성한다. 이에 의해, CMP의 작업 처리량을 낮추지 않고 저유전율막의 비유전율(k)을 증가시키는 일 없이 CMP 공정에 있어서의 저유전율막의 박리를 방지할 수 있다.
또한, 제2 실시 형태는 배선층 절연막을 형성하는 경우에 한정되지 않고, 비아층 절연막을 형성하는 경우에 적용할 수 있다. 즉, 제2 실시 형태는 비아층 절연막과 배선층 절연막 중 어느 한 쪽을 형성하는 경우에 적용할 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법에 대해 도10을 참조하면서 설명한다. 도9와 동일한 구성 요소에는 동일한 번호를 붙인다. 본 제3 실시 형태는 제2 실시 형태와 비교하여, 제1 CVD 절연막(12)과 제1 저유전율막(31) 사이에 제1 저유전율막(31)보다도 기계적 강도가 강한 제3 저유전율막(33)을 더 형성하는 점에서 다르다.
우선, 직경 300 ㎜의 실리콘 웨이퍼로 이루어지는 반도체 기판(11) 상에, 기초 절연막으로서 막 두께 50 ㎚의 SiC막으로 이루어지는 제1 CVD 절연막(12)을 CVD법에 의해 형성한다. 여기서, 제1 CVD 절연막(12)으로서 SiO2막, SiCN막, SiCO막, SiN막 등을 이용할 수도 있다. 또한, 제1 CVD 절연막(12)의 막 두께는 30 ㎚ 내지 100 ㎚가 바람직하다. 특히, 30 ㎚ 내지 70 ㎚로 하는 것이 실효적인 비유전율을 저감하는 면에서 바람직하다. 또한, 반도체 기판(11)에는 불순물 도프층이 형성되어 있어도 좋다.
다음에, CVD 절연막(12) 상에 막 두께 50 ㎚, 밀도 1.1 g/㎤의 MSQ로 이루어지는 제3 저유전율막(33)을 마찬가지로 스핀 도포법으로 도포한다. 또한, 스피너의 회전수를 900 rpm으로 한다. 그리고, 도포 직후에 웨이퍼 외주에 N-메틸-2-필로리디논을 적하하여 웨이퍼 엣지 부분의 제3 저유전율막(33)을 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 다음에, 웨이퍼를 핫 플레이트에 얹어 제1 열처리로서 질소 분위기 중 150 ℃로 75초간 베이크를 행하고, 다시 250 ℃로 75초간 베이크를 행한 후 핫 플레이트 상에서 질소 분위기 중 450 ℃의 온도로 10분간의 경화를 행한다.
그리고, 이 위에 막 두께 250 ㎚, 밀도 0.7 g/㎤의 MSQ로 이루어지는 제1 저유전율막(31)을 스핀 도포법으로 도포한다. 이 제1 저유전율막(31)도 제3 저유전율막(33)과 마찬가지로 하여, 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 그리고, 이 직후에 제2 열처리로서 제1 열처리와 동일한 베이크 및 경화를 행한다. 여기서, 제1 저유전율막(31)의 막 두께는 100 ㎚ 내지 500 ㎚로 하는 것이 바람직하다. 또한, 이 위에 막 두께 50 ㎚, 밀도 1.7 g/㎤의 MSQ로 이루어지는 제2 저유전율막(32)을 마찬가지로 스핀 도포법으로 도포한다. 이 제2 저유전율막(32)도 제3 저유전율막(33)과 마찬가지로 하여, 웨이퍼 엣지로부터 5 ㎜의 폭으로 제거한다(도시하지 않음). 그리고, 이 직후에 제3 열처리로서 제1 및 제2 열처리와 동일한 베이크 및 경화를 행한다.
여기서, 제3 저유전율막(33) 및 제2 저유전율막(32)의 두께는 각각 1 ㎚ 내지 200 ㎚로 하는 것이 바람직하다. 1 ㎚보다 얇으면 박리 방지의 효과가 낮아지고, 200 ㎚를 넘으면 실효적인 비유전율이 높아지기 때문이다. 단, 제3 저유전율막(33) 및 제2 저유전율막(32)의 두께는 각각 1 ㎚ 내지 50 ㎚인 것이 더욱 바람직하고, 1 ㎚ 내지 20 ㎚인 것이 가장 바람직하다. 또한, 제3 저유전율막(33), 제1 저유전율막(31) 및 제2 저유전율막(32)의 조성비는 거의 동일하고, Si가 20 % 내지 40 %, O가 40 % 내지 60 %, C가 10 % 내지 30 %이다.
또한, 제3 저유전율막(33), 제1 저유전율막(31) 및 제2 저유전율막(32)으로서, HSQ 및 CVD에 의해 형성된 SiOC 또는 도포에 의해 형성된 폴리머를 이용해도 좋다.
다음에, CVD 장치 내에서 헬륨 플라즈마 조사를 행하여 제2 저유전율막(32)의 표면을 개질한다. 이는 제2 저유전율막(32)과 그 위에 퇴적시키는 막과의 접착성을 개선하기 위함이다. 여기서, 가스 유량을 1000 sc㎝, 가스 압력을 1000 ㎩, 고주파 파워를 500 W, 저주파 파워를 400 W, 온도를 400 ℃, 시간을 15초로 한다. 또한, 플라즈마 가스로서 He 가스 이외에 NH3, N2O, H2, O2, SiH4, Ar, N2 등을 이용할 수 있다. 단, 헬륨 플라즈마는 저유전율막으로의 손상이 적으므로 특히 유효하다. 또한, 이들 가스를 혼합한 것을 이용해도 좋다. 예를 들어, He 가스를 다른 가스와 혼합하여 이용하면 효과적이다.
다음에, 제2 저유전율막(32) 상에 캡 절연막으로서 막 두께 50 ㎚의 제2 CVD 절연막(15)을 CVD법으로 퇴적시킨다. 여기서, 제2 CVD 절연막(15)으로서 SiO2막, SiC막, SiCN막, SiCO막, SiN막 중 어느 하나 또는 이들의 적층막을 이용할 수 있다. 또한, 제2 CVD 절연막(15)의 막 두께는 30 ㎚ 내지 200 ㎚가 바람직하다. 특히, 40 ㎚ 내지 120 ㎚로 하는 것이 실효적인 비유전율을 저감하는 면에서 바람직하다.
다음에, 포토리소그래피 및 드라이 에칭에 의해 제2 CVD 절연막(15), 제2 저유전율막(32), 제1 저유전율막(31) 및 제3 저유전율막(33)을 패터닝하여, 다마신 배선을 형성하기 위한 홈부를 형성한다. 그리고, 스패터링 장치 내에서 막 두께 10 ㎚의 TaN막, 막 두께 15 ㎚의 Ta막, 막 두께 75 ㎚의 시드 Cu막으로 이루어지는 배리어 메탈막(17)을 퇴적한다. 이 배리어 메탈막(17)으로서 Ta, TaN, TiN, Ti, WN, WSiN 등을 이용할 수 있다. 특히, Ta와 TaN이 바람직하고, 그 중에서도 Ta와 TaN의 적층막이 보다 바람직하다. 그리고, 전면에 막 두께 500 ㎚의 Cu막으로 이루어지는 금속막(18)을 전해 도금법으로 퇴적시켜 홈부를 매립한다. 그리고, 웨이퍼 엣지 부분의 금속막(18)을 제거한다(도시하지 않음). 단, 제거 폭을 저유전율막의 제거 폭보다 2 ㎜ 적게 한다. 그 후, 어닐 처리를 250 ℃로 30분간 행한다.
마지막으로, 제2 CVD 절연막(15) 상의 금속막(18) 및 배리어 메탈막(17)을 CMP로 제거한다. 여기서, CMP 장치로서 오비탈 방식을 채용하고 있는 노벨라스 시스템즈샤의 Momentum 300을 이용한다. 또한, CMP 하중은 1.5 psi, 오비탈 회전수는 600 rpm, 헤드 회전수는 24 rpm, 슬러리 공급 속도는 300 ㏄/분, 연마 패드는 발포 폴리우레탄제의 단층 패드(로델샤의 IC 1000)로 한다. 그리고, CMP 슬러리로서, Cu용으로 지립 프리 슬러리(히다찌가세이고교제의 HS-C430-TU), TaN용으로 지립 슬러리(히다찌가세이고교제의 HS-T605)를 이용한다. 또한, 이 연마시에 제2 CVD 절연막(15)의 일부 또는 전부가 CMP로 제거되어도 좋다. 이상의 공정에 의해 도10에 도시한 반도체 장치가 형성된다.
다음에, 본 실시 형태에 관한 반도체 장치(도10에 대응)에 대해, 제2 실시 형태와 마찬가지로 저유전율막의 박리 실험을 행하였다. 우선, 3분간 CMP로 연마한 바, 제2 실시 형태에 관한 반도체 장치와 마찬가지로 박리는 전혀 볼 수 없었다.
다음에 10분간 CMP로 연마한 바, 제2 실시 형태에 관한 반도체 장치에서는 웨이퍼 엣지에서 근소한 박리를 볼 수 있었다. 그래서, 박리의 계면을 TEM으로 분석하면, 제1 CVD 절연막(12)과 제1 저유전율막(31)의 계면으로부터 제1 저유전율막(31)으로 10 ㎚ 내지 30 ㎚만큼 떨어진 부분에서 응집 박리가 발생되어 있었다. 한편, 제3 실시 형태에 관한 반도체 장치에서는 저유전율막의 박리는 전혀 볼 수 없었다. 이는, 제1 CVD 절연막(12)과 제1 저유전율막(31) 사이에 기계적 강도가 높은 제3 저유전율막(33)을 설치함으로써, 박리가 발생되기 쉬운 부분의 박리 내성이 더욱 향상되었기 때문이다.
이와 같이 박리 내성을 향상시키고, 또한 저유전율막으로서의 성능도 확보하기 위해서는 제3 저유전율막(33) 및 제2 저유전율막(32)으로서, 제1 저유전율막(31)보다도 탄성율이 1.2배 내지 40배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 탄성율은 0.3 ㎬ 내지 15 ㎬, 제3 저유전율막(33) 및 제2 저유전율막(32)의 탄성율은 3 ㎬ 내지 30 ㎬인 것이 바람직하다. 여기서, 제1 의 저유전율막(31)으로서 탄성율이 2 ㎬인 것을 이용하고, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 탄성율이 6 ㎬인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 경도가 1.05배 내지 1.5배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 경도는 0.05 ㎬ 내지 1.5 ㎬, 제3 저유전율막(33) 및 제2 저유전율막(32)의 경도는 0.3 ㎬ 내지 3 ㎬인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 경도가 0.2 ㎬인 것을 이용하고, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 경도가 0.6 ㎬인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 밀도가 1.1배 내지 5배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 밀도는 0.4 g/㎤ 내지 1.3 g/㎤, 제3 저유전율막(33) 및 제2 저유전율막(32)의 밀도는 0.9 g/㎤ 내지 2.0 g/㎤인 것이 바람직하다.
또한, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 보이드율이 낮은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 보이드율은 10 % 내지 70 %, 제3 저유전율막(33) 및 제2 저유전율막(32)의 보이드율은 0 % 내지 40 %인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 보이드율이 55 %인 것을 이용하고, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 보이드율이 26 %인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 비유전율이 1.1배 내지 3배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 비유전율은 1.3 내지 3.0, 제3 저유전율막(33) 및 제2 저유전율막(32)의 비유전율은 2.5 내지 3.5인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 비유전율이 1.8인 것을 이용하고, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 비유전율이 2.6인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
또한, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 굴절율이 1.05배 내지 1.5배 높은 것을 이용하는 것이 바람직하다. 그리고, 제1 저유전율막(31)의 굴절율은 1.1 내지 1.35, 제3 저유전율막(33) 및 제2 저유전율막(32)의 굴절율은 1.25 내지 2.0인 것이 바람직하다. 여기서, 제1 저유전율막(31)으로서 굴절율이 1.19인 것을 이용하고, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 굴절율이 1.29인 것을 이용한 경우에 대해 동일한 박리 실험을 행한 바, 전술한 실험 결과와 동일한 양호한 박리 내성을 나타내는 결과를 얻을 수 있었다.
이상 설명한 바와 같이, 본 실시 형태에 관한 반도체 장치의 제조 방법은 제1 저유전율막(31)과 제1 CVD 절연막 사이에 제3 저유전율막(33)을 형성하고, 제1 저유전율막(31)과 제2 CVD 절연막 사이에 제2 저유전율막(32)을 형성한다. 그리고, 제3 저유전율막(33) 및 제2 저유전율막(32)으로서 제1 저유전율막(31)보다도 기계적 강도가 강한 것을 이용한다. 이에 의해, 제2 실시 형태보다도 더욱 확실하게 CMP 공정에 있어서의 저유전율막의 박리를 방지할 수 있다.
또한, 제3 실시 형태는 배선층 절연막을 형성하는 경우에 한정되지 않고, 비아층 절연막을 형성하는 경우에 적용할 수 있다. 즉, 제3 실시 형태는 비아층 절연막과 배선층 절연막 중 어느 한 쪽을 형성하는 경우에 적용할 수 있다.
본 발명에 의해, CMP의 작업 처리량을 낮추지 않고 저유전율막의 비유전율(k)을 증가시키는 일 없이, CMP에 의한 저유전율막의 박리를 방지할 수 있다.
도1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법을 도시한 단면도.
도2는 본 발명의 제1 실시 형태에 관한 반도체 장치를 도시한 단면도.
도3은 CMP에 의한 연마 시간과 웨이퍼면 내에서의 저유전율막의 박리율의 측정 결과를 나타낸 그래프.
도4는 저유전율막을 푸리에 변환 적외 분광 광도계로 측정한 스펙트럼을 나타낸 그래프.
도5는 열처리 온도에 대한 저유전율막의 수분의 피크 강도의 측정 결과를 나타낸 그래프.
도6은 열처리 온도에 대한 저유전율막의 탄성율의 측정 결과를 나타낸 그래프.
도7은 열처리 온도에 대한 저유전율막의 유전율의 측정 결과를 나타낸 그래프.
도8은 본 발명을 이용하여 제조한 듀얼 다마신 구조를 도시한 단면도.
도9는 본 발명의 제2 실시 형태에 관한 반도체 장치를 도시한 단면도.
도10은 본 발명의 제3 실시 형태에 관한 반도체 장치를 도시한 단면도.
도11은 종래의 반도체 장치를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12 : 제1 CVD 절연막
13, 31 : 제1 저유전율막
14, 32 : 제2 저유전율막
15 : 제2 CVD 절연막
16 : 홈부
18 : 금속막
33 : 제3 저유전율막
Claims (19)
- 반도체 기판 상에 제1 CVD 절연막을 퇴적하는 공정과,상기 제1 CVD 절연막 상에 비아층 절연막과 배선층 절연막 중 어느 한 쪽을 형성하기 위해 저유전율막을 2회 이상으로 분할하여 도포하고, 각 도포의 직후에 열처리를 행하는 공정과,상기 저유전율막 상에 제2 CVD 절연막을 퇴적하는 공정과,상기 제2 CVD 절연막 및 상기 저유전율막에 홈부를 형성하는 공정과,전면에 금속막을 퇴적하여 상기 홈부를 매립하는 공정과,상기 제2 CVD 절연막 상의 상기 금속막을 화학적 기계 연마로 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 열처리에 있어서 열처리 온도를 100 ℃ 이상 500 ℃ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 저유전율막으로서 실세스키옥산 수지를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 저유전율막으로서 조성비가 실리콘 20 % 내지 40 %, 산소 40 % 내지 60 %, 탄소 10 % 내지 30 %인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 저유전율막을 도포한 후에 플라즈마 처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 제1 CVD 절연막을 퇴적하는 공정과,이 제1 CVD 절연막 상에 제1 저유전율막을 도포하는 공정과,이 제1 저유전율막 상에 제2 저유전율막을 도포하는 공정과,이 제2 저유전율막 상에 제2 CVD 절연막을 퇴적하는 공정과,상기 제2 CVD 절연막, 상기 제2 저유전율막 및 상기 제1 저유전율막에 홈부를 형성하는 공정과,전면에 금속막을 퇴적하여 상기 홈부를 매립하는 공정과,상기 제2 CVD 절연막 상의 상기 금속막을 화학적 기계 연마로 제거하는 공정을 갖고,상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 기계적 강도가 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 탄성율이 1.2배 내지 40배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 경도가 1.05배 내지 1.5배 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 밀도가 1.1배 내지 5배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 보이드율이 낮고, 또한 상기 제2 저유전율막의 보이드율이 0 % 내지 40 %, 상기 제1 저유전율막의 보이드율이 10 % 내지 70 %인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 비유전율이 1.1배 내지 3배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 저유전율막을 도포한 후에 플라즈마 처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 제1 CVD 절연막을 퇴적하는 공정과,이 제1 CVD 절연막 상에 제3 저유전율막을 도포하는 공정과,이 제3 저유전율막 상에 제1 저유전율막을 도포하는 공정과,이 제1 저유전율막 상에 제2 저유전율막을 도포하는 공정과,이 제2 저유전율막 상에 제2 CVD 절연막을 퇴적하는 공정과,상기 제2 CVD 절연막, 상기 제2 저유전율막, 상기 제1 저유전율막 및 상기 제3 저유전율막에 홈부를 형성하는 공정과,전면에 금속막을 퇴적하여 상기 홈부를 매립하는 공정과,상기 제2 CVD 절연막 상의 상기 금속막을 화학적 기계 연마로 제거하는 공정을 갖고,상기 제3 저유전율막 및 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 기계적 강도가 강한 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 제3 저유전율막 및 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 탄성율이 1.2배 내지 40배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 제3 저유전율막 및 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 경도가 1.05배 내지 1.5배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 제3 저유전율막 및 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 밀도가 1.1배 내지 5배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 제3 저유전율막 및 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 보이드율이 낮고, 또한 상기 제3 저유전율막 및 상기 제2 저유전율막의 보이드율이 0 % 내지 40 %, 상기 제1 저유전율막의 보이드율이 10 % 내지 70 %인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 제3 저유전율막 및 상기 제2 저유전율막으로서 상기 제1 저유전율막보다도 비유전율이 1.1배 내지 3배 높은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 제2 저유전율막을 도포한 후에 플라즈마 처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2003-00326560 | 2003-09-18 | ||
JP2003326559 | 2003-09-18 | ||
JP2003326560 | 2003-09-18 | ||
JPJP-P-2003-00326559 | 2003-09-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20050028813A true KR20050028813A (ko) | 2005-03-23 |
Family
ID=34228047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040074329A KR20050028813A (ko) | 2003-09-18 | 2004-09-17 | 반도체 장치의 제조 방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7125794B2 (ko) |
KR (1) | KR20050028813A (ko) |
FR (1) | FR2860098B1 (ko) |
TW (1) | TW200512926A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100871773B1 (ko) * | 2006-09-21 | 2008-12-05 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7342315B2 (en) * | 2003-12-18 | 2008-03-11 | Texas Instruments Incorporated | Method to increase mechanical fracture robustness of porous low k dielectric materials |
KR20070063499A (ko) * | 2004-10-26 | 2007-06-19 | 로무 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
US20070187828A1 (en) * | 2006-02-14 | 2007-08-16 | International Business Machines Corporation | Ild layer with intermediate dielectric constant material immediately below silicon dioxide based ild layer |
US8092861B2 (en) * | 2007-09-05 | 2012-01-10 | United Microelectronics Corp. | Method of fabricating an ultra dielectric constant (K) dielectric layer |
JP2009117743A (ja) * | 2007-11-09 | 2009-05-28 | Panasonic Corp | 半導体装置及びその製造方法 |
JP5567926B2 (ja) | 2010-07-29 | 2014-08-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9054110B2 (en) | 2011-08-05 | 2015-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low-K dielectric layer and porogen |
US8673765B2 (en) * | 2012-06-01 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for back end of line semiconductor device processing |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
JP4368498B2 (ja) * | 2000-05-16 | 2009-11-18 | Necエレクトロニクス株式会社 | 半導体装置、半導体ウェーハおよびこれらの製造方法 |
US6475929B1 (en) * | 2001-02-01 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor structure with treatment to sacrificial stop layer producing diffusion to an adjacent low-k dielectric layer lowering the constant |
US6383913B1 (en) * | 2001-04-06 | 2002-05-07 | United Microelectronics Corp. | Method for improving surface wettability of low k material |
US6486059B2 (en) * | 2001-04-19 | 2002-11-26 | Silicon Intergrated Systems Corp. | Dual damascene process using an oxide liner for a dielectric barrier layer |
US6440847B1 (en) * | 2001-04-30 | 2002-08-27 | Taiwan Semiconductor Manufacturing Company | Method for forming a via and interconnect in dual damascene |
US6605545B2 (en) * | 2001-06-01 | 2003-08-12 | United Microelectronics Corp. | Method for forming hybrid low-K film stack to avoid thermal stress effect |
JP4131786B2 (ja) * | 2001-09-03 | 2008-08-13 | 株式会社東芝 | 半導体装置の製造方法およびウエハ構造体 |
-
2004
- 2004-09-08 TW TW093127101A patent/TW200512926A/zh unknown
- 2004-09-15 US US10/940,820 patent/US7125794B2/en not_active Expired - Fee Related
- 2004-09-17 KR KR1020040074329A patent/KR20050028813A/ko not_active Application Discontinuation
- 2004-09-17 FR FR0409884A patent/FR2860098B1/fr not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100871773B1 (ko) * | 2006-09-21 | 2008-12-05 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20050064699A1 (en) | 2005-03-24 |
FR2860098B1 (fr) | 2007-06-15 |
US7125794B2 (en) | 2006-10-24 |
TW200512926A (en) | 2005-04-01 |
FR2860098A1 (fr) | 2005-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8158521B2 (en) | Two step post-deposition treatment of ILD layer for a lower dielectric constant and improved mechanical properties | |
US8119519B2 (en) | Semiconductor device manufacturing method | |
US6737747B2 (en) | Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof | |
JP4090740B2 (ja) | 集積回路の作製方法および集積回路 | |
US8445377B2 (en) | Mechanically robust metal/low-k interconnects | |
US6297554B1 (en) | Dual damascene interconnect structure with reduced parasitic capacitance | |
JP4338495B2 (ja) | シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法 | |
US7416985B2 (en) | Semiconductor device having a multilayer interconnection structure and fabrication method thereof | |
KR19990029622A (ko) | 반도체집적회로장치 및 그 제조방법 | |
US20050245100A1 (en) | Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects | |
CN105336680B (zh) | 一种半导体器件及其制作方法和电子装置 | |
TWI413212B (zh) | 半導體裝置及其製造方法 | |
TWI232539B (en) | Method for forming intermetal dielectric | |
KR20050013492A (ko) | 구리/낮은 k 상호 접속 구조를 위해 개선된 화학적평탄화 성능 | |
US20050067702A1 (en) | Plasma surface modification and passivation of organo-silicate glass films for improved hardmask adhesion and optimal RIE processing | |
JP2009182000A (ja) | 半導体装置およびその製造方法 | |
KR20050028813A (ko) | 반도체 장치의 제조 방법 | |
US20050170641A1 (en) | Multilayered wiring structure, method of forming buried wiring, semiconductor device, method of manufacturing semiconductor device, semiconductor mounted device, and method of manufacturing semiconductor mounted device | |
US20040119163A1 (en) | Method of making semiconductor devices using carbon nitride, a low-dielectric-constant hard mask and/or etch stop | |
JP2005217319A (ja) | 多層配線構造、半導体装置及び半導体実装装置 | |
JP5200436B2 (ja) | 半導体装置の製造方法 | |
JP2005117026A (ja) | 半導体装置の製造方法 | |
US20050062164A1 (en) | Method for improving time dependent dielectric breakdown lifetimes | |
JP2006156519A (ja) | 半導体装置の製造方法 | |
KR100338102B1 (ko) | 반도체 소자의 구리 배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |