JP4131786B2 - 半導体装置の製造方法およびウエハ構造体 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000001681 protective effect Effects 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 28
- 230000035699 permeability Effects 0.000 claims description 13
- 238000005520 cutting process Methods 0.000 claims description 10
- 238000007872 degassing Methods 0.000 claims description 3
- 238000002834 transmittance Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 28
- 230000000903 blocking effect Effects 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000002904 solvent Substances 0.000 description 5
- -1 SiOC Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910020177 SiOF Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012938 design process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02082—Cleaning product to be cleaned
- H01L21/02087—Cleaning of wafer edges
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、多層配線の層間絶縁膜にＬｏｗ−ｋ（低誘電率）膜を使用した半導体装置の製造方法およびウエハ構造体に関する。
【０００２】
【従来の技術】
集積回路の高集積化、微細化に伴い、配線間の寄生容量の低減を図るため、層間絶縁膜として低誘電率のＬｏｗ−ｋが用いられるようになっている。特に、デザインルールが０．２５μｍより後の世代では、デバイスの高速化の点から、比誘電率ｋの値が３より小さい材料を用いる低誘電率化が要求されている。
【０００３】
従来、ｋが４〜５程度の層間絶縁膜はＣＶＤ等で形成され、膜自体の密度が比較的高く、外気透過性が低かった。したがって、すべての多層配線を形成した後に、パッシベーション膜として、同じく外気透過性の低いＳｉＮ膜等で保護しておけば、層間絶縁膜の後発的な誘電率の上昇を招くという問題は発生しなかった。
【０００４】
しかし、ｋの値をより小さくしたＬｏｗ−ｋ膜は、一般に膜密度が低く、外気の影響を受けやすい。ｋ＜３になると、膜の中に外気が侵入しやすく、侵入してきた外気に含まれる水分を吸収すると、膜本来の低誘電率性が損なわれる。したがって、図７（ａ）に示すような多層構造において、層間絶縁膜としてＬｏｗ−ｋ膜１０３、１０５を使用する場合は、レイヤごとにＬｏｗ−ｋ膜のガス抜きを行ったうえで、外気を遮断する保護膜１０４でＬｏｗ−ｋ膜１０３を覆う必要がある。
【０００５】
たとえレイヤごとに保護膜１０４でＬｏｗ−ｋ膜を保護したとしても、図７（ｂ）に示すようにウエハ１０１の外周近傍のケアが不足すると、ウエハ外周近傍でＬｏｗ−ｋ膜１０３、１０５の側壁が露出し、そこから外気が侵入するおそれがある。通常、Ｌｏｗ−ｋ膜１０３、１０５をウエハ上に堆積する場合、ウエハ外周に沿って、たとえば矢印ａで示す位置でそのエッジをカットするのであるが、このＬｏｗ−ｋ膜１０３、１０５のカット面である側壁の手当てがされていない場合に、外気侵入による誘電率の上昇が生じる。
【０００６】
そこで近年、図８に示すように、Ｌｏｗ−ｋ膜のエッジカットを上層に行くほど外側に設定することが提案されている。すなわち、図８（ａ）に示すように、第１層目のＬｏｗ−ｋ膜１０３のエッジを矢印ａの位置でカットし、その上面および側壁を外気遮断保護膜１０４で覆う。次に２番目のＬｏｗ−ｋ膜１０５のエッジを矢印ａ’の位置でカットし、その上面および側壁を外気遮断保護膜１０７で覆う。このように、順次Ｌｏｗ−ｋ膜の上面および側壁を覆いつつ外側に拡げることによって、外気の侵入は防止することができる。
【０００７】
【発明が解決しようとする課題】
しかし、半導体装置がどんどん多層化していくことを考えると、最初のＬｏｗ−ｋ膜のエッジカット位置を、ウエハの非常に内側に取らなくてはならない。その場合、チップの有効面積が狭められ、積層される層の数が多くなるほど、チップの有効面積の減少は著しくなる。現状では、一層あたり約０．５ｍｍずつエッジカットを外側にずらしているため、たとえば１０層のチップを製造する場合に、最初のＬｏｗ−ｋ膜のエッジ（円周）を、通常のエッジ位置から５ｍｍ以上内側に設定する必要がある。
【０００８】
また、Ｌｏｗ―ｋ膜のエッジカット位置を外側に拡げてゆくと、その上に形成する配線１０２や、層間配線（またはＶＩＡ）１０６をパターニングするための露光プロセス（ＰＥＰ：photo exposure process）におけるレジストのエッジカット位置も、外側に拡張する必要がある。図８（ｂ）に示すように、レジストのエッジカット位置“ｂ”が、外側のＬｏｗ−ｋ膜のエッジカット位置ａ’’と同位置もしくは内側にあると、せっかく形成した保護膜１０４が配線パターンとともにエッチングされ、Ｌｏｗ−ｋ膜の側壁が剥き出しになってしまうからである。ＰＥＰのエッジカット位置ｂを、レイヤごとに外側へ変化させていくのは、マスクの設計、作成工程にまで影響を及ぼし、装置全体の製造工程の著しい複雑化を招く。
【０００９】
そこで、本発明は、ｋ＜３のＬｏｗ−ｋ膜を層間絶縁膜に使用する場合に、チップの有効面積を低減させることなく、外気の影響による誘電率の上昇を防止することのできる半導体装置の製造方法と、ウエハ構造を提供する。
【００１０】
【課題を解決するための手段】
本発明では，チップの有効面積を最大に維持したまま、Ｌｏｗ−ｋ膜への外気の侵入を防止する。これを実現するために、Ｌｏｗ−ｋ膜のエッジカット位置を、常にＰＥＰレジストのエッジカット位置よりも内側に設定し、かつ、少なくとも２層のＬｏｗ−ｋ膜のエッジカット位置をほぼ一定位置に維持する。
【００１１】
本明細書中において、「ウエハ上」に、あるいは「膜上」にという表現は、下地になる層の表面を基準にした相対的な位置関係を意味するものであり、直接接触による層の上下関係のみを意味するものではない。したがって、間に１以上の層が介在する場合であっても、「ウエハ上」あるいは「膜上」という表現を用いることとする。
【００１２】
本発明の半導体装置の製造方法は、ウエハ上にｋ＜３の第１の低誘電率膜を、そのエッジが、ウエハ円周に沿った第１のエッジ位置に一致するように形成する。次に、第１の低誘電率膜よりもガス透過率の低い第１保護膜を、そのエッジが、第１エッジ位置より外側の第２エッジ位置と一致するように、第１低誘電率膜およびウエハ上に形成する。最後に、第１保護膜上に、第２の低誘電率膜を、そのエッジが第１エッジ位置に一致するように形成する。
【００１３】
別の側面では、半導体装置の製造方法は、ウエハ上にｋ＜３の第１低誘電率膜を形成し、第１低誘電率膜のエッジをウエハの円周に沿った第１のエッジカット位置でカットする。次に、第１低誘電率膜よりもガス透過率の低い第１保護膜で、ウエハおよび低誘電率膜を覆う。次に、第１保護膜のエッジを、第１のエッジカット位置より外側の第２のエッジカット位置でカットする。最後に、第１保護膜上に第２低誘電率膜を形成し、第２低誘電率膜のエッジを前記第１のエッジカット位置でカットする。
【００１４】
いずれの製造方法においても、さらに積層を進める場合も、保護膜のエッジカット位置を、低誘電率膜のエッジよりも常に外側になるように一定位置に保つ。この場合、第２のエッジカット位置は、低誘電率膜上に配線パターンを形成するために使用するレジストのＰＥＰ（露光工程）エッジカット位置に一致させる。したがって、各層でＰＥＰエッジカット位置を調整しながら低誘電率膜を保護する必要がなく、製造工程が簡便になる。
【００１５】
低誘電率膜のエッジ位置である第１エッジカット位置は、各レイヤにおいて、保護膜のエッジ位置である第２エッジカット位置より内側で、ほぼ一定位置に揃うように形成するのが好ましい。しかしこれに限られず、保護膜の第２エッジカット位置の内側にある限り、少なくとも２つの低誘電率膜のエッジが一定位置で揃うように形成してもよい。
【００１６】
本発明の別の側面では、ウエハ構造は、以下を備える。
【００１７】
（イ） ウエハ、
（ロ） ウエハ上に位置し、そのエッジが、ウエハの円周に沿った第１エッジカット位置に位置する第１低誘電率膜、
（ハ） 第１低誘電率膜上に位置し、そのエッジが、第１エッジカット位置よりも外側の第２エッジカット位置に位置する第１保護膜、および
（ニ） 第１保護膜上に位置し、そのエッジが、前記第１エッジカット位置に位置する第２低誘電率膜。
【００１８】
第１保護膜は、第１の低誘電率膜よりもガス透過性が低い。逆に言えば、第１の低誘電率膜よりも気密性が高く、外気が第１の低誘電率膜に侵入することを防止する。第１保護膜は、たとえば、ＳｉＮ、ＳｉＣ、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＮなどのＣＶＤ層である。
【００１９】
本発明のさらに別の側面では、ウエハ構造は、
（イ） ウエハと、
（ロ） ウエハ上に積層された複数の低誘電率膜と、
（ハ） 低誘電率膜の各々を覆い、そのエッジが、対応する低誘電率膜のエッジよりも外側に位置するように、ほぼ一定位置に位置する外気遮断保護膜と
を備え、少なくとも２つの低誘電率膜のエッジカット位置がほぼ一致する。
【００２０】
いずれのウエハ構造においても、低誘電率膜が外気を吸収して誘電率が後発的に上昇することを防止できる。また、ウエハ上のチップ有効面積を最大にすることができる。
【００２１】
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明により、いっそう明確になるものである。
【００２２】
【発明の実施の形態】
＜第１実施形態＞
図１および２は、本発明の第１実施形態に係る半導体装置の製造方法の一例を示す図である。本発明は、半導体装置の製造工程中、特にウエハ上への配線パターンと形成と、比誘電率ｋ＜３のＬｏｗ−ｋ膜を使用した層間絶縁膜の積層工程に良好に適用される。
【００２３】
第１実施形態の半導体装置の製造方法においては、何層に積層されようとも、ｋ＜３のＬｏｗ−ｋ材料を用いた層間絶縁膜のエッジカット位置（第１エッジカット位置）を、ほぼ一定位置に維持し、かつ、層間絶縁膜上に配線パターンを形成する露光プロセス（ＰＥＰ）で使用するレジストのエッジカット位置（第２エッジカット位置）を、Ｌｏｗ−ｋ膜のエッジカット位置よりも外側のほぼ一定位置に維持する。これにより、Ｌｏｗ−ｋ膜を外気から保護するためにＬｏｗ−ｋ膜上に形成した外気遮断保護膜のエッジ位置が、ＰＥＰレジストのエッジカット位置と一致することになり、常に、Ｌｏｗ−ｋ膜のエッジ位置よりも外側に位置する。したがって、Ｌｏｗ−ｋ膜の側壁が露出することはなく、外気の侵入を防止することができる。
【００２４】
図１および２を参照して、第１実施形態に係る半導体装置の製造方法を、より具体的に説明する。図２は図１（ｄ）から引き続く工程を示すものであり、図１および２で一連の製造工程を表わす。
【００２５】
（ａ）まず、図１（ａ）に示すように、ウエハ１１上にｋ＜３のＬｏｗ−ｋ膜１３を、そのエッジ位置が、矢印ａで示される位置（第１のエッジカット位置）に位置するように成膜する。第１実施形態では、たとえばメチルシロキサン（ＳｉＯ2−ＣＨ3）をスピンコートすることにより、Ｌｏｗ−ｋ膜１３を形成する。しかし、この例に限定されるわけではなく、任意のポリメチルシロキサンや、低誘電率無機ＳＯＧ材料であるＨＳＱ（hydrogensilsesquioxane）を用いて、Ｌｏｗ−ｋ膜１３を形成してもよい。Ｌｏｗ−ｋ膜１３のエッジ位置の制御は、たとえば図３に示すように、ノズルによるエッジカット制御により行う。
【００２６】
すなわち、図３（ａ）に示すように、ノズル３１からｋ＜３のＩＬＤ（Inter-level Dielectric）材料の溶剤３２をウエハ１１に滴下し、ウエハ１１を回転させて全面に均一に塗布する。その後、図３（ｂ）に示すように、ウエハ１１を回転させながら、ウエハ外周に沿ってエッジカットを行う位置に、ＩＬＤ溶剤３２を溶かす薬液（たとえばシンナー）３４をノズル３３から噴出し、ウエハ１１の周辺部に塗布されたＩＬＤ溶剤３２を、ウエハ周縁からエッジカット位置ａの範囲まで溶かして除去する。このようにして、Ｌｏｗ−ｋ膜１３のエッジ位置を、矢印ａに一致させる。
【００２７】
（ｂ）次に、図１（ｂ）に示すように、Ｌｏｗ−ｋ膜１３およびウエハ１１を覆ってフォトレジスト１４を塗布し、配線溝１５を形成するとともに、フォトレジスト１４のエッジ部分を、矢印ｂ（第２のエッジカット位置）に一致するようにカットする。より具体的には、図４（ａ）に示すように、ウエハ１１およびＬｏｗ−ｋ膜１３上にレジスト溶剤を滴下し、ウエハ１１を回転させて全面に均一にレジスト１４を塗布する。その後、レジスト１４の膜安定化のための熱処理を行った後、ウエハ１１を回転させながら、ウエハ外周に沿ってエッジカットを行う部分を、光源３５で照射する。次に、図４（ｂ）に示すように、通常の方法で、レジスト１４上にパターン３９を露光した後、ノズル３７で現像液３８を滴下し、感光した部分のレジストを溶解させて除去する。このとき、パターン形成と同時に、先に露光したレジスト周辺部のエッジ部分も、第２のエッジカット位置ｂまで除去される。この例では、感光した部分が溶融するポジ型レジストを用いているが、ネガ型レジストと、ウエハ周辺部およびパターン部を覆うレチクルを用いて、パターン形成とレジストのエッジカットとを同時に行ってもよい。パターニングしたレジストをマスクにして、下層の第１のＬｏｗ−ｋ膜１３にＲＩＥなどにより配線パターンを形成する。
【００２８】
（ｃ）次に、図１（ｃ）に示すように、レジスト１４を除去した後、スパッタリング、メッキ、ＣＭＰ等のプロセスにより、配線溝１５にたとえばＣｕを埋め込み、表面を平坦化してダマシン配線１６を形成する。その後、Ｌｏｗ−ｋ膜１３を外気から遮断するために、全面に外気遮断保護膜１７を形成する。外気遮断保護膜１７は、たとえばプラズマＣＶＤにより、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜、ＳｉＯＣ膜、ＳｉＯＦ膜、ＳｉＯＮ膜等として形成する。外気遮断保護膜１７を成膜する前処理として、ｉｎ−ｓｉｔｕで高温真空アニールし、Ｌｏｗ−ｋ膜１３中からデガス（ガス抜き）を行うのが好ましい。その後、真空をやぶらずに連続して外気遮断保護膜１７を成膜することで、Ｌｏｗ−ｋ膜１３中に水分を含む気泡が残ることを排除する。その後、外気遮断保護膜１７上に第２のＬｏｗ−ｋ膜１９をスピンコートし、そのエッジを矢印ａの位置（第１エッジカット位置）でカットする。チップの有効面積を最大にするためには、第２のＬｏｗ−ｋ膜１９のエッジ位置を、下層にある第１のＬｏｗ−ｋ膜１３のエッジ位置と揃えるのが好ましいが、第２エッジカット位置より内側にある限り、第１エッジカット位置を基準にして多少の内外へのずれがあってもかまわない。
【００２９】
（ｄ）次に、図１（ｄ）に示すように、第２のＬｏｗ−ｋ膜１９上に再度フォトレジスト１４を塗布し、図１（ｂ）の工程と同様に、Ｖｉａや層間配線溝の露光を行う。パターン露光に先立ち、図４（ａ）のように、エッジカット位置ｂでエッジカット用に露光しておく。その後、レジスト１４をマスクにして、ＲＩＥ法などにより、Ｖｉａや配線溝１８を加工する。ＰＥＰレジストのエッジカットを下層と同様に矢印ｂの位置に一致させることにより、ＲＩＥ工程で除去されることになる外気遮断保護膜１７のエッジも、ＰＥＰのエッジカット位置ｂに一致する。これにより、第１のＬｏｗ−ｋ膜１３の側壁を露出させることなく、配線パターンの溝１８を形成することができる。
【００３０】
（ｅ）次に、図２（ｅ）に示すように、レジスト１４を除去し、Ｖｉａまたは配線溝１８をＡｌ等で埋め込み、表面を平坦化して、層間配線２０を形成する。このとき第１のlow-k膜１３は外気遮断保護膜１７で保護されているので、Ｌｏｗ−ｋ膜１３を外気の侵入から保護し、誘電率を低く維持したまま層間配線２０を形成することができる。
【００３１】
（ｆ）次に、図２（ｆ）に示すように、上述した工程（ｃ）〜（ｅ）を繰り返し、第２の外気遮断保護膜２１、第３のＬｏｗ−ｋ膜２３を形成し、３番目の層に層間配線２０を形成し、デガス処理後、第３の外気遮断保護膜２４を形成する。さらに順次多層化していく場合でも、外気遮断保護膜のエッジ部は、ＰＥＰレジストのエッジカット位置ｂに一致し、かつ、Ｌｏｗ−ｋ膜のエッジは常にＰＥＰエッジカット位置の内側にある。これにより、Ｌｏｗ−ｋ膜の低誘電率性は効果的に維持され、寄生容量の発生を防止し、デバイスの動作特性を良好に維持する。
【００３２】
図２（ｆ）に示すウエハ構造体１０は、ウエハ１１と、ウエハ１１上に位置し、そのエッジが第１エッジカット位置ａに位置する第１のＬｏｗ−ｋ膜１３と、第１のＬｏｗ−ｋ膜１３上に位置し、そのエッジが、第１エッジカット位置ａよりも外側の第２エッジカット位置ｂに位置する第１保護膜１７と、第１保護膜１７上に位置し、そのエッジが、前記第１エッジカット位置ａに一致する第２あるいは第３のＬｏｗ−ｋ膜１９、２３を備える。図２（ｆ）の例では、第１〜第３のＬｏｗ−ｋ膜のエッジ位置がすべて、第１のエッジカット位置ａに一致する。しかし、第２のエッジカット位置ｂよりも内側にある限り、少なくとも２層のＬｏｗ−ｋ膜のエッジが一致する構成としてもよい。
【００３３】
第１実施形態の半導体装置の製造方法とウエハ構造体によれば、チップの有効面積を低減することなく、外気の侵入を効果的に遮断して、Ｌｏｗ−ｋ膜の低誘電率性を維持することができる。とくに、半導体装置が１０層以上の多層配線構造をとる場合、各層で、Ｌｏｗ−ｋ膜のエッジを０．５ｍｍずつ外側へずらす方法に比較して、ウエハあたりのチップ数を増やすことができる。
＜第２実施形態＞
図５および６は、本発明の第２実施形態に係る半導体装置の製造方法を示す。図６（ｆ）は、図５（ｅ）に引き続く工程であり、図５、６は一連の製造工程を示すものである。第２実施形態では、Ｌｏｗ−ｋ膜を外気から遮断する外気遮断保護膜に加え、ＣＭＰやＲＩＥといったプロセスダメージから保護する被覆膜を形成する。この場合、外気遮断保護膜と被覆膜のエッジ位置は、ＰＥＰレジストのエッジカット位置にほぼ一致し、Ｌｏｗ−ｋ膜のエッジカット位置は、それよりも内側のほぼ一定位置とする。第２実施形態に係る半導体装置の製造工程を、図５および６を参照して以下で詳述する。
【００３４】
（ａ）まず、図５（ａ）に示すように、ウエハ４１上に、第１のＬｏｗ−ｋ膜４３を、そのエッジが第１のエッジカット位置ａに一致するように形成する。エッジ位置の制御は、第１実施形態と同様に、たとえば図３に示すノズル制御による。すなわち、Ｌｏｗ−ｋ素材の溶剤をノズルからウエハ全面に塗布した後、シンナーによりエッジカット位置ａでエッジカットする。
【００３５】
（ｂ）次に、図５（ｂ）に示すように、以後の工程で行われるＣＭＰやＲＩＥといったプロセスダメージからＬｏｗ−ｋ膜４３を保護するための被覆膜４２を、ＣＶＤなどにより形成する。この被覆膜４２には、Ｌｏｗ−ｋ膜４３を外気から遮断する性能は特に必要なく、ｐ−ＳｉＯ2膜やｐ−ＴＥＯＳ膜等でよい。
【００３６】
（ｃ）次に、図５（ｃ）に示すように、被覆膜４２上に、パターン形成のためのレジスト４４を塗布し、そのエッジ位置を、第１のエッジカット位置ａよりも外側の第２のエッジカット位置ｂに制御し、Ｖｉａまたは配線溝４５をＲＩＥなどにより形成する。このＲＩＥ工程で、被覆膜４２のエッジが、第２のエッジカット位置ｂに一致することになる。
【００３７】
（ｄ）次に、図５（ｄ）に示すように、レジスト４４を除去し、スパッタリング、メッキ、ＣＭＰなどのプロセスにより、たとえばＣｕのダマシン配線４６を形成する。
【００３８】
（ｅ）次に、Ｌｏｗ−ｋ膜４３を外気から遮断するための外気遮断保護膜４７を、ＳＶＤ等により形成する。外気遮断保護膜４７は、ＳｉＮ、ＳｉＣ、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＮなどである。外気遮断保護膜４７の成膜に先立ち、前処理として、ｉｎ−ｓｉｔｕでの高温真空アニールにより、Ｌｏｗ−ｋ膜４３中からデガスを行う。引き続いて、真空をやぶらずに連続して外気遮断保護膜４７を成膜することで、Ｌｏｗ−ｋ膜中のガス抜き後に密閉することができる。
【００３９】
（ｆ）次に、図６（ｆ）に示すように、第２のＬｏｗ−ｋ膜４９を形成して、そのエッジ位置を第１のエッジ位置ａに制御し、その上に第２の被覆膜５１を形成する。
【００４０】
（ｇ）次に、図６（ｇ）に示すように、レジスト５４を塗布して、Ｖｉａまたは層間配線パターンとともに、第２エッジカット位置ｂをＰＥＰで焼き付け、レジスト５４をマスクにしてＲＩＥなどにより、Ｖｉａまたは配線溝５５の加工を行う。被覆膜５１があるため、ＲＩＥによるパターン加工時に、Ｌｏｗ−ｋ膜４９へのダメージが少ない。ＲＩＥの際に、第１の外気遮断保護膜４７と第２の被覆膜５１のエッジが、ＰＥＰのエッジ位置ｂでカットされ、第２のエッジカット位置ｂに一致するようになる。
【００４１】
（ｈ）次に、図６（ｈ）に示すように、レジスト５４を除去し、配線溝５５をＡｌなどで埋め込み、ＣＭＰ等により、層間配線５６を形成する。先の工程（ｇ）で、ＰＥＰでのレジストのエッジカット位置が、Ｌｏｗ−ｋ膜４９のエッジ位置よりも外側の第２のエッジカット位置ｂにあり、第１の外気遮断保護膜４７のエッジ位置も、第２のエッジカット位置にそろうため、第２のＬｏｗ−ｋ膜４９の側壁が露出することなく、層間配線５６を形成することが可能になる。
【００４２】
（ｉ）最後に、図５（ｅ）および図６（ｇ）〜５（ｈ）を繰り返すことにより、第３層目の配線パターンを形成し、図６（ｉ）に示すウエハ構造体４０が完成する。
【００４３】
図６（ｉ）に示すウエハ構造体４０は、３層のＬｏｗ−ｋ膜すべてのエッジ位置が、第１のエッジカット位置ａに一致し、それぞれ対応する外気遮断保護膜のエッジも、その外側の第２エッジカット位置ｂで一致する。しかし、３層以上の多層構造において、必ずしもすべてのＬｏｗ−ｋ膜のエッジが第１のエッジカット位置に一致する必要はない。少なくとも２層のＬｏｗ−ｋ膜のエッジ位置が第１エッジカット位置ａに一致し、その他のＬｏｗ−ｋ膜のエッジ位置は、第１エッジカット位置ａを基準として、多少内外にずれたとしても、第２エッジカット位置より内側にある限り、チップの有効面積を低減することなく、Ｌｏｗ−ｋ膜への外気の侵入を防止することができる。
【００４４】
第２実施形態においては、Ｌｏｗ−ｋ膜への外気遮断効果に加えて、ＣＭＰやＲＩＥといったプロセスダメージからもＬｏｗ−ｋ膜を保護することができ、動作の信頼性を向上することができる。
【００４５】
【発明の効果】
本発明による半導体装置の製造方法によれば、ＰＥＰのエッジカット位置と、その内側にあるＬｏｗ−ｋ膜のエッジカット位置がほぼ一定に維持され、レイヤごとにＰＥＰのエッジカット位置を調整しながらＬｏｗ−ｋ膜の保護を行う必要がない。これにより、製造工程が簡便になる。
【００４６】
本発明のウエハ構造体は、チップの有効面積を最大に維持したまま、Ｌｏｗ−ｋ膜への外気の侵入を効果的に排除し、低誘電率性を維持することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造工程を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の製造工程を示す図であり、図１（ｄ）に引き続く工程を示す図である。
【図３】図１（ａ）に示すＬｏｗ−ｋ膜のエッジ位置制御の一例を示す図である。
【図４】図１（ｂ）に示すレジストのエッジ位置制御の一例を示す図である。
【図５】本発明の第２実施形態に係る半導体装置の製造工程を示す図である。
【図６】本発明の第２実施形態に係る半導体装置の製造工程を示す図であり、図５（ｅ）に引き続く工程を示す図である。
【図７】Ｌｏｗ−ｋ膜を、従来の多層配線構造の層間絶縁膜にそのまま適用した例を示す図である。
【図８】Ｌｏｗ−ｋ膜の側壁を保護するために、上層へ行くほどエッジ位置を外側に配置する現在のウエハ構造を示す図である。
【符号の説明】
１０、４０ ウエハ構造体
１１、４１、１０１ ウエハ
１２、１９、２３、４３、４９、５７、１０３、１０５、１０９ Ｌｏｗ−ｋ膜
１４、４４ レジスト
１５、１８、４５、５５ 配線溝
１６、４６、１０２ 配線パターン
１７、２１、２４、４７、５３、６１ 外気遮断保護膜
ａ 第１のエッジカット位置（Ｌｏｗ−ｋ膜エッジカット位置）
ｂ 第２のエッジカット位置（ＰＥＰレジストエッジカット位置）
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、多層配線の層間絶縁膜にＬｏｗ−ｋ（低誘電率）膜を使用した半導体装置の製造方法およびウエハ構造体に関する。
【０００２】
【従来の技術】
集積回路の高集積化、微細化に伴い、配線間の寄生容量の低減を図るため、層間絶縁膜として低誘電率のＬｏｗ−ｋが用いられるようになっている。特に、デザインルールが０．２５μｍより後の世代では、デバイスの高速化の点から、比誘電率ｋの値が３より小さい材料を用いる低誘電率化が要求されている。
【０００３】
従来、ｋが４〜５程度の層間絶縁膜はＣＶＤ等で形成され、膜自体の密度が比較的高く、外気透過性が低かった。したがって、すべての多層配線を形成した後に、パッシベーション膜として、同じく外気透過性の低いＳｉＮ膜等で保護しておけば、層間絶縁膜の後発的な誘電率の上昇を招くという問題は発生しなかった。
【０００４】
しかし、ｋの値をより小さくしたＬｏｗ−ｋ膜は、一般に膜密度が低く、外気の影響を受けやすい。ｋ＜３になると、膜の中に外気が侵入しやすく、侵入してきた外気に含まれる水分を吸収すると、膜本来の低誘電率性が損なわれる。したがって、図７（ａ）に示すような多層構造において、層間絶縁膜としてＬｏｗ−ｋ膜１０３、１０５を使用する場合は、レイヤごとにＬｏｗ−ｋ膜のガス抜きを行ったうえで、外気を遮断する保護膜１０４でＬｏｗ−ｋ膜１０３を覆う必要がある。
【０００５】
たとえレイヤごとに保護膜１０４でＬｏｗ−ｋ膜を保護したとしても、図７（ｂ）に示すようにウエハ１０１の外周近傍のケアが不足すると、ウエハ外周近傍でＬｏｗ−ｋ膜１０３、１０５の側壁が露出し、そこから外気が侵入するおそれがある。通常、Ｌｏｗ−ｋ膜１０３、１０５をウエハ上に堆積する場合、ウエハ外周に沿って、たとえば矢印ａで示す位置でそのエッジをカットするのであるが、このＬｏｗ−ｋ膜１０３、１０５のカット面である側壁の手当てがされていない場合に、外気侵入による誘電率の上昇が生じる。
【０００６】
そこで近年、図８に示すように、Ｌｏｗ−ｋ膜のエッジカットを上層に行くほど外側に設定することが提案されている。すなわち、図８（ａ）に示すように、第１層目のＬｏｗ−ｋ膜１０３のエッジを矢印ａの位置でカットし、その上面および側壁を外気遮断保護膜１０４で覆う。次に２番目のＬｏｗ−ｋ膜１０５のエッジを矢印ａ’の位置でカットし、その上面および側壁を外気遮断保護膜１０７で覆う。このように、順次Ｌｏｗ−ｋ膜の上面および側壁を覆いつつ外側に拡げることによって、外気の侵入は防止することができる。
【０００７】
【発明が解決しようとする課題】
しかし、半導体装置がどんどん多層化していくことを考えると、最初のＬｏｗ−ｋ膜のエッジカット位置を、ウエハの非常に内側に取らなくてはならない。その場合、チップの有効面積が狭められ、積層される層の数が多くなるほど、チップの有効面積の減少は著しくなる。現状では、一層あたり約０．５ｍｍずつエッジカットを外側にずらしているため、たとえば１０層のチップを製造する場合に、最初のＬｏｗ−ｋ膜のエッジ（円周）を、通常のエッジ位置から５ｍｍ以上内側に設定する必要がある。
【０００８】
また、Ｌｏｗ―ｋ膜のエッジカット位置を外側に拡げてゆくと、その上に形成する配線１０２や、層間配線（またはＶＩＡ）１０６をパターニングするための露光プロセス（ＰＥＰ：photo exposure process）におけるレジストのエッジカット位置も、外側に拡張する必要がある。図８（ｂ）に示すように、レジストのエッジカット位置“ｂ”が、外側のＬｏｗ−ｋ膜のエッジカット位置ａ’’と同位置もしくは内側にあると、せっかく形成した保護膜１０４が配線パターンとともにエッチングされ、Ｌｏｗ−ｋ膜の側壁が剥き出しになってしまうからである。ＰＥＰのエッジカット位置ｂを、レイヤごとに外側へ変化させていくのは、マスクの設計、作成工程にまで影響を及ぼし、装置全体の製造工程の著しい複雑化を招く。
【０００９】
そこで、本発明は、ｋ＜３のＬｏｗ−ｋ膜を層間絶縁膜に使用する場合に、チップの有効面積を低減させることなく、外気の影響による誘電率の上昇を防止することのできる半導体装置の製造方法と、ウエハ構造を提供する。
【００１０】
【課題を解決するための手段】
本発明では，チップの有効面積を最大に維持したまま、Ｌｏｗ−ｋ膜への外気の侵入を防止する。これを実現するために、Ｌｏｗ−ｋ膜のエッジカット位置を、常にＰＥＰレジストのエッジカット位置よりも内側に設定し、かつ、少なくとも２層のＬｏｗ−ｋ膜のエッジカット位置をほぼ一定位置に維持する。
【００１１】
本明細書中において、「ウエハ上」に、あるいは「膜上」にという表現は、下地になる層の表面を基準にした相対的な位置関係を意味するものであり、直接接触による層の上下関係のみを意味するものではない。したがって、間に１以上の層が介在する場合であっても、「ウエハ上」あるいは「膜上」という表現を用いることとする。
【００１２】
本発明の半導体装置の製造方法は、ウエハ上にｋ＜３の第１の低誘電率膜を、そのエッジが、ウエハ円周に沿った第１のエッジ位置に一致するように形成する。次に、第１の低誘電率膜よりもガス透過率の低い第１保護膜を、そのエッジが、第１エッジ位置より外側の第２エッジ位置と一致するように、第１低誘電率膜およびウエハ上に形成する。最後に、第１保護膜上に、第２の低誘電率膜を、そのエッジが第１エッジ位置に一致するように形成する。
【００１３】
別の側面では、半導体装置の製造方法は、ウエハ上にｋ＜３の第１低誘電率膜を形成し、第１低誘電率膜のエッジをウエハの円周に沿った第１のエッジカット位置でカットする。次に、第１低誘電率膜よりもガス透過率の低い第１保護膜で、ウエハおよび低誘電率膜を覆う。次に、第１保護膜のエッジを、第１のエッジカット位置より外側の第２のエッジカット位置でカットする。最後に、第１保護膜上に第２低誘電率膜を形成し、第２低誘電率膜のエッジを前記第１のエッジカット位置でカットする。
【００１４】
いずれの製造方法においても、さらに積層を進める場合も、保護膜のエッジカット位置を、低誘電率膜のエッジよりも常に外側になるように一定位置に保つ。この場合、第２のエッジカット位置は、低誘電率膜上に配線パターンを形成するために使用するレジストのＰＥＰ（露光工程）エッジカット位置に一致させる。したがって、各層でＰＥＰエッジカット位置を調整しながら低誘電率膜を保護する必要がなく、製造工程が簡便になる。
【００１５】
低誘電率膜のエッジ位置である第１エッジカット位置は、各レイヤにおいて、保護膜のエッジ位置である第２エッジカット位置より内側で、ほぼ一定位置に揃うように形成するのが好ましい。しかしこれに限られず、保護膜の第２エッジカット位置の内側にある限り、少なくとも２つの低誘電率膜のエッジが一定位置で揃うように形成してもよい。
【００１６】
本発明の別の側面では、ウエハ構造は、以下を備える。
【００１７】
（イ） ウエハ、
（ロ） ウエハ上に位置し、そのエッジが、ウエハの円周に沿った第１エッジカット位置に位置する第１低誘電率膜、
（ハ） 第１低誘電率膜上に位置し、そのエッジが、第１エッジカット位置よりも外側の第２エッジカット位置に位置する第１保護膜、および
（ニ） 第１保護膜上に位置し、そのエッジが、前記第１エッジカット位置に位置する第２低誘電率膜。
【００１８】
第１保護膜は、第１の低誘電率膜よりもガス透過性が低い。逆に言えば、第１の低誘電率膜よりも気密性が高く、外気が第１の低誘電率膜に侵入することを防止する。第１保護膜は、たとえば、ＳｉＮ、ＳｉＣ、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＮなどのＣＶＤ層である。
【００１９】
本発明のさらに別の側面では、ウエハ構造は、
（イ） ウエハと、
（ロ） ウエハ上に積層された複数の低誘電率膜と、
（ハ） 低誘電率膜の各々を覆い、そのエッジが、対応する低誘電率膜のエッジよりも外側に位置するように、ほぼ一定位置に位置する外気遮断保護膜と
を備え、少なくとも２つの低誘電率膜のエッジカット位置がほぼ一致する。
【００２０】
いずれのウエハ構造においても、低誘電率膜が外気を吸収して誘電率が後発的に上昇することを防止できる。また、ウエハ上のチップ有効面積を最大にすることができる。
【００２１】
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明により、いっそう明確になるものである。
【００２２】
【発明の実施の形態】
＜第１実施形態＞
図１および２は、本発明の第１実施形態に係る半導体装置の製造方法の一例を示す図である。本発明は、半導体装置の製造工程中、特にウエハ上への配線パターンと形成と、比誘電率ｋ＜３のＬｏｗ−ｋ膜を使用した層間絶縁膜の積層工程に良好に適用される。
【００２３】
第１実施形態の半導体装置の製造方法においては、何層に積層されようとも、ｋ＜３のＬｏｗ−ｋ材料を用いた層間絶縁膜のエッジカット位置（第１エッジカット位置）を、ほぼ一定位置に維持し、かつ、層間絶縁膜上に配線パターンを形成する露光プロセス（ＰＥＰ）で使用するレジストのエッジカット位置（第２エッジカット位置）を、Ｌｏｗ−ｋ膜のエッジカット位置よりも外側のほぼ一定位置に維持する。これにより、Ｌｏｗ−ｋ膜を外気から保護するためにＬｏｗ−ｋ膜上に形成した外気遮断保護膜のエッジ位置が、ＰＥＰレジストのエッジカット位置と一致することになり、常に、Ｌｏｗ−ｋ膜のエッジ位置よりも外側に位置する。したがって、Ｌｏｗ−ｋ膜の側壁が露出することはなく、外気の侵入を防止することができる。
【００２４】
図１および２を参照して、第１実施形態に係る半導体装置の製造方法を、より具体的に説明する。図２は図１（ｄ）から引き続く工程を示すものであり、図１および２で一連の製造工程を表わす。
【００２５】
（ａ）まず、図１（ａ）に示すように、ウエハ１１上にｋ＜３のＬｏｗ−ｋ膜１３を、そのエッジ位置が、矢印ａで示される位置（第１のエッジカット位置）に位置するように成膜する。第１実施形態では、たとえばメチルシロキサン（ＳｉＯ2−ＣＨ3）をスピンコートすることにより、Ｌｏｗ−ｋ膜１３を形成する。しかし、この例に限定されるわけではなく、任意のポリメチルシロキサンや、低誘電率無機ＳＯＧ材料であるＨＳＱ（hydrogensilsesquioxane）を用いて、Ｌｏｗ−ｋ膜１３を形成してもよい。Ｌｏｗ−ｋ膜１３のエッジ位置の制御は、たとえば図３に示すように、ノズルによるエッジカット制御により行う。
【００２６】
すなわち、図３（ａ）に示すように、ノズル３１からｋ＜３のＩＬＤ（Inter-level Dielectric）材料の溶剤３２をウエハ１１に滴下し、ウエハ１１を回転させて全面に均一に塗布する。その後、図３（ｂ）に示すように、ウエハ１１を回転させながら、ウエハ外周に沿ってエッジカットを行う位置に、ＩＬＤ溶剤３２を溶かす薬液（たとえばシンナー）３４をノズル３３から噴出し、ウエハ１１の周辺部に塗布されたＩＬＤ溶剤３２を、ウエハ周縁からエッジカット位置ａの範囲まで溶かして除去する。このようにして、Ｌｏｗ−ｋ膜１３のエッジ位置を、矢印ａに一致させる。
【００２７】
（ｂ）次に、図１（ｂ）に示すように、Ｌｏｗ−ｋ膜１３およびウエハ１１を覆ってフォトレジスト１４を塗布し、配線溝１５を形成するとともに、フォトレジスト１４のエッジ部分を、矢印ｂ（第２のエッジカット位置）に一致するようにカットする。より具体的には、図４（ａ）に示すように、ウエハ１１およびＬｏｗ−ｋ膜１３上にレジスト溶剤を滴下し、ウエハ１１を回転させて全面に均一にレジスト１４を塗布する。その後、レジスト１４の膜安定化のための熱処理を行った後、ウエハ１１を回転させながら、ウエハ外周に沿ってエッジカットを行う部分を、光源３５で照射する。次に、図４（ｂ）に示すように、通常の方法で、レジスト１４上にパターン３９を露光した後、ノズル３７で現像液３８を滴下し、感光した部分のレジストを溶解させて除去する。このとき、パターン形成と同時に、先に露光したレジスト周辺部のエッジ部分も、第２のエッジカット位置ｂまで除去される。この例では、感光した部分が溶融するポジ型レジストを用いているが、ネガ型レジストと、ウエハ周辺部およびパターン部を覆うレチクルを用いて、パターン形成とレジストのエッジカットとを同時に行ってもよい。パターニングしたレジストをマスクにして、下層の第１のＬｏｗ−ｋ膜１３にＲＩＥなどにより配線パターンを形成する。
【００２８】
（ｃ）次に、図１（ｃ）に示すように、レジスト１４を除去した後、スパッタリング、メッキ、ＣＭＰ等のプロセスにより、配線溝１５にたとえばＣｕを埋め込み、表面を平坦化してダマシン配線１６を形成する。その後、Ｌｏｗ−ｋ膜１３を外気から遮断するために、全面に外気遮断保護膜１７を形成する。外気遮断保護膜１７は、たとえばプラズマＣＶＤにより、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜、ＳｉＯＣ膜、ＳｉＯＦ膜、ＳｉＯＮ膜等として形成する。外気遮断保護膜１７を成膜する前処理として、ｉｎ−ｓｉｔｕで高温真空アニールし、Ｌｏｗ−ｋ膜１３中からデガス（ガス抜き）を行うのが好ましい。その後、真空をやぶらずに連続して外気遮断保護膜１７を成膜することで、Ｌｏｗ−ｋ膜１３中に水分を含む気泡が残ることを排除する。その後、外気遮断保護膜１７上に第２のＬｏｗ−ｋ膜１９をスピンコートし、そのエッジを矢印ａの位置（第１エッジカット位置）でカットする。チップの有効面積を最大にするためには、第２のＬｏｗ−ｋ膜１９のエッジ位置を、下層にある第１のＬｏｗ−ｋ膜１３のエッジ位置と揃えるのが好ましいが、第２エッジカット位置より内側にある限り、第１エッジカット位置を基準にして多少の内外へのずれがあってもかまわない。
【００２９】
（ｄ）次に、図１（ｄ）に示すように、第２のＬｏｗ−ｋ膜１９上に再度フォトレジスト１４を塗布し、図１（ｂ）の工程と同様に、Ｖｉａや層間配線溝の露光を行う。パターン露光に先立ち、図４（ａ）のように、エッジカット位置ｂでエッジカット用に露光しておく。その後、レジスト１４をマスクにして、ＲＩＥ法などにより、Ｖｉａや配線溝１８を加工する。ＰＥＰレジストのエッジカットを下層と同様に矢印ｂの位置に一致させることにより、ＲＩＥ工程で除去されることになる外気遮断保護膜１７のエッジも、ＰＥＰのエッジカット位置ｂに一致する。これにより、第１のＬｏｗ−ｋ膜１３の側壁を露出させることなく、配線パターンの溝１８を形成することができる。
【００３０】
（ｅ）次に、図２（ｅ）に示すように、レジスト１４を除去し、Ｖｉａまたは配線溝１８をＡｌ等で埋め込み、表面を平坦化して、層間配線２０を形成する。このとき第１のlow-k膜１３は外気遮断保護膜１７で保護されているので、Ｌｏｗ−ｋ膜１３を外気の侵入から保護し、誘電率を低く維持したまま層間配線２０を形成することができる。
【００３１】
（ｆ）次に、図２（ｆ）に示すように、上述した工程（ｃ）〜（ｅ）を繰り返し、第２の外気遮断保護膜２１、第３のＬｏｗ−ｋ膜２３を形成し、３番目の層に層間配線２０を形成し、デガス処理後、第３の外気遮断保護膜２４を形成する。さらに順次多層化していく場合でも、外気遮断保護膜のエッジ部は、ＰＥＰレジストのエッジカット位置ｂに一致し、かつ、Ｌｏｗ−ｋ膜のエッジは常にＰＥＰエッジカット位置の内側にある。これにより、Ｌｏｗ−ｋ膜の低誘電率性は効果的に維持され、寄生容量の発生を防止し、デバイスの動作特性を良好に維持する。
【００３２】
図２（ｆ）に示すウエハ構造体１０は、ウエハ１１と、ウエハ１１上に位置し、そのエッジが第１エッジカット位置ａに位置する第１のＬｏｗ−ｋ膜１３と、第１のＬｏｗ−ｋ膜１３上に位置し、そのエッジが、第１エッジカット位置ａよりも外側の第２エッジカット位置ｂに位置する第１保護膜１７と、第１保護膜１７上に位置し、そのエッジが、前記第１エッジカット位置ａに一致する第２あるいは第３のＬｏｗ−ｋ膜１９、２３を備える。図２（ｆ）の例では、第１〜第３のＬｏｗ−ｋ膜のエッジ位置がすべて、第１のエッジカット位置ａに一致する。しかし、第２のエッジカット位置ｂよりも内側にある限り、少なくとも２層のＬｏｗ−ｋ膜のエッジが一致する構成としてもよい。
【００３３】
第１実施形態の半導体装置の製造方法とウエハ構造体によれば、チップの有効面積を低減することなく、外気の侵入を効果的に遮断して、Ｌｏｗ−ｋ膜の低誘電率性を維持することができる。とくに、半導体装置が１０層以上の多層配線構造をとる場合、各層で、Ｌｏｗ−ｋ膜のエッジを０．５ｍｍずつ外側へずらす方法に比較して、ウエハあたりのチップ数を増やすことができる。
＜第２実施形態＞
図５および６は、本発明の第２実施形態に係る半導体装置の製造方法を示す。図６（ｆ）は、図５（ｅ）に引き続く工程であり、図５、６は一連の製造工程を示すものである。第２実施形態では、Ｌｏｗ−ｋ膜を外気から遮断する外気遮断保護膜に加え、ＣＭＰやＲＩＥといったプロセスダメージから保護する被覆膜を形成する。この場合、外気遮断保護膜と被覆膜のエッジ位置は、ＰＥＰレジストのエッジカット位置にほぼ一致し、Ｌｏｗ−ｋ膜のエッジカット位置は、それよりも内側のほぼ一定位置とする。第２実施形態に係る半導体装置の製造工程を、図５および６を参照して以下で詳述する。
【００３４】
（ａ）まず、図５（ａ）に示すように、ウエハ４１上に、第１のＬｏｗ−ｋ膜４３を、そのエッジが第１のエッジカット位置ａに一致するように形成する。エッジ位置の制御は、第１実施形態と同様に、たとえば図３に示すノズル制御による。すなわち、Ｌｏｗ−ｋ素材の溶剤をノズルからウエハ全面に塗布した後、シンナーによりエッジカット位置ａでエッジカットする。
【００３５】
（ｂ）次に、図５（ｂ）に示すように、以後の工程で行われるＣＭＰやＲＩＥといったプロセスダメージからＬｏｗ−ｋ膜４３を保護するための被覆膜４２を、ＣＶＤなどにより形成する。この被覆膜４２には、Ｌｏｗ−ｋ膜４３を外気から遮断する性能は特に必要なく、ｐ−ＳｉＯ2膜やｐ−ＴＥＯＳ膜等でよい。
【００３６】
（ｃ）次に、図５（ｃ）に示すように、被覆膜４２上に、パターン形成のためのレジスト４４を塗布し、そのエッジ位置を、第１のエッジカット位置ａよりも外側の第２のエッジカット位置ｂに制御し、Ｖｉａまたは配線溝４５をＲＩＥなどにより形成する。このＲＩＥ工程で、被覆膜４２のエッジが、第２のエッジカット位置ｂに一致することになる。
【００３７】
（ｄ）次に、図５（ｄ）に示すように、レジスト４４を除去し、スパッタリング、メッキ、ＣＭＰなどのプロセスにより、たとえばＣｕのダマシン配線４６を形成する。
【００３８】
（ｅ）次に、Ｌｏｗ−ｋ膜４３を外気から遮断するための外気遮断保護膜４７を、ＳＶＤ等により形成する。外気遮断保護膜４７は、ＳｉＮ、ＳｉＣ、ＳｉＯ2、ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＮなどである。外気遮断保護膜４７の成膜に先立ち、前処理として、ｉｎ−ｓｉｔｕでの高温真空アニールにより、Ｌｏｗ−ｋ膜４３中からデガスを行う。引き続いて、真空をやぶらずに連続して外気遮断保護膜４７を成膜することで、Ｌｏｗ−ｋ膜中のガス抜き後に密閉することができる。
【００３９】
（ｆ）次に、図６（ｆ）に示すように、第２のＬｏｗ−ｋ膜４９を形成して、そのエッジ位置を第１のエッジ位置ａに制御し、その上に第２の被覆膜５１を形成する。
【００４０】
（ｇ）次に、図６（ｇ）に示すように、レジスト５４を塗布して、Ｖｉａまたは層間配線パターンとともに、第２エッジカット位置ｂをＰＥＰで焼き付け、レジスト５４をマスクにしてＲＩＥなどにより、Ｖｉａまたは配線溝５５の加工を行う。被覆膜５１があるため、ＲＩＥによるパターン加工時に、Ｌｏｗ−ｋ膜４９へのダメージが少ない。ＲＩＥの際に、第１の外気遮断保護膜４７と第２の被覆膜５１のエッジが、ＰＥＰのエッジ位置ｂでカットされ、第２のエッジカット位置ｂに一致するようになる。
【００４１】
（ｈ）次に、図６（ｈ）に示すように、レジスト５４を除去し、配線溝５５をＡｌなどで埋め込み、ＣＭＰ等により、層間配線５６を形成する。先の工程（ｇ）で、ＰＥＰでのレジストのエッジカット位置が、Ｌｏｗ−ｋ膜４９のエッジ位置よりも外側の第２のエッジカット位置ｂにあり、第１の外気遮断保護膜４７のエッジ位置も、第２のエッジカット位置にそろうため、第２のＬｏｗ−ｋ膜４９の側壁が露出することなく、層間配線５６を形成することが可能になる。
【００４２】
（ｉ）最後に、図５（ｅ）および図６（ｇ）〜５（ｈ）を繰り返すことにより、第３層目の配線パターンを形成し、図６（ｉ）に示すウエハ構造体４０が完成する。
【００４３】
図６（ｉ）に示すウエハ構造体４０は、３層のＬｏｗ−ｋ膜すべてのエッジ位置が、第１のエッジカット位置ａに一致し、それぞれ対応する外気遮断保護膜のエッジも、その外側の第２エッジカット位置ｂで一致する。しかし、３層以上の多層構造において、必ずしもすべてのＬｏｗ−ｋ膜のエッジが第１のエッジカット位置に一致する必要はない。少なくとも２層のＬｏｗ−ｋ膜のエッジ位置が第１エッジカット位置ａに一致し、その他のＬｏｗ−ｋ膜のエッジ位置は、第１エッジカット位置ａを基準として、多少内外にずれたとしても、第２エッジカット位置より内側にある限り、チップの有効面積を低減することなく、Ｌｏｗ−ｋ膜への外気の侵入を防止することができる。
【００４４】
第２実施形態においては、Ｌｏｗ−ｋ膜への外気遮断効果に加えて、ＣＭＰやＲＩＥといったプロセスダメージからもＬｏｗ−ｋ膜を保護することができ、動作の信頼性を向上することができる。
【００４５】
【発明の効果】
本発明による半導体装置の製造方法によれば、ＰＥＰのエッジカット位置と、その内側にあるＬｏｗ−ｋ膜のエッジカット位置がほぼ一定に維持され、レイヤごとにＰＥＰのエッジカット位置を調整しながらＬｏｗ−ｋ膜の保護を行う必要がない。これにより、製造工程が簡便になる。
【００４６】
本発明のウエハ構造体は、チップの有効面積を最大に維持したまま、Ｌｏｗ−ｋ膜への外気の侵入を効果的に排除し、低誘電率性を維持することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造工程を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の製造工程を示す図であり、図１（ｄ）に引き続く工程を示す図である。
【図３】図１（ａ）に示すＬｏｗ−ｋ膜のエッジ位置制御の一例を示す図である。
【図４】図１（ｂ）に示すレジストのエッジ位置制御の一例を示す図である。
【図５】本発明の第２実施形態に係る半導体装置の製造工程を示す図である。
【図６】本発明の第２実施形態に係る半導体装置の製造工程を示す図であり、図５（ｅ）に引き続く工程を示す図である。
【図７】Ｌｏｗ−ｋ膜を、従来の多層配線構造の層間絶縁膜にそのまま適用した例を示す図である。
【図８】Ｌｏｗ−ｋ膜の側壁を保護するために、上層へ行くほどエッジ位置を外側に配置する現在のウエハ構造を示す図である。
【符号の説明】
１０、４０ ウエハ構造体
１１、４１、１０１ ウエハ
１２、１９、２３、４３、４９、５７、１０３、１０５、１０９ Ｌｏｗ−ｋ膜
１４、４４ レジスト
１５、１８、４５、５５ 配線溝
１６、４６、１０２ 配線パターン
１７、２１、２４、４７、５３、６１ 外気遮断保護膜
ａ 第１のエッジカット位置（Ｌｏｗ−ｋ膜エッジカット位置）
ｂ 第２のエッジカット位置（ＰＥＰレジストエッジカット位置）
Claims (6)
- ウエハ上に第１の低誘電率膜を配置し、前記第１の低誘電率膜のエッジが、ウエハ円周に沿った第１エッジ位置に一致するように形成するステップと、
前記第１の低誘電率膜よりもガス透過率の低い第１保護膜を、前記第１の低誘電率膜上、前記第１の低誘電率膜のエッジ上、および前記ウエハ上にそれぞれ接して配置し、前記第１保護膜のエッジが、前記第１エッジ位置より外側の第２エッジ位置と一致するように形成するステップと、
前記第１保護膜上に第２の低誘電率膜を配置し、前記第２の低誘電率膜のエッジが、前記第１エッジ位置に一致するように形成するステップと、
前記第２の低誘電率膜よりもガス透過率の低い第２保護膜により前記第２の低誘電率膜上および前記第２の低誘電率膜のエッジ上を覆い、前記第２保護膜のエッジを前記第２エッジ位置と一致するように形成するステップと
を含むことにより、前記ウエハ上のすべての低誘電率膜上及びエッジ上を、前記低誘電率膜のそれぞれよりもガス透過率の低い保護膜でそれぞれ覆うとともに、前記すべての低誘電率膜のエッジを、前記第２エッジ位置よりも内側に配置することを特徴とする半導体装置の製造方法。 - 前記第１の低誘電率膜に配線パターンを形成するステップをさらに含み、前記第２エッジ位置は、前記配線パターンの形成に使用するレジストのエッジカット位置に一致することを特徴とする請求項１に記載の半導体装置の製造方法。
- ウエハ上に誘電率ｋ＜３である第１の低誘電率膜を形成するステップと、
前記第１の低誘電率膜のエッジを、ウエハ円周に沿った第１のエッジカット位置でカットするステップと、
前記第１の低誘電率膜よりもガス透過率の低い第１保護膜を、前記第１の低誘電率膜上、前記第１の低誘電率膜のエッジ上、および前記ウエハ上にそれぞれ接して形成するステップと、
前記第１保護膜のエッジを、前記第１のエッジカット位置より外側の第２のエッジカット位置でカットするステップと、
前記第１保護膜上にｋ＜３の第２の低誘電率膜を形成し、当該第２の低誘電率膜のエッジを前記第１のエッジカット位置でカットするステップと、
前記第２の低誘電率膜よりもガス透過率の低い第２保護膜により前記第２の低誘電率膜上および前記第２の低誘電率膜のエッジ上を覆うステップと、
前記第２保護膜のエッジを第２のエッジカット位置でカットするステップと
を含むことにより、前記ウエハ上のすべての低誘電率膜上及びエッジ上を、前記低誘電率膜のそれぞれよりもガス透過率の低い保護膜でそれぞれ覆うとともに、前記すべての低誘電率膜のエッジを、前記第２エッジカット位置よりも内側でカットすることを特徴とする半導体装置の製造方法。 - 前記第１の低誘電率膜に配線パターンを形成するステップをさらに含み、前記第２のエッジカット位置は、前記配線パターンの形成に使用するレジストのエッジカット位置に一致することを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記第１保護膜を形成する前に、前記第１の低誘電率膜からガス抜きを行うステップをさらに含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- ウエハと、
前記ウエハ上に位置し、そのエッジが、前記ウエハの円周に沿った第１エッジカット位置に位置する第１の低誘電率膜と、
前記第１の低誘電率膜上、前記第１の低誘電率膜のエッジ上、および前記ウエハ上にそれぞれ接して配置され、エッジが、前記第１エッジカット位置よりも外側の第２エッジカット位置に位置し、且つ前記第１の低誘電率膜よりもガス透過率が低い第１保護膜と、
前記第１保護膜上に位置し、エッジが、前記第１エッジカット位置に位置する第２の低誘電率膜と、
前記第２の低誘電率膜上および前記第２の低誘電率膜のエッジ上を覆い、エッジが、前記第２エッジカット位置に位置し、前記第２の低誘電率膜よりもガス透過率が低い第２保護膜と
を備え、
前記ウエハ上のすべての低誘電率膜上及びエッジ上が、前記低誘電率膜のそれぞれよりもガス透過率の低い保護膜でそれぞれ覆われるとともに、前記すべての低誘電率膜のエッジが、前記第２エッジカット位置より内側にあることを特徴とするウエハ構造体。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266264A JP4131786B2 (ja) | 2001-09-03 | 2001-09-03 | 半導体装置の製造方法およびウエハ構造体 |
| US10/100,006 US6593250B2 (en) | 2001-09-03 | 2002-03-19 | Fabrication method of semiconductor device using low-k film |
| TW091119343A TW556335B (en) | 2001-09-03 | 2002-08-27 | Manufacturing method of semiconductor device using low-k film and wafer structure |
| KR1020020052268A KR100559271B1 (ko) | 2001-09-03 | 2002-08-31 | 반도체 장치의 제조 방법 및 웨이퍼 구조체 |
| CNB02142635XA CN1263103C (zh) | 2001-09-03 | 2002-09-03 | 使用低介电常数膜的半导体装置的制造方法及晶片构造体 |
| US10/418,073 US6717240B2 (en) | 2001-09-03 | 2003-04-18 | Fabrication method and wafer structure of semiconductor device using low-k film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266264A JP4131786B2 (ja) | 2001-09-03 | 2001-09-03 | 半導体装置の製造方法およびウエハ構造体 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008110695A Division JP4729069B2 (ja) | 2008-04-21 | 2008-04-21 | 半導体装置の製造方法およびウエハ構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078005A JP2003078005A (ja) | 2003-03-14 |
| JP4131786B2 true JP4131786B2 (ja) | 2008-08-13 |
Family
ID=19092593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001266264A Expired - Fee Related JP4131786B2 (ja) | 2001-09-03 | 2001-09-03 | 半導体装置の製造方法およびウエハ構造体 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6593250B2 (ja) |
| JP (1) | JP4131786B2 (ja) |
| KR (1) | KR100559271B1 (ja) |
| CN (1) | CN1263103C (ja) |
| TW (1) | TW556335B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4076131B2 (ja) * | 2002-06-07 | 2008-04-16 | 富士通株式会社 | 半導体装置の製造方法 |
| US7105431B2 (en) * | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
| TW200512926A (en) | 2003-09-18 | 2005-04-01 | Semiconductor Leading Edge Tec | Method of manufacturing semiconductor device |
| JP4206885B2 (ja) * | 2003-09-26 | 2009-01-14 | ソニー株式会社 | 半導体装置の製造方法 |
| US7354631B2 (en) | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
| TW200527485A (en) * | 2004-01-30 | 2005-08-16 | Semiconductor Leading Edge Tec | Multilayered wiring structure, method of forming buried wiring, semiconductor device, method of manufacturing semiconductor device, semiconductor mounted device, and method of manufacturing semiconductor mounted device |
| CN100468612C (zh) * | 2004-03-25 | 2009-03-11 | 株式会社东芝 | 半导体器件及其制造方法 |
| US7115524B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
| EP1827712B1 (en) * | 2004-11-08 | 2015-04-08 | Brewer Science, Inc. | Device for coating the outer edge of a substrate during microelectronics manufacturing |
| JP2006147681A (ja) * | 2004-11-17 | 2006-06-08 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| JP4488890B2 (ja) * | 2004-12-27 | 2010-06-23 | 株式会社東芝 | レジストパターン形成方法及び半導体装置の製造方法 |
| DE102005035728B3 (de) * | 2005-07-29 | 2007-03-08 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Reduzieren der Kontamination durch Entfernung eines Zwischenschichtdielektrikums von dem Substratrand |
| JP5220361B2 (ja) * | 2007-07-31 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体ウエハおよび半導体装置の製造方法 |
| US7845868B1 (en) * | 2009-09-09 | 2010-12-07 | Nanya Technology Corporation | Apparatus for semiconductor manufacturing process |
| US8753460B2 (en) | 2011-01-28 | 2014-06-17 | International Business Machines Corporation | Reduction of edge chipping during wafer handling |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5549786A (en) * | 1995-08-29 | 1996-08-27 | Advanced Micro Devices, Inc. | Highly selective, highly uniform plasma etch process for spin-on glass |
| US5618380A (en) * | 1995-12-18 | 1997-04-08 | Vlsi Technology, Inc. | Wafer edge sealing |
| US5723385A (en) * | 1996-12-16 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Wafer edge seal ring structure |
| US6239035B1 (en) * | 1997-07-18 | 2001-05-29 | Agere Systems Guardian Corporation | Semiconductor wafer fabrication |
| JP3166750B2 (ja) * | 1999-01-20 | 2001-05-14 | 日本電気株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP3319513B2 (ja) * | 1999-09-02 | 2002-09-03 | 日本電気株式会社 | 銅配線の形成方法 |
| JP4034482B2 (ja) | 1999-09-17 | 2008-01-16 | 株式会社東芝 | 多層配線構造体及び半導体装置の製造方法 |
-
2001
- 2001-09-03 JP JP2001266264A patent/JP4131786B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-19 US US10/100,006 patent/US6593250B2/en not_active Expired - Lifetime
- 2002-08-27 TW TW091119343A patent/TW556335B/zh not_active IP Right Cessation
- 2002-08-31 KR KR1020020052268A patent/KR100559271B1/ko not_active IP Right Cessation
- 2002-09-03 CN CNB02142635XA patent/CN1263103C/zh not_active Expired - Fee Related
-
2003
- 2003-04-18 US US10/418,073 patent/US6717240B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030199125A1 (en) | 2003-10-23 |
| US20030045121A1 (en) | 2003-03-06 |
| JP2003078005A (ja) | 2003-03-14 |
| CN1404111A (zh) | 2003-03-19 |
| TW556335B (en) | 2003-10-01 |
| US6593250B2 (en) | 2003-07-15 |
| KR20030020240A (ko) | 2003-03-08 |
| KR100559271B1 (ko) | 2006-03-10 |
| US6717240B2 (en) | 2004-04-06 |
| CN1263103C (zh) | 2006-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070807 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071009 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080421 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |