KR100590393B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 금속 배선의 패턴밀도가 조밀한 영역의 금속 배선 사이를 초저유전막을 이용하여 형성함으로써, RC 딜레이와 크로스토크 현상을 방지할 수 있고, 초저유전막 사용으로 인한 금속 배선의 기계적 강도의 약화를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.
금속 배선, 초저유전막, 구리, 베리어층

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in semiconductor device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 하지층 12 : 층간 절연막
14 : 금속배선 16 : 감광막 패턴
18 : 초저유전막 20 : 베리어층
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 0.13㎛ 이하의 디자인 룰을 갖는 반도체 소자의 금속 배선에 초저유전막의 낮은 기계적 강도를 보완하면서, 금속 배선의 RC 딜레이를 감소할 수 있는 반도체 소자의 금속 배선 형 성 방법에 관한 것이다.
차세대 고집적 반도체 소자에서의 금속 배선간의 RC 딜레이(RC Delay) 및 크로스토크(Crosstalk)방지를 위해 초저유전율의 다공질 절연막을 적용한 구리배선 집적공정은 필수적이다. 하지만, 초저유전막을 구리배선 형성공정에 적용하는데 가장 큰 문제점은 초저 유전막의 낮은 기계적 강도로 인해 후속의 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)나 패키(Package)지 단계에서 배선 구조가 무너지는 등의 배선 신뢰성이 낮은 문제점이 있다. 또한, 초저유전율의 절연막은 기존의 산화막에 비해 열전도도가 약 1/5정도로 낮기 때문에 초고속 로직(Logic)소자의 동작중에 발생하는 열을 외부로 방출하지 못하여 배선의 온도를 증가하게 되고 궁극적으로는 전자이동(Electromigration)을 발생시키는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속 배선 형성단계에서 RC 딜레이와 크로스토크(Cross-Talk)가 가장 취약한 부분의 금속 배선 사이의 절연막을 초저유전막으로 대체함으로써, 배선 구조의 기계적 강도를 확보하고, 배선의 RC 딜레이와 크로스토크현상을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명은 금속배선이 형성된 반도체 구조물 상부에 층간 절연막을 증착한 다음 패터닝 공정을 실시하여 금속 배선용 홀을 형성하는 단계와, 상기 금속 배선용 홀을 포함한 전체 구조 상부에 금속을 증착한 다음 평탄화 하여 금속 배선을 형성하는 단계와, 상기 금속 배선의 패턴 밀도가 조밀한 영역을 개방하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴에 의해 개방된 영역의 상기 금속 배선 사이의 상기 층간 절연막을 식각하는 단계와, 상기 감광막 패턴을 제거한 다음 전체 구조 상부에 초저유전막을 증착하는 단계와, 상기 금속 배선을 식각정지층으로 하는 CMP공정을 실시하여 상기 금속 배선 상부의 상기 초저유전막을 식각하는 단계 및 전체 구조 상부에 초저유전막을 보호하기 위한 베리어 층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 하부 금속배선(미도시)이 형성된 반도체 구조물(10) 상부 에 하부 구조물의 보호를 위해 배리어막(미도시) 및 금속 배선(14)간의 절연을 위한 산화막 계열의 층간 절연막(12)을 증착한다. 층간 절연막(12)을 패터닝 하여 금속 배선용 홀(미도시)을 형성한다. 상술한 금속배선용 홀은 비아 홀과 트랜치로 이루어진 듀얼 다마신 패턴으로 형성되거나, 반도체 소자에서 금속배선을 형성할 수 있는 다양한 콘택홀들을 포함한다. 또한, 상술한 '반도체 구조물'이라함은 하부 금속 배선을 포함하는 절연층, 도전층 및 반도체층 중 어느 하나를 포함하여 형성된 임의의 구조물층을 의미한다.
다음으로, 상기 금속 배선용 홀을 구리를 이용하여 매립함으로써 금속 배선(14)을 형성한다.
도 1b를 참조하면, 전체 구조 상부에 감광막을 도포한 다음 포토리소그라피 (Photolithography)공정을 실시하여 감광막 패턴(16)을 형성한다. 이때, 감광막 패턴(16)은 금속 배선(14)의 패턴 밀도가 조밀하여 RC-딜레이와 크로스토크 현상이 발생하는 영역(RC-딜레이와 크로스토크 측면에서 취약한 부분, 도 1b의 A영역)을 개방한다. 또한 마스크 비용이 저렴한 I-라인 마스크를 사용하여 RC-딜레이와 크로스토크 현상이 발생하는 곳을 선택적으로 정의한다. 금속 배선의 패턴 밀도가 조밀한 영역은 일반적으로 금속 배선의 사이가 좁고, 개선의 길이가 길며, 금속 배선의 패턴이 나란히 형성되어 있어서, 패턴 밀도가 조밀한 영역이 다른 영역에 비하여 기생 커패시턴스가 커지고, RC-딜레이와 크로스토크 현상이 크게 나타난다. 또한 I-라인 레지스트는 노광파장이 365㎚로 게이트 길이가 0.35㎛이상의 공정에서 사용되는 레지스트를 지칭하는 것으로, 현재 0.25㎛이하 공정에서 사용하는 딥 UV용 레 지스트에 비해 시각 선택비가 높고 베이크(Bake) 적용으로 불화클립톤 광원용 레지스트의 현상에 대해 선택비를 가지는 특징이 있는 레지스트이다.
다음으로, 감광막 패턴(16)을 식각 마스크로 하는 패터닝 공정을 실시하여 금속 배선(14) 사이의 층간 절연막(12)을 제거한다. 즉, 반응성 이온 식각(Reactive Ion Etching; RIE)공정을 실시하여 산화막 계열의 층간 절연막(12) 만을 선택적으로 식각한다. 또한 금속 배선(구리 배선; 14)에 대한 높은 식각 선택비를 갖는 식각조건 하에서 식각을 실시한다.
도 1c를 참조하면, 감광막 패턴(16)을 제거한 다음 전체구조 상부에 초저유전막(18)을 금속 배선(14) 사이의 층간 절연막(12)이 제거된 영역을 충분히 매립할 수 있는 두께로 증착한다. 이때, 초저유전막(18)은 일반적인 저유전막(유전율 2.7) 보다 기공율이 높아서 유전율이 2.0 내지 2.5 미만의 유전막을 지칭하는 것으로, 기공율이 보통 50 내지 70%인 유전막을 지칭한다. 본 실시예에서는 금속 배선(14) 사이를 용액 형태의 초저유전막(18)은 다우 케이컬(Dow Chemical)사의 SiLK 나 다우 코닝(Dow Corning)사의 XLK를 이용하여 매립한다. 베이킹 공정을 실시하여 초저유전막(18)의 조직을 치밀하게 한다.
도 1d를 참조하면, 금속 배선(14)을 식각정지층으로 하는 CMP공정을 실시하여 금속 배선(14) 상부에 형성된 초저유전막(18)을 제거한다. 이로써, 금속 배선(14)의 패턴 밀도가 조밀하여 RC-딜레이와 크로스토크 현상이 발생하는 영역의 금속 배선(14) 사이에는 초저유전막(18)이 형성되고 나머지 영역에는 산화막 계열의 층간 절연막(12)이 형성된다. 이는, 초저유전막(18)의 낮은 기계적 강도 때문에 금속 배선(14)을 절연하는 절연막으로 사용하지 못하였다. 하지만, 금속 배선(14) 사이에 위치하고 있는 높은 유전율을 갖는 산화막 계열의 층간절연막(12)의 일부를 제거하고, 제거된 영역에 초저 유전율을 갖는 초저유전막(18)을 형성함으로써, 높은 유전율을 갖는 층간 절연막(12)으로 인해 발생하는 문제점과 초저유전막(18) 자체의 낮은 기계적 강도를 보상 할 수 있다. 즉, 금속 배선(14)에 초저유전막(18)을 적용하여 RC-딜레이와 크로스토크 현상을 줄이면서 기계적 강도를 확보할 수 있다.
도 1e를 참조하면, 금속 배선(14)의 절연을 위해 형성된 초저유전막(18)을 보호하고, 초저유전막(18)의 기계적 강도를 확보하기 위해 산화막 계열의 베리어층(20)을 증착함으로써, 초저유전막을 이용한 금속 배선을 형성한다.
상술한 바와 같이, 본 발명은 구리 배선 사이의 일부영역에 초저유전막을 형성함으로써, 구리 배선의 RC딜레이와 크로스토크 현상을 줄일 수 있고, 초저유전막 형성의 문제점인 기계적 강도를 확보할 수 있으며, 낮은 열전도도로 인한 전자 이동을 방지할 수 있다.

Claims (5)

  1. 금속배선이 형성된 반도체 구조물 상부에 층간 절연막을 증착한 다음 패터닝 공정을 실시하여 금속 배선용 홀을 형성하는 단계;
    상기 금속 배선용 홀을 포함한 전체 구조 상부에 금속을 증착한 다음 평탄화 하여 금속 배선을 형성하는 단계;
    상기 금속 배선의 패턴 밀도가 조밀한 영역을 개방하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴에 의해 개방된 영역의 상기 금속 배선 사이의 상기 층간 절연막을 식각하는 단계;
    상기 감광막 패턴을 제거한 다음 전체 구조 상부에 초저유전막을 증착하는 단계;
    상기 금속 배선을 식각정지층으로 하는 CMP공정을 실시하여 상기 금속 배선 상부의 상기 초저유전막을 식각하는 단계; 및
    전체 구조 상부에 초저유전막을 보호하기 위한 베리어 층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 초저 유전막은 기공율이 50 내지 70% 이고, 유전율이 2.0 내지 2.5인 유전막인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
  3. 제 1 항에 있어서,
    상기 초저유전막은 다우 케미컬사의 SiLK이거나, 다우 코닝사의 XLK인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 감광막 패턴은 I-라인 포토레지스트를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 금속 배선 사이의 상기 층간 절연막 식각은, 상기 금속 배선에 대한 높은 식각선택비를 갖는 반응성 이온식각을 실시하여 상기 층간 절연막 만을 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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