TWI696227B

TWI696227B - 半導體元件及其製造方法

Info

Publication number: TWI696227B
Application number: TW108124716A
Authority: TW
Inventors: 蔡耀庭; 陳江宏; 莊哲輔; 洪文
Original assignee: 華邦電子股份有限公司
Priority date: 2019-07-12
Filing date: 2019-07-12
Publication date: 2020-06-11
Also published as: TW202103241A

Abstract

一種半導體元件的製造方法，包括以下步驟。在基底上形成彼此分離的第一密封環與第二密封環。在所述基底上形成保護層，覆蓋所述第一密封環與所述第二密封環，其中所述第一密封環與所述第二密封環之間的所述保護層具有凹面。移除位於所述凹面處的所述保護層以及所述第一密封環上的部分所述保護層，於所述第一密封環的側壁形成間隙壁，並在所述保護層中形成開口，所述開口的寬度大於所述第一密封環的寬度，且所述開口裸露出所述第一密封環的頂面以及所述間隙壁。

Description

半導體元件及其製造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件及其製造方法。

隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展。如何能有效地利用晶片面積，提升良率是目前非常重要的課題。

晶圓在切割時因切割鋸片的應力可能會產生裂痕，因此，在晶片周圍通常會形成密封環，以避免裂痕延伸到晶片區而損壞到內部電路，進而造成良率的損失。然而，密封環或密封環與晶片區之間的區域可能會佔用過多的晶片面積。

本發明實施例提供一種半導體元件的製造方法，可以避免晶圓在切割時因切割鋸片的應力產生的裂痕問題，利用布局改變使蝕刻製程不會損及下層，並且可以減少密封環所佔用的晶片面積。

本發明實施例提出一種半導體元件的製造方法，包括以下步驟。在基底上形成彼此分離的第一密封環與第二密封環。在所述基底上形成保護層，覆蓋所述第一密封環與所述第二密封環，其中所述第一密封環與所述第二密封環之間的所述保護層具有凹面。移除位於所述凹面處的所述保護層以及所述第一密封環上的部分所述保護層，於所述第一密封環的側壁形成間隙壁，並在所述保護層中形成開口，所述開口的寬度大於所述第一密封環的寬度，且所述開口裸露出所述第一密封環的頂面以及所述間隙壁。

本發明實施例提出一種半導體元件，包括第一密封環、第二密封環、間隙壁與保護層。第一密封環與第二密封環彼此分離地設置在基底上。間隙壁設置於所述第一密封環的第一側壁。保護層設置在所述基底上，覆蓋所述第一密封環的第二側壁與所述第二密封環。所述保護層具有開口，裸露出所述第一密封環的頂面與所述間隙壁。

基於上述，第一密封環的寬度小，並且第一密封環與第二密封環之間的間距小，因此可以減少密封環佔用的晶片面積。開口(即頂介層窗開口(top via，TV))的寬度大，有助於提升後續於開口中形成之膜層的階梯覆蓋性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10:基底

12:介電層、內層介電層

12a、12b:介電層

16t、130t、230t:頂面

14:介電層、層間介電層

16:介電層、層間介電層、頂層層間介電層

18:介電結構

20、20a:第一保護層

22、22a:第二保護層

24、24a:保護層

26:罩幕層

30:開口

30b、130b:底面

32:間隙壁

102、104、202a、202b、204a、204b:導體插塞、接觸窗

106:第一接觸窗堆疊結構

206a、206b:第二接觸窗堆疊結構

112、122:導體插塞、第一介層窗

212、212a、212b、222、222a、222b:導體插塞、第二介層窗

110:導體層、第一層導體層

120、220、220a、220b:導體層、第N-1層導體層

130、230:導體層、頂層導體層、第N層導體層

B11、B21:第一邊界

B12、B22:第二邊界

CP:轉角段

CR:晶片區

D1:第一摻雜區

D2:第二摻雜區

LP:非轉角段

M1、M2、M3:導體材料層

MT:金屬化結構

O11、O21A、O21B:接觸窗開口

R1:第一區

R2:第二區

RS:凹面

SL:切割區

SOI:半導體基底

SR:密封環區

SR1:第一密封環

SR2:第二密封環

ST1:第一隔離結構

ST2:第二隔離結構

SW11L、SW11R、SW12L、SW12R、SW13L、SW13R、SW21L、 SW21R、SW22L、SW22R、SW23L、SW23R、SW30R:側壁

W110、W120、W130、W210、W220、W230、W30、W32、WD1、WD2、WR1、WR1C、WR1L、WR2、WR2C、WR2L、WS1、WS2、WSR1、WSR2、WST1、WST2:寬度

d1、d2:距離

S1:第一隔離區

S2:第二隔離區

X、Y、Z:方向

圖1A至圖1F是依照本發明的實施例的一種半導體元件的製造流程的剖面示意圖。

圖2是晶片的上視圖。

圖3是圖2中區域A的局部放大圖。

請參照圖1A，提供基底10。基底10可為半導體基底10。基底10可包括晶片區CR、密封環區SR與切割區SL。晶片區CR可用於形成電子元件。切割區SL環繞於晶片區CR周圍。在後續進行單體化步驟時，可沿切割區SL進行切割。密封環區SR位於晶片區CR與切割區SL之間。密封環區SR中可以形成密封環，在後續進行單體化步驟時，可以阻擋切割晶圓所產生的裂紋擴及晶片區CR，而損壞晶片區CR之中的電子元件。

晶片區CR以及密封環區SR中形成多個隔離結構ST1、ST2。隔離結構例如是淺溝渠隔離結構。

第一隔離結構ST1的寬度WS1大於第二隔離結構ST2的寬度WS2。在密封環區SR中的第一隔離結構ST1將密封環區SR分隔出第一區R1與第二區R2。第一區R1比第二區R2更接近切割區SL。第二區R2比第一區R1更接近晶片區CR。第二區R2介於第一隔離結構ST1與第二隔離結構ST2之間。在一些實施例中，第一區R1的寬度WR1小於第二區R2的寬度WR2，且第二區R2的寬度WR2小於第一隔離結構ST1的寬度WS1。第一區R1的寬度WR1例如是第二區R2的寬度WR2的1/2至2/3，第一隔離結構ST1的寬度WS1例如是第二區R2的寬度WR2的1.5倍至2.5倍。舉例來說，密封環區SR的寬度例如是4.5μm，其中第一隔離結構ST1的寬度WS1例如是2μm、第一區R1的寬度WR1例如是1μm，第二區R2的寬度WR2例如是1.5μm。

請參照圖1A，在第一區R1中形成第一摻雜區D1，並在第二區R2中形成第二摻雜區D2。第一摻雜區D1和第二摻雜區D2可以具有相同的導電型與相同的摻雜濃度。第一摻雜區D1和第二摻雜區D2可與基底10具有相同的導電型，但第一摻雜區D1和第二摻雜區D2的摻雜濃度大於基底10的摻雜濃度。第一摻雜區D1與第二摻雜區D2可以利用同一個離子植入製程形成。

請參照圖1D，在基底10上形成介電結構18以及金屬化結構MT。介電結構18位於基底10的晶片區CR、密封環區SR與切割區SL上。介電結構18包括介電層12、14、16。介電層12又可稱為內層介電層(ILD)12，介電層14、16又可稱為金屬層間介電層(IMD)14、16。在本實施例中，金屬層間介電層16是頂層層間介電層，金屬層間介電層14位於頂層層間介電層16與內層介電層12之間，並與其二者物理性接觸，內層介電層12位於金屬層間介電層與基底10之間。然而，在其他的實施例中，頂層層間介電層16與金屬層間介電層14之間可以插入一層以上的金屬層間介電層。內層介電層12與金屬層間介電層14、16可以分別是單層或是多層。內層介電層12與金屬層間介電層的材料可以相同或是不同。內層介電層12與金屬層間介電層的材料包括氧化矽、氮化矽、氮氧化矽以及低介電常數材料。低介電常數材料的介電常數(k值)可以低於3.0，甚至低於約2.5，因此低介電常數材料也可稱為極低介電常數(ELK)材料。內層介電層12與金屬層間介電層14、16可以是以化學機械研磨法或是回蝕刻法平坦化的平坦層。

金屬化結構MT形成於介電結構18之中，且有一部分的金屬化結構MT形成於介電結構18之上。金屬化結構MT包括金屬內連線(未示出)、第一密封環SR1(或稱為外環)與第二密封環SR2(或稱為內環)。金屬內連線位於晶片區CR。第一密封環SR1與第二密封環SR2分別位於密封環區SR的第一區R1與第二區R2之中。第一密封環SR1與第二密封環SR2分別與第一摻雜區D1以及第二摻雜區D2電性連接，進而接地，使切割過程中產生的靜電不會過度集中在第一密封環SR1與第二密封環SR2上，以避免產生靜電放電(ESD)現象而損壞晶片。

金屬化結構MT的金屬內連線、第一密封環SR1與第二密封環SR2可以分別包括多層導體層(導線)110、120、130、210、220、230與多個導體插塞102、104、112、122、202a、202b、204a、204b、212a、212b、222a、222b。導體層與導體插塞的材料可以包括金屬、金屬合金、金屬氮化物，例如是鎢、鋁、銅、鉭、鈦、氮化鉭、氮化鈦等導電材料。

在圖1A至1F中，第一層導體層110與導體層120或第一層導體層210與導體層220彼此上下相鄰。然而，本發明不以此為限。在其他的實施例中，在第一層導體層110與導體層120之間，或是第一層導體層210與導體層220之間可以插入一層以上的導體層以及一個或多個導體插塞。

導體層110、120、210、220設置在內層介電層12與金屬層間介電層14中，導體層130、230設置在介電層16上，與基底10的表面(例如是XY平面)大致平行。多個導體插塞102、104、112、122、202a、202b、204a、204b、212a、212b、222a、222b設置在內層介電層12與金屬層間介電層14、16中，縱向(例如是Z方向)連接基底10與第一層導體層110、210，或連接導體層110、120、130、210、220、230中上下相鄰的兩層導體層。第一密封環SR1與第二密封環SR2的各個導體層110、120、130以及各個導體插塞102、104、112、122呈環狀，以環繞晶片區CR的邊緣。同樣地，第二密封環SR2的各個導體層210、220、230以及各個導體插塞202a、202b、204a、204b、212a、212b、222a、 222b呈環狀，以環繞晶片區CR的邊緣，如圖2所示。

請參照圖1D，第一密封環SR1與晶片區CR的元件以及金屬內連線電性絕緣。並且，第一密封環SR1藉由介電結構18以及第一隔離結構ST1與第二密封環SR2物理性以及電性分隔。第二密封環SR2可以與晶片區CR的元件以及金屬內連線電性連接或電性絕緣。換言之，第一密封環SR1沒有繞線(routing)，而第二密封環SR2可以允許繞線。

金屬內連線、第一密封環SR1與第二密封環SR2的多個導體層的層數可以相同或是相異。舉例來說，金屬內連線、第一密封環SR1與第二密封環SR2分別具有N層導體層，其中N是介於3~8的整數。換言之，第一密封環SR1與第二密封環SR2的第N層導體層是頂層導體層130、230，其設置在頂層層間介電層16上。第一密封環SR1與第二密封環SR2的第N-1層導體層是導體層120、220，其設置在頂層層間介電層16之中。在以下的內容中所提及的第N-2層導體層未繪示在圖1A至1F中。若是N大於或等於4，則的第N-2層導體層可以是指設置在導體層120與第一層導體層110之間的導體層。若是N等於3，則的第N-2層導體層可以是指第一導體層110。

第一密封環SR1的寬度WSR1小於第二密封環SR2的寬度WSR2。此處，所述的第一密封環SR1的寬度WSR1可是指第N-2層導體層至第一層導體層110的平均寬度，所述的第二密封環 SR2的寬度WSR2可以是指第N-2層導體層至第一層導體層210的平均寬度。在本實施例中，第一密封環SR1的導體層110、120、130的寬度W110、W120、W130分別小於在同一高度的第二密封環SR2的導體層210、220、230的寬度W210、W220、W230。舉例來說，第一密封環SR1的第N-2層導體層至第一層導體層110的寬度W110是第二密封環SR2的第N-2層導體層至第一層導體層210的寬度W210的1/2至2/3。

在第一密封環SR1中，頂層導體層(第N層導體層)130的寬度W130大於或等於第一密封環SR1中所有導體層(第一層導體層至第N-2層導體層)110、120的寬度W110、W120。頂層導體層110下方的第N-1層導體層120的寬度W120小於或等於第N層導體層130的寬度W130，且小於或等於第N-2層導體層或第一層導體層110的寬度W110。第N-2層導體層至第一層導體層110可以具有相同寬度。舉例來說，第N-1層導體層120的寬度W120是第N層導體層130的寬度W130的50%至70%。第N-1層導體層120的寬度W120是第一層導體層110的寬度W110的70%至80%。頂層導體層(第N層導體層)130設置在第一區R1的頂層層間介電層16上。頂層導體層(第N層導體層)130的接近切割區SL的第一側壁SW13L可以大致切齊第一區R1的第一邊界B11。第N層導體層130得接近第二區R2的側壁SW13R可以切齊第一區R1的第二邊界B12。或者，頂層導體層(第N層導體層)130接近第二區R2的側壁SW13R可以超出第一區R1的第二邊界B12，而沿第二區R2的方向延伸，以覆蓋位在部分的第一隔離結構ST1上方的頂層層間介電層16。第N-1層導體層120至第一層導體層110設置在第一區R1的頂層層間介電層層16與金屬層間介電層14中。第N-1層導體層120的寬度W120小於第一區R1的寬度。換言之，第N-1層導體層120的頂面被頂層導體層130完全遮蔽，第N-1層導體層120的側壁SW12L與SW12R被位於第一區R1範圍內的頂層層間介電層16覆蓋。第N-2層導體層至第一層導體層110的寬度W110大致等於第一區R1的寬度WR1。第N-2層導體層至第一層導體層110之各層導體層的兩側壁SW11L、SW11R可以分別大致切齊第一區R1的第一邊界B11與第二邊界B12。

在第二密封環SR2中，在第二區R2相同位置上的第N層導體層230至第一層導體層130可以具有相同寬度。頂層導體層(第N層導體層)230設置在第二區R2的頂層層間介電層16上。頂層導體層(第N層導體層)230的接近第一隔離結構ST1的第一側壁SW23L可以大致切齊第二區R2的第一邊界B21。頂層導體層(第N層導體層)230的接近第二隔離結構ST2的側壁SW23R可以大致切齊第二區R2的第二邊界B22。在一些情況下，頂層導體層(第N層導體層)230可以用來繞線，頂層導體層230的側壁SW23R會超出第二區R2的第二邊界B22，並沿晶片區CR 的方向延伸，以覆蓋位在部分的第二隔離結構ST2上方的介電層16，或甚至還延伸至晶片區CR。第N-1層導體層220至第一層導體層210設置在第二區R2的頂層金屬層間介電層16與金屬層間介電層14中。第N-1層導體層220至第一層導體層210的寬度W210大致等於第二區R2的寬度WR2。第N-1層導體層220至第一層導體層110之各層導體層的兩側壁SW22L、SW22R、SW21L、SW21R可以大致切齊第二區R2的第一邊界B21與第二邊界B22。

請參照圖1D，第一密封環SR1包括導體插塞102、104、112、122，第二密封環SR2包括導體插塞202a、202b、204a、204b、212a、212b、222a、222b。導體插塞102、104、202a、202b、204a、204b又可分別稱為接觸窗(contact)102、104、202a、202b、204a、204b，位於內層介電層12之中。接觸窗102、104彼此堆疊組成第一接觸窗堆疊結構106，以電性連接基底10的第一摻雜區D1與第一密封環SR1的第一層導體層110。接觸窗202a、204a彼此堆疊組成第二接觸窗堆疊結構206a，接觸窗202b、204b彼此堆疊組成第二接觸窗堆疊結構206b，以物理性連接基底10的第二摻雜區D2與第二密封環SR2的第一層導體層210。

導體插塞112、122又可分別稱為第一介層窗(via)112、122，位於金屬層間介電層14、16之中，可以電性連接第一密封環SR1的導體層110、120、130中上下相鄰兩層導體層。導體插塞212a、212b、222a、222b又稱為第二介層窗212a、212b、222a、 222b，位於金屬層間介電層14、16之中，可以電性連接第二密封環SR2的導體層210、220、230中上下相鄰兩層導體層。

金屬內連線、第一密封環SR1與第二密封環SR2的導體插塞的數量可以依據實際的需要來設計。第一密封環SR1的導體插塞，可以在後續進行切割時釋放應力。第二密封環SR2可以接地，其導體插塞的數量多可以具有較佳的導通效率。因此，在一實施例中，第一密封環SR1的導體插塞的數量小於位於同一水平高度的第二密封環SR2的導體插塞的數量。換言之，在基底10至第一層導體層110之間，設置於第一區R1之中的第一密封環SR1的第一接觸窗堆疊結構106的數量(例如1)小於設置於第二區R2之中的第二密封環SR2的第二接觸窗堆疊結構206a與206b的總數量(例如2或更多)。在第一層導體層110至第N層導體層130之間，設置於第一區R1之中的第一密封環SR1的第一介層窗112或122的數量(例如1)小於設置於第二區R2之中位於同一水平高度的第二密封環SR2的第二介層窗212(212a、212b)或222(222a、222b)的總數量(例如2，或更多)。

在第一密封環SR1與第二密封環SR2中，位於基底10至頂層導體層130、230之間的導體插塞102、104、112、122、202a、202b、204a、204b、212a、212b、222a、222b可以具有不同的寬度。在一實施例中，第一密封環SR1與第二密封環SR2的導體插塞102、104、112、122、202a、202b、204a、204b、212a、212b、 222a、222b的寬度從基底10起沿頂層導體層130、230(即，由下而上)的方向逐漸增加。亦即，導體插塞102、202a、202b的寬度最小，導體插塞212a、212b、222a、222b的寬度最大。第一密封環SR1的導體插塞(例如112)，與第二密封環SR2在同一高度的導體插塞(例如212)可以具有相同的寬度，或不同的寬度。

在第一密封環SR1中，自基底10至頂層導體層130之間的導體插塞102、104、112、122的排列可以大致對準第一區R1的中心線，因此其彼此對齊，或者可以部分重疊。在第二密封環SR2中，位於基底10至第一層導體層210之間的兩個第二插塞堆疊結構206a、206b之間的距離d1小於位於第一層導體層210與第二層導體層220之間的兩個第二介層窗212a、212b之間的距離d2，而使其彼此相錯，且沒有重疊，或僅有極少部分重疊。在此，距離d1是指導體插塞202a在半高處的側壁與導體插塞202b在半高處的側壁之間的距離。距離d2是指第二介層窗212a在半高處的側壁與第二介層窗212b在半高處的側壁之間的距離。位於導體層210與導體層220之間的兩個第二介層窗212a、212b，可分別與位於導體層220與導體層230之間的兩個第二介層窗222a、222b部分重疊。

請參照圖1D、圖2與圖3，依據實際的需要，密封環區可以分別具有單一寬度或具有多個寬度。密封環區SR環繞晶片區CR的邊緣，其包括直線段LP與轉角段CP。直線段LP與晶片的邊大致平行。轉角段CP連接兩個不同方向的直線段LP。密封環區SR的直線段LP與轉角段CP可以具有相同的寬度或具有不同的寬度。

密封環區SR的第一區R1或第二區R2可以分別具有單一寬度或具有多個寬度。舉例來說，第一區R1在其轉角段CP的寬度WR1C大於直線段LP的寬度WR1L，第二區R2在其轉角段CP的寬度WR2C大於直線段LP的寬度WR2L。第一區R1在其轉角段CP的寬度WR1C例如是直線段LP的寬度WR1L的1.2倍至1.6倍，第二區R2在其轉角段CP的寬度WR2C例如是直線段LP的寬度WR2L的1.2倍至1.6倍。

在第一密封環SR1中，同一層的導體層可以具有單一寬度或具有多個寬度。同樣地，在第二密封環SR2中，同一層的導體層可以具有單一寬度或具有多個寬度。舉例來說，環繞在晶片區CR周圍的同一導體層130或230在其轉角段CP的寬度可以大於直線段LP的寬度。

在第一密封環SR1中，同一導體插塞可以具有單一寬度或具有多個寬度。同樣地，在第二密封環SR2中，同一導體插塞可以具有單一寬度或具有多個寬度。舉例來說，環繞在晶片區CR周圍的同一水平高度的導體插塞122、222a或222b在其轉角段CP的寬度可以大於直線段LP的寬度。

請參照圖1D以及圖2，轉角段CP與晶片的四個轉角之間的區域為虛擬區DR。在虛擬區DR與第一隔離區S1之中，可以具有多個內層介電層12、金屬層間介電層14、16以及位於內層介電層12之中的半導體層(多晶矽)。由於第一隔離區S1主要為應力釋放邊界，因此可以無導體層。虛擬區DR區無任何導體層或僅有極少導體層，可以避免後續開TV時下層金屬層露出來而造成汙染。因此，第一隔離區S1與虛擬區DR不具有對應金屬化結構MT的導體層與導體插塞。或者，僅具有少數對應金屬化結構MT的導體層與導體插塞，但介電結構18上不具有頂層導體層。換言之，第一隔離結構ST1上的導體層的層數會等於或小於N，且在與第一密封環SR1與第二密封環SR2的頂層導體層130、230相同的水平高度不具有頂層導體層。至此，第一隔離區S1的最頂面(即，金屬層間介電層16的頂面16t)低於第一區R1與第二區R2的最頂面(即，頂層導體層130的頂面130t以及頂層導體層230的頂面30t)。

金屬內連線、第一密封環SR1與第二密封環SR2可以同時形成或是不同時形成。導體層與導體插塞可以藉由沉積、微影、蝕刻等方法分別形成。在其他實施例中，也可以經由雙重金屬鑲嵌製程來形成。以下請參照圖1A至圖1D，說明金屬內連線、第一密封環SR1與第二密封環SR2的製程。

請參照圖1A，在晶片區CR內的基底10中及/或基底10上可形成多個電子元件(省略繪示)。電子元件可包括主動元件與被動元件。主動元件例如是電晶體、二極體等。被動元件例如是電阻、電容、電感等。此外，在切割區SL的基底10中及/或基底10上可形成對應電子元件的多個測試鍵或對準標記等。之後，在基底10上形成介電材料層，並以化學機械研磨製程將介電材料層平坦化，以形成介電層12a。

然後，進行微影與蝕刻製程，在介電層12a中形成接觸窗開口。接觸窗開口分別例如是呈環狀的溝渠。接著，於介電層12a上與接觸窗開口之中填入導體材料層。導體材料層的形成方法可以是化學氣相沉積法或是物理氣相沉積法。接著，對導體材料層進行平坦化製程，例如是化學機械研磨製程，以移除介電層12a上的導體材料層，於接觸窗開口之中分別形成導體插塞102與202a、202b。

之後，以類似的製程形成介電層12b與導體插塞104與204a、204b。接著，在基底10上形成導體材料層M1。導體材料層M1的形成方法可以是化學氣相沉積法或是物理氣相沉積法。

之後，請參照圖1B，對導體材料層M1進行微影與蝕刻製程，以形成導體層110、210。接著，在基底10上形成金屬層間介電層14。之後，在金屬層間介電層14中形成導體插塞112、212a、212b。其後，在基底10上形成導體材料層M2。

接著，請參照圖1C，對導體材料層M2進行微影與蝕刻製程，以形成導體層120、220。之後，在基底10上形成金屬層間介電層16。在金屬層間介電層16中形成導體插塞122、222a、222b。在基底10上形成導體材料層M3。

之後，請參照圖1D，其後，對導體材料層M3進行微影與蝕刻製程，以形成導體層130、230。

請參照圖1E，在基底10上形成保護層24。保護層24可以是單層或是堆疊結構。在一實施例中，保護層24包括第一保護層20與第二保護層22。第一保護層20覆蓋介電結構18的頂面以及頂層導體層130、230的頂面與側壁。第二保護層22覆蓋第一保護層20。第一保護層20包括如二氧化矽、旋塗玻璃(SOG)等介電材料。第二保護層22包括如聚亞醯胺、氮化矽等具防水氣性質之絕緣材料。第一保護層20的厚度例如是0.8μm至1.5μm，第二保護層的厚度例如是0.3μm至0.8μm。

由於第一隔離區S1上的金屬層間介電層16的頂面16t低於第一區R1的頂層導體層130的頂面130t與第二區R2的頂層導體層230的頂面230t，保護層24會順應基底10表面的高低起伏形成，且未經平坦化，因此，在第一隔離區S1上方的保護層24具有凹面RS。

之後，請參照圖1E，在保護層24上形成罩幕層26。罩幕層26例如是圖案化的光阻層。罩幕層26具有開口28，裸露出位於第一密封環SR1上方的保護層24以及位於第一隔離區S1上方的保護層24的部分凹面RS。

其後，請參照圖1E與圖1F，以罩幕層26為罩幕，進行例如是非等向性蝕刻製程，以在保護層24中形成開口(又稱為頂介層開口，TV)30，並在第一密封環SR1的頂層導體層130的側壁SW13R形成間隙壁32，並且留下保護層24a。之後，將罩幕層26移除。在其他的實施例中，保護層24包括感光性材料，可以對保護層24進行曝光顯影製程，以形成開口30。

保護層24a的開口30的寬度W30大於第一密封環SR1的寬度WSR1，且大於頂層導體層130的寬度W130。開口30的寬度W30例如是2μm。開口30裸露出第一密封環SR1的頂層導體層130的頂面130t以及間隙壁32。開口30的底面30b位於第一隔離結構ST1上方。至此，開口30的底面30b為第一區R1、第二區R2以及第一隔離區S1中表面高度最低之處。在一實施例中，開口30的底面30b較接近第一密封環SR1，且較遠離第二密封環SR2。開口30的底面30b裸露出第一隔離結構ST1上方的介電結構18的頂層金屬層間介電層16。開口30的底面30b的高度可以等於或是低於第一密封環SR1的頂層導體層130的底面130b。舉例來說，開口30的底面30b比第一密封環SR1的頂層導體層130的底面130b低約10nm至10nm。

在開口30的底面30b的一側(向第二密封環SR2的方向上)，第一隔離結構ST1上的金屬層間介電層16的頂面16t以及第二密封環SR2的頂層導體層230的側壁SW23L與頂面230t被留下來的保護層24a覆蓋，且所留下來的保護層24a(第一保護層20a與第二保護層22a)呈上升階梯狀。在開口30的底面30b的另一側(向第一密封環SR1的方向上)，間隙壁32覆蓋在第一密封環SR1的頂層導體層130的側壁SW13R。所留下來的保護層24a可以使得第一密封環SR1的頂層導體層130的頂面130t全部被裸露出來，或僅有部分的頂面130t被裸露出來。所留下來的保護層24a覆蓋第一密封環SR1的頂層導體層130的側壁SW13L以及切割區SL的介電結構18。

間隙壁32可以將第一密封環SR1的頂層導體層130的側壁SW13R完全覆蓋。或者，間隙壁32可以未將第一密封環SR1的頂層導體層130的側壁SW13R完全覆蓋。換言之，間隙壁32的頂面的高度可以等於或是低於第一密封環SR1的頂層導體層130的頂面130t的高度，而無階梯落差或形成階梯狀。間隙壁32的底面的寬度W32例如是0.2μm至0.4μm。

由於導體層120的寬度W120小於頂層導體層130的寬度，因此，在形成開口30的蝕刻過程中，可以避免過度蝕刻，而蝕刻損壞導體層120。再者，間隙壁32也可以提供一個側向距離，使開口30的底面30b遠離導體層120，避免在形成開口30的蝕刻過程中因為過度蝕刻，而蝕刻損壞導體層120。

被開口30裸露出來的第一密封環SR1的頂層導體層130可以做為後續切割製程的切口。由於開口30的寬度W30大於第一密封環SR1的頂層導體層130的寬度W130，並且開口30的側壁SW30R旁的保護層24a具有階梯狀，因此，有助於測試或封裝等相關製程的進行。舉例來說，後續的封裝製程的UBM層可以很容易地填入於本發明的開口30中，而具有較佳的階梯覆蓋性。

在本發明的實施例中，第一密封環(外環)未用來繞線，第二密封環(內環)可以用來繞線，因此，可以減少第一密封環的寬度，並且減少第一密封環與第二密封環之間的間距，進而減少密封環佔用的晶片面積。再者，第一密封環尺寸較小，上下相鄰的兩層導體層之間可以僅有一個導體插塞，第二密封環(內環)的尺寸較大，上下相鄰的兩層導體層之間可以具有兩個或多個導體插塞。此外，晶片的四個轉角段的虛擬區中不形成金屬化結構，可以在後續進行晶片切個的製程中減少裂紋的產生，並將降低製程中，底層金屬露出的風險。頂開口(TV)的寬度大於外環的頂層導體層的寬度，有助於提升後續於開口中形成之膜層的階梯覆蓋性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。