TW201740513A - 積體電路結構及密封環結構 - Google Patents

積體電路結構及密封環結構 Download PDF

Info

Publication number
TW201740513A
TW201740513A TW105139147A TW105139147A TW201740513A TW 201740513 A TW201740513 A TW 201740513A TW 105139147 A TW105139147 A TW 105139147A TW 105139147 A TW105139147 A TW 105139147A TW 201740513 A TW201740513 A TW 201740513A
Authority
TW
Taiwan
Prior art keywords
seal ring
layer
metal layer
ring
metal
Prior art date
Application number
TW105139147A
Other languages
English (en)
Inventor
梁世緯
杜賢明
楊慶榮
黃章斌
賴昱嘉
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201740513A publication Critical patent/TW201740513A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16J—PISTONS; CYLINDERS; SEALINGS
    • F16J10/00—Engine or like cylinders; Features of hollow, e.g. cylindrical, bodies in general
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Combustion & Propulsion (AREA)
  • Mechanical Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露實施例提供一種具有密封環結構之積體電路結構。該密封環結構包含一低k介電層、一第一密封環及一第二密封環。該第一密封環與該第二密封環彼此間隔開。該第一密封環及該第二密封環中之每一者包括一金屬層。該金屬層嵌入於該低k介電層中，且該金屬層包含具有複數個開口之一主體圖案。該主體圖案對該第一密封環及該第二密封環之該金屬層之面積比率大於或等於50％且小於100％。

Description

積體電路結構及密封環結構
本揭露係關於一種積體電路結構及密封環結構。
密封環形成係後段半導體製程之一重要部分。密封環係積體電路(IC)周圍之應力保護結構，從而保護半導體晶片內側之內部電路免受因自晶圓鋸切半導體晶片而導致之損壞。密封環亦用以保護IC免受濕氣降級及離子污染。 隨著電子裝置之大小降低，密封環結構之穩健性亦變弱。因此，期望具有較高穩健性及保護能力之密封環結構。
在某些實施例中，提供一種積體電路結構。該積體電路結構包含一基板及一半導體晶片。該基板具有一外邊緣。該半導體晶片在該基板上方。該半導體晶片包含複數個介電層、一第一密封環、一第二密封環及一第三密封環。該第二密封環在該外邊緣與該第一密封環之間，且該第三密封環在該第二密封環與該外邊緣之間。該等介電層中之每一者中的該第一密封環、該第二密封環及該第三密封環中之每一者包括一金屬層，該金屬層包含一主體圖案及由該主體圖案侷限之複數個開口。該主體圖案對該介電層中之該第一密封環之該金屬層之面積比率及該主體圖案對該介電層中之該第二密封環之該金屬層之一面積比率實質上大於或等於50％且小於100％。 在某些實施例中，提供一種半導體裝置。該半導體裝置包含一基板、一半導體晶粒及一密封環結構。該基板具有一作用區及環繞該作用區之一密封環區。該半導體晶粒包括該作用區中之該基板上方之複數個金屬互連層。該密封環結構在該密封環區中且包括形成於該複數個金屬互連層中之各別者中之複數個堆疊式構件。該等堆疊式構件中之每一者包括具有一主體圖案及由該主體圖案環繞之複數個開口之一金屬層。該密封環結構包含一第一密封環、一第二密封環及一第三密封環。該第一密封環毗鄰於該半導體晶粒。該第一密封環包括該等堆疊式構件，且該第一密封環之該主體圖案之一佈局密度實質上大於或等於50％且小於100％。該第二密封環與該第一密封環相比在該半導體晶粒之一較外側上且與該第一密封環間隔開。該第二密封環包括該等堆疊式構件，且該第二密封環之該主體圖案之一佈局密度實質上大於或等於50％且小於100％。該第三密封環與該第二密封環相比在該半導體晶粒之一較外側上且與該第二密封環間隔開。 在某些實施例中，提供一種密封環結構。該密封環結構包含一基板、一低k介電層、一第一密封環及一第二密封環。該低k介電層在該基板上方。該第一密封環與該第二密封環彼此間隔開。該第一密封環之寬度大於該第二密封環之寬度。該第一密封環及該第二密封環中之每一者包括一通路層及一金屬網。該通路層嵌入於該低k介電層中，且該通路層包括至少一個通路環及該通路環旁邊之複數個離散通路。該金屬網嵌入於該低k介電層中且在該通路層上方。該金屬網之佈局密度實質上大於或等於50％且小於50％。
以下揭露內容提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅係實例且並不意欲係限制性的。舉例而言，以下說明中的一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸地形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰之目的且本身不指定所論述之各種實施例及/或組態之間的一關係。 進一步地，為便於說明，本文中可使用空間相對術語(諸如「在...之下」、「在...下面」、「下部」、「在...上面」、「上部」及諸如此類)來闡述一個元件或構件與另一(些)元件或構件之關係，如圖中所圖解說明。除圖中所繪示之定向以外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。可以其他方式定向(旋轉90度或以其他定向)設備且同樣可相應地解釋本文中所使用之空間相對描述符。 在本揭露中，提供一積體電路結構及具有一密封環結構之一半導體裝置。密封環結構在鋸切之前形成於半導體晶片與切割道之間。密封環結構經組態以保護半導體晶片免受濕氣侵蝕。密封環結構需要充足機械強度來承受鋸切期間之應力，使得密封環結構可保護使用中之半導體晶片。具有柵格圖案設計的密封環結構之金屬層防止金屬層在CMP操作期間於維持充足機械強度時金屬凹陷。因此，滿足對可靠性、濕氣阻擋能力及穩健性之需要。 在本揭露中，開口對金屬層之面積比率在一特定範圍(例如實質上大於0％且小於或等於50％)內。在此比率範圍內，密封環結構之金屬層能夠避免金屬凹陷問題，提供足夠機械穩健性且同時維持充足濕氣阻擋能力。 圖1A係一積體電路結構之某些實施例之一示意性俯視圖，圖1B係沿著圖1A中之一線A-A'截取之一示意性剖面圖，且圖1C係一積體電路結構之某些實施例之一示意性放大俯視圖。如圖1A、圖1B及圖1C中所繪示，積體電路結構100形成於一基板10 (例如一半導體基板)上。在某些實施例中，基板之材料包括：一適合元素半導體，諸如矽、金剛石或鍺；一適合化合物半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；一適合合金半導體，諸如碳化矽鍺、磷化鎵砷或磷化鎵銦。基板10可為一塊體晶圓或可為一絕緣體上矽(SOI)基板或類似類型之基板。 積體電路結構100包含一切割道(另一選擇係，被稱為分割道或切削道) 12及在基板10上方、位於切割道12之一內側上的一半導體晶片20。在一晶粒鋸切操作中，藉由(例如)雷射切削或刀片沿著切割道12將半導體晶片20分離。切割道邊界14將相應地形成，且可被視為半導體晶片20之一邊緣。然而，在晶粒鋸切操作之後，半導體晶片20之真實邊緣可稍微自切割道邊界14偏離。以實例方式，半導體晶片20之真實邊緣可稍微向外移位(例如移位至左側)或稍微向內移位(例如移位至右側)。基板10具有一作用區10A及一密封環區10S。在一些實施例中，作用區10A中駐留有半導體晶粒11、金屬互連層(未展示)及電路(未展示)。在一些實施例中，密封環區10S中駐留有一密封環結構30。在某些實施例中，密封環區10S實質上環繞作用區10A。 在某些實施例中，基板10具有摻雜區16 (例如p+型摻雜區)，且一層間介電(ILD)層18在基板10上方。ILD層18可為(例如)一個氧化矽層或任何適合ILD層。接點插塞19形成於ILD層18中，且電連接至摻雜區16。在某些實施例中，密封環結構30係透過接點插塞19而電連接至摻雜區16，且因此連接至一電接地(未展示)。在某些實施例中，接點插塞19中之每一者可形成靠近於半導體晶片20之邊緣之一接點環。 在某些實施例中，密封環結構30與作用區10A中之金屬互連層(例如互連金屬及互連通路)同時形成。密封環結構30包含形成於複數個金屬互連層中之各別者中之複數個堆疊式構件。在某些實施例中，堆疊式構件包括數個堆疊式介電層，且該數個堆疊式介電層中之每一者嵌入有彼此互連之一金屬層及一通路層。以實例方式，密封環結構30包含複數個介電層42、金屬層44及通路層46。金屬層44及通路層46嵌入於各別介電層42中，且通路層46在各別金屬層44下面且連接至各別金屬層44。 在某些實施例中，介電層42係低k介電層。低k介電層之介電常數(k值)可為(例如)低於3.0或甚至低於約2.5，因此亦被稱為極低k (ELK)介電層。介電層42之材料可包含有機介電材料，諸如有機矽酸鹽玻璃(OSG)、多孔甲基倍半矽氧烷(p-MSQ)、氫倍半矽氧烷(HSQ)、其一組合或任何其他適合有機低k或極低k材料。在某些實施例中，介電層42之材料可包含無機介電材料，諸如經碳摻雜氮化矽、經氟摻雜矽酸鹽玻璃(FSG)、其一組合或任何其他適合無機低k或極低k材料。在又一些實施例中，亦可使用其他適合介電材料，諸如氧化矽或磷矽酸鹽玻璃(PSG)。在某些實施例中，金屬層44及通路層46由包含金屬材料(例如銅、鋁、鎢、鈷、其一合金或其他適合導電材料)之各種導電材料形成。 在某些實施例中，可使用一單鑲嵌操作來形成金屬層44之底部層。以實例方式，(例如)藉由光微影及蝕刻操作而將ILD層18圖案化以形成溝槽開口，且然後執行一金屬化操作(諸如一金屬CVD操作或一電鍍操作)以填充ILD層18之該等溝槽開口以形成金屬層44之底部層。在某些實施例中，執行一平坦化操作(例如一化學機械拋光(CMP)操作)以移除溝槽開口外側之過量導電材料，且因此為連續製作提供一平整表面。在某些實施例中，可使用一雙鑲嵌操作使金屬層44之上部金屬層與下伏通路層46一起形成。以實例方式，(例如)藉由光微影及蝕刻操作而將介電層42之底部層圖案化以形成通路開口及溝槽開口，其中溝槽開口之尺寸大於通路開口之尺寸。然後，執行一金屬化操作(諸如一金屬CVD操作或一電鍍操作)以填充介電層42之底部層之通路開口及溝槽開口以形成金屬層44之第二底部層。在某些實施例中，執行一平坦化操作(例如CMP操作)以移除溝槽開口外側之過量導電材料，且因此為連續製作提供一平整表面。可以一類似方式形成上覆介電層42、金屬層44及通路層46。在圖1B中，具有七層堆疊式結構之密封環結構30圖解說明為一實例，但可修改堆疊式層之數目以與作用區10A中之金屬互連層之數目相容。 在某些實施例中，密封環結構30包含放置於基板10上方之一第一密封環31、一第二密封環32及至少一個第三密封環33。第一密封環31毗鄰於半導體晶粒11定位於其中之作用區10A。第二密封環32與第一密封環31相比在半導體晶粒11之一較外側上(例如在切割道12與第一密封環31之間)，第二密封環32與第一密封環31間隔開。第三密封環33與第二密封環32相比在半導體晶粒11之一較外側上(例如在切割道12與第二密封環32之間)，且第三密封環33與第二密封環32間隔開。在某些實施例中，在切割道12與第二密封環32之間存在兩個第三密封環33。可基於各種需求而修改密封環之寬度及其間之間隙。在某些實施例中，第一密封環31之寬度大於第二密封環32之寬度。在某些實施例中，第一密封環31之寬度對第二密封環32之寬度之比率係約3。以實例方式，第一密封環31之寬度係約5.4微米，且第二密封環32之寬度係約1.8微米。第一密封環31與第二密封環32之間的間隙係約1.8微米，但並不限於此。在某些實施例中，第三密封環33之寬度係約3微米。 在某些實施例中，金屬層44中之至少一者係一金屬網，該金屬網具有一主體圖案44S及由主體圖案44S環繞之數個開口44H。主體圖案44S係金屬網之固體部分，且開口44H係金屬網之孔。在某些實施例中，金屬層44中之每一者皆係包含主體圖案44S及開口44H之一金屬網。在某些實施例中，主體圖案44S對介電層42中之第一密封環31之金屬層44之面積比率大於或等於約50％且小於約100％，且主體圖案44S對該介電層中之第二密封環32之金屬層44之面積比率實質上大於或等於約50％且小於約100％。換言之，第一密封環31及第二密封環32之固體主體圖案44S之佈局密度(主體圖案面積對主體圖案面積與開口面積之總和之比率)實質上大於或等於約50％且小於約100％。在某些實施例中，主體圖案44S對介電層42中之第一密封環31之金屬層44之面積比率實質上介於自約60％至約90％之範圍內、自約70％至約90％之範圍內或自約70％至約80％之範圍內。在某些實施例中，主體圖案44S對介電層42中之第二密封環32之金屬層44之面積比率實質上介於自約60％至約90％之範圍內、自約70％至約90％之範圍內或自約70％至約80％之範圍內。 在某些實施例中，主體圖案44S對介電層42中之第一密封環31之金屬層44之面積比率實質上等於或不同於主體圖案44S對介電層42中之第二密封環32之金屬層44之面積比率。在某些實施例中，主體圖案44S對介電層42中之第三密封環33之金屬層44之面積比率實質上等於或不同於主體圖案44S對介電層42中之第一密封環31或第二密封環32之金屬層44之面積比率。 在某些實施例中，開口44H在自半導體晶片20延伸至切割道12之一第一方向D1上之寬度W1實質上介於自0.5微米至1微米之範圍內。兩個毗鄰開口44H之間的間隙G實質上介於自0.5微米至1微米之範圍內。在某些實施例中，開口44H係穿過金屬層44之一孔，且開口44H之側壁處於一閉合環路中且由主體圖案44S環繞。可修改開口44H之形狀。以實例方式，開口44H之形狀係一六邊形形狀，但並不限於此。在某些實施例中，開口44H在實質上垂直於第一方向D1之一第二方向D2上之長度L1對開口44H之寬度W1之比率實質上介於自約0.5至約2之範圍內或實質上等於約1。在某些實施例中，主體圖案44S之區段中之每一者在第一方向D1上之線寬度實質上介於自0.5微米至1微米之範圍內。 在某些實施例中，不同金屬層44中之開口44H之形狀及/或佈局圖案可為相同的或不同的。在某些實施例中，第一密封環31、第二密封環32及/或第三密封環33中之金屬層44之開口44H之形狀及/或佈局圖案可為相同的或不同的。以實例方式，第一密封環31及第二密封環32中之金屬層44之開口44H之形狀與第三密封環33中之開口44H之形狀不同。 金屬層44之開口44H經組態以避免由於線寬度之減小而引起的製作之問題。舉例而言，當半導體晶片100之線寬度減小至10奈米或甚至更低時，若密封環中之金屬層之線寬度遠寬於作用區10A內之線寬度，則金屬損失問題將在CMP操作之後顯現。金屬損失問題(亦被稱為金屬凹陷(例如銅凹陷))係在CMP操作之後金屬層之中心部分將比周邊部分薄之一現象。金屬層44之此內凹表面使得與上覆介電層42之一不良黏合及接觸，且不利地影響穩健性及濕氣阻擋能力。當密封環中之金屬層之線寬度遠寬於作用區10A內之線寬度時，銅凹陷變得嚴重。在不具有開口44H之情況下，密封環之金屬層44之寬度係約(例如) 5微米，此將導致嚴重金屬凹陷。在開口44H將金屬層44劃分為數個區段之情況下，該等區段中之每一者之線寬度實質上介於(例如) 0.5微米與1微米之間，避免金屬凹陷。在某些實施例中，主體圖案44S對金屬層44之面積比率大於或等於約50％且小於約100％，此維持密封環結構30之穩健性且同時阻擋濕氣侵蝕半導體晶片100。 在某些實施例中，通路層46中之每一者包括通路環(有時被稱為通路條) 46R及下伏於金屬層44之主體圖案44S之離散通路46V。在某些實施例中，通路環46R係沿著半導體晶片20之周界延伸之一閉合環路結構。在某些實施例中，第一密封環31及第三密封環33中之每一者分別在兩個相對周界下方具有兩個通路環46R，而第二密封環32在周界(例如外周界)中之一者下方具有一個通路環46R。在某些實施例中，第一密封環31及第三密封環33之離散通路46V位於通路環46R之間，而第二密封環32離散通路46V位於通路環46R旁邊。第一密封環31、第二密封環32及/或第三密封環33中之所有通路層46之通路環46R及/或離散通路46V之形狀可為相同的或不同的。 在某些實施例中，積體電路結構100進一步包含介電層42上方之複數個絕緣層52。絕緣層52可由未經摻雜矽酸鹽玻璃(USG)或其他適合介電材料製成，且可與作用區10A中之絕緣層同時形成。絕緣層52經組態以改良機械性質且防止濕氣滲透。絕緣層52中之每一者或某些中之第一密封環31、第二密封環32及第三密封環33中之每一者可包括一金屬層54及下伏於金屬層54之一通路層56。在某些實施例中，第一密封環31、第二密封環32及/或第三密封環33中之每一者之金屬層54包含一主體圖案54S及由主體圖案54S侷限之數個開口54H。在某些實施例中，絕緣層52中之金屬層54之開口54H大於介電層42中之金屬層44之開口44H。在某些實施例中，絕緣層52中之每一者中之第一密封環31、第二密封環32及/或第三密封環33中之每一者之通路層56包含通路環56R及在通路環56R之間或在通路環56R旁邊之離散通路56V。在某些實施例中，金屬層54及通路層56由包含金屬材料(例如銅、鋁、鎢、鈷、其一合金或其他適合導電材料)之各種導電材料製成。 在某些實施例中，積體電路結構100進一步包含複數個介電層52上方之一第一鈍化層62及第一鈍化層62上方的包含(例如)一第一墊環64及一第二墊環66之墊環。第一鈍化層62可暴露密封環結構30。在某些實施例中，第一鈍化層62暴露第一密封環31及第三密封環33之金屬層54之頂部層，第一墊環64連接至第一密封環31，且第二墊環66連接至第三密封環33。墊環可由鋁(有時被稱為鋁墊(AP))或其他適合導電材料製成。在某些實施例中，第一墊環64及第二墊環66各自係沿著半導體晶片20之周界延伸之一閉合環路結構。在某些實施例中，第一墊環64及第二墊環66與半導體晶片20之接墊(未展示)之形成同時形成。 在某些實施例中，積體電路結構100進一步包含覆蓋第一鈍化層62、第一墊環64及第二墊環66之一第二鈍化層68。第一鈍化層62及第二鈍化層68可由絕緣材料(例如氧化物、氮化物及其一組合)形成，且該等鈍化層其可由相同或不同材料形成。在某些實施例中，積體電路結構100進一步包含覆蓋第二鈍化層68之一成型層72。成型層72之材料可包含環氧樹脂或任何適合成型材料。 在某些實施例中，沿著切割道12鋸切積體電路結構100。密封環結構30經組態以保護半導體晶片20免受鋸切操作期間之應力影響。 本揭露之結構並不限於上文所提及之實施例，且可具有其他不同實施例。為了簡化說明且為了便於在本揭露之實施例中之每一者之間進行比較，用相同編號標記以下實施例中之每一者中之相同組件。為了更容易地比較實施例之間的差異，以下說明將詳述不同實施例中間的差異且將不再冗餘地闡述相同構件。 圖2係一積體電路結構之某些實施例之一示意圖。如圖2及圖1C中所繪示，積體電路結構200與積體電路結構100之間的一個差異在於積體電路結構200進一步包含第一密封環31之一內側上的一虛設環82。在某些實施例中，介電層42中之某些或每一者中之虛設環82包含與具有環狀形狀之線對準之複數個離散金屬構件82S。離散金屬構件82S可與密封環結構30之金屬層44及/或金屬層54同時形成。離散金屬構件82S之形狀可為任何對稱或非對稱幾何形狀(諸如三角形形狀或諸如此類)。在某些實施例中，積體電路結構200進一步包含第三密封環33之一外側上(例如切割道12上方)之另一虛設環82。 圖3係一積體電路結構之某些實施例之一示意圖。如圖3及圖1C中所繪示，積體電路結構300與積體電路結構100之間的一個差異在於其具有開口44H之不同形狀。在某些實施例中，金屬層44之開口44H中之某些開口(例如第一密封環31及第二密封環32中之開口44H)之形狀係不同的。在某些實施例中，第一密封環31及第二密封環32中之開口44H由經對角配置之主體圖案44S定義。 圖4係圖解說明金屬層中之開口之數個形狀之某些實施例之示意圖。如圖4中所繪示，開口44H之形狀可為任何幾何形狀。以實例方式，開口44H之形狀係一對稱幾何形狀(例如三角形形狀、矩形形狀(例如正方形)、五邊形形狀、六邊形形狀、圓形形狀或諸如此類)。在某些實施例中，開口44H之長度L1對寬度W1之比率係實質上約1。在某些實施例中，開口44H之寬度W1及長度L1實質上介於自0.5微米至1微米之範圍內。 圖5係圖解說明金屬層中之開口之數個形狀之某些替代實施例之示意圖。如圖5中所繪示，開口44H之形狀可為任何非對稱幾何形狀。在某些實施例中，開口44H之長度L1對寬度W1之比率實質上介於自約0.5至約2之範圍內。在某些實施例中，開口44H之寬度W1及長度L1實質上介於自0.5微米至1微米之範圍內。 在本揭露實施例中，密封環結構之金屬層包含開口以保護金屬層在平坦化操作期間免於金屬凹陷。主體圖案對金屬層之面積比率在一特定範圍(例如實質上大於或等於50％且小於100％)內。在此比率範圍內，密封環結構之金屬層能夠避免金屬凹陷問題，提供足夠機械穩健性且同時維持充足濕氣阻擋能力。 在某些實施例中，提供一種積體電路結構。該積體電路結構包含一基板及一半導體晶片。該基板具有一外邊緣。該半導體晶片在該基板上方。該半導體晶片包含複數個介電層、一第一密封環、一第二密封環及一第三密封環。該第二密封環在該外邊緣與該第一密封環之間，且該第三密封環在該第二密封環與該外邊緣之間。該等介電層中之每一者中的該第一密封環、該第二密封環及該第三密封環中之每一者包括一金屬層，該金屬層包含一主體圖案及由該主體圖案侷限之複數個開口。該主體圖案對該介電層中之該第一密封環之該金屬層之面積比率及該主體圖案對該介電層中之該第二密封環之該金屬層之一面積比率實質上大於或等於50％且小於100％。 在某些實施例中，提供一種半導體裝置。該半導體裝置包含一基板、一半導體晶粒及一密封環結構。該基板具有一作用區及環繞該作用區之一密封環區。該半導體晶粒包括該作用區中之該基板上方之複數個金屬互連層。該密封環結構在該密封環區中且包括形成於該複數個金屬互連層中之各別者中之複數個堆疊式構件。該等堆疊式構件中之每一者包括具有一主體圖案及由該主體圖案環繞之複數個開口之一金屬層。該密封環結構包含一第一密封環、一第二密封環及一第三密封環。該第一密封環毗鄰於該半導體晶粒。該第一密封環包括該等堆疊式構件，且該第一密封環之該主體圖案之一佈局密度實質上大於或等於50％且小於100％。該第二密封環與該第一密封環相比在該半導體晶粒之一較外側上且與該第一密封環間隔開。該第二密封環包括該等堆疊式構件，且該第二密封環之該主體圖案之一佈局密度實質上大於或等於50％且小於100％。該第三密封環與該第二密封環相比在該半導體晶粒之一較外側上且與該第二密封環間隔開。 在某些實施例中，提供一種密封環結構。該密封環結構包含一基板、一低k介電層、一第一密封環及一第二密封環。該低k介電層在該基板上方。該第一密封環與該第二密封環彼此間隔開。該第一密封環之寬度大於該第二密封環之寬度。該第一密封環及該第二密封環中之每一者包括一通路層及一金屬網。該通路層嵌入於該低k介電層中，且該通路層包括至少一個通路環及該通路環旁邊之複數個離散通路。該金屬網嵌入於該低k介電層中且在該通路層上方。該金屬網之佈局密度實質上大於或等於50％且小於50％。 前述內容概述數項實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他製程及結構以實施與本文中所引入之實施例相同之目的及/或達成與本文中所引入之實施例相同之優點的一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
10‧‧‧基板
10A‧‧‧作用區
10S‧‧‧密封環區
11‧‧‧半導體晶粒
12‧‧‧切割道
14‧‧‧切割道邊界
16‧‧‧摻雜區
18‧‧‧層間介電層
19‧‧‧接點插塞
20‧‧‧半導體晶片
30‧‧‧密封環結構
31‧‧‧第一密封環
32‧‧‧第二密封環
33‧‧‧第三密封環
42‧‧‧介電層/上覆介電層
44‧‧‧金屬層
44H‧‧‧開口/毗鄰開口
44S‧‧‧主體圖案
46‧‧‧通路層/下伏通路層
46R‧‧‧通路環
46V‧‧‧離散通路
52‧‧‧絕緣層/介電層
54‧‧‧金屬層
56‧‧‧通路層
56R‧‧‧通路環
56V‧‧‧離散通路
62‧‧‧第一鈍化層
66‧‧‧第二墊環
68‧‧‧第二鈍化層
72‧‧‧成型層
82‧‧‧虛設環
82S‧‧‧離散金屬構件
100‧‧‧積體電路結構/半導體晶片
200‧‧‧積體電路結構
300‧‧‧積體電路結構
A-A'‧‧‧線
G‧‧‧間隙
L1‧‧‧長度
W1‧‧‧寬度
當與附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。注意，根據行業中之標準實踐，各種構件並未按比例繪製。實際上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1A係一積體電路結構之某些實施例之一示意性俯視圖。 圖1B係沿著圖1A中之一線A-A'截取之一示意性剖面圖。 圖1C係一積體電路結構之某些實施例之一示意性放大俯視圖。 圖2係一積體電路結構之某些實施例之一示意圖。 圖3係一積體電路結構之某些實施例之一示意圖。 圖4係圖解說明金屬層中之開口之數個形狀之某些實施例之示意圖。 圖5係圖解說明金屬層中之開口之數個形狀之某些替代實施例之示意圖。
10‧‧‧基板
12‧‧‧切割道
16‧‧‧摻雜區
18‧‧‧層間介電層
19‧‧‧接點插塞
20‧‧‧半導體晶片
30‧‧‧密封環結構
31‧‧‧第一密封環
32‧‧‧第二密封環
33‧‧‧第三密封環
42‧‧‧介電層/上覆介電層
44‧‧‧金屬層
46‧‧‧通路層/下伏通路層
46R‧‧‧通路環
46V‧‧‧離散通路
52‧‧‧絕緣層/介電層
54‧‧‧金屬層
56‧‧‧通路層
56R‧‧‧通路環
56V‧‧‧離散通路
62‧‧‧第一鈍化層
66‧‧‧第二墊環
68‧‧‧第二鈍化層
72‧‧‧成型層
100‧‧‧積體電路結構/半導體晶片

Claims (1)

  1. 一種積體電路結構，其包括： 一基板，其具有一外邊緣；及 一半導體晶片，其在該基板上方，該半導體晶片包括： 複數個介電層；及 一第一密封環、一第二密封環及一第三密封環，該第二密封環在該外邊緣與該第一密封環之間，且該第三密封環在該第二密封環與該外邊緣之間，其中該等介電層中之每一者中之該第一密封環、該第二密封環及該第三密封環中之每一者包括一金屬層，該金屬層包含一主體圖案及由該主體圖案侷限之複數個開口，且該主體圖案對該介電層中之該第一密封環之該金屬層之一面積比率及該主體圖案對該介電層中之該第二密封環之該金屬層之一面積比率實質上大於或等於50％且小於100％。
TW105139147A 2016-02-05 2016-11-28 積體電路結構及密封環結構 TW201740513A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US15/017,114 US9627332B1 (en) 2016-02-05 2016-02-05 Integrated circuit structure and seal ring structure

Publications (1)

Publication Number Publication Date
TW201740513A true TW201740513A (zh) 2017-11-16

Family

ID=58413199

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105139147A TW201740513A (zh) 2016-02-05 2016-11-28 積體電路結構及密封環結構

Country Status (3)

Country Link
US (1) US9627332B1 (zh)
CN (1) CN107046007A (zh)
TW (1) TW201740513A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI696227B (zh) * 2019-07-12 2020-06-11 華邦電子股份有限公司 半導體元件及其製造方法
US11004805B2 (en) 2019-08-16 2021-05-11 Winbond Electronics Corp. Semiconductor device and method of fabricating same including two seal rings
US11373962B2 (en) 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced seal ring structure and method of making the same
TWI812143B (zh) * 2021-07-30 2023-08-11 台灣積體電路製造股份有限公司 封裝結構及其形成方法
TWI822189B (zh) * 2021-08-05 2023-11-11 台灣積體電路製造股份有限公司 積體電路晶片以及用於製造互連結構的方法
TWI831338B (zh) * 2021-08-27 2024-02-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446507B2 (en) * 2017-08-30 2019-10-15 Micron Technology, Inc. Semiconductor devices and semiconductor dice including electrically conductive interconnects between die rings
US10546822B2 (en) * 2017-08-30 2020-01-28 Globalfoundries Inc. Seal ring structure of integrated circuit and method of forming same
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US20200185337A1 (en) 2018-12-10 2020-06-11 Dialog Semiconductor (Uk) Limited Buffer Defense Band (BDB) Outside the Seal Ring to Enhance Crack Stopping in IC's
CN112331618B (zh) * 2019-08-05 2023-11-07 华邦电子股份有限公司 半导体组件及其制造方法
US11740418B2 (en) 2021-03-23 2023-08-29 Globalfoundries U.S. Inc. Barrier structure with passage for waveguide in photonic integrated circuit
US20220415827A1 (en) * 2021-06-26 2022-12-29 Ceremorphic, Inc. Chip to Chip Interconnect Beyond Sealring Boundary

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129717A (ja) 2003-10-23 2005-05-19 Renesas Technology Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI696227B (zh) * 2019-07-12 2020-06-11 華邦電子股份有限公司 半導體元件及其製造方法
US11004805B2 (en) 2019-08-16 2021-05-11 Winbond Electronics Corp. Semiconductor device and method of fabricating same including two seal rings
US11373962B2 (en) 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced seal ring structure and method of making the same
TWI772000B (zh) * 2020-08-14 2022-07-21 台灣積體電路製造股份有限公司 先進密封環結構及其製造方法
US11830825B2 (en) 2020-08-14 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced seal ring structure and method of making the same
TWI812143B (zh) * 2021-07-30 2023-08-11 台灣積體電路製造股份有限公司 封裝結構及其形成方法
TWI822189B (zh) * 2021-08-05 2023-11-11 台灣積體電路製造股份有限公司 積體電路晶片以及用於製造互連結構的方法
TWI831338B (zh) * 2021-08-27 2024-02-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
CN107046007A (zh) 2017-08-15
US9627332B1 (en) 2017-04-18

Similar Documents

Publication Publication Date Title
TW201740513A (zh) 積體電路結構及密封環結構
KR102068227B1 (ko) 밀봉 링 구조 및 그 형성 방법
US8970009B2 (en) Semiconductor device and semiconductor wafer
US10490514B2 (en) Semiconductor devices
TWI770494B (zh) 積體晶片及其製造方法
CN107452672B (zh) 半导体结构、制造其的方法及制造密封环结构的方法
US10804150B2 (en) Semiconductor structure
US12027475B2 (en) Semiconductor die including guard ring structure and three-dimensional device structure including the same
CN111480226B (zh) 在半导体芯片中的保护结构及用于形成其的方法
US20230230915A1 (en) Semiconductor chip including low-k dielectric layer
US11515209B2 (en) Methods and apparatus for scribe seal structures
US20220328398A1 (en) Increasing Contact Areas of Contacts for MIM Capacitors
US20220359346A1 (en) Front-end-of-line (feol) through semiconductor-on-substrate via (tsv)
US11264486B2 (en) Semiconductor structure and method of fabricating the semiconductor structure
KR20230031712A (ko) 크랙 방지 구조를 포함한 반도체 소자
US11842992B2 (en) Seal ring structures and methods of forming same
US20230036280A1 (en) Seal Ring Structure and Method of Fabricating the Same
US8049308B2 (en) Bond pad for low K dielectric materials and method for manufacture for semiconductor devices