KR20040025948A - 반도체 소자의 콘택 전극 형성 방법 - Google Patents

반도체 소자의 콘택 전극 형성 방법 Download PDF

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Abstract

컨택홀 형성을 위한 식각 공정 시 컨택 패턴의 미스 얼라인에 의해서 소자 분리막이 식각되어 발생되는 정션 스파이킹 현상을 방지할 수 있으며, 이로 인하여 콘택홀의 프로세서 마진과 디자인 마진을 넓일 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자에 접촉되는 콘택 전극을 형성하는 방법은 반도체 기판 상부에 소자 분리막을 형성하고 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 기판 전면에 절연막을 증착하고 소자분리막 영역을 마스킹하는 감광막 패턴을 이용하여 절연막을 식각해서 게이트 전극에 스페이서를 형성함과 동시에 소자 분리막 상부에 절연막 패턴을 형성하는 단계와, 게이트 전극 양측의 기판 내에 소오스/드레인 영역을 형성하는 단계와, 결과물에 층간 절연막을 형성하고 상기 층간 절연막을 식각해서 소오스/드레인 영역이 오픈되는 콘택홀을 형성하는 단계와, 콘택홀에 도전물질을 매립하여 콘택 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택 전극 형성 방법{METHOD FOR FORMING CONTACT HOLE OF A SEMICONDUCTOR}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택홀을 형성하기 위한 패터닝 공정 시에 발생된 미스-얼라인(miss-align)에 의한 정션 스파이킹 현상을 방지할 수 있는 반도체 소자의 콘택 전극 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 반도체 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 반도체 기판 내 소자의 레이아웃에도 큰 제약이 가해진다.
이것에 반해서 금속 배선을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 반도체 소자가 레이아웃 되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고할 수 있게 된다.
최근, 반도체 집적회로의 고집적화, 고성능화에 따라서 새로운 미세 가공 기술이 개발되고 있다. 화학기계연마법도 그 일예이고, LSI 제조공정, 특히 다층배선 형성공정에서의 층간 절연막의 평탄화, 금속플러그 형성, 매립배선형성에 있어서 빈번하게 이용되는 기술이다. 이 기술은, 예컨대 미국특허 제4,944,836호 공보에 개시되어 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 콘택 전극 형성 방법을 설명한다. 도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 콘택 전극을 형성하는 방법을 순차적으로 나타내는 공정 순서도로서, 여기에서는 금속 배선을 수직으로 연결하는 콘택홀의 제조 공정에 대해 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(10)의 소정영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 분리막(11)을 형성하며, 소자 분리막(11)을 포함한 반도체 기판(10)의 전면에 게이트 산화막(12)과 폴리 실리콘층(13)을 순차적으로 형성한다. 이후 폴리 실리콘층(13) 및 게이트 산화막(12)에 사진 및 식각공정을 실시하여 선택적으로 패터닝함으로서 소자 분리막(11)사이의 반도체 기판(10)상에 게이트 전극(13)을 형성하고, 게이트 전극(13)을 마스크로 이용하여 저농도 불순물 이온 주입 공정을 실시하여 게이트 전극(13)에 의해서 드러난 반도체 기판(10) 상에 LDD 영역(14)을 형성한다.
도 1b 내지 도 1c에 도시된 바와 같이, 게이트 전극(13)을 포함한 반도체 기판(10)의 전면에 절연막(15)을 증착한 후에, 상기 절연막(15)의 전면에 에치백 공정을 실시하여 게이트 전극(13)의 양측면에 게이트 스페이서(15a)를 형성한다. 이어서, 게이트 전극(13) 및 게이트 스페이서(15a)를 마스크로 하여 소오스/드레인용 불순물 이온을 주입하여 게이트 전극(13) 양측의 반도체 기판(10) 표면 내에 LDD 영역(14)과 연결되는 소오스/드레인 불순물 확산영역(16)을 형성한다.
상기와 같은 과정을 통해 반도체 기판(10) 상에 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 형성한다.
이어서, 절연막(15)을 포함한 반도체 기판(10) 전면에 고융점 금속을 형성한 후 전면에 열처리 공정을 실시하여 절연막이 덮혀 있지 않은 반도체 기판(10) 및 게이트 전극(13)의 표면에 고융점 실리사이드 막(17)을 형성한다.
도 1e에 도시된 바와 같이, 실리사이드막(17)이 형성된 반도체 기판(10) 전면에 PMD 라이너막(18) 및 층간 절연막(19)을 순차적으로 형성한 후 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 평탄화시키고, 그 결과물의 상부에 캡핑(capping) 산화막(20)을 형성한다.
도 1f에 도시된 바와 같이, 캡핑 산화막(20) 상부에 콘택(contact) 패턴을 형성하고, 콘택 패턴에 맞추어서 캡핑 산화막(20), 층간 절연막(19) 및 PMD 라이너막(18)을 식각하여 각 전극(G)(S)(D) 일부가 드러나도록 콘택홀(21)을 형성한 후에 콘택 패턴을 제거한다.
도 1g에 도시된 바와 같이, 콘택홀(21)이 형성된 반도체 기판(10) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 텅스텐 박막을 증착하여 콘택홀을 매립하고 화학 기계적 연마하여 텅스텐 플러그를 형성함으로서 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택을 형성한다. 이후 메탈 공정을 통해 콘택 전극(22)을 형성한다.
그러나, 종래의 금속 배선 공정에서는 콘택홀 형성을 위한 패턴닝 공정에서 도 1f의 A부분과 같이 미스-얼라인이 발생하면 후속되는 식각 공정에서 반도체 기판의 액티브 영역뿐만 아니라 소자 분리막의 에지(edge) 부위까지 콘택홀이 형성되어 정션 스파이크 현상이 발생되고, 이에 따라 발생된 정션 누출 현상으로 인하여 트랜지스터가 정상적으로 작동하지 않는다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로,스페이서를 형성하기 위한 절연막을 이용하여 소자 분리막을 보호할 수 있는 절연막 패턴을 형성하여 콘택 패터닝 공정 시에 미스 얼라인에 의해 발생되는 정션 스파이킹을 개선한 반도체 소자의 콘택 전극 형성 방법이 제공된다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자에 접촉되는 콘택 전극을 형성하는 방법에 있어서, 반도체 기판 상부에 소자 분리막을 형성하고 반도체 기판 상부에 게이트 전극을 형성하는 단계; 상기 기판 전면에 절연막을 증착하고 상기 소자분리막 영역을 마스킹하는 감광막 패턴을 이용하여 상기 절연막을 식각해서 상기 게이트 전극에 스페이서를 형성함과 동시에 소자 분리막 상부에 절연막 패턴을 형성하는 단계; 상기 게이트 전극 양측의 기판 내에 소오스/드레인 영역을 형성하는 단계; 상기 결과물에 층간 절연막을 형성하고 상기 층간 절연막을 식각해서 소오스/드레인 영역이 오픈되는 콘택홀을 형성하는 단계; 및 상기 콘택홀에 도전물질을 매립하여 콘택 전극을 형성하는 단계를 포함한다.
도 1a 내지 1g는 종래 기술에 의한 반도체 소자의 콘택 전극 형성 방법을 도시한 공정 단면도들이고,
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 콘택 전극 형성 방법을 도시한 공정 단면도들이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 101 : 소자 분리막
102 : 게이트 산화막 103 : 게이트 전극
104 : LDD 영역 105 : 절연막
105a : 스페이서 105b : 절연막 패턴
106 : 포토레지스트 패턴 107 : 소오스/드레인 불순물 확산 영역
108 : 실리사이드 막 109 : PMD 라이너막
110 : 층간 절연막 111 : 캡핑 산화막
112 : 콘택홀 113 : 콘택 전극
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 도 2g는 본 발명에 따른 콘택 전극 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)의 소정영역에 STI(ShallowTrench Isolation) 구조를 갖는 소자 분리막(101)을 형성하며, 소자 분리막(101)을 포함한 반도체 기판(100)의 전면에 게이트 산화막(102)과 폴리 실리콘층(103)을 순차적으로 형성한다. 이후 폴리 실리콘층(103) 및 게이트 산화막(102)에 사진 및 식각공정을 실시하여 선택적으로 패터닝함으로서 소자 분리막(101)사이의 반도체 기판(100)상에 게이트 전극(103)을 형성하고, 게이트 전극(103)을 마스크로 이용하여 저농도 불순물 이온 주입 공정을 실시하여 게이트 전극(103)에 의해서 드러난 반도체 기판(100) 상에 LDD 영역(104)을 형성한다.
도 2b 내지 도 2c에 도시된 바와 같이, 게이트 전극(103)을 포함한 반도체 기판(100)의 전면에 절연막(105)을 증착한 후에, 소자 분리막(101) 영역을 마스킹하는 감광막 패턴(106)을 이용하여 절연막(105)을 식각해서 게이트 전극(103)의 측벽에 스페이서(105a)를 형성함과 동시에 소자 분리막(101) 상부에 절연막 패턴(105b)을 형성한다. 이어서 게이트 전극(103) 및 스페이서(105a)를 마스크로 하여 소오스/드레인용 불순물 이온을 주입하여 게이트 전극(103) 양측의 반도체 기판(100) 표면 내에 LDD 영역(104)과 연결되는 소오스/드레인 불순물 확산영역(107)을 형성한다.
상기와 같은 과정을 통해 반도체 기판(100) 상에 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 형성한다.
여기서, 절연막 패턴(105b)은 후술되는 콘택홀 형성을 위한 식각 공정 시에 콘택 패턴의 미스-얼라인에 의해서 소자 분리막(101)이 식각 되는 것을 방지해주는 역할을 한다.
이어서, 절연막을 포함한 반도체 기판(100) 전면에 고융점 금속을 형성한 후 전면에 열처리 공정을 실시하여 절연막이 덮혀 있지 않은 반도체 기판(100) 및 게이트 전극(103)의 표면에 고융점 실리사이드 막(108)을 형성한다.
도 2e에 도시된 바와 같이, PMD(pre-metal dielectric) 라이너(liner)막(109) 및 PMD BPSG(Boron Phosphorus Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)로 이루어진 층간 절연막(110)을 순차적으로 형성한 후 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 평탄화시키고, 그 결과물의 상부에 캡핑(capping) 산화막(111)을 형성한다.
도 2f에 도시된 바와 같이, 캡핑 산화막(111) 상부에 콘택(contact) 패턴을 형성하고, 콘택 패턴에 맞추어서 캡핑 산화막(111), 층간 절연막(110) 및 PMD 라이너막(109)을 식각하여 소오스/드레인 영역이 오픈되는 콘택홀(112)을 형성한 후에 콘택 패턴을 제거한다.
여기서, 콘택홀(112)을 형성하기 위한 식각 공정 시에 콘택 패턴의 미스 얼라인에 의해서 소자 분리막(101)이 식각되는 경우가 있는데, 절연막 패턴(105b)은 도 2f의 B 부분과 같이 콘택 패턴의 미스 얼라인에 의한 소자 분리막(101)이 식각되는 것을 방지시킴으로서 콘택 스파이킹이 발생되는 것을 억제시킨다.
도 2g에 도시된 바와 같이, 콘택홀(112)이 형성된 반도체 기판(100) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 텅스텐 박막을 증착하여 콘택홀(112)을 매립하고 화학 기계적 연마하여 텅스텐 플러그를 형성함으로서 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택 전극(113)을 형성한다.
이상 설명한 바와 같이, 본 발명은 게이트 전극이 형성된 반도체 기판에 증착된 절연층으로 스페이서를 형성할 때 소자 분리막을 보호하는 절연층 패턴을 형성함으로써, 콘택홀 형성을 위한 식각 공정 시 콘택 패턴의 미스 얼라인에 의해서 소자 분리리막이 식각되어 발생되는 정션 스파이킹 현상을 방지할 수 있으며, 이로 인하여 콘택홀의 프로세서 마진과 디자인 마진을 넓일 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (1)

  1. 반도체 소자에 접촉되는 콘택 전극을 형성하는 방법에 있어서,
    반도체 기판 상부에 소자 분리막을 형성하고 반도체 기판 상부에 게이트 전극을 형성하는 단계;
    상기 기판 전면에 절연막을 증착하고 상기 소자분리막 영역을 마스킹하는 감광막 패턴을 이용하여 상기 절연막을 식각해서 상기 게이트 전극에 스페이서를 형성함과 동시에 소자 분리막 상부에 절연막 패턴을 형성하는 단계;
    상기 게이트 전극 양측의 기판 내에 소오스/드레인 영역을 형성하는 단계;
    상기 결과물에 층간 절연막을 형성하고 상기 층간 절연막을 식각해서 소오스/드레인 영역이 오픈되는 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전물질을 매립하여 콘택 전극을 형성하는 단계를 포함하는 반도체 소자의 콘택 전극 형성 방법.
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