JP2010027950A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に有効領域の外周を囲むようにダミーチップを形成している。また、ダミーチップ及び製品チップそれぞれは、ゲート絶縁膜、ゲート電極、層間絶縁膜及びコンタクトホールを有している。その為、層間絶縁膜の膜厚は半導体ウェハの中央部に比べて外周部が薄くなっている場合において、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制する。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に係わり、特にＣＭＰプロセスによって引き起こされるドライエッチング時のプラズマダメージの集中を抑制できる半導体装置及びその製造方法に関する。

半導体集積回路によって構成された半導体装置においては、高集積化が大きく進展してきており、トランジスタ等の素子における微細化に伴い、より正確なパターニング技術の開発が課題となっている。その為、層間絶縁膜をＣＭＰ技術で平坦化する技術手法の採用が一般的になされている。また、拡散層及びトランジスタのゲート電極等において段差のある箇所へのコンタクトのエッチングが過剰にならないように、例えば下層を窒化膜、上層を酸化膜となるように層間絶縁膜を多層にして、エッチングレートをコントロールしている（例えば特許文献１参照）。

特開平８−２３６６１９号公報（段落００２８〜００３０）

以下、図面を参照して従来の半導体装置の製造方法を説明する。
図７は従来の半導体ウェハにおけるチップの配置を示す平面図であり、図８は図７に示すチップの配置の一部を拡大した図である。また、図９、図１０、図１１及び図１２の各図は、図７に示すＢ−Ｂ'部を部分的に拡大した断面図であり、従来の半導体装置の製造方法を説明する為の断面図である。

図７に示すように、半導体ウェハ上の有効領域２２には多数の製品チップ７０が配置されており、各製品チップ７０は図８に示すスクライブラインによって分割されている。また、有効領域２２の周囲は製品チップが形成されない無効領域７１によって囲まれている。

図９（ａ）に示すように、有効領域２２のシリコン基板５１にＬＯＣＯＳ酸化膜（図示せぬ）を形成後、シリコン基板５１上に熱酸化法にてゲート絶縁膜５４を形成する。次いで、ゲート絶縁膜５４上にゲート電極５５を形成する。その後、シリコン基板５１にＬＤＤ（Lightly Doped Drain）領域５３を形成する。次いで、ゲート電極５５及びゲート絶縁膜５４の側壁にサイドウォール５６を形成した後、シリコン基板５１のソース・ドレイン領域には自己整合的にソース・ドレイン領域の拡散層５２が形成される。次いで、ＣＶＤ（Chemical Vapor Deposition）法にてゲート電極５５上に第１の層間絶縁膜５７を形成する。その後、ＣＭＰ処理によって第１の層間絶縁膜５７は平坦化される。この際に、層間絶縁膜５７は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。

次いで、図９（ｂ）に示すように、フォトリソグラフィー法により、第１の層間絶縁膜５７上に第１のレジスト膜６５を形成する。この第１のレジスト膜６５をマスクにしてドライエッチング法にて第１の層間絶縁膜５７を加工形成する。第１の層間絶縁膜５７を加工することによってゲート電極５５上にコンタクトホール５８が形成される。コンタクトホール５８がゲート電極５５上に到達するまでのプロセスは図９（ｂ）、図１０（ａ）、（ｂ）に示すように第１の層間絶縁膜５７の膜厚が薄い半導体ウェハ外周部のコンタクトホールが先に開口される。次いで、図１０（ｂ）に示すように、第１のレジスト膜６５を剥離した後、コンタクトホール５８内に第１のＷプラグ５９が埋め込まれる。その後、第１の層間絶縁膜５７及び第１のＷプラグ５９上に第１の配線６０が形成される。

次いで、図１１（ａ）に示すように、ＣＶＤ法にて第１の層間絶縁膜５７及び第１の配線６０上に第２の層間絶縁膜６１を形成する。その後、ＣＭＰ処理によって第２の層間絶縁膜６１は平坦化される。この際に、層間絶縁膜６１は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。

次いで、図１１（ｂ）に示すように、フォトリソグラフィー法により、第２の層間絶縁膜６１上に第２のレジスト膜６６を形成する。この第２のレジスト膜６６をマスクにしてドライエッチング法にて第２の層間絶縁膜６１を加工形成する。第２の層間絶縁膜６１を加工することによって第１の配線６０にｖｉａホール６２が形成される。ｖｉａホール６２が第１の配線６０上に到達するまでのプロセスは図１１（ｂ）、図１２（ａ）、（ｂ）に示すように第２の層間絶縁膜６１の膜厚が薄い半導体ウェハ外周部のｖｉａホールが先に開口される。次いで、図１２（ｂ）に示すように、第２のレジスト膜６６を剥離した後、ｖｉａホール６２内に第２のＷプラグ６３が埋め込まれる。その後、第２の層間絶縁膜６１及び第２のＷプラグ６３上に第２の配線６４が形成される。

上述したように層間絶縁膜の形成後に行われるＣＭＰ処理において、完全な平坦化は現状実現が困難である。ＣＭＰ処理後の層間絶縁膜の膜厚は、半導体ウェハの中央に比べて半導体ウェハの外周が薄くなる傾向にある。また、層間絶縁膜である酸化膜が薄い半導体ウェハ外周部でのコンタクトホール及び酸化膜が厚い半導体ウェハ中央部でのコンタクトホールを同時に加工することとなる。それにより、酸化膜が薄い半導体ウェハ外周部で最初にコンタクトホールが開口し、ゲート電極が露出することとなり、半導体ウェハ外周部のコンタクトホールにプラズマチャージが集中する。さらに、その後形成されるｖｉａホールに関しても、コンタクトホールと同様の課題がある。その為、プラズマチャージが集中する半導体ウェハ外周部において、ゲート絶縁膜破壊を起こし易く、製品の歩留まりや信頼性が低下することがある。

また、上記の問題点を考慮し、エッチングが過剰にならないように、例えば下層を窒化膜、上層を酸化膜となるように層間絶縁膜を多層にして、エッチングレートをコントロールする技術がある。しかし、工程数も多くなり、コストデメリットになるといった問題がある。

本発明に係る幾つかの態様は、その目的は、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置及びその製造方法である。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に、前記有効領域の外周を囲むようにダミーチップを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。

上記半導体装置の製造方法によれば、前記有効領域の外周を囲むようにダミーチップを形成することにより、前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっている場合のコンタクトホール形成において、外側に配置されているダミーチップ内のコンタクトホールが製品チップ内のコンタクトホールよりも早く開口する。それにより、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、シリコン基板へ逃がされる。従って、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。

また、本発明に係る半導体装置の製造方法において、前記ダミーチップ及び前記製品チップそれぞれの外周に位置するスクライブライン領域はダミーパターンを有しており、前記ダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることが好ましい。

本発明に係る半導体装置の製造方法は、半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成する工程を有する半導体装置の製造方法であって、
前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。

上記半導体装置の製造方法によれば、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成することによって、前記層間絶縁膜の膜厚が前記半導体ウェハの中央部に比べて外周部が薄くなっている場合のコンタクトホール形成において、前記ダミーパターン内のコンタクトホールが製品チップ内のコンタクトホールよりも早く開口する。それにより、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、シリコン基板へ逃がされる。従って、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。

また、本発明に係る半導体装置の製造方法において、前記製品チップは第２のダミーパターンを有しており、前記第２のダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることが好ましい。

また、本発明に係る半導体装置の製造方法において、前記工程は、前記コンタクトホールを形成した後に、前記コンタクトホール内に導電膜を埋め込み、前記導電膜上に配線を形成し、前記配線及び前記層間絶縁膜の上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜にドライエッチング法により前記配線上に位置するｖｉａホールを形成する工程をさらに具備し、
前記第２の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることも可能である。

本発明に係る半導体装置は、半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの無効領域に形成され、前記有効領域の外周を囲むように配置されたダミーチップとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする。

本発明に係る半導体装置は、半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域に形成されたダミーパターンとを有する半導体装置であって、
前記半導体ウェハに形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
を具備し、
前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする

また、本発明に係る半導体装置において、前記コンタクトホール内に埋め込まれた導電膜と、前記導電膜上に形成された配線と、前記配線及び前記層間絶縁膜の上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜にドライエッチング法により形成された前記配線上に位置するｖｉａホールとをさらに具備し、
前記第２の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることも可能である。

以下、図面を参照して本発明の実施形態について説明する。
図１は本発明の実施形態に係る半導体ウェハにおけるチップの配置を示す平面図であり、図２は図１に示す製品チップの配置の一部を拡大した図である。

図１に示すように、半導体ウェハ上の有効領域２２には多数の製品チップ７０が配置されており、図２は図１に示す製品チップ７０の配置の一部を拡大した図であり、露光レイアウトである１ショットの図である。製品チップ７０は、図２に示すスクライブライン領域７２によって分割される。

また、ショット毎においてスクライブライン７２の外周部には第１のダミーパターン２３が配置されており、各製品チップ７０の内部においては第２のダミーパターン２１ａが配置されている。第２のダミーパターン２１ａは、製品回路に電気的に接続されないものであって、１個の製品チップ７０内の製品回路を構成する全てのゲート電極よりその製品チップ７０の外周側に配置されている。

さらに、有効領域２２の周囲にある製品チップが形成されることのない無効領域７１にはダミーチップ２１が配置されている。即ち、有効領域２２の周囲を完全に囲むようにダミーチップ２１が配置されている。ショット毎のスクライブライン７２上にある第１のダミーパターン２３及び無効領域７１にあるダミーチップ２１によって、半導体ウェハ外周には必ず第１のダミーパターン２３もしくはダミーチップ２１のいずれかが配置されることとなる。

ダミーチップ２１は、図２に示す製品チップ７０と同様のパターンを有している。つまり、ダミーチップ２１へのショットと製品チップ７０へのショットは区別されることなく、ダミーチップ２１も製品チップ７０と同一のショットによってパターンが形成される。ただし、無効領域７１には十分なスペースがないため、ダミーチップ２１は製品チップ７０と同様の完全なパターンが形成されないことがある。

図３、図４、図５及び図６の各図は図１に示すＡ−Ａ'部 を部分的に拡大した断面図であり、半導体装置の製造方法を説明する為の断面図である。

まず、図３（ａ）に示すように、シリコン基板（シリコンウェハ）１の表面上に図示せぬ素子分離膜を形成し、シリコン基板１の表面上にゲート絶縁膜４、４ａ、４ｂ、４ｃとなるゲート酸化膜を熱酸化法にて形成する。ゲート絶縁膜４は無効領域７１内のダミーチップ２１に形成され、ゲート絶縁膜４ａは有効領域７０内のスクライブライン領域７２に位置する第１のダミーパターン２３として形成され、ゲート絶縁膜４ｂは有効領域７０内の製品チップ７０内に位置する第２のダミーパターン２１ａとして形成され、ゲート絶縁膜４ｃは有効領域７０内の製品チップ７０内に位置する製品パターン２４として形成される。なお、第１及び第２のダミーパターン２３，２１ａ、製品パターン２４それぞれは、図３乃至図６に示す工程で形成されていくパターンを意味する。

その後、ゲート酸化膜上にＣＶＤ法にてＰｏｌｙ−Ｓｉ膜を成膜する。次いで、このＰｏｌｙ−Ｓｉ膜及びゲート酸化膜をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、ゲート絶縁膜４、４ａ、４ｂ、４ｃそれぞれの上にゲート電極５、５ａ、５ｂ、５ｃが形成される。

次に、ゲート電極５、５ａ、５ｂ、５ｃ及び図示せぬ素子分離膜をマスクとしてシリコン基板１に不純物イオンをイオン注入することにより、シリコン基板１のＬＤＤ領域には低濃度不純物層３、３ａ、３ｂ、３ｃが形成される。その後、ゲート電極５、５ａ、５ｂ、５ｃを含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバックにてシリコン窒化膜をエッチングすることにより、ゲート電極５、５ａ、５ｂ、５ｃ及びゲート絶縁膜４、４ａ、４ｂ、４ｃの側壁にサイドウォール６、６ａ、６ｂ、６ｃが形成される。

その後、ゲート電極５、５ａ、５ｂ、５ｃ及びサイドウォール６、６ａ、６ｂ、６ｃをマスクとして不純物イオンをイオン注入し、シリコン基板１に熱処理を施す。これにより、シリコン基板１のソース・ドレイン領域には自己整合的に拡散層２、２ａ、２ｂ、２ｃが形成される。

次いで、ゲート電極５、５ａ、５ｂ、５ｃを含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜７を成膜する。その後、ＣＭＰ法にて第１の層間絶縁膜７は平坦化される。この際に、層間絶縁膜７は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。

次いで、図３（ｂ）に示すように、第１の層間絶縁膜７上にフォトレジスト膜を塗布、露光及び現像することにより、第１の層間絶縁膜７上にコンタクトホール形成のための第１のレジストパターン１５が形成される。

その後、第１のレジストパターン１５をマスクとした第１の層間絶縁膜７のドライエッチングを開始することにより、ゲート電極５、５ａ、５ｂ、５ｃ上に位置するコンタクトホールの形成が開始される。

このドライエッチング工程を詳細に説明すると、図３（ｂ）に示すように、半導体ウェハ外周部にある無効領域７１に位置する第１の層間絶縁膜７の膜厚が最も薄いため、この無効領域７１内のダミーチップ２１に形成されるコンタクトホール８が最初にゲート電極５に到達する。これにより、このコンタクトホール８にプラズマチャージが集中される。次に、図４（ａ）に示すように、有効領域７０内のスクライブライン領域７２の第１のダミーパターン２３に位置する第１の層間絶縁膜７の膜厚が次に薄いため、この第１のダミーパターン２３に形成されるコンタクトホール８ａがゲート電極５ａに到達する。次いで、有効領域７０の製品チップ７０内の第２のダミーパターン２１ａに位置する第１の層間絶縁膜７が次に薄いため、この第２ダミーパターン２１ａに形成されるコンタクトホール８ｂがゲート電極５ｂに到達する。次に、有効領域７０の製品チップ７０内の製品パターン２４に位置する第１の層間絶縁膜７が次に薄いため、この製品パターン２４に形成されるコンタクトホール８ｃがゲート電極５ｃに到達する。このようにして図４（ｂ）に示すように、半導体ウェハ全領域においてコンタクトホール８、８ａ、８ｂ、８ｃが形成される。

上述したような順序でコンタクトホールを開口させることにより、ゲート電極５に最もプラズマチャージを集中させ、次にゲート電極５ａ、ゲート電極５ｂ、ゲート電極５ｃの順序でプラズマチャージが集中する。このため、製品パターン２４に形成されるゲート絶縁膜４ｃが破壊されるのを抑制できる。

次に、図４（ｂ）に示すように、第１のレジストパターン１５を剥離した後、コンタクトホール８、８ａ、８ｂ、８ｃ内及び第１の層間絶縁膜７上にスパッタリングによりＷ膜を成膜し、第１の層間絶縁膜７上に存在するＷ膜をＣＭＰ又はエッチバックにより除去する。それにより、コンタクトホール８、８ａ、８ｂ、８ｃ内にＷ膜からなる第１のプラグ９、９ａ、９ｂ、９ｃが形成される。その後、第１のプラグ９、９ａ、９ｂ、９ｃ上に第１のＡｌ合金配線１０、１０ａ、１０ｂ、１０ｃが形成される。

次に、図５（ａ）に示すように、第１の層間絶縁膜７上及び第１のＡｌ合金配線１０、１０ａ、１０ｂを含む基板の全面上にＣＶＤ法にて第２の層間絶縁膜１１を成膜する。その後、ＣＭＰ法にて第２の層間絶縁膜１１は平坦化される。この際に、層間絶縁膜１１は完全に平坦化されず、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなる。また、第１の層間絶縁膜７の平坦化によってできた半導体ウェハの外周と中央においての膜厚差が加わり、より一層の半導体ウェハの外周と中央の膜厚差は大きくなる。

次に、図５（ｂ）に示すように、第２の層間絶縁膜１１上にフォトレジスト膜を塗布、露光及び現像することにより、第２の層間絶縁膜１１上にｖｉａホール形成のための第２のレジストパターン１６が形成される。

その後、第２のレジストパターン１６をマスクとした第２の層間絶縁膜１１のドライエッチングを開始することにより、第１の配線１０、１０ａ、１０ｂ、１０ｃ上に位置するｖｉａホールの形成が開始される。

このドライエッチング工程を詳細に説明すると、図５（ｂ）に示すように、半導体ウェハ外周部にある無効領域７１に位置する第２の層間絶縁膜１１の膜厚が最も薄いため、この無効領域７１内のダミーチップ２１に形成されるｖｉａホール１２が最初に第１の配線１０に到達する。これにより、このｖｉａホール１２にプラズマチャージが集中される。次に、図６（ａ）に示すように、有効領域７０内のスクライブライン領域７２の第１のダミーパターン２３に位置する第２の層間絶縁膜１１の膜厚が次に薄いため、この第１のダミーパターン２３に形成されるｖｉａホール１２ａが第１の配線１０ａに到達する。次いで、有効領域７０の製品チップ７０内の第２のダミーパターン２１ａに位置する第２の層間絶縁膜１１が次に薄いため、この第２ダミーパターン２１ａに形成されるｖｉａホール１０ｂが第１の配線１０ｂに到達する。次に、有効領域７０の製品チップ７０内の製品パターン２４に位置する第２の層間絶縁膜１１が次に薄いため、この製品パターン２４に形成されるｖｉａホール１２ｃが第１の配線１０ｃに到達する。このようにして図６（ｂ）に示すように、ウェハ全領域においてｖｉａホール１２、１２ａ、１２ｂ、１２ｃが形成される。

上述したような順序でｖｉａホールを開口させることにより、第１の配線１０に最もプラズマチャージを集中させ、次に第１の配線１０ａ、第１の配線１０ｂ、第１の配線１０ｃの順序でプラズマチャージが集中する。このため、製品パターン２４に形成されるゲート絶縁膜４ｃが破壊されるのを抑制できる。

次に、図６（ｂ）に示すように、第２のレジストパターン１６を剥離した後、ｖｉａホール１２、１２ａ、１２ｂ、１２ｃ内及び第２の層間絶縁膜１１上にスパッタリングによりＷ膜を成膜し、第２の層間絶縁膜１１上に存在するＷ膜をＣＭＰ又はエッチバックにより除去する。それにより、ｖｉａホール１２、１２ａ、１２ｂ、１２ｃ内にＷ膜からなる第２のプラグ１３、１３ａ、１３ｂ、１３ｃが形成される。その後、第２のプラグ１３、１３ａ、１３ｂ、１３ｃ上に第２のＡｌ合金配線１４、１４ａ、１４ｂ、１４ｃが形成される。

以上、本発明の実施形態によれば、有効領域７０の周囲にある製品チップが形成されることのない無効領域７１にダミーチップ２１を設け、有効領域７０内のショット毎においてスクライブラインの外周部に第１のダミーパターン２３を設けている。第１のダミーパターン２３には製品パターン２４と同様に拡散層、ゲート電極、コンタクトホール及びｖｉａホールを形成している。それにより、ＣＭＰ処理により、半導体ウェハの中央は膜厚が厚め、半導体ウェハの外周は中央と比較すると膜厚が薄めとなっても、ドライエッチング工程において外側に配置されているダミーチップ２１及び第１のダミーパターン２３のコンタクトホール８、８ａ及びｖｉａホール１２，１２ａが製品パターン２４のコンタクトホール８ｂ及びｖｉａホール１２ｂよりも早く開口する。この結果、コンタクトホール形成おいてドライエッチング時に発生するチャージング電流は先に開口したコンタクトホール下のゲート電極へ集中され、拡散層を通してシリコン基板へ逃がされる。また、ｖｉａホール形成においてドライエッチング時に発生するチャージング電流に関しても、先に開口したｖｉａホール下にある第１の配線へ集中され、拡散層を通してシリコン基板へ逃がされる。従って、製品パターン２４にあるゲート電極へのプラズマチャージ集中を抑制することができ、その結果、製品パターン２４に形成されたゲート絶縁膜へのプラズマチャージによるダメージを抑制することができる。よって、製品の歩留まりを向上させ、信頼性の高い製品を作製することが可能となる。

また、本実施形態では、製品チップ７０内においても第２のダミーパターン２１ａを設けている。その為、より有効領域２２のゲート電極へのプラズマチャージ集中を抑制することができ、ゲート絶縁膜へのプラズマチャージによるダメージを抑制することが可能となる。

また、本実施形態では、ダミーチップ２１、第１及び第２のダミーパターン２３、２１ａからプラズマチャージを逃がすため、層間絶縁膜を多層化し、エッチングレートをコントロールするという技術を用いる必要性がなくなる。その為、工程数の加やコストデメリットといった問題が発生することはない。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

本発明の実施形態に係る半導体ウェハにおけるチップの配置を示す平面図。 図１に示す製品チップの配置の一部を拡大した平面図。 各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図１に示すＡ−Ａ'部 を部分的に拡大した図。 各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図１に示すＡ−Ａ'部 を部分的に拡大した図。 各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図１に示すＡ−Ａ'部 を部分的に拡大した図。 各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図１に示すＡ−Ａ'部 を部分的に拡大した図。 従来の半導体ウェハにおけるチップの配置を示す平面図。 図７に示すチップの配置の一部を拡大した平面図。 各図は従来の半導体装置の製造方法を説明する為の断面図。 各図は従来の半導体装置の製造方法を説明する為の断面図。 各図は従来の半導体装置の製造方法を説明する為の断面図。 各図は従来の半導体装置の製造方法を説明する為の断面図。

符号の説明

１，５１・・・シリコン基板、２，２ａ，２ｂ，２ｃ，５２・・・ソース・ドレイン拡散層、３，３ａ，３ｂ，３ｃ，５３・・・ＬＤＤ領域、４，４ａ，４ｂ，４ｃ，５４・・・ゲート絶縁膜、５，５ａ，５ｂ，５ｃ，５５・・・ゲート電極、６，６ａ，６ｂ，６ｃ，５６・・・サイドウォール、７，５７・・・第１の層間絶縁膜、８，８ａ，８ｂ，８ｃ，５８・・・コンタクトホール、９，９ａ，９ｂ，９ｃ，５９・・・第１のＷプラグ、１０，１０ａ，１０ｂ，１０ｃ，６０・・・第１のＡｌ配線、１１，６１・・・第２の層間絶縁膜、１２，１２ａ，１２ｂ，１２ｃ，６２・・・ｖｉａホール、１３，１３ａ，１３ｂ，１３ｃ，６３・・・第２のＷプラグ、１４，１４ａ，１４ｂ，１４ｃ，６４・・・第２のＡｌ配線、１５，６５・・・第１のレジストパターン、１６，６６・・・第２のレジストパターン、２２・・・有効領域、２１・・・ダミーチップ、２１ａ・・・第２のダミーパターン、２３・・・第１のダミーパターン、２４・・・製品パターン、７１・・・無効領域、７０・・・製品チップ

Claims (8)

1. 半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に、前記有効領域の外周を囲むようにダミーチップを形成する工程を有する半導体装置の製造方法であって、
   前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
   前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
   前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
2. 請求項１において、前記ダミーチップ及び前記製品チップそれぞれの外周に位置するスクライブライン領域はダミーパターンを有しており、前記ダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることを特徴とする半導体装置の製造方法。
3. 半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域にダミーパターンを形成する工程を有する半導体装置の製造方法であって、
   前記工程は、前記半導体ウェハにゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜にドライエッチング法により前記ゲート電極上に位置するコンタクトホールを形成する工程を有しており、
   前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
   前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
4. 請求項１乃至３のいずれか一項において、前記製品チップは第２のダミーパターンを有しており、前記第２のダミーパターンは前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有していることを特徴とする半導体装置の製造方法。
5. 請求項１乃至４のいずれか一項において、前記工程は、前記コンタクトホールを形成した後に、前記コンタクトホール内に導電膜を埋め込み、前記導電膜上に配線を形成し、前記配線及び前記層間絶縁膜の上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜にドライエッチング法により前記配線上に位置するｖｉａホールを形成する工程をさらに具備し、
   前記第２の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置の製造方法。
6. 半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの無効領域に形成され、前記有効領域の外周を囲むように配置されたダミーチップとを有する半導体装置であって、
   前記半導体ウェハに形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極上に形成された層間絶縁膜と、
   前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
   を具備し、
   前記ダミーチップ及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
   前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
7. 半導体ウェハの有効領域に形成された製品チップと、前記半導体ウェハの有効領域の外周を囲むスクライブライン領域に形成されたダミーパターンとを有する半導体装置であって、
   前記半導体ウェハに形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極上に形成された層間絶縁膜と、
   前記層間絶縁膜にドライエッチング法により形成された前記ゲート電極上に位置するコンタクトホールと、
   を具備し、
   前記ダミーパターン及び前記製品チップそれぞれは、前記ゲート絶縁膜、前記ゲート電極、前記層間絶縁膜及び前記コンタクトホールを有しており、
   前記層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。
8. 請求項６又は７において、前記コンタクトホール内に埋め込まれた導電膜と、前記導電膜上に形成された配線と、前記配線及び前記層間絶縁膜の上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜にドライエッチング法により形成された前記配線上に位置するｖｉａホールとをさらに具備し、
   前記第２の層間絶縁膜の膜厚は前記半導体ウェハの中央部に比べて外周部が薄くなっていることを特徴とする半導体装置。

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