JP2007150249A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010410 layer Substances 0.000 claims abstract description 207
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 81
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 81
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 81
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 81
- 239000010703 silicon Substances 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 229910052751 metal Inorganic materials 0.000 claims abstract description 60
- 239000002184 metal Substances 0.000 claims abstract description 60
- 238000009792 diffusion process Methods 0.000 claims abstract description 50
- 238000002955 isolation Methods 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 39
- 230000015572 biosynthetic process Effects 0.000 claims description 78
- 229910017052 cobalt Inorganic materials 0.000 claims description 65
- 239000010941 cobalt Substances 0.000 claims description 65
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 238000010438 heat treatment Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- 238000001312 dry etching Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 230000008569 process Effects 0.000 abstract description 16
- 238000006243 chemical reaction Methods 0.000 description 11
- 239000003870 refractory metal Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- QTBSBXVTEAMEQO-UHFFFAOYSA-N acetic acid Substances CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Abstract
【課題】ポリメタルゲート構造を有し、且つソース・ドレイン領域上にコンタクト用の金属シリサイド層を有しながら、簡便なプロセスで製造可能な半導体装置を提供する。
【解決手段】シリコン基板と、素子分離絶縁膜と、活性領域と、ゲート絶縁膜を介して設けられたゲート電極と、ゲート電極両側の活性領域に設けられた拡散層と、層間絶縁膜と、層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、ゲート電極は、コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、前記プラグは、コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介してゲート電極と電気的に接続されている半導体装置。
【選択図】図４
【解決手段】シリコン基板と、素子分離絶縁膜と、活性領域と、ゲート絶縁膜を介して設けられたゲート電極と、ゲート電極両側の活性領域に設けられた拡散層と、層間絶縁膜と、層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、ゲート電極は、コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、前記プラグは、コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介してゲート電極と電気的に接続されている半導体装置。
【選択図】図４
Description
本発明は、半導体装置およびその製造方法に関し、特に、ポリメタルゲート構造を有する半導体集積回路装置およびその製造方法に関する。
近年、半導体集積回路装置、例えば、パーソナルコンピュータに用いるＭＰＵ（マイクロプロセッサ：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、ゲート電極幅を縮小し駆動周波数をあげることで演算速度を向上させている。ゲート電極幅が２年で３０％縮小化され、配線ルールが０．０７μｍ、ゲート長０．０３μｍの製品が開発されている。
ゲート長の縮小は、特性の向上に寄与するばかりでなく、同一素子数であればダイ面積の縮小にも寄与する。例えば、ゲート長を３０％縮小することで、ダイ面積は半分になり、基板１枚から製造されるダイの数量が２倍になる。
しかしながら、ゲート長が縮小されると、ゲート抵抗も増大し、従来のポリサイドゲートでは、ゲート抵抗が増大し、素子性能が低下してしまう。素子性能の低下を防止するために、ポリシリコンと金属の積層構造を有するゲート（ポリメタルゲート）が開発されている。
従来のポリメタルゲート構造を有する電解効果トランジスタ（ＦＥＴ）の製造方法を、図面を用いて説明する。
図１は半導体集積回路装置を構成するＦＥＴの単位素子の模式的平面図である。シリコン基板（不図示）上に、ＦＥＴ素子を形成する領域（活性領域）と、素子間を絶縁分離するシリコン酸化膜からなる素子分離領域１が形成されている。活性領域上にゲート絶縁膜（不図示）を介してゲート電極３が形成され、ゲート電極３の端部に接続するゲートコンタクト５が設けられている。また、活性領域に形成された拡散層領域２に接続するソース・ドレインコンタクト４が設けられている。
図２は、ＦＥＴ素子の模式的工程断面図であり、図２（ａ１）〜（ａ４）は図１のＡ−Ａ線に沿った工程断面図を示し、図２（ｂ１）〜（ｂ４）は図１のＢ−Ｂ線に沿った工程断面図である。
シリコン基板１０には、ソースおよびドレインとなる拡散層１１と、素子間を絶縁分離するシリコン酸化膜からなる素子分離絶縁膜１２が形成されている。拡散層１１間のチャネル領域上にゲート絶縁膜１３を介してゲート電極が形成されている。このゲート電極は、ポリシリコン層１４と金属層１５の積層構造を有している。このゲート電極上に上部絶縁膜１６が形成され、ゲート電極の側面に側壁絶縁膜１７が形成されている。上部絶縁膜１６及び側壁絶縁膜１７が形成されたゲート電極を覆うように、層間絶縁膜１８が形成されている（図２（ａ１））。
図２（ｂ１）は、ゲート電極端部のゲートコンタクト部のコンタクト形成前を示している。シリコン基板１０に形成された素子分離絶縁膜１２上に、ポリシリコン層１４と金属層１５の積層構造を持つゲート電極が形成されている。このゲート電極上に上部絶縁膜１６が形成され、ゲート電極の側面に側壁絶縁膜１７が形成され、その上に層間絶縁膜１８が形成されている。
上記の構造を形成した後、基板全面にフォトレジスト膜（不図示）を形成し、通常のフォトリソグラフィー法を用いて、拡散層１１に達する開孔１９を形成する部分に対応するレジスト膜部分を除去する。このフォトレジスト膜をマスクとしてドライエッチングを行って、層間絶縁膜１８に拡散層１１に達する開孔１９を形成し、その後、フォトレジスト膜を除去する（図２（ａ２））。図２（ｂ２）に示される部分は、フォトレジスト膜に覆われているため、図２（ｂ１）に示される構造のままである。
次に、拡散層１１の露出した表面に高融点金属シリサイドを形成するために、高融点金属膜２０と高融点金属膜の酸化を防止するＴｉ膜２１とをスパッタ法を用いて連続して成膜する。次いで熱処理を行なって、拡散層１１の高融点金属膜が接触する部分に高融点金属シリサイド層２２を形成する（図２（ａ３））。
未反応の高融点金属膜２０とその上のＴｉ膜２１とを混酸等の酸性溶液を用いてウェットエッチングにより除去した後、基板上にフォトレジスト膜（不図示）を形成し、通常のフォトリソグラフィー法を用いて、ゲート電極に達する開孔２３を形成する部分に対応するレジスト部分を除去する。このフォトレジスト膜をマスクとしてドライエッチングを行って、ゲート電極に達する開孔２３を形成し、その後、フォトレジスト膜を除去する。
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、バリア膜となる窒化チタン（ＴｉＮ）膜２４、及びタングステン（Ｗ）膜２５を連続成膜し、開孔１９、２３を充填する（図２（ａ４）、（ｂ４））。
その後、基板表面を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）して開孔外部のＷ膜とＴｉＮ膜を除去する（不図示）。
ポリメタルゲート電極のコンタクト構造に関する技術は、例えば特開２００１−１２７１５８号公報に開示されている。この公報には、ポリメタルゲート電極の分布界面抵抗の影響を低減し、ＭＯＳトランジスタの動作速度の向上を目的として、コンタクトプラグの下端部が、ゲート電極上層部の金属層を貫通してゲート電極下層部のポリシリコン層に接続している構造が開示されている。
特開２００１−１２７１５８号公報
上記のように、ソース・ドレイン領域とのコンタクトのための開孔を形成する工程と、ゲート電極とのコンタクトのための開孔を形成する工程を別々に行ってそれぞれのコンタクトを形成すると、工程数が多くなるという問題がある。しかし、製造プロセスを簡略化するために、両方の開孔が形成された状態でコンタクトを形成しようとすると、以下に述べる問題が発生する。
高融点金属としてコバルトを堆積し、熱処理を行って、ソース・ドレインコンタクトのための開孔の底面の拡散層表面にコバルトシリサイドを形成する。その後、シリサイドが形成されない領域上の余剰コバルトをウェットエッチングにより除去すると、ゲートコンタクトを形成するための開孔の底面に露出するゲート用金属層１５もエッチングされ、所望のゲート電極を形成できなくなる。
本発明の目的は、ポリメタルゲート構造を有し、且つソース・ドレイン領域上にコンタクト用の金属シリサイド層を有しながら、簡便なプロセスで製造可能な半導体装置、およびその製造方法を提供することにある。
本発明によれば、以下の半導体装置およびその製造方法を提供することができる。
（１）シリコン基板と、
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、
前記素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、
前記ゲート電極は、前記コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、
前記プラグは、前記コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介して前記ゲート電極と電気的に接続されている半導体装置。
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、
前記素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、
前記ゲート電極は、前記コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、
前記プラグは、前記コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介して前記ゲート電極と電気的に接続されている半導体装置。
（２）前記ゲート電極は、下層側にポリシリコン層および上層側に金属層を含む積層構造を有し、
前記導電層は、金属シリサイド層であり、この金属シリサイド層がゲート電極の前記ポリシリコン層と接続されている上記１項に記載の半導体装置。
前記導電層は、金属シリサイド層であり、この金属シリサイド層がゲート電極の前記ポリシリコン層と接続されている上記１項に記載の半導体装置。
（３）前記導電層がコバルトシリサイド層である上記１項又は２項に記載の半導体装置。
（４）前記コンタクト形成用領域は、その全体が、前記ゲート電極の延在部と前記プラグで覆われている上記１項から３項のいずれかに記載の半導体装置。
（５）前記ゲート電極は、その上部および側壁を覆うエッチング防止用の上部絶縁膜および側壁絶縁膜を有し、
前記プラグは、前記開孔を、上部絶縁膜および側壁絶縁膜で覆われたゲート電極の延在部とコンタクト形成用領域が露出するように形成し、その開孔に導電性材料を充填して形成されたものである、上記４項に記載の半導体装置。
前記プラグは、前記開孔を、上部絶縁膜および側壁絶縁膜で覆われたゲート電極の延在部とコンタクト形成用領域が露出するように形成し、その開孔に導電性材料を充填して形成されたものである、上記４項に記載の半導体装置。
（６）シリコン基板と、
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられた、下層側にポリシリコン層および上層側に金属層を含む積層構造を有するゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された第１の開孔に充填され、前記ゲート電極と電気的に接続する第１のプラグと、
前記層間絶縁膜に形成された第２の開孔に充填され、前記拡散層に電気的に接続する第２のプラグを有する半導体装置の製造方法であって、
素子分離領域、活性領域およびコンタクト形成用領域を有するシリコン基板を用意する工程と、
前記活性領域上にゲート絶縁膜を介して設けられ、前記コンタクト形成用領域の一部に絶縁膜を介して重なるように延在するゲート電極を形成する工程と、
前記活性領域に不純物を導入して拡散層を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記コンタクト形成用領域の他の部分に達する第１の開孔、および前記拡散層に達する第２の開孔を形成する工程と、
少なくとも第１の開孔および第２の開孔の底部のシリコン基板露出面に金属膜を形成する工程と、
加熱を行って、前記金属膜とシリコン基板とを反応させて、前記コンタクト形成用領域上および拡散層上に金属シリサイド層を形成し、コンタクト形成用領域上に形成された前記金属シリサイド層を、このコンタクト形成用領域の一部に重なるゲート電極延在部のポリシリコン層下面側に接続させる工程と、
第１の開孔および第２の開孔に導電性材料を充填して、前記コンタクト形成用領域上の金属シリサイド層に接触する第１のプラグ、及び前記拡散層上の金属シリサイドに接触する第２のプラグを形成する工程を有する半導体装置の製造方法。
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられた、下層側にポリシリコン層および上層側に金属層を含む積層構造を有するゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された第１の開孔に充填され、前記ゲート電極と電気的に接続する第１のプラグと、
前記層間絶縁膜に形成された第２の開孔に充填され、前記拡散層に電気的に接続する第２のプラグを有する半導体装置の製造方法であって、
素子分離領域、活性領域およびコンタクト形成用領域を有するシリコン基板を用意する工程と、
前記活性領域上にゲート絶縁膜を介して設けられ、前記コンタクト形成用領域の一部に絶縁膜を介して重なるように延在するゲート電極を形成する工程と、
前記活性領域に不純物を導入して拡散層を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記コンタクト形成用領域の他の部分に達する第１の開孔、および前記拡散層に達する第２の開孔を形成する工程と、
少なくとも第１の開孔および第２の開孔の底部のシリコン基板露出面に金属膜を形成する工程と、
加熱を行って、前記金属膜とシリコン基板とを反応させて、前記コンタクト形成用領域上および拡散層上に金属シリサイド層を形成し、コンタクト形成用領域上に形成された前記金属シリサイド層を、このコンタクト形成用領域の一部に重なるゲート電極延在部のポリシリコン層下面側に接続させる工程と、
第１の開孔および第２の開孔に導電性材料を充填して、前記コンタクト形成用領域上の金属シリサイド層に接触する第１のプラグ、及び前記拡散層上の金属シリサイドに接触する第２のプラグを形成する工程を有する半導体装置の製造方法。
（７）シリコン基板と、
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられた、下層側にポリシリコン層および上層側に金属層を含む積層構造を有するゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された第１の開孔に充填され、前記ゲート電極と電気的に接続する第１のプラグと、
前記層間絶縁膜に形成された第２の開孔に充填され、前記拡散層に電気的に接続する第２のプラグを有する半導体装置の製造方法であって、
素子分離領域、活性領域およびコンタクト形成用領域を有するシリコン基板を用意する工程と、
前記活性領域上にゲート絶縁膜を介して設けられ、前記コンタクト形成用領域の一部に絶縁膜を介して重なるように延在するゲート電極を形成する工程と、
前記活性領域に不純物を導入して拡散層を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記コンタクト形成用領域の他の部分に達する第１の開孔、および前記拡散層に達する第２の開孔を形成する工程と、
少なくとも第１の開孔および第２の開孔の底部のシリコン基板露出面に金属膜を形成する工程と、
第１の加熱を行って、前記金属膜とシリコン基板とを反応させて、前記コンタクト形成用領域上および拡散層上に金属シリサイド層を形成する工程と、
第１の開孔および第２の開孔に導電性材料を充填して、前記コンタクト形成用領域上の金属シリサイド層に接触する第１のプラグ、及び前記拡散層上の金属シリサイドに接触する第２のプラグを形成する工程と、
第２の加熱を行って、前記コンタクト形成用領域に形成された金属シリサイド層を、このコンタクト形成用領域の一部に重なるゲート電極延在部のポリシリコン層下面側に接続させる工程を有する半導体装置の製造方法。
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられた、下層側にポリシリコン層および上層側に金属層を含む積層構造を有するゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された第１の開孔に充填され、前記ゲート電極と電気的に接続する第１のプラグと、
前記層間絶縁膜に形成された第２の開孔に充填され、前記拡散層に電気的に接続する第２のプラグを有する半導体装置の製造方法であって、
素子分離領域、活性領域およびコンタクト形成用領域を有するシリコン基板を用意する工程と、
前記活性領域上にゲート絶縁膜を介して設けられ、前記コンタクト形成用領域の一部に絶縁膜を介して重なるように延在するゲート電極を形成する工程と、
前記活性領域に不純物を導入して拡散層を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記コンタクト形成用領域の他の部分に達する第１の開孔、および前記拡散層に達する第２の開孔を形成する工程と、
少なくとも第１の開孔および第２の開孔の底部のシリコン基板露出面に金属膜を形成する工程と、
第１の加熱を行って、前記金属膜とシリコン基板とを反応させて、前記コンタクト形成用領域上および拡散層上に金属シリサイド層を形成する工程と、
第１の開孔および第２の開孔に導電性材料を充填して、前記コンタクト形成用領域上の金属シリサイド層に接触する第１のプラグ、及び前記拡散層上の金属シリサイドに接触する第２のプラグを形成する工程と、
第２の加熱を行って、前記コンタクト形成用領域に形成された金属シリサイド層を、このコンタクト形成用領域の一部に重なるゲート電極延在部のポリシリコン層下面側に接続させる工程を有する半導体装置の製造方法。
（８）前記金属膜がコバルト膜であり、前記金属シリサイド層がコバルトシリサイド層である上記６項又は７項に記載の半導体装置の製造方法。
（９）第１の開孔および第２の開孔を形成する工程は、後に実施するケミカルドライエッチング工程において第１の開孔の底部に当該開孔形成時に生じたエッチングダメージ層が残り、第２の開孔の底部の当該開孔形成時に生じたエッチングダメージ層が除去されるように、第１の開孔の内径を第２の開孔の内径より小さくし、
第１の開孔および第２の開孔の形成後に、ケミカルドライエッチングを行って、第１の開孔の底部にエッチングダメージ層を残し、第２の開孔の底部のエッチングダメージ層を除去する工程をさらに有する上記６項から８項のいずれかに記載の半導体装置の製造方法。
第１の開孔および第２の開孔の形成後に、ケミカルドライエッチングを行って、第１の開孔の底部にエッチングダメージ層を残し、第２の開孔の底部のエッチングダメージ層を除去する工程をさらに有する上記６項から８項のいずれかに記載の半導体装置の製造方法。
（１０）前記ゲート絶縁膜を活性領域に形成すると同時に前記コンタクト形成用領域にも絶縁膜を形成し、この絶縁膜を介してコンタクト形成用領域の一部に重なるように延在するゲート電極を形成する、上記６項から９項のいずれかに記載の半導体装置の製造方法。
（１１）前記活性領域上に形成されるゲート絶縁膜より薄い絶縁膜を前記コンタクト形成用領域に形成し、この薄い絶縁膜を介してコンタクト形成用領域の一部に重なるように延在するゲート電極を形成する、上記６項から９項のいずれかに記載の半導体装置の製造方法。
本発明によれば、ポリメタルゲート構造を有し、且つソース・ドレイン領域上にコンタクト用の金属シリサイド層を有しながら、簡便なプロセスで製造可能な半導体装置、およびその製造方法を提供することができる。特に、本発明によれば、ゲートコンタクトが、ゲート電極上層部の金属層に直接接続するのではなく、ゲート電極下層部のポリシリコン層に、基板表面に形成された金属シリサイドを介して接続されている。そのため、ゲートコンタクト及びソース・ドレインコンタクトのための開孔を同時に形成しても、ゲート電極構造を良好に形成でき、結果、素子特性に優れた半導体装置を簡略化されたプロセスで製造することができる。
本実施形態の半導体装置における、ゲート電極上方に形成された配線とゲート電極とを電気的に接続するゲートコンタクト構造について、図３及び図８を用いて説明する。
図８に示すように、ゲート電極は、ポリシリコン層１４と金属層１５の積層構造を有し、その上に絶縁膜からなる上部絶縁膜（エッチング保護層）１６が形成され、側面に側壁絶縁膜１７が形成されている。ポリシリコン層と金属層の間には、接着性向上や抵抗増大防止の観点から、金属窒化物からなるバリア層などを設けてもよい。ポリシリコン層には導電性付与のために不純物が導入されている。
このゲート電極は、図３及び図８に示すように、ＦＥＴ素子を形成する活性領域上から素子分離領域１（素子分離絶縁膜１２）上に延在し、さらに、素子分離絶縁膜で囲まれたコンタクト形成用領域６（シリコン基板表面が露出した領域）上にゲート電極の端部が達し、部分的に重なっている。図では、ゲート電極延在部の長手方向の末端部が重なっているが、ゲート電極延在部の側端部が重なっていてもよい（不図示）。
図８に示すように、層間絶縁膜上に形成される配線（不図示）とゲート電極とを電気的に接続するためコンタクトプラグ２６ａが設けられ、このコンタクトプラグ２６ａは、コンタクト形成用領域６のシリコン基板表面部に形成された金属シリサイド２２ａを介してゲート電極のポリシリコン層１４に接続されている。
本発明の第１の実施形態を図３及び図４を用いてさらに説明する。
図３は、本実施形態の半導体装置を構成するＦＥＴの単位素子の模式的平面図である。シリコン基板上には、ＦＥＴ素子を形成する活性領域と、素子分離領域１と、ゲートコンタクトを形成するためのコンタクト形成用領域６が形成されている。ゲート電極３は、活性領域上から素子分離領域上へ延在し、さらにゲート電極３の端部がコンタクト形成用領域６上に達し、部分的に重なっている。このコンタクト形成用領域内の基板上面に接触するようにゲートコンタクトプラグ２６ａが設けられている。活性領域には、ソース・ドレイン領域となる拡散層領域２が形成され、この領域にソース・ドレインコンタクト４が設けられている。
図４（ａ１）〜（ａ４）は、図３のＡ−Ａ線に沿った工程断面図であり、図４（ｂ１）〜（ｂ４）は、図３のＢ−Ｂ線に沿った工程断面図である。
まず、シリコン基板１０上に、図４（ａ１）及び図４（ｂ１）に示すＦＥＴ素子を有する構造を形成する。シリコン基板上には素子分離絶縁膜１２と、素子分離絶縁膜１２が設けられていない活性領域およびコンタクト形成用領域６が形成されている。活性領域には、ゲート絶縁膜１３を介して、ポリシリコン層１４と金属層１５の積層構造を有するゲート電極が形成されている。このゲート電極の上面および側面にはそれぞれ上部絶縁膜（エッチング保護層）１６および側壁絶縁膜１７が形成されている。ゲート電極の両側のシリコン基板上にはソース・ドレイン領域となる拡散層１１が形成され、ＦＥＴの動作時に拡散層１１間のゲート電極下の半導体層部分にチャネルが形成される。このゲート電極は、活性領域上から素子分離絶縁膜１２上へ延在し、さらにゲート電極端部がコンタクト形成用領域６上へ達している。このゲート電極端部は、図３にも示されるように、素子分離絶縁膜１２（素子分離領域１）で囲まれたコンタクト形成用領域６の一部を覆うように形成されている。そして、このゲート電極を覆うように全面に層間絶縁膜１８が形成されている。
上記の構造は次のようにして作製することができる。素子分離絶縁膜１２が形成されたシリコン基板１０を用意し、その活性領域およびコンタクト形成用領域に熱酸化法を用いて５ｎｍの膜厚の熱酸化膜からなるゲート絶縁膜１３を形成する。熱酸化膜を窒化処理して、シリコン酸窒化膜としても良い。
次に、膜厚７０ｎｍのポリシリコン膜、膜厚５０ｎｍのタングステン膜、膜厚１５０ｎｍのシリコン窒化膜を、ＣＶＤ法およびスパッタ法を用いて形成する。タングステンに代えて、エレクトロマイグレーション耐性の高いモリブデン（Ｍｏ）を用いてもよい。ポリシリコン膜には、その成膜後にイオン注入により不純物を導入する。
ゲート絶縁膜１３、ポリシリコン膜、タングステン膜およびシリコン窒化膜を、通常のフォトリソグラフィー法およびドライエッチング法を用いて加工し、ゲート電極を形成する。その後、膜厚２０ｎｍのシリコン窒化膜を形成し、続いて異方性ドライエッチングによりエッチバックを行って、ゲート電極の側壁のシリコン窒化膜を残し、他の部分のシリコン窒化膜を除去し、シリコン窒化膜からなる側壁絶縁膜１７を形成する。
次に、ゲート電極および側壁絶縁膜をマスクに用いて、イオン注入により、活性領域に不純物を導入して拡散層１１を形成する。その後、通常のＣＶＤ法を用い、膜厚５００ｎｍのシリコン酸化膜からなる層間絶縁膜１８を形成する。
以上のようにして、図４（ａ１）及び図４（ｂ１）に示す構造を得た後、通常のフォトリソグラフィー法を用いて、開孔１９および１９ａを形成するためのレジスト膜を形成する。このレジスト膜をマスクとして用いて層間絶縁膜１８をドライエッチングし、活性領域内の拡散層１１に達する開孔１９と、コンタクト形成用領域６内のシリコン基板１０表面に達する開孔１９ａを形成する（図４（ａ２）、（ｂ２））。開孔１９および開孔１９ａを形成するためのレジストの開口の直径Φは１４０ｎｍにすることができる。
次に、開口１９、１９ａの底面の露出したシリコン基板表面に金属シリサイドを形成するために、膜厚２０ｎｍのコバルトからなる高融点金属膜２０と、高融点金属膜２０の酸化を防止する膜厚２０ｎｍのＴｉ膜２１とをスパッタ法を用いて連続して成膜する。その後、４３０℃、１分で熱処理を行ない、拡散層１１の表面及びコンタクト形成用領域６の基板表面にコバルトシリサイド層２２、２２ａを形成する（図４（ａ３）、（ｂ３））。
拡散層が形成されている活性領域の周囲には素子分離絶縁膜１２が形成され、ゲートコンタクトプラグ２６ａが形成されるコンタクト形成用領域６の周囲にも同様に素子分離絶縁膜１２が形成されている。この活性領域の寸法は８００×８００ｎｍ程度であるのに対し、コンタクト形成用領域６はその寸法が２００×２００ｎｍ程度であり、面積が狭くなるように形成されている。シリコン基板と素子分離のための絶縁膜とは材質が異なるために、面積の広い活性領域に比べて、面積の狭いコンタクト形成用領域６のシリコン基板に大きなストレスがかかる。
十分なストレスを発生させる点から、一つのＦＥＴ素子単位において、素子分離絶縁膜で囲まれたコンタクト形成用領域の面積は、素子分離絶縁膜で囲まれた活性領域の面積の２５％以下であることが好ましく、１５％以下がより好ましく、１０％以下がさらに好ましい。十分なコンタクト領域を確保する点から、この面積比率は１％以上が好ましい。
ゲート絶縁膜形成のための熱酸化において、シリコン基板１０は、その表面から酸化されるとともに素子分離絶縁膜を介して横方向からも酸化される。シリコンを酸化すると体積膨張するが、素子分離絶縁膜には膨張する空間がなく、シリコン側に膨張してくるため、素子分離絶縁膜に囲まれたシリコン領域にストレスがかかる。
コバルト等の高融点金属とシリコンとが反応するシリサイド化反応は、シリコン面にストレスが加わっていると反応速度が速くなる。
この結果、コンタクト形成用領域６でのシリサイド化反応は、拡散層１１でのシリサイド化反応よりも速くなり、コンタクト形成用領域６に形成されるコバルトシリサイドの量、すなわちシリサイド層の基板平面における面積は、拡散層に形成されるコバルトシリサイドの量および面積よりも大きくなる。
次に、未反応のコバルト膜２０とその上のＴｉ膜２１とをバッファードフッ酸溶液を用いて除去した後、ＣＶＤ法を用いて、膜厚２０ｎｍのバリア膜となるＴｉＮ膜（不図示）および膜厚３００ｎｍのタングステン膜を連続成膜し、開孔１９、１９ａを充填した。バッファードフッ酸溶液に代えて、燐酸、硝酸、酢酸等を含む他の混酸を用いてもよい。
続いて、基板表面のタングステン膜およびＴｉＮ膜をＣＭＰ法により除去し、コンタクトプラグ２６、２６ａを形成する。
その後、熱処理を行って、シリサイド化反応をさらに進行させ、コンタクト形成用領域に形成されたコバルトシリサイド層２２ａを成長させて、このコバルトシリサイド層２２ａとポリシリコン層１４とを接触させ、ゲート電極とコンタクトプラグ２６ａとをコバルトシリサイド層２２ａを介して電気的に接続する（図４（ａ４）、（ｂ４））。
ここでは、コバルトシリサイド層２２ａを形成するための熱処理と、コバルトシリサイド層２２ａを成長させてコバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを接続するための熱処理を別々に行ったが、ゲート絶縁膜の厚み、シリコン基板の表面状態、熱処理条件を適宜設定することにより、コバルトシリサイド層２２ａを形成するための熱処理時にコバルトシリサイド層２２ａとポリシリコン層１４とを接続させることもできる。また、コバルトシリサイド層２２ａとポリシリコン層１４とを接続するための熱処理は、後に実施される加熱を伴う工程、例えば、層間絶縁膜１８上にさらに形成される第２の層間絶縁膜（シリコン酸化膜やＴＥＯＳ酸化膜等）やエッチングストッパ膜（シリコン窒化膜等）の成膜工程により兼ねることもできる。
コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを接続させるための熱処理条件は、ゲート絶縁膜の厚みや、シリサイド化されるシリコン基板の表面状態、コンタクト形成用領域の面積等に応じて適宜設定することができるが、例えば、３００〜８００℃、１分〜２０分の範囲から選択することができる。
シリコンと高融点金属とのシリサイド反応においては、チタンのような金属はシリコンを金属側へ吸い上げるが、コバルトはシリコン中に拡散し、コバルトシリサイドが形成される。
図５（ａ）に、図４（ｂ３）のコンタクト形成用領域部分を拡大した模式的断面図を示し、図５（ｂ）に、コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを接続するための熱処理を施した後の状態の模式的断面図を示す。
金属シリサイド形成のための熱処理によって、コバルト膜２０とシリコン基板１０と接する面からコバルトがシリコン基板中へ拡散し、コバルトシリサイド層２２ａが形成される（図５（ａ））。その際、コバルトは、基板平面に垂直な方向と基板平面に平行な方向へ拡散する。コンタクト形成用領域のシリコン基板へかかるストレスが、活性領域の拡散層にかかるストレスよりも大きいので、開孔１９ａ内に設けられたコバルト膜とシリコン基板とのシリサイド反応の速度が、開孔１９内に設けられたコバルト膜とシリコン基板とのシリサイド化反応より速い（コバルトのシリコン基板への拡散量が多い）。さらに、コンタクト形成用領域が狭いため、素子分離絶縁膜で囲まれた領域内で、コバルトの基板平面に平行な方向への拡散は、コンタクト形成用領域を取り囲む素子分離絶縁膜に速やかに到達し、停止する。
コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを接続するための熱処理条件下では、既に形成されたコバルトシリサイド層２２ａ中のコバルトがさらに拡散しようとするが、素子分離絶縁膜により基板平面に平行な方向への拡散ができない。そのため、ゲート電極端部下（ゲート電極とコンタクト形成用領域との重なり部分）に形成されているコバルトシリサイドは、薄いゲート絶縁膜を突き破り、ゲート電極のポリシリコン層１４と接触する。そして、コバルトシリサイド中のコバルトがポリシリコン層１４へ拡散し、コバルトシリサイドが形成され、結果、コバルトシリサイド層２２ａとゲート電極とが接続される（図５（ｂ））。
ゲート電極端部下のコバルトシリサイドとゲート電極のポリシリコン層との接触に際しては、これらの間に介在するゲート絶縁膜中のシリコンと、コバルトシリサイド中のコバルトが反応してコバルトシリサイドが形成される。そして、このコバルトシリサイド中に拡散したコバルトがゲート絶縁膜を貫通してゲート電極のポリシリコン層のシリコンと反応し、結果、コバルトシリサイドがゲート絶縁膜を突き破り、コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とが接続される。
ゲート電極側の素子分離絶縁膜の端と開孔１９ａの底の端との最小間隔Ｘは、熱処理条件（温度や時間など）に応じて適宜設定することができるが、ゲート電極のポリシリコン層１４とコンタクトプラグ２６ａとをコバルトシリサイド層２２ａを介して十分に接続する点から、この最小間隔Ｘは２００ｎｍ以下であることが好ましく、１００ｎｍ以下であることがより好ましく、６０ｎｍ以下であることがさらに好ましい。
なお、図４（ｂ４）に示すように、コンタクトプラグ２６、２６ａを形成した後の工程の加熱により、コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを接続することもできる。通常は、層間絶縁膜１８上に、さらにシリコン酸化膜等からなる層間絶縁膜やシリコン窒化膜等からなるエッチング停止層などの複数の絶縁膜が形成される。コバルトとシリコンとのシリサイド反応のための熱処理は４００〜５００℃程度で行うことができるのに対し、これらの絶縁膜の形成は、７００℃程度の温度条件で行われる。したがって、コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを接続するための熱処理を、この絶縁膜の形成工程で兼ねることができる。
コバルトシリサイド層２２ａとゲート電極のポリシリコン層１４とを十分に接続する点から、ゲート絶縁膜の厚みは１０ｎｍ以下であることが好ましい。ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、又はこれらのいずれかを含む積層膜であってよい。ゲート絶縁膜がシリコン酸窒化膜である場合は、ゲート絶縁膜の厚みは５ｎｍ以下であることが好ましい。
第１の実施形態の変形例を、図７を用いて説明する。
図７（ａ）は、本実施形態の半導体装置を構成するＦＥＴの単位素子の模式的平面図である。図３に示す構造と異なる点は、ゲートコンタクトプラグ２６ａの基板平面における面積がコンタクト形成用領域の面積よりも大きいことにある。
図７（ｂ）は、図７（ａ）のＢ−Ｂ線に沿った模式的断面図であり、図７（ｃ）は、図７（ａ）のＣ−Ｃ線に沿った模式的断面図である。
開孔１９ａは、コンタクト形成用領域６よりも面積が大きい開口を有するマスクを用いて異方性ドライエッチン法を用いて形成される。異方性ドライエッチングのエッチング条件は、シリコン酸化膜のエッチング速度に比較して、シリコンおよびシリコン窒化膜のエッチング速度が遅い条件とする。これにより、ゲートコンタクトプラグ２６ａ用の開孔１９ａの形成位置がゲート電極と重なっても、ゲート電極がエッチングされることを防止することができる。
素子分離絶縁膜１２は、比較的厚いので、開孔を形成する際にオーバーエッチングを行った場合、図７（ｂ）及び（ｃ）に示されるように、開孔内に露出した部分がエッチング除去され、段差を生じるが、特に問題は発生しない。
図７（ｂ）及び（ｃ）に示されるように、開孔１９ａ内において、シリコン基板の露出部が、ゲート電極端部の下を除いて素子分離絶縁膜１２に囲まれている。すなわち、ゲートコンタクトプラグ２６ａがシリコン基板表面に接触する領域（以下「プラグ接触領域」という）とコンタクト形成用領域６（ゲート電極端部に覆われた部分を除く）とが一致している。一方、図３に示す構造では、コンタクト形成用領域６がプラグ接触領域より広い。なお、図７（ａ）において、ゲートコンタクトプラグ２６ａは、説明のため、コンタクト形成用領域６が透視できるように描かれている。
本実施形態では、開孔１９ａ内において、シリコン基板の露出部が、ゲート電極端部の下を除いて素子分離絶縁膜１２に囲まれている。そのため、開孔１９ａにコバルト膜を形成した後、熱処理を行なってシリコンとコバルトとを反応させてコバルトシリサイド層を形成する際に、シリコン基板内へ拡散し、基板平面に平行な方向に拡散するコバルトは、第１の実施形態と比較して、ゲート電極端部の下のシリコン部に拡散するコバルト量が多くなる。その結果、コバルトシリサイド層とゲート電極のポリシリコン層との接続がより容易になる。
第２の実施形態を、図６を用いて詳細に説明する。
図６（ａ）及び図６（ｂ）は、第１の実施形態の図４（ａ２）及び図４（ｂ２）にそれぞれ対応する。本実施形態では、開孔１９ａのコンタクト径ｄ２が、開孔１９のコンタクト径ｄ１より小さい。
異方性ドライエッチング法を用いて層間絶縁膜に開孔を形成すると、開孔の底部の基板表面に、ドライエッチングによるダメージが残る。ケミカルドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法によれば、このダメージを除去することができる。
本実施形態では、開孔１９の底部のドライエッチングによるダメージ層を除去するため、ＣＤＥ法を用いて、下記の条件で開孔底部に露出したシリコン表面を１０ｎｍ除去し、開孔１９ａの底部のダメージ層は除去しないで残す。
ＣＤＥ法には、Ｏ2／ＣＦ4の混合ガスを用いることができる。
開孔１９の開口径ｄ１よりも開孔１９ａの開口径ｄ２が小さく、開孔１９ａのアスペクト比が高いので、開孔１９ａの底部にまでエッチャントが届かず、開孔１９ａの底部にはダメージ層が残る。
開孔１９のｄ１は、第１の実施形態の開孔１９の開口径と同じ、Φ１４０ｎｍとし、開孔１９ａの開口径ｄ２は、Φ１００ｎｍとすることができる。開孔１９ａの底部にダメージ層を残すためには、開孔１９ａの開口径ｄ２（直径）は、１５０ｎｍ以下であることが好ましく、１００ｎｍ以下であることがより好ましい。開孔の底部のダメージ層を残すためには、アスペクト比が４以上であることが好ましく、６以上であることがより好ましい。
開孔１９の底部のシリコン基板表面にはエッチングダメージ層がなく、開孔１９ａの底部のシリコン基板表面にはエッチングダメージ層がある状態で、シリサイド化反応を行うと、開孔１９ａの底部におけるシリサイド化反応は、エッチングダメージ層が無い場合に比べて速くなる。この結果、シリサイド層が容易に形成され、コバルトの拡散量も増えるため、第１の実施形態よりも容易にシリサイド層とゲート電極のポリシリコン層とを接続することができる。
第３の実施形態を説明する。
本実施形態では、図４（ｂ１）に示す構造において、コンタクト形成用領域６に形成されたゲート絶縁膜の膜厚を活性領域に形成されたゲート絶縁膜よりも薄くする。コンタクト形成用領域６に形成されたゲート絶縁膜の膜厚は、例えば、活性領域に形成されたゲート絶縁膜の膜厚１０ｎｍに対して５ｎｍに設定することができる。
ゲート絶縁膜の厚みが領域によって異なる構造は、マルチオキサイドプロセスとして知られる公知の方法によって形成することができる。例えば、第１の領域と第２の領域に酸化膜を形成する第１の酸化膜形成工程と、第２の領域をマスクし、第１の領域の酸化膜を除去する工程と、このマスクを除去した後に第１の領域と第２の領域に酸化膜を形成する第２の酸化膜形成工程を含むプロセスを実施することで、第１の領域と第２の領域に異なる厚みの酸化膜を形成することができる（この場合、第１の領域の酸化膜より、第２の領域の酸化膜が厚い）。このようなマルチオキサイドプロセスは、例えば特開２００４−３９７７５号公報、特開２００４−３４２６５６号公報に開示されている。
第３の実施形態は、シリサイド化により突き破る必要のあるゲート絶縁膜の膜厚が、第１および第２の実施形態で示されているゲート絶縁膜の膜厚よりも薄いので、ゲート絶縁膜を介してゲート電極下に形成されたシリサイド層と、当該ゲート電極とを容易に接続することができる。
１ 素子分離領域
２ 拡散層領域（ソース・ドレイン領域）
３ ゲート電極
４ ソース・ドレインコンタクト
５ ゲートコンタクト
６ コンタクト形成用領域
１０ シリコン基板
１１ 拡散層（ソース・ドレイン領域）
１２ 素子分離絶縁膜
１３ ゲート絶縁膜
１４ ポリシリコン層
１５ 金属層
１６ 上部絶縁膜（エッチング保護層）
１７ 側壁絶縁膜
１８ 層間絶縁膜
１９、１９ａ 開孔
２０ 高融点金属膜（コバルト膜）
２１ Ｔｉ膜
２２、２２ａ 金属シリサイド層（コバルトシリサイド層）
２３ 開孔
２４ 窒化チタン膜
２５ タングステン膜
２６、２６ａ コンタクトプラグ
２ 拡散層領域（ソース・ドレイン領域）
３ ゲート電極
４ ソース・ドレインコンタクト
５ ゲートコンタクト
６ コンタクト形成用領域
１０ シリコン基板
１１ 拡散層（ソース・ドレイン領域）
１２ 素子分離絶縁膜
１３ ゲート絶縁膜
１４ ポリシリコン層
１５ 金属層
１６ 上部絶縁膜（エッチング保護層）
１７ 側壁絶縁膜
１８ 層間絶縁膜
１９、１９ａ 開孔
２０ 高融点金属膜（コバルト膜）
２１ Ｔｉ膜
２２、２２ａ 金属シリサイド層（コバルトシリサイド層）
２３ 開孔
２４ 窒化チタン膜
２５ タングステン膜
２６、２６ａ コンタクトプラグ
Claims (11)
- シリコン基板と、
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、
前記素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、
前記ゲート電極は、前記コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、
前記プラグは、前記コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介して前記ゲート電極と電気的に接続されている半導体装置。 - 前記ゲート電極は、下層側にポリシリコン層および上層側に金属層を含む積層構造を有し、
前記導電層は、金属シリサイド層であり、この金属シリサイド層がゲート電極の前記ポリシリコン層と接続されている請求項１に記載の半導体装置。 - 前記導電層がコバルトシリサイド層である請求項１又は２に記載の半導体装置。
- 前記コンタクト形成用領域は、その全体が、前記ゲート電極の延在部と前記プラグで覆われている請求項１から３のいずれかに記載の半導体装置。
- 前記ゲート電極は、その上部および側壁を覆うエッチング防止用の上部絶縁膜および側壁絶縁膜を有し、
前記プラグは、前記開孔を、上部絶縁膜および側壁絶縁膜で覆われたゲート電極の延在部とコンタクト形成用領域が露出するように形成し、その開孔に導電性材料を充填して形成されたものである、請求項４に記載の半導体装置。 - シリコン基板と、
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられた、下層側にポリシリコン層および上層側に金属層を含む積層構造を有するゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された第１の開孔に充填され、前記ゲート電極と電気的に接続する第１のプラグと、
前記層間絶縁膜に形成された第２の開孔に充填され、前記拡散層に電気的に接続する第２のプラグを有する半導体装置の製造方法であって、
素子分離領域、活性領域およびコンタクト形成用領域を有するシリコン基板を用意する工程と、
前記活性領域上にゲート絶縁膜を介して設けられ、前記コンタクト形成用領域の一部に絶縁膜を介して重なるように延在するゲート電極を形成する工程と、
前記活性領域に不純物を導入して拡散層を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記コンタクト形成用領域の他の部分に達する第１の開孔、および前記拡散層に達する第２の開孔を形成する工程と、
少なくとも第１の開孔および第２の開孔の底部のシリコン基板露出面に金属膜を形成する工程と、
加熱を行って、前記金属膜とシリコン基板とを反応させて、前記コンタクト形成用領域上および拡散層上に金属シリサイド層を形成し、コンタクト形成用領域上に形成された前記金属シリサイド層を、このコンタクト形成用領域の一部に重なるゲート電極延在部のポリシリコン層下面側に接続させる工程と、
第１の開孔および第２の開孔に導電性材料を充填して、前記コンタクト形成用領域上の金属シリサイド層に接触する第１のプラグ、及び前記拡散層上の金属シリサイドに接触する第２のプラグを形成する工程を有する半導体装置の製造方法。 - シリコン基板と、
前記シリコン基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域に、ゲート絶縁膜を介して設けられた、下層側にポリシリコン層および上層側に金属層を含む積層構造を有するゲート電極と、
前記ゲート電極両側の活性領域に設けられた拡散層と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜に形成された第１の開孔に充填され、前記ゲート電極と電気的に接続する第１のプラグと、
前記層間絶縁膜に形成された第２の開孔に充填され、前記拡散層に電気的に接続する第２のプラグを有する半導体装置の製造方法であって、
素子分離領域、活性領域およびコンタクト形成用領域を有するシリコン基板を用意する工程と、
前記活性領域上にゲート絶縁膜を介して設けられ、前記コンタクト形成用領域の一部に絶縁膜を介して重なるように延在するゲート電極を形成する工程と、
前記活性領域に不純物を導入して拡散層を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記コンタクト形成用領域の他の部分に達する第１の開孔、および前記拡散層に達する第２の開孔を形成する工程と、
少なくとも第１の開孔および第２の開孔の底部のシリコン基板露出面に金属膜を形成する工程と、
第１の加熱を行って、前記金属膜とシリコン基板とを反応させて、前記コンタクト形成用領域上および拡散層上に金属シリサイド層を形成する工程と、
第１の開孔および第２の開孔に導電性材料を充填して、前記コンタクト形成用領域上の金属シリサイド層に接触する第１のプラグ、及び前記拡散層上の金属シリサイドに接触する第２のプラグを形成する工程と、
第２の加熱を行って、前記コンタクト形成用領域に形成された金属シリサイド層を、このコンタクト形成用領域の一部に重なるゲート電極延在部のポリシリコン層下面側に接続させる工程を有する半導体装置の製造方法。 - 前記金属膜がコバルト膜であり、前記金属シリサイド層がコバルトシリサイド層である請求項６又は７に記載の半導体装置の製造方法。
- 第１の開孔および第２の開孔を形成する工程は、後に実施するケミカルドライエッチング工程において第１の開孔の底部に当該開孔形成時に生じたエッチングダメージ層が残り、第２の開孔の底部の当該開孔形成時に生じたエッチングダメージ層が除去されるように、第１の開孔の内径を第２の開孔の内径より小さくし、
第１の開孔および第２の開孔の形成後に、ケミカルドライエッチングを行って、第１の開孔の底部にエッチングダメージ層を残し、第２の開孔の底部のエッチングダメージ層を除去する工程をさらに有する請求項６から８のいずれかに記載の半導体装置の製造方法。 - 前記ゲート絶縁膜を活性領域に形成すると同時に前記コンタクト形成用領域にも絶縁膜を形成し、この絶縁膜を介してコンタクト形成用領域の一部に重なるように延在するゲート電極を形成する、請求項６から９のいずれかに記載の半導体装置の製造方法。
- 前記活性領域上に形成されるゲート絶縁膜より薄い絶縁膜を前記コンタクト形成用領域に形成し、この薄い絶縁膜を介してコンタクト形成用領域の一部に重なるように延在するゲート電極を形成する、請求項６から９のいずれかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006221003A JP4437298B2 (ja) | 2005-10-26 | 2006-08-14 | 半導体装置の製造方法 |
| US11/585,165 US20070090472A1 (en) | 2005-10-26 | 2006-10-24 | Semiconductor device and method for production thereof |
| US12/355,014 US20090130848A1 (en) | 2005-10-26 | 2009-01-16 | Semiconductor device and method for production thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005311286 | 2005-10-26 | ||
| JP2006221003A JP4437298B2 (ja) | 2005-10-26 | 2006-08-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007150249A true JP2007150249A (ja) | 2007-06-14 |
| JP4437298B2 JP4437298B2 (ja) | 2010-03-24 |
Family
ID=37984559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006221003A Expired - Fee Related JP4437298B2 (ja) | 2005-10-26 | 2006-08-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20070090472A1 (ja) |
| JP (1) | JP4437298B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4437298B2 (ja) * | 2005-10-26 | 2010-03-24 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8664070B2 (en) * | 2009-12-21 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | High temperature gate replacement process |
| US9966339B2 (en) * | 2014-03-14 | 2018-05-08 | Taiwan Semiconductor Manufacturing Company | Barrier structure for copper interconnect |
| US9984975B2 (en) | 2014-03-14 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company | Barrier structure for copper interconnect |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9219268D0 (en) * | 1992-09-11 | 1992-10-28 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| US6774429B2 (en) * | 2000-08-10 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | Hybrid semiconductor device with a poly-metal gate structure |
| JP4437298B2 (ja) * | 2005-10-26 | 2010-03-24 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-08-14 JP JP2006221003A patent/JP4437298B2/ja not_active Expired - Fee Related
- 2006-10-24 US US11/585,165 patent/US20070090472A1/en not_active Abandoned
-
2009
- 2009-01-16 US US12/355,014 patent/US20090130848A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP4437298B2 (ja) | 2010-03-24 |
| US20070090472A1 (en) | 2007-04-26 |
| US20090130848A1 (en) | 2009-05-21 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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