JP2003077859A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】シリサイド構造を有する半導体装置に関し、電
極上のシリサイド層と半導体基板上のシリサイド層との
短絡を防止するとともに、シリサイド層の膜厚制御を容
易にすること。 【解決手段】半導体基板１上にゲート絶縁膜３を介して
形成されたトランジスタのゲート電極５ａと、ゲート電
極５ａの両側方の半導体基板１に形成されてトランジス
タのソース／ドレインとなる不純物拡散層６ａ，６ｂ
と、ゲート電極５ａの側面に形成され、且つゲート電極
５ａの側面の一部を露出する窪み９ａを有する絶縁性の
サイドウォールスペーサ９と、ゲート電極５ａのうちサ
イドウォールスペーサ９に覆われない部分に形成された
第１シリサイド層１３ａと、不純物拡散層６ａ，６ｂ上
に形成された第２シリサイド層１３ｂ，１３ｃとを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、シリサイド構造を有
する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ、その他の半導体装置において
は、例えば図１に示すように、シリサイド層を有するＭ
ＯＳトランジスタを有している。

【０００３】図１に示すＭＯＳトランジスタは、シリコ
ン基板101 の上にゲート絶縁膜102を介して形成された
シリコンよりなるゲート電極103 と、ゲート電極103 の
両側のシリコン基板101 内に形成されてソース、ドレイ
ンとなる不純物拡散層104s，104dとを有している。ま
た、ゲート電極103 の側壁には絶縁性のサイドウォール
スペーサ105 が形成され、さらに、ゲート電極103 上と
不純物拡散層104s，104d上にはそれぞれシリサイド層10
6a，106b，106cが形成されている。

【０００４】ゲート電極103 は、例えば幅０．１８μ
ｍ、高さ０．１８μｍ程度に微細化される。また、サイ
ドウォールスペーサ105 は、ゲート電極103 を形成した
後に、ＣＶＤによりシリコン基板101 及びゲート電極10
3 の上に窒化シリコン膜又は酸化シリコン膜を１００ｎ
ｍの厚さに形成し、その後に異方性エッチングすること
により形成される。

【０００５】シリサイド層106a，106b，106cは、サリサ
イド技術を用いて形成される。例えば、ゲート電極103
、サイドウォールスペーサ105 及びシリコン基板101
の上に、コバルト膜（不図示）を形成した後に、シリコ
ン基板101 、ゲート電極103 及びコバルト膜を加熱する
ことにより、ゲート電極103 上と不純物拡散104s，104d
上にコバルトシリサイド層106a，106b，106cを成長さ
せ、さらに、未反応のコバルト膜を除去してゲート電極
103 と不純物拡散層104s，104dの短絡を防止する。

【０００６】ところで、シリサイド可能な金属は、シリ
サイド化のための熱処理により凝集してグレインを形成
する。従って、ゲート電極103 上のシリサイド層106a
は、図２(a) に示すように、例えばコバルトシリサイド
（CoSi）のグレイン107 が縦横に接続し合って構成され
る。

【０００７】ゲート電極103 が細線化され、薄層化され
てシリサイドのグレインサイズに近づいてくると、図２
(b) に示すように、ゲート電極103 上では島状に凝集し
たグレイン同士の孤立した部分108 が発生する。即ち、
ゲート電極103 上では、島状のシリサイド同士が繋がっ
ていない部分108 が生じ、その部分108 がシリサイド層
106aの断線状態を招き、ゲート電極103 の配線抵抗が部
分的に高くなる。これにより、温度特性を有することに
なりデバイスの安定動作を妨げることになる。

【０００８】なお、図２(b) では、コバルトシリサイド
グレイン107 の径は、約０．０５μｍであり、ゲート電
極103 の線幅は０．１μｍ程度の状態を示している。

【０００９】

【発明が解決しようとする課題】そのようなシリサイド
層106aの高抵抗化を防止するために、シリサイド層106a
の厚みを増やすことも可能である。シリサイド層106aの
厚みを増すためには、シリサイド化のためにゲート電極
103 上に形成する金属膜、例えばコバルト膜を２０ｎｍ
程度に厚く形成する必要がある。

【００１０】しかし、その金属膜を厚く形成すると、サ
イドウォールスペーサ105 上にシリサイドが延びてゲー
ト電極103 と不純物拡散層104s，104dの短絡の原因とな
る。

【００１１】そのようなシリサイド形成不良の問題の解
決のために種々の提案がなされている。

【００１２】例えば、特開平11-111975 号公報には、シ
リサイド形成のための第１金属膜をゲート電極及びシリ
コン基板の上に形成し、第１金属膜をサイドウォールス
ペーサ上から除去した後に、第２金属膜をサイドウォー
ルスペーサ及び第１金属膜上に形成し、ついで、ゲート
電極上とシリコン基板上にシリサイド層を形成すること
が記載されている。

【００１３】そのような工程によれば、幅の狭いサイド
ウォールスペーサ上で第１金属膜を除去しなければなら
ず、歩留まりが低下するおそれがある。

【００１４】また、特開平11-204784 号公報には、サイ
ドウォールスペーサの高さを全体的にゲート電極よりも
低く形成し、ついでシリサイド層を形成し、これにより
ゲート電極上のシリサイド層を厚く形成することが記載
されている。

【００１５】しかし、サイドウォールスペーサ全体をゲ
ート電極より低く形成しても、シリサイド化用金属膜の
厚さを増す場合には、サイドウォールスペーサの表面に
シリサイドが形成され易くなることは避けられず、ゲー
ト電極と不純物拡散層がサイドウォールスペーサ上のシ
リサイドを介して短絡するおそれがある。

【００１６】本発明の目的は、電極上のシリサイド層と
半導体基板上のシリサイド層との短絡を防止するととも
に、シリサイド層の膜厚制御を容易にすることができる
半導体装置及びその製造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記した課題は、図６
(b) に例示するように、半導体基板上にゲート絶縁膜を
介して形成されたトランジスタのゲート電極と、前記ゲ
ート電極の両側方の前記半導体基板に形成されて前記ト
ランジスタのソース／ドレインとなる不純物拡散層と、
前記ゲート電極の側面に形成された絶縁性のサイドウォ
ールスペーサと、前記サイドウォールスペーサのうち前
記ゲート電極の周囲に形成されて前記ゲート電極の側面
の一部を露出する窪みと、前記ゲート電極のうち前記サ
イドウォールスペーサに覆われない部分に形成された第
１シリサイド層と、前記不純物拡散層上に形成された第
２シリサイド層とを有することを特徴とする半導体装置
によって解決される。

【００１８】上記した課題は、図３〜図６に例示するよ
うに、半導体基板上にゲート絶縁膜を介してゲート電極
を形成する工程と、前記ゲート電極の側方の前記半導体
基板上に不純物を導入して不純物拡散層を形成する工程
と、前記半導体基板及び前記ゲート電極の上に第１絶縁
膜を形成する工程と、前記第１絶縁膜上に、前記第１絶
縁膜とは異なる材料からなる第２絶縁膜を形成する工程
と、前記第１絶縁膜及び前記第２絶縁膜をエッチングし
て前記ゲート電極の側面にサイドウォールスペーサとし
て残す工程と、前記第１絶縁膜を薄くすることにより前
記第２絶縁膜と前記ゲート電極の間に窪みを形成する工
程と、前記サイドウォールスペーサ、前記ゲート電極及
び前記半導体基板上に金属膜を形成する工程と、前記半
導体基板、前記ゲート電極及び前記金属膜を加熱するこ
とにより、前記ゲート電極の上部に第１シリサイド層を
形成し、且つ前記不純物拡散層上に第２シリサイド層を
形成する工程と、前記金属膜のうち未反応部分を除去す
る工程とを有することを特徴とする半導体装置の製造方
法によって解決される。

【００１９】また、サイドウォールスペーサの形成は、
上記した他に、図７に例示するように、前記半導体基板
及び前記ゲート電極の上に第１絶縁膜を形成する工程
と、前記第１絶縁膜をエッチングして前記ゲート電極の
側部にサイドウォールスペーサの一部として残す工程
と、前記第１絶縁膜、前記ゲート電極及び前記半導体基
板上に、前記第１絶縁膜とは異なる材料からなる第２絶
縁膜を形成する工程と、前記第２絶縁膜をエッチングし
て前記第１絶縁膜の側面に前記サイドウォールスペーサ
として残す工程であってもよい。

【００２０】本発明によれば、ゲート電極の側面に形成
される絶縁性のサイドウォールスペーサのうちゲート電
極の周囲に窪みを形成してゲート電極上部の側面を露出
するようにした。

【００２１】従って、ゲート電極上に形成されるシリサ
イド層は、ゲート電極の上面だけでなく上部側面にも成
長し、ゲート電極上にシリサイド上面からシリサイド層
を成長させる場合に比べて、ゲート電極の上でシリサイ
ド層が実質的に厚く形成される。この結果、ゲート電極
上のシリサイド層のシート抵抗が下がり、ゲート電極の
細線化が進んでもシリサイド層を低抵抗化される。

【００２２】また、ゲート電極上において、シリサイド
金属の凝集によるシリサイド層の断線が生じたとして
も、ゲート電極の上部側面にもシリサイド層が存在する
ことにより、ゲート電極の部分的な高抵抗化が阻止され
る。

【００２３】また、本発明によれば、サイドウォールス
ペーサのうちゲート電極の周囲に窪みを形成したので、
不純物拡散層からゲート電極に至るサイドウォールスペ
ーサの表面上の距離は、サイドウォールスペーサの窪み
の深さが加わって従来よりも長くなる。また、ゲート電
極上のシリサイド層と不純物拡散層上のシリサイド層
は、サイドウォールスペーサの窪みによって空間的に分
離される。

【００２４】この結果、ゲート電極上のシリサイド層と
不純物拡散層上のシリサイド層からそれぞれ延びて成長
するシリサイド同士が短絡し難くなる。

【００２５】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。

【００２６】図３〜図６は、本発明の実施形態を示す半
導体装置の製造工程を示す断面図である。

【００２７】まず、図３(a) に示す断面の構成となるま
での工程を説明する。

【００２８】シリコン（半導体）基板１の素子分離領域
に溝１ａを形成し、その溝１ａ内にSiO₂膜を埋め込むこ
とによりＳＴＩ(shallow trench isolation)構造２を形
成する。素子分離構造として、ＳＴＩ構造２の他にＬＯ
ＣＯＳ法により形成されたシリコン酸化膜がある。ＳＴ
Ｉ構造２に囲まれた領域は素子形成領域となる。

【００２９】続いて、素子形成領域のシリコン基板１表
面にゲート絶縁膜３としてシリコン酸化膜を熱酸化法に
よって形成する。

【００３０】さらに、ゲート絶縁膜３上にポリシリコン
膜（不図示）をＣＶＤ法により１８０ｎｍの厚さに形成
する。そして、ポリシリコン膜上にゲート電極パターン
のレジスト（不図示）を形成した後に、レジストをマス
クに使用してポリシリコン膜４をエッチングすることに
より、素子形成領域に幅１００〜１８０ｎｍのゲート電
極５ａ，５ｂを形成する。図では、素子形成領域に間隔
をおいて２つのゲート電極５ａ，５ｂが形成されてい
る。

【００３１】その後に、ゲート電極５ａ，５ｂの両側の
シリコン基板１に不純物をイオン注入し、さらに加熱処
理により不純物を活性化させることにより、ゲート電極
５ａ、５ｂの両側にソース、ドレインとなる不純物拡散
層６ａ，６ｂ，６ｃを形成する。図において、２つのゲ
ート電極５ａ，５ｂの間には１つの不純物拡散層６ａが
形成されている。

【００３２】なお、その不純物は、シリコン基板１の導
電型とは逆の導電型となっている。即ち、シリコン基板
１がｎ型の場合には、不純物拡散層６ａ，６ｂ，６ｃの
形成のためにイオン注入される不純物はホウ素であり、
シリコン基板１がｐ型の場合には、不純物はリン又は砒
素である。

【００３３】次に、図３(b) に示すように、ゲート電極
５ａ，５ｂ上とシリコン基板１上に一層目絶縁膜７とし
て厚さ５０ｎｍの酸化シリコン膜をＣＶＤ法により形成
する。この場合、ゲート電極５ａ、５ｂの側面上での酸
化シリコン膜の膜厚を５０ｎｍとする。これに続いて、
図３(c) に示すように、一層目絶縁膜７上に二層目絶縁
膜８として膜厚５０ｎｍの窒化シリコン膜をＣＶＤ法に
より形成する。

【００３４】続いて、図４(a) に示すように、一層目及
び二層目絶縁膜７，８を基板面略垂直方向に異方性エッ
チングを行うことにより、ゲート電極５ａ，５ｂの側壁
に二層構造且つ絶縁性のサイドウォールスペーサ９とし
て残す。サイドウォールスペーサ９を構成する二層目絶
縁膜８の高さは、例えばゲート電極５ａ，５ｂの上面か
ら１０ｎｍ以上低くして、１７０ｎｍ以下とする。

【００３５】図４(a) では、サイドウォールスペーサ９
の頂点をゲート電極５ａ，５ｂの上面よりも低くしてい
るが、ゲート電極５ａ，５ｂの上面と高さを一致させて
もよい。なお、以下の説明では、サイドウォール９の高
さがゲート電極５ａ，５ｂよりも低く形成された場合に
ついて説明する。

【００３６】次に、図４(b) に示すように、ゲート電極
５ａ，５ｂ及びサイドウォールスペーサ９をマスクに使
用し、不純物拡散層６ａ，６ｂ，６ｃに不純物をイオン
注入することにより、不純物拡散層６ａ，６ｂ，６ｃを
ＬＤＤ構造にする。

【００３７】以上により、１つの素子形成領域には、ゲ
ート電極５ａ，５ｂ、不純物拡散層６ａ，６ｂ，６ｃを
有する２つのＭＯＳトランジスタが形成される。

【００３８】次に、図４(c) に示すように、例えば０．
２５％のフッ酸（ＨＦ）溶液を用いて、サイドウォール
スペーサ９を構成する一層目絶縁膜７を等方性エッチン
グしてその膜厚を例えば４０〜５０ｎｍ程度減らす。こ
の時、二層目絶縁膜８は実質的にエッチングされないの
でその高さは変わらない。これにより、二層目絶縁膜８
は、一層目絶縁膜７よりも１０ｎｍ以上、例えば３０ｎ
ｍ高くなる。

【００３９】従って、一層目絶縁膜７の上面は二層目絶
縁膜８の上面よりも低く位置することになるので、サイ
ドウォールスペーサ９のうちゲート電極５ａ，５ｂの周
囲には窪み９ａが形成される。さらに、シリコン基板１
表面近傍では、サイドウォールスペーサ９を構成する一
層目絶縁膜７のうちゲート電極５ａ，５ｂと反対側の側
面がエッチングにより後退し、これにより二層目絶縁膜
８が一層目絶縁膜７から庇状にオーバーハングした状態
になる。オーバーハングした二層目絶縁膜８とシリコン
基板１の間には隙間７ａが形成される。

【００４０】なお、一層目絶縁膜７の選択的なエッチン
グは、ウェットエッチングではなくドライエッチングで
あってもよい。ドライエッチングが、基板に対して略垂
直方向の異方性であれば、二層目絶縁膜８下部でのオー
バーハングは生じない。

【００４１】次に、図５(a) に示すように、サイドウォ
ールスペーサ９、ゲート電極５ａ，５ｂ及びシリコン基
板１上に、シリサイド化金属膜として膜厚１０ｎｍのコ
バルト（Co）膜１１をスパッタ法により形成する。つい
で、Co膜１１上に、保護金属膜として膜厚３０ｎｍの窒
化チタン(TiN）膜１２をスパッタ法により形成する。

【００４２】この後に、窒素（N₂）ガスが１０リットル
／min の流量で流れている雰囲気中にシリコン基板１を
置き、基板温度を５００℃に設定して、TiN 膜１２とそ
の下の各層を３０秒間加熱する。これにより、図５(b)
に示すように、ゲート電極５ａ，５ｂの上部と不純物拡
散層６ａ，６ｂ，６ｃの表面がシリサイド化され、ゲー
ト電極５ａ，５ｂの上と不純物拡散層６ａ，６ｂ，６ｃ
の上にそれぞれシリサイド層１３ａ〜１３ｄが形成され
る。即ち、ゲート電極５ａ，５ｂのうち一層目絶縁膜７
よりも上の部分にはシリサイド（コバルトシリサイド）
層１３ａが形成され、不純物拡散層６ａ，６ｂ，６ｃに
シリサイド（コバルトシリサイド）層１３ｂ〜１３ｄが
形成される。なお、ゲート電極５ａ，５ｂのシリサイド
層１３ａと二層目絶縁膜８の間の窪み９ａの幅は例えば
４０ｎｍとなる。

【００４３】なお、サイドウォールスペーサ９の下部で
二層目絶縁膜８がオーバーハング状態になっている場合
には、スパッタ法によりCo膜１１を形成する場合には、
オーバーハング部分の下でCo膜１１が形成されずに空洞
が発生するおそれがある。この場合でもシリサイド層１
３ｂ，１３ｃ，１３ｄはシリコン基板１の表面で横方向
に延びて、オーバーハングの下にも形成される。

【００４４】その後に、図５(c) に示すように、硫酸過
水を用いたウェット処理でTiN 膜１２と未反応のCo膜１
１を除去する。この後に、シリコン基板１を約８００℃
で加熱する。

【００４５】なお、コバルト膜１１の代わりにチタン膜
を形成し、コバルトシリサイド層１３ｂ，１３ｄ，１３
ｃの代わりにチタンシリサイド層を形成してもよい。

【００４６】次に、図６(a) に示すように、シリコン基
板１の上に層間絶縁膜１５として酸化シリコン膜をＣＶ
Ｄ法により８００ｎｍの厚さに形成した後に、その表面
を化学機械研磨（ＣＭＰ）により平坦化して６００ｎｍ
の厚さにする。

【００４７】続いて、層間絶縁膜１５をパターンニング
することにより、ＳＴＩ構造２に接する側の不純物拡散
層６ａ，６ｃの上方にコンタクトホール１５ａ，１５ｂ
を形成する。

【００４８】次に、図６(b) に示すように、ＣＶＤ法に
よりコンタクトホール１５ａ，１５ｂ内にタングステン
を形成してこれを導電性プラグ１６ａ，１６ｂとして使
用する。なお、層間絶縁膜１５上に形成されたタングス
テンはＣＭＰ法により除去される。

【００４９】その後に、導電性プラグ１６ａ，１６ｂに
接続される配線１７ａ，１７ｂを層間絶縁膜１５上に形
成する。

【００５０】その後に、層間絶縁膜１５上に多層配線
（不図示）を形成する。

【００５１】ところで、上記した説明では、サイドウォ
ール９を構成する一層目絶縁膜７として酸化シリコン
膜、二層目絶縁膜８として窒化シリコン膜を形成してい
るが、一層目絶縁膜７として窒化シリコン膜、二層目絶
縁膜８として酸化シリコン膜を形成してもよい。この場
合、燐酸溶液を使用して窒化シリコン膜を薄層化するこ
とによりサイドウォールスペーサ９のうちゲート電極５
ａ，５ｂの周囲に窪み９ａを形成する。これによれば、
ＳＴＩ構造２を構成するシリコン酸化膜の薄層化が防止
される。

【００５２】なお、二層目絶縁膜８の材料として、一層
目絶縁膜７を選択的にエッチングできるような異種材料
を適宜選択してもよい。

【００５３】また、サイドウォールスペーサ９の形成方
法としては、上記した工程の他に、例えば、図７に示す
ような工程を採用してもよい。

【００５４】まず、一層目絶縁膜７をゲート電極５ａ，
５ｂ上とシリコン基板１上に形成した後に、図７(a) に
示すように、一層目絶縁膜７を異方性エッチングしてゲ
ート電極５ａ，５ｂの側面にサイドウォールスペーサ９
の一部として残す。

【００５５】その後に、二層目絶縁膜８をゲート電極５
ａ，５ｂ、シリコン基板１及び一層目絶縁膜７上に形成
した後に、図７(b) に示すように、二層目絶縁膜８を異
方性エッチングしてゲート電極５ａ，５ｂの側方にサイ
ドウォールスペーサ９として残す。この場合、二層目層
間絶縁膜８から一層目絶縁膜７の上部が露出するように
エッチング量を制御する。これら一層目及び二層目絶縁
膜７，８によりサイドウォールスペーサ９が構成され
る。

【００５６】次に、図７(c) に示すように、一層目絶縁
膜７の上端が二層目絶縁膜８よりも低くなるように一層
目絶縁膜７の上部を選択エッチングして、これによりゲ
ート電極５ａ，５ｂに隣接する窪み９ａをサイドウォー
ルスペーサ９に形成する。

【００５７】そのような工程を採用すると、サイドウォ
ールスペーサ９の下部において、二層目絶縁膜８が一層
目絶縁膜７からオーバーハングすることが避けられる。

【００５８】以上のような工程により形成されたゲート
電極５ａ，５ｂ上のシリサイド層１３ａは、ゲート電極
５ａ，５ｂの上面からだけでなくその上部側面からも成
長するので、ゲート電極５ａ，５ｂ上面からシリサイド
を成長する場合に比べて、シリサイド１３ａが厚く形成
される。従って、本実施形態と同じ膜厚のCo膜を形成し
てシリサイド化する従来に比べて、本実施形態ではシリ
サイド層１３ａの膜厚を厚く制御することができる。

【００５９】ところで、Co膜１１の膜厚を１０ｎｍとし
た場合に、サイドウォールスペーサ９からのゲート電極
５ａ，５ｂ側面の露出高さと、ゲート電極５ａ，５ｂ上
部に形成されるシリサイド層１３ａのシート抵抗値との
関係を示すと、例えば図８のようになる。図８によれ
ば、ゲート電極５ａ，５ｂの側面がその上面から４０ｎ
ｍより下に露出した状態でシリサイド化を行うことが好
ましい。ただし、Co膜１１の膜厚を増やすことにより、
シリサイド層１３ａを低抵抗化するためのゲート電極５
ａ，５ｂ側面の露出高さは４０ｎｍよりも小さくでき
る。

【００６０】Co膜１１を厚くするにつれてゲート電極５
ａ，５ｂ上のシリサイド層１３の膜厚も厚くなるが、サ
イドウォールスペーサ９上にシリサイドが形成されるお
それがある。これについて、本実施形態によれば、サイ
ドウォールスペーサ９のうちゲート電極５ａ，５ｂの周
囲に窪み９ａが形成されているので、ゲート電極５ａ，
５ｂ上のシリサイド層１３ａと不純物拡散層６ａ〜６ｃ
上のシリサイド１３ｂ〜１３ｄはそれぞれサイドウォー
ル９の窪み９ａによって空間的に分断されるので、ゲー
ト電極５ａ，５ｂと不純物拡散層６ａ〜６ｃの短絡は回
避できる。

【００６１】また、不純物拡散層６ａ〜６ｃからゲート
電極５ａ，５ｂに至るサイドウォールスペーサ９の表面
上の距離は、窪み９ａの深さが加わって従来よりも長く
なる。この結果、ゲート電極５ａ，５ｂ上のシリサイド
層１３ａと不純物拡散層６ａ〜６ｃ上のシリサイド層１
３ｂからそれぞれ延びて成長するシリサイドが短絡する
ことが防止できる。

【００６２】なお、図４(c) に示したように、サイドウ
ォールスペーサ９の下部で庇が形成される構造を採用す
ると、不純物拡散層６ａ〜６ｃ上のシリサイド層１３ｂ
〜１３ｄがシリコン基板１の表面に沿って延びる場合
に、その延びを庇の領域で停止させてサイドウォールス
ペーサ９とシリコン基板１の間に入り込むことを未然に
防止でき、また、庇の下の隙間７ａによってシリサイド
層１３ａ，１３ｂ同士の短絡が防止されるという利点が
ある。 （付記１）半導体基板上にゲート絶縁膜を介して形成さ
れたトランジスタのゲート電極と、前記ゲート電極の両
側方の前記半導体基板に形成されて前記トランジスタの
ソース／ドレインとなる不純物拡散層と、前記ゲート電
極の側面に形成された絶縁性のサイドウォールスペーサ
と、前記サイドウォールスペーサのうち前記ゲート電極
の周囲に形成されて前記ゲート電極の側面の一部を露出
する窪みと、前記ゲート電極のうち前記サイドウォール
スペーサに覆われない部分に形成された第１シリサイド
層と、前記不純物拡散層上に形成された第２シリサイド
層とを有することを特徴とする半導体装置。 （付記２）前記サイドウォールスペーサは、前記ゲート
電極上と前記半導体基板上に形成された一層目絶縁膜
と、該一層目絶縁膜上に形成された二層目絶縁膜から構
成され、前記サイドウォールスペーサの前記窪みは、前
記二層目絶縁膜と前記ゲート電極側面の間の前記一層目
絶縁膜に形成されていることを特徴とする付記１に記載
の半導体装置。 （付記３）前記サイドウォールスペーサの下部のうち前
記ゲート電極に接しない側部が庇状に形成されて、前記
サイドウォールスペーサと前記不純物拡散層の間の一部
に隙間を形成していることを特徴とする付記１又は付記
２に記載の半導体装置。 （付記４）前記サイドウォールスペーサを構成する前記
二層目絶縁膜は、前記ゲート電極の下部側方で前記一層
目絶縁膜から側方に庇状に形成されて、前記一層目絶縁
膜と前記不純物拡散層の間に隙間を形成していることを
特徴とする付記２に記載の半導体装置。 （付記５）前記サイドウォールスペーサと前記不純物拡
散層の間の前記隙間の下には、前記第２シリサイド層が
形成されていることを特徴とする付記４に記載の半導体
装置。 （付記６）前記ゲート電極はシリコン又はシリコン含有
材料から構成されていることを特徴とする付記１乃至付
記５のいずれかに記載の半導体装置。 （付記７）前記第１シリサイド層と前記第２シリサイド
層は、コバルトシリサイド層、又はチタンシリサイド層
であることを特徴とする付記１乃至付記６のいずれかに
記載の半導体装置。 （付記８）半導体基板上にゲート絶縁膜を介してゲート
電極を形成する工程と、前記ゲート電極の側方の前記半
導体基板上に不純物を導入して不純物拡散層を形成する
工程と、前記半導体基板及び前記ゲート電極の上に第１
絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第
１絶縁膜とは異なる材料からなる第２絶縁膜を形成する
工程と、前記第１絶縁膜及び前記第２絶縁膜をエッチン
グして前記ゲート電極の側面にサイドウォールスペーサ
として残す工程と、前記第１絶縁膜を薄くすることによ
り前記第２絶縁膜と前記ゲート電極の間に窪みを形成す
る工程と、前記サイドウォールスペーサ、前記ゲート電
極及び前記半導体基板上に金属膜を形成する工程と、前
記半導体基板、前記ゲート電極及び前記金属膜を加熱す
ることにより、前記ゲート電極の上部に第１シリサイド
層を形成し、且つ前記不純物拡散層上に第２シリサイド
層を形成する工程と、前記金属膜のうち未反応部分を除
去する工程とを有することを特徴とする半導体装置の製
造方法。 （付記９）前記第１絶縁膜を薄くして前記窪みを形成す
ると同時に、前記サイドウォールの下部の第１絶縁膜の
側方を後退させることにより前記第２絶縁膜と前記不純
物拡散層の間の一部に隙間を形成することを特徴とする
付記８に記載の半導体装置の製造方法。 （付記１０）前記隙間の下の前記不純物拡散層上には前
記第２シリサイド層が形成されることを特徴とする付記
９に記載の半導体装置の製造方法。 （付記１１）半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、 前記ゲート電極の側方の前
記半導体基板上に不純物を導入して不純物拡散層を形成
する工程と、前記半導体基板及び前記ゲート電極の上に
第１絶縁膜を形成する工程と、前記第１絶縁膜をエッチ
ングして前記ゲート電極の側部にサイドウォールスペー
サの一部として残す工程と、前記第１絶縁膜、前記ゲー
ト電極及び前記半導体基板上に、前記第１絶縁膜とは異
なる材料からなる第２絶縁膜を形成する工程と、前記第
２絶縁膜をエッチングして前記第１絶縁膜の側面に前記
サイドウォールスペーサとして残す工程と、前記第１絶
縁膜の上部を薄くすることにより前記第２絶縁膜と前記
ゲート電極の間に窪みを形成する工程と、前記サイドウ
ォールスペーサ、前記ゲート電極及び前記半導体基板の
上に金属膜を形成する工程と、前記半導体基板、前記ゲ
ート電極及び前記金属膜を加熱することにより、前記ゲ
ート電極の上部に第１シリサイド層を形成するとともに
前記不純物拡散層上に第２シリサイド層を形成する工程
と、前記金属膜のうち未反応部分を除去する工程とを有
することを特徴とする半導体装置の製造方法。 （付記１２）前記第１絶縁膜は酸化シリコン、窒化シリ
コンの一方から構成され、前記第２絶縁膜は前記酸化シ
リコン、前記窒化シリコンの他方から構成されているこ
とを特徴とする付記８又は付記１１に記載の半導体装置
の製造方法。 （付記１３）前記金属膜を形成した後であって前記金属
膜を加熱する前に、前記金属膜の上に保護金属膜を形成
する工程をさらに有することを特徴とする付記８又は付
記１１に記載の半導体装置の製造方法。 （付記１４）前記ゲート電極はシリコン又はシリコン含
有材料から構成されていることを特徴とする付記８乃至
付記１３のいずれかに記載の半導体装置の製造方法。 （付記１５）前記金属膜はコバルト、チタンのいずれか
であることを特徴とする付記８乃至付記１３のいずれか
に記載の半導体装置の製造方法。 （付記１６）前記１シリサイド層、前記第２シリサイド
層は、コバルトシリサイド層、チタンシリサイド層のい
ずれかであることを特徴とする付記８乃至付記１３のい
ずれかに記載の半導体装置の製造方法。 （付記１７）前記サイドウォールスペーサの窪みの底は
前記ゲート電極の上面から下方に４０ｎｍ以上離れて形
成されることを特徴とする付記８乃至付記１３のいずれ
かに記載の半導体装置の製造方法。

【００６３】

【発明の効果】以上述べたように本発明によれば、ゲー
ト電極の側面に形成される絶縁性のサイドウォールスペ
ーサのうちゲート電極の周囲に窪みを形成してゲート電
極上部の側面を露出するようにしたので、ゲート電極上
に形成されるシリサイド層は、ゲート電極の上面だけで
なく上部側面にも成長し、ゲート電極上のシリサイド層
の膜厚を制御できる。

【００６４】また、本発明によれば、サイドウォールス
ペーサのうちゲート電極の周囲に窪みを形成したので、
不純物拡散層からゲート電極に至るサイドウォールスペ
ーサの表面上の距離は、サイドウォールスペーサの窪み
の深さが加わって従来よりも長くなり、しかも、ゲート
電極上のシリサイド層と不純物拡散層上のシリサイド層
は互いにサイドウォールスペーサの窪みによって空間的
に分離されるので、ゲート電極上のシリサイド層と不純
物拡散層上のシリサイド層からそれぞれ延びて成長する
シリサイド同士の短絡を防止できる。

【図面の簡単な説明】

【図１】図１は、シリサイド層を有する従来の半導体装
置の一例を示す断面図である。

【図２】図２(a) (b) は、サリサイド技術によりゲート
電極上に形成されたシリサイド層を構成するシリサイド
グレインを示す図である。

【図３】図３(a) 〜(c) は、本発明の実施形態の半導体
装置の製造工程を示す断面図（その１）である。

【図４】図４(a) 〜(c) は、本発明の実施形態の半導体
装置の製造工程を示す断面図（その２）である。

【図５】図５(a) 〜(c) は、本発明の実施形態の半導体
装置の製造工程を示す断面図（その３）である。

【図６】図６(a),(b) は、本発明の実施形態の半導体装
置の製造工程を示す断面図（その４）である。

【図７】図７(a) 〜(c) は、本発明の実施形態の半導体
装置の製造工程の別な例を示す断面図である。

【図８】図８は、本発明の実施形態の半導体装置の製造
工程でゲート電極上に形成されるシリサイド層のシート
抵抗とゲート電極側部の露出深さとの関係を示す図であ
る。

【符号の説明】

１…シリコン基板、２…ＳＴＩ構造、３…ゲート絶縁
膜、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…不純物拡散
層、７…一層目絶縁膜、７ａ…隙間、８…二層目絶縁
膜、９…サイドウォールスペーサ、９ａ…窪み、１１…
Ｃｏ膜、１２…ＴｉＮ膜、１３ａ〜１３ｄ…シリサイド
層。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB20 BB25 BB40 CC01 CC05 DD04 DD16 DD26 DD37 DD43 DD55 DD64 DD75 DD80 DD84 EE09 EE12 EE14 EE17 FF14 GG09 GG10 GG14 HH12 HH16 HH20 5F033 HH04 HH07 HH25 HH27 JJ19 KK25 KK27 LL04 MM07 PP15 QQ08 QQ09 QQ19 QQ31 QQ37 QQ48 QQ58 QQ65 QQ70 QQ73 QQ82 RR04 RR06 SS11 TT02 TT08 VV06 XX01 XX08 XX31 5F140 AA01 AA14 BA01 BE07 BF04 BF11 BF18 BF46 BG09 BG12 BG14 BG28 BG30 BG34 BG35 BG37 BG44 BG45 BG52 BG53 BG54 BG58 BH15 BJ08 BJ11 BJ17 BJ27 BK02 BK13 BK21 BK29 BK34 BK35 BK38 BK39 CA06 CB01 CB04 CC03 CC12 CE07 CE08 CF04

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体基板上にゲート絶縁膜を介して形成
   されたトランジスタのゲート電極と、 前記ゲート電極の両側方の前記半導体基板に形成されて
   前記トランジスタのソース／ドレインとなる不純物拡散
   層と、 前記ゲート電極の側面に形成された絶縁性のサイドウォ
   ールスペーサと、 前記サイドウォールスペーサのうち前記ゲート電極の周
   囲に形成されて前記ゲート電極の側面の一部を露出する
   窪みと、 前記ゲート電極のうち前記サイドウォールスペーサに覆
   われない部分に形成された第１シリサイド層と、 前記不純物拡散層上に形成された第２シリサイド層とを
   有することを特徴とする半導体装置。
2. 【請求項２】前記サイドウォールスペーサは、前記ゲー
   ト電極上と前記半導体基板上に形成された一層目絶縁膜
   と、該一層目絶縁膜上に形成された二層目絶縁膜から構
   成され、 前記サイドウォールスペーサの前記窪みは、前記二層目
   絶縁膜と前記ゲート電極側面の間の前記一層目絶縁膜に
   形成されていることを特徴とする請求項１に記載の半導
   体装置。
3. 【請求項３】前記サイドウォールスペーサの下部のうち
   前記ゲート電極に接しない側部が庇状に形成されて、前
   記サイドウォールスペーサと前記不純物拡散層の間の一
   部に隙間を形成していることを特徴とする請求項１又は
   請求項２に記載の半導体装置。
4. 【請求項４】前記サイドウォールスペーサを構成する前
   記二層目絶縁膜は、前記ゲート電極の下部側方で前記一
   層目絶縁膜から側方に庇状に形成されて、前記一層目絶
   縁膜と前記不純物拡散層の間に隙間を形成していること
   を特徴とする請求項２に記載の半導体装置。
5. 【請求項５】前記ゲート電極はシリコン又はシリコン含
   有材料から構成されていることを特徴とする請求項１乃
   請求項４のいずれかに記載の半導体装置。
6. 【請求項６】前記第１シリサイド層と前記第２シリサイ
   ド層は、コバルトシリサイド層、又はチタンシリサイド
   層であることを特徴とする請求項１乃至請求項５のいず
   れかに記載の半導体装置。
7. 【請求項７】半導体基板上にゲート絶縁膜を介してゲー
   ト電極を形成する工程と、 前記ゲート電極の側方の前記半導体基板上に不純物を導
   入して不純物拡散層を形成する工程と、 前記半導体基板及び前記ゲート電極の上に第１絶縁膜を
   形成する工程と、 前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料か
   らなる第２絶縁膜を形成する工程と、 前記第１絶縁膜及び前記第２絶縁膜をエッチングして前
   記ゲート電極の側面にサイドウォールスペーサとして残
   す工程と、 前記第１絶縁膜を薄くすることにより前記第２絶縁膜と
   前記ゲート電極の間に窪みを形成する工程と、 前記サイドウォールスペーサ、前記ゲート電極及び前記
   半導体基板上に金属膜を形成する工程と、 前記半導体基板、前記ゲート電極及び前記金属膜を加熱
   することにより、前記ゲート電極の上部に第１シリサイ
   ド層を形成し、且つ前記不純物拡散層上に第２シリサイ
   ド層を形成する工程と、 前記金属膜のうち未反応部分を除去する工程とを有する
   ことを特徴とする半導体装置の製造方法。
8. 【請求項８】前記第１絶縁膜を薄くして前記窪みを形成
   すると同時に、前記サイドウォールの下部の第１絶縁膜
   の側方を後退させることにより前記第２絶縁膜と前記不
   純物拡散層の間の一部に隙間を形成することを特徴とす
   る請求項７に記載の半導体装置の製造方法。
9. 【請求項９】半導体基板上にゲート絶縁膜を介してゲー
   ト電極を形成する工程と、 前記ゲート電極の側方の前記半導体基板上に不純物を導
   入して不純物拡散層を形成する工程と、 前記半導体基板及び前記ゲート電極の上に第１絶縁膜を
   形成する工程と、 前記第１絶縁膜をエッチングして前記ゲート電極の側部
   にサイドウォールスペーサの一部として残す工程と、 前記第１絶縁膜、前記ゲート電極及び前記半導体基板上
   に、前記第１絶縁膜とは異なる材料からなる第２絶縁膜
   を形成する工程と、 前記第２絶縁膜をエッチングして前記第１絶縁膜の側面
   に前記サイドウォールスペーサとして残す工程と、 前記第１絶縁膜の上部を薄くすることにより前記第２絶
   縁膜と前記ゲート電極の間に窪みを形成する工程と、 前記サイドウォールスペーサ、前記ゲート電極及び前記
   半導体基板の上に金属膜を形成する工程と、 前記半導体基板、前記ゲート電極及び前記金属膜を加熱
   することにより、前記ゲート電極の上部に第１シリサイ
   ド層を形成するとともに前記不純物拡散層上に第２シリ
   サイド層を形成する工程と、 前記金属膜のうち未反応部分を除去する工程とを有する
   ことを特徴とする半導体装置の製造方法。