JP2002198525A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002198525A JP2000397293A JP2000397293A JP2002198525A JP 2002198525 A JP2002198525 A JP 2002198525A JP 2000397293 A JP2000397293 A JP 2000397293A JP 2000397293 A JP2000397293 A JP 2000397293A JP 2002198525 A JP2002198525 A JP 2002198525A
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Abstract

(57)【要約】 【課題】トランジスタの微細化に関わらずソース／ドレ
イン領域上のコンタクト面積が大きく、かつ、素子分離
特性の良好な半導体装置を提供する。 【解決手段】ゲート側壁絶縁膜の断面形状をＬ字及び逆
Ｌ字型にしてゲート電極近傍のシリコン基板表面の一部
を覆うようにし、ソース／ドレイン領域から選択的にエ
ピタキシャル成長したシリコン単結晶層をシリコン基板
表面の一部を覆うゲート側壁絶縁膜の上面に延在させる
ことにより、トランジスタの微細化に関わらずソース／
ドレイン領域上のコンタクト面積を確保してトランジス
タの直列抵抗を低減し、エレベーテッド・ソース／ドレ
イン構造の高性能ＭＯＳトランジスタからなる半導体装
置を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にエレベーテッド・ソース／ドレイン構造を備えたＮ
ＭＯＳ／ＰＭＯＳ型トランジスタの構造と製造方法に関
するものである。
【０００２】
【従来の技術】従来のＣＭＯＳ型半導体装置は、高速
化、高性能化の要求を受けて微細化が進められ、これに
応じてゲート・ソース／ドレインコンタクト間距離のス
ケーリングが求められている。次に、従来のシリサイド
電極を備えた高性能ＭＯＳトランジスタの微細化に関す
る問題点を図を用いて説明する。
【０００３】図６（ａ）は、シリサイド電極を備える従
来の高性能ＭＯＳトランジスタの構造を示す断面図であ
る。図６（ａ）に示すＭＯＳトランジスタは、シリコン
基板１０１と、シャロウ・トレンチ・アイソレーション
（Shallow Trench Isolation以下、ＳＴＩと略称する）
の素子分離絶縁膜１０２と、ゲート絶縁膜１０５を介し
てシリコン基板上に形成されたポリシリコン１０６から
なるゲート電極と、これをマスクとしてイオン注入する
ことにより形成された浅いソース／ドレイン拡散層１０
７と、ゲート電極の側壁に形成されたゲート側壁絶縁膜
１０９と、ゲート側壁絶縁膜１０９を備えるゲート電極
をマスクとしてイオン注入することにより形成された高
濃度の深いソース／ドレイン拡散層１１１と、この高濃
度の深いソース／ドレイン拡散層１１１の露出面及びポ
リシリコン１０６からなるゲート電極上に形成されたコ
バルトシリサイド等の金属シリサイド１１２から構成さ
れる。ここでＳ1は高濃度の深いソース／ドレイン拡散
層１１１を覆う金属シリサイドのゲート長方向の広がり
を示す長さである。
【０００４】半導体装置の微細化に際し、スケーリング
に応じてゲート側壁絶縁膜１０９の幅を微細化すること
が不可欠であるが、表面がシリサイド化された高濃度の
深いソース／ドレイン拡散層１１１とシリコン基板１０
１との接合面におけるリーク電流の発生を考慮すれば、
高濃度の深いソース／ドレイン拡散層１１１の深さをあ
る程度大きくすることが必要となる。このときゲート側
壁絶縁膜１０９の幅を小さくすれば、高濃度の深いソー
ス／ドレイン拡散層１１１によるショートチャネル効果
を抑制することができないので、従来シリサイド電極を
備える高性能ＭＯＳトランジスタにおいて、ゲート側壁
幅をスケーリングにより微細化することが困難であっ
た。
【０００５】一方、ゲート側壁絶縁膜１０９の端からＳ
ＴＩの素子分離絶縁膜１０２のソース／ドレイン側の辺
縁部までの距離Ｓ1をスケーリングにより縮小すれば、
高濃度の深いソース／ドレイン拡散層上に形成される金
属シリサイドの面積が減少し、寄生抵抗が増加する。特
にコンタクトホールをソース／ドレイン形成領域のコー
ナー部に設けるコーナーコンタクト型のＭＯＳトランジ
スタ構造を用いる場合には、この寄生抵抗の増加は大き
な問題となっていた。
【０００６】次に、上記の問題に関連して図６（ｂ）を
用いてシリサイド電極を備える高性能ＭＯＳトランジス
タのソース／ドレイン領域と半導体基板上の配線とを接
続するコンタクトホールの形成方法及びその問題点につ
いて詳細に説明する。図６（ｂ）はシリサイド電極を備
える高性能ＭＯＳトランジスタにコンタクトホールを形
成する工程を示す断面図である。ＳＴＩの素子分離絶縁
膜１０２で互いに分離されシリサイド電極を備える高性
能ＭＯＳトランジスタを覆うように層間絶縁膜１１８を
形成し、レジスト（図示せず）とリソグラフィを用いて
高濃度の深いソース／ドレイン拡散層上の金属シリサイ
ド１１２とマスク合わせして層間絶縁膜１１８にコンタ
クトホール１１９を形成する。
【０００７】このとき、図６（ａ）のＳ1をスケーリン
グにより縮小すれば、図６（ｂ）に示すようにマスク合
わせのずれを生じてコンタクトホール１１９が一部ゲー
ト側壁絶縁膜１０９にかかるようになり、金属シリサイ
ド１１２との接続面積に相当する距離Ｓ2が極めて小さ
くなる。半導体基板上の金属配線（図示せず）と金属シ
リサイド１１２との接続は、コンタクトホール１１９に
金属材料からなるコンタクトプラグを埋め込むことによ
りなされるので、Ｓ2が小さくなれば、ＭＯＳトランジ
スタのソース／ドレイン間の寄生抵抗が増大し動作速度
が低下する。
【０００８】また、半導体装置開発の世代が進むに従
い、ＭＯＳトランジスタの浅いソース／ドレイン拡散層
１０７ばかりでなく、高濃度の深いソース／ドレイン拡
散層１１１も浅くすることが必要となる。しかし、先に
述べたように、高濃度のソース／ドレイン拡散層１１１
を浅くすれば、シリサイド１１２の形成に際し接合リー
クの発生とこれに伴うＣＭＯＳ回路の消費電力の増加が
問題となる。その対策として、従来、高濃度のソース／
ドレイン拡散領域上に選択的に単結晶シリコン層をエピ
タキシャル成長し、この単結晶シリコン層を含めてシリ
コン基板表面を高濃度化することにより、実質的にシリ
コン基板における高濃度拡散層を浅くするエレベーテッ
ド・ソース／ドレイン構造が提案されてきた。これを用
いれば、ソース／ドレイン拡散領域上に選択エピタキシ
ャル法により成長した単結晶シリコン層の表面がシリサ
イド化されるため、接合リークの発生を回避することが
できる。
【０００９】エレベーテッド・ソース／ドレイン構造を
適用する際、ＳＴＩの素子分離絶縁膜１０２及びゲート
側壁絶縁膜１０９の上面には単結晶シリコン層が全く成
長せず、ソース／ドレイン拡散領域の上面にのみ選択的
に単結晶シリコン層が成長するようにして、ＳＴＩの素
子分離特性を確保することがＣＭＯＳ回路を正常に動作
させる上で必須の条件となる。しかし、分離幅の小さい
ＳＴＩでは、素子分離絶縁膜１０２をトレンチに埋め込
む際に埋め込み性が悪くなることに起因してトレンチ幅
の中央部にトレンチの長手方向に沿って素子分離絶縁膜
のシーム（す）が発生し、ソース／ドレイン拡散領域上
に単結晶シリコン層を選択成長させるとき、このシーム
の部分が成長核となってＳＴＩの幅方向の中央部にシリ
コン粒が発生する。
【００１０】次に、図７を用いてエレベーテッド・ソー
ス／ドレイン構造における素子分離特性の不良発生につ
いてさらに詳細に説明する。図７（ａ）は従来のエレベ
ーテッド・ソース／ドレイン構造における正常なＳＴＩ
構造を示す断面図である。図７（ａ）に示すＳＴＩの素
子分離絶縁膜１０２は、トレンチ幅が広いため素子分離
絶縁膜１０２の埋め込み性が良好で、ＳＴＩの中央部に
おけるシームの発生は見られない。従って、シリコン基
板１０１上にシリコン単結晶層１１０を選択エピタキシ
ャル成長させれば、ＳＴＩとシリコン基板１０１とが隣
接する素子分離絶縁膜１０２の辺縁部にはシリコン単結
晶層１１０が成長するが、素子分離絶縁膜１０２の中央
部にはシリコンが成長しないので、良好な素子分離特性
が保持される。
【００１１】しかし、図７（ｂ）に示すように、トレン
チ幅が狭くなれば、素子分離絶縁膜１１６によるトレン
チの埋め込み性が不良となり、トレンチの長手方向に沿
ってトレンチ幅の中央部に、素子分離絶縁膜１１６のシ
ーム１１７が発生する。このようにシーム１１７が発生
した素子分離絶縁膜１１６の表面は、エピタキシャル成
長過程においてシリコン基板表面との間の面選択性が低
下し、シーム１１７を成長核とするシリコン結晶粒１１
０ａが発生する。このため、素子分離絶縁膜１１６の表
面におけるリーク電流が増加し、ＳＴＩの素子分離特性
が低下しショートするに至る。なお、図７（ａ）、図７
（ｂ）の説明において、高濃度の深いソース／ドレイン
拡散層１１１は図を見やすくするため省略されている。
【００１２】
【発明が解決しようとする課題】上記したように従来エ
レベーテッド・ソース／ドレイン構造を利用することで
ＭＯＳトランジスタの高性能化が図られているものの、
ゲート側壁絶縁膜のスケーリングによる微細化が困難で
あるためソース／ドレイン領域上のコンタクトの面積が
小さくなり、コンタクトホールによる配線との接続が困
難になるという問題があった。また、ＳＴＩの微細化に
伴いトレンチ埋め込みの際、素子分離絶縁膜にシームが
発生し、ソース／ドレイン拡散層上にシリコン単結晶層
を選択エピタキシャル成長すれば、シームが成長核とな
って素子分離絶縁膜上にシリコン結晶粒が発生し、ＳＴ
Ｉの素子分離特性が悪化するという問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、スケーリングによるトランジスタ構造の微細
化に関わらず、ソース／ドレイン領域上のコンタクト面
積を確保することができる半導体装置とその製造方法を
提供することを目的としている。また本発明は、ＳＴＩ
の微細化に関わらずＳＴＩに埋め込まれる素子分離絶縁
膜の表面とソース／ドレイン拡散層上の基板表面との間
で高い面選択性が確保され、ＳＴＩの良好な素子分離特
性を維持しながらエレベーテッド・ソース／ドレイン構
造を実現可能な半導体装置とその製造方法を提供するこ
とを別の目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
エレベーテッド・ソース／ドレイン構造の高性能ＭＯＳ
トランジスタにおいて、ゲート側壁絶縁膜の断面形状を
Ｌ字型／逆Ｌ字型にしてゲート電極近傍のシリコン基板
表面の一部を覆うようにし、ソース／ドレイン領域から
エピタキシャル成長したシリコン単結晶層を前記シリコ
ン基板表面の一部を覆うゲート側壁絶縁膜の上面に延在
させることにより、トランジスタの微細化に関わらずソ
ース／ドレイン領域上のシリサイド面積を確保し、ま
た、表面にシームが形成されないようにＳＴＩを構成し
て、ＳＴＩの微細化に関わらずＳＴＩの素子分離特性を
維持することを特徴とする。
【００１５】具体的には本発明の半導体装置は、半導体
基板上に形成されたゲート電極と、ゲート電極の両側に
形成されたソース／ドレイン拡散層と、ソース／ドレイ
ン拡散層側のゲート電極側壁及びゲート電極近傍の半導
体基板上面の一部を覆うＬ字型／逆Ｌ字型断面形状のゲ
ート側壁絶縁膜と、少なくともソース／ドレイン拡散層
上に形成され、ゲート電極近傍の半導体基板上面の一部
を覆うゲート側壁絶縁膜上に延在する半導体層を具備す
ることを特徴とする。
【００１６】好ましくは本発明の半導体装置は、ソース
／ドレイン拡散層の外縁部に隣接し、絶縁膜が埋め込ま
れたトレンチからなる埋め込み素子分離領域をさらに備
えることを特徴とする。前記半導体層はシリコン層から
なり、シリコン層は、少なくとも表面部分に形成された
シリサイド層を具備し、また、前記半導体層は、コンタ
クトプラグに接続されることを特徴とする。
【００１７】好ましくは前記埋め込み素子分離領域は、
半導体基板上面に形成されたトレンチと、トレンチの内
壁に沿って形成された第１埋め込み絶縁膜と、第１埋め
込み絶縁膜を覆うように形成された第２埋め込み絶縁膜
からなり、第１埋め込み絶縁膜はトレンチの開口面から
所定の深さまでトレンチの下方を埋め込むように形成さ
れ、第２埋め込み絶縁膜はトレンチの上方で第１埋め込
み絶縁膜を覆うように形成されることを特徴とする。
【００１８】また、本発明の半導体装置は、半導体基板
上面に形成されたトレンチと、トレンチの内壁に沿って
形成された第１埋め込み絶縁膜と、第１埋め込み絶縁膜
を覆うように形成された第２埋め込み絶縁膜からなる埋
め込み素子分離領域を具備し、第１埋め込み絶縁膜は前
記トレンチの開口面から所定深さまでトレンチの下方を
埋め込むように形成され、第２埋め込み絶縁膜はトレン
チの上方で第１埋め込み絶縁膜を覆うように形成される
ことを特徴とする。また、前記トレンチの開口面からの
所定の深さの値は、前記トレンチの開口部の最小径より
も小さいことを特徴とする。
【００１９】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、ゲート電極をマスクとしてイオン注入することに
より、ゲート電極の両側の半導体基板に浅いソース／ド
レイン拡散層を形成する工程と、浅いソース／ドレイン
拡散層形成後の半導体基板上に第１の側壁絶縁膜を形成
する工程と、第１の側壁絶縁膜上にさら第２の側壁絶縁
膜を形成する工程と、第１の側壁絶縁膜及び第２の側壁
絶縁膜からなる積層膜をエッチバックする工程と、ゲー
ト電極の側壁部に残された第２の側壁絶縁膜を除去する
ことにより、ゲート電極側壁部とゲート電極近傍におけ
る半導体基板上面の一部を覆う第１の側壁絶縁膜からな
るＬ字型／逆Ｌ字型断面形状の側壁構造を形成する工程
と、半導体基板上に第１の側壁絶縁膜の厚さよりも厚い
半導体層を選択エピタキシャル成長することにより、半
導体基板上面の一部を覆う第１の側壁絶縁膜上に半導体
層の延在部を形成する工程と、側壁構造を備えるゲート
電極をマスクとしてイオン注入することによりゲート電
極の両側の半導体基板に深いソース／ドレイン拡散層を
形成する工程とを有することを特徴とする。
【００２０】好ましくは、本発明の半導体装置の製造方
法は、深いソース／ドレイン拡散層の外縁部に隣接し、
絶縁膜が埋め込まれたトレンチからなる埋め込み素子分
離領域を形成する工程をさらに備え、前記埋め込み素子
分離領域を形成する工程は、半導体基板にトレンチを形
成する工程と、前記トレンチの内壁に沿って前記トレン
チ幅の中央部にシームを含む第１絶縁膜を埋め込む工程
と、トレンチの外部に堆積した第１絶縁膜を除去し平坦
化する工程と、第１絶縁膜をエッチングによりさらに後
退させる工程と、トレンチの底部に残留する第１絶縁膜
を覆うように第２絶縁膜を埋め込む工程と、トレンチの
外部に堆積した第２絶縁膜を除去する工程を含むことを
特徴とする。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１及び図２は、本発明の
第１の実施の形態に係る半導体装置を構成するエレベー
テッド・ソース／ドレイン構造の高性能ＭＯＳトランジ
スタの製造工程を示す断面図である。
【００２２】図１（ａ）に示すように、ｐ型又はｎ型シ
リコン基板１に形成された深さ２００ｎｍ乃至３５０ｎ
ｍのシャロウトレンチに素子分離絶縁膜２を埋め込むこ
とによりＳＴＩを形成する。図１（ａ）に示すＳＴＩの
間の能動素子部のシリコン基板１の表面に、厚さ２０ｎ
ｍ以下の酸化膜を形成してウエル領域３及びチャネル領
域４を形成するイオン注入を行い、ＲＴＡ (RapidTherm
al Annealing)を用いて注入された不純物の活性化熱処
理を行う。代表的なイオン注入条件は、ｎウエル領域３
に対して燐（Ｐ）を加速エネルギー５００ｋｅＶ、ドー
ズ量３．０Ｅ１３ｃｍ-2、チャネル領域４に対してボロ
ン（Ｂ）を加速エネルギー５０ｋｅＶ、ドーズ量１．５
Ｅ１３ｃｍ-2で注入し、ｐウエルに対してＢを加速エネ
ルギー２６０ｋｅＶ、ドーズ量２．０Ｅ１３ｃｍ-2、ｐ
ウエル内のチャネル領域に対してＰを加速エネルギー１
３０ｋｅＶ、ドーズ量１．５Ｅ１３ｃｍ-2で注入する。
【００２３】次に、基板表面の酸化膜を除去した後、熱
酸化又はＬＰＣＶＤ (Low PressureChemical Vapor Dep
osition)法を用いて厚さ１．５ｎｍ乃至６ｎｍのゲート
酸化膜５を形成し、その上に厚さ１００ｎｍ乃至２００
ｎｍのポリシリコンを堆積し、光、Ｘ線、又は電子ビー
ムリソグラフィを用いてゲート長２０ｎｍ乃至１５０ｎ
ｍのゲート電極のパターニングを行い、ＲＩＥ法を用い
てエッチングすることによりポリシリコン６からなるゲ
ート電極を形成する。ゲート絶縁膜としては、ＳｉＯ2
からなる前記ゲート酸化膜５のほかに、ＳｉＯＮやＳｉ
Ｎ、又は例えばＴａ2Ｏ5のような高誘電体膜を用いるこ
とができる。また、ポリシリコン６の代わりにＴｉＮ、
ＷＮ等をバリアメタルとして伝導度の高いタングステン
（Ｗ）等をゲート電極の材料とするメタルゲート構造を
用いることも可能である。
【００２４】次に後酸化として厚さ２ｎｍ乃至６ｎｍの
熱酸化膜を形成し、ゲート電極をマスクとしてゲート電
極の両側に浅いソース／ドレイン拡散層７のイオン注入
を行い、ＲＴＡ (Rapid Thermal Annealing)を用いて注
入された不純物の活性化熱処理を行う。代表的なイオン
注入条件は、ｎ型の浅い拡散層に対して、砒素（Ａｓ）
を加速エネルギー１．０ｋｅＶ乃至５．０ｋｅＶ、ドー
ズ量 ５．０Ｅ１４ｃｍ-2乃至１．０Ｅ１４ｃｍ-2で注入し、
ｐ型の浅い拡散層に対して、ＢＦ2を加速エネルギー
１．０ｋｅＶ乃至３．０ｋｅＶ、ドーズ量 ５．０Ｅ１４ｃｍ-2乃至１．０Ｅ１４ｃｍ-2で注入す
る。
【００２５】次に、後酸化による熱酸化膜を除去した
後、ゲート酸化膜５を介してゲート電極が形成されたシ
リコン基板１の全面にＬＰＣＶＤ法を用いてシリコン窒
化膜８とシリコン酸化膜９を堆積し、ＲＩＥ法を用いて
シリコン窒化膜８とシリコン酸化膜９からなる積層膜
を、ゲート電極上及びシリコン基板１の上の積層膜が除
去されるまでエッチバックすることにより、図１（ｂ）
に示すように、シリコン窒化膜８とシリコン酸化膜９か
らなるゲート側壁絶縁膜を形成する。なお、シリコン窒
化膜８の下にもシリコン酸化膜が形成される構造も考え
られる。
【００２６】このとき、浅いソース／ドレイン拡散層７
におけるシリコン基板１の上面は、ＲＩＥの処理に曝さ
れるため、ダメージ層やカーボン層がシリコン基板中に
混入する。そこで、ダメージのないシリコン基板１の表
面を得るために、Ｏ2 ＲＩＥによるシリコン基板１の表
面酸化を行った後、希弗酸により酸化された表面層を除
去する。
【００２７】引き続き、希弗酸を用いてシリコン窒化膜
８を覆うシリコン酸化膜９を除去し、図１（ｃ）に示す
ようにＬ字型及び左右反転した逆Ｌ字型断面形状のシリ
コン窒化膜８からなるゲート側壁絶縁膜を形成する。そ
の後自然酸化膜除去のため水素雰囲気中で高温処理を行
い、浅いソース／ドレイン拡散層７の上に露出したシリ
コン基板１の表面にシリコン層１０を選択的にエピタキ
シャル成長させる。
【００２８】エピタキシャル成長工程は、８００℃以上
の高温において水素雰囲気中でシリコン基板等を加熱
し、ＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3等の反応ガス
を水素と共にシリコン基板上に供給し、シリコン層１０
を浅いソース／ドレイン拡散層７の上に露出したシリコ
ン基板１の表面上に、あるいはゲート電極の上面に露出
したポリシリコン６の上に、選択的に成長することによ
り行われる。
【００２９】このとき、ポリシリコン６からなるゲート
電極上に絶縁膜をキャップして、ゲート電極上にはシリ
コン層１０が成長しないようにし、浅いソース／ドレイ
ン拡散層７の上面のみにシリコン層１０を成長させるこ
ともできる。シリコン層１０の選択エピタキシャル成長
に用いる装置としては縦型、バレル型、クラスタ型のも
のがあり、加熱方式としては抵抗加熱、高周波加熱、ラ
ンプ加熱等があり、またウエハ処理方式としては枚葉
式、バッチ式に分類されるが、いずれも本発明に適用す
ることができる。
【００３０】第１の実施の形態において、図１（ｃ）に
示すように、浅いソース／ドレイン拡散層７の上面に成
長するシリコン層１０の厚さをシリコン窒化膜８からな
るゲート側壁絶縁膜の厚さよりも厚く設定することによ
り、ポリシリコン６からなるゲート電極近傍のシリコン
基板上面の一部を覆うＬ字型及び逆Ｌ字型シリコン窒化
膜８の上部に前記シリコン層１０が乗り上げるような形
状にシリコン層１０を成長させる。このときシリコン層
１０は、ＳＴＩに埋め込まれた素子分離絶縁膜２の周辺
部にも成長するので、シリコン層１０の形成領域の面積
を拡大することができる。
【００３１】次に、図２（ｄ）に示すように、シリコン
窒化膜８からなるゲート側壁絶縁膜を備えるゲート電極
をマスクとして、シリコン層１０の上からイオン注入す
ることにより深い高濃度ソース／ドレイン拡散層１１を
形成し、エレベーテッド・ソース／ドレイン構造を形成
することができる。なお、上記の製造工程において、深
い高濃度ソース／ドレイン拡散層１１を形成した後にシ
リコン層１０を成長することも可能である。
【００３２】ここで、高濃度ソース／ドレイン拡散層の
深さとゲート側壁絶縁膜でマスクされるゲート電極近傍
の寸法との間には次のような関係がある。すなわち、Ｌ
字型及び逆Ｌ字型シリコン窒化膜８からなるゲート側壁
絶縁膜は、それぞれ、ゲート電極近傍における半導体基
板上面（ソース／ドレイン領域の上面）の一部を覆うよ
うに形成されるが、このとき、ゲート側壁絶縁膜で覆わ
れる半導体基板上面のゲート長方向の長さ（Ｌ字型の下
辺の長さ）をＳＷ、深い高濃度ソース／ドレイン拡散層
１１の接合深さをＸjとすれば、ＭＯＳトランジスタの
ショートチャネル効果を抑制するためには、Ｘj×０．
４≦ＳＷ≦Ｘj×０．８の範囲にＳＷを設定することが
望ましい。
【００３３】次に、図２（ｅ）に示すようにシリサイド
層１２を自己整合的に形成する。例えば、Ｔｉ、Ｃｏ、
Ｎｉ等の金属膜を全面に形成し、熱処理によりシリコン
層を金属シリサイド層１２に変換し、その後未反応の金
属膜を除去することにより、電極部における直列抵抗の
小さいエレベーテッド・ソース／ドレイン構造のＭＯＳ
トランジスタを得ることができる。このとき、ゲート電
極上にシリサイド層１２を形成する代わりに、さらにゲ
ート抵抗を低減するため、ポリシリコン６の上にバリア
メタルとしてＴｉＮ又はＷＮを形成し、その上に伝導度
の高いＷを堆積したポリメタル構造に対しても本発明を
適用することができる。
【００３４】次に、層間絶縁膜（図示せず）としてＴＥ
ＯＳ、ＢＰＳＧ、ＳｉＮ等を堆積し、ＣＭＰにより表面
を平坦化する。次にレジストマスクとＲＩＥ法を用いて
ソース／ドレイン領域のシリサイド層１２に合わせてコ
ンタクトホールを形成し、コンタクトホールの内壁にＴ
ｉ、ＴｉＮ等のバリアメタルを形成し、コンタクトホー
ルを埋め込むようにＷをブランケット又は選択成長して
ＣＭＰすることにより、配線とソース／ドレイン領域と
を接続するコンタクトプラグを形成する。最後に配線用
の金属を堆積した後、配線のパターニングを行うことに
より第１の実施の形態に係る高性能の半導体装置が完成
する。
【００３５】第１の実施の形態の半導体装置は、ＭＯＳ
トランジスタが微細化されてもソース／ドレイン電極と
なるシリサイド化されたシリコン層１０の面積が大きい
ので、配線に接続されるコンタクトホールのマスク合わ
せの余裕が大きく、容易に寄生抵抗の低い半導体装置を
実現することができる。なお、以上の説明において、シ
リコン層１０は、ソース／ドレイン領域に露出したシリ
コン基板１の上では単結晶化するが、シリコン窒化膜
８、素子分離絶縁膜２、及びポリシリコン６の上では必
ずしも単結晶化せず、多結晶化することもある。第１の
実施の形態において、シリコン層１０の一部が多結晶化
することが特に問題になることはない。
【００３６】次に、図３乃至図５を用いて、本発明の第
２の実施の形態に係る半導体装置のＳＴＩ構造とその製
造工程について説明する。図３はＳＴＩにおける埋め込
み素子分離絶縁膜とその周辺部の構造を示す断面図であ
る。図３に示す構造は、シリコン基板１と、ポリシリコ
ン６等からなるゲート電極と、例えばシリコン酸化膜９
からなるゲート側壁絶縁膜と、ソース／ドレイン領域
（図示せず）及びゲート電極の上に形成されたシリコン
層１０と、ＳＴＩを形成するトレンチの底部に埋め込ま
れた第１素子分離絶縁膜１６と、トレンチにおいて第１
素子分離絶縁膜１６の内部に生じたシーム１７と、トレ
ンチの開口部上方に埋め込まれたシームを含まない第２
素子分離絶縁膜１８から構成される。なお、第１素子分
離絶縁膜１６は、ＳＴＩの分離幅やエッチング量によっ
てはシームを含まない場合もある。
【００３７】第２の実施の形態では、ＳＴＩを埋め込む
第１、第２素子分離絶縁膜１６、１８の構成、及びシリ
コン層１０をシリコン基板１の表面にエピタキシャル成
長する際のＳＴＩ表面の面選択性について説明するの
で、図を見やすくするためにＳＴＩで分離されるトラン
ジスタの構造は簡略化されている。
【００３８】先に図７（ｂ）を用いて説明したように、
微細化によりＳＴＩの分離幅が小さくなれば、ＳＴＩの
長手方向に沿って分離幅の中央部に素子分離絶縁膜のシ
ームが発生し、シームを成長核としてシリコンの結晶粒
を生じ、素子分離特性が悪化する。しかし、図３に示す
ように、第２の実施の形態に係るＳＴＩはトレンチの開
口部がシームを含まない平坦な第２素子分離絶縁膜１８
で覆われているため、シリコン層１０の選択エピタキシ
ャル成長の際、周辺部にはシリコン基板１の表面から成
長したシリコン層１０が乗り上げるように成長するが、
分離幅の中央部には結晶粒が発生せず、良好なＳＴＩの
分離特性を確保することができる。
【００３９】次に図４、図５を用いて第２の実施の形態
に係るＳＴＩの製造工程について説明する。図４（ａ）
に示すように、ｐ型又はｎ型シリコン基板１に厚さ６ｎ
ｍ乃至１０ｎｍのシリコン酸化膜（図示せず）を形成
し、引き続きＬＰＣＶＤ法を用いて厚さ１００ｎｍ乃至
１５０ｎｍのシリコン窒化膜１３、及び厚さ１００ｎｍ
乃至１５０ｎｍのシリコン酸化膜１４を形成する。次に
光リソグラフィとＲＩＥエッチングを用いてＳＴＩのト
レンチ１５を形成し、温度１０００℃の酸素、窒素中で
厚さ１３ｎｍ乃至１５ｎｍの表面酸化を行う。この表面
酸化によりＳＴＩ構造のエッジ部分が丸められ、半導体
装置の動作時においてエッジ部分の電界集中が緩和され
る効果がある。
【００４０】次に、図４（ｂ）に示すように、ＬＰＣＶ
Ｄ法、又はＰＥＣＶＤ (PlasmaEnhanced Chemical Vapo
r Deposition)法を用いてＳｉＯ2、又はＯ3−ＴＥＯＳ
等からなる第１素子分離絶縁膜１６をトレンチ１５を覆
うように堆積する。このとき、半導体装置の微細化によ
り、トレンチ１５の開口幅が小さくなり、トレンチ１５
の深さと開口幅の比を与えるアスペクト比が大きくなる
と、トレンチの内壁から成長した第１素子分離絶縁膜１
６の表面同士が分離幅の中央で互いに接することによ
り、外観上トレンチ１５の内部で第１の素子分離絶縁膜
が折り返されるように堆積する。
【００４１】次に、ＣＭＰ法により表面を平坦化し、図
４（ｃ）に示すようにウエットエッチングによりシリコ
ン酸化膜１４を除去する。しかし、図４（ｂ）の工程で
第１素子分離絶縁膜１６に発生した表面同士の接合部
は、この平坦化・除去工程で取り除くことができず、図
４（ｃ）に示すように、トレンチ１５に埋め込まれた第
１素子分離絶縁膜１６の中央部にシーム１７として残留
する。とくにＳＴＩの分離幅が小さい時に顕著となる。
先に述べたように、シーム１７は、シリコン層１０の選
択エピタキシャル成長工程においてシリコン結晶粒の成
長核となり、選択崩れを生じる原因になるので、引き続
き、シーム１７が素子分離絶縁膜の表面に現れないよう
以下の処理を行う。
【００４２】すなわち、図４（ｃ）のように一旦トレン
チ１５に埋め込まれたＳｉＯ2又はＯ3−ＴＥＯＳ等から
なる第１素子分離絶縁膜１６の表面を希弗酸でエッチン
グし、約１００ｎｍ後退させる。第１素子分離絶縁膜１
６の表面エッチングにはＲＩＥ法を用いることもでき
る。次に、図５（ｄ）に示すように、第１素子分離絶縁
膜１６の表面を後退させることでトレンチ１５の開口部
に生じた溝をＳｉＯ2又はＯ3−ＴＥＯＳからなる第２素
子分離絶縁膜１８を用いて被覆する。このとき、溝のア
スペクト比は、図４（ａ）に示すトレンチ１５のアスペ
クト比より小さいので、ＳＴＩの分離幅が小さくても溝
に対する第２素子分離絶縁膜１８の埋め込み性は良好と
なる。
【００４３】このように、第１素子分離絶縁膜１６の表
面をトレンチの開口面から後退させることで開口部に生
じる溝の深さが前記トレンチの開口部の最小径（ＳＴＩ
の分離幅）より小さければ、溝に対する第２素子分離絶
縁膜１８の埋め込み性は良好となり、溝を埋め込む第２
素子分離絶縁膜１８は、多くの絶縁膜の種類と膜質及び
成長条件に対して、中央部にシームを含まないようにす
ることができる。
【００４４】次に、図５（ｅ）に示すように、シリコン
窒化膜１３をストッパーとして表面をＣＭＰし、第２素
子分離絶縁膜１８の表面を平坦化すれば、シーム１７が
表面に現れないようにすることができる。最後に、図５
（ｆ）に示すように、シリコン窒化膜１３をエッチング
で除去すれば、表面にシーム１７が存在しないＳＴＩ構
造が形成される。その後、第１の実施の形態で述べた製
造工程を用いてＣＭＯＳ回路からなる半導体装置を形成
すれば、エレベーテッド・ソース／ドレイン構造の形成
に必要なシリコン層の選択エピタキシャル成長過程にお
いて、選択崩れにより生じる素子分離特性の不良を回避
することができる。なお本発明は上記の実施の形態に限
定されることはない。例えば第２の実施の形態におい
て、第１素子分離絶縁膜の内部に生じたシームが残留し
ない程度までその表面を後退させてもよい。この場合、
図３に示す構造に対し、第１素子分離絶縁膜内部のシー
ムが除去されたＳＴＩ構造となるが、第２素子分離絶縁
膜を第１素子分離絶縁膜の上方のトレンチに埋め込む際
に、第２素子分離絶縁膜表面にシームが現れない程度に
溝のアスペクト比を小さくできれば、得られるＳＴＩ構
造の素子分離特性に特に問題は生じない。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
【００４５】
【発明の効果】上述したように本発明の半導体装置によ
れば、スケーリングによるトランジスタ構造の微細化に
関わらず、ソース／ドレイン領域上のコンタクト面積が
確保されるので、コンタクトホールによる配線との接続
が容易となり、ＭＯＳトランジスタの直列抵抗を低減す
ることができる。また、ＳＴＩの微細化に関わらず素子
分離絶縁膜の表面とソース／ドレイン拡散層上の基板表
面との間で高い面選択性が確保されるので、素子分離特
性が良好な高性能ＭＯＳトランジスタからなる半導体装
置を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の製造工程
を示す断面図。
【図２】第１の実施の形態に係る半導体装置の製造工程
の続きを示す断面図。
【図３】第２の実施の形態に係るＳＴＩの構造を示す断
面図。
【図４】第２の実施の形態に係るＳＴＩの製造工程を示
す断面図。
【図５】第２の実施の形態に係るＳＴＩの製造工程の続
きを示す断面図。
【図６】従来のエレベーテッド・ソース／ドレインＭＯ
Ｓトランジスタの構造と問題点を説明する断面図。
【図７】従来のＳＴＩの構造と問題点を説明する断面
図。
【符号の説明】
１、１０１…シリコン基板 ２、１０２、１１６…素子分離絶縁膜 ３…ウエル ４…チャネル ５、１０５…ゲート絶縁膜 ６、１０６…ポリシリコン ７、１０７…浅いソース／ドレイン拡散層 ８、１３…シリコン窒化膜 ９、１４、１０９…シリコン酸化膜 １０、１１０…シリコン層 １１０ａ…シリコン結晶粒 １１、１１１…高濃度の深いソース／ドレイン拡散層 １２、１１２…金属シリサイド １５…トレンチ １６…第１素子分離絶縁膜 １７、１１７…シーム １８…第２素子分離絶縁膜 １１８…層間絶縁膜 １１９…コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｒ Ｆターム(参考） 4M104 AA01 BB01 BB14 BB20 BB21 BB25 BB30 CC05 DD04 DD08 DD17 DD19 DD46 DD78 DD84 EE09 EE17 FF13 FF14 GG09 GG10 GG14 HH16 5F032 AA35 AA36 AA44 AA45 AA70 CA03 CA17 CA20 DA03 DA04 DA12 DA16 DA23 DA24 DA25 DA30 DA33 DA78 5F040 DA01 DA10 DA14 DC01 EC01 EC02 EC04 EC07 EC12 EC13 ED03 ED04 EF02 EH02 EH07 EK05 EL02 FA05 FA07 FA10 FB02 FB04 FC06 FC10 FC19 FC21 FC22

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたゲート電極
    と、 前記ゲート電極の両側に形成されたソース／ドレイン拡
    散層と、 前記ソース／ドレイン拡散層側の前記ゲート電極側壁及
    び前記ゲート電極近傍の前記半導体基板上面の一部を覆
    うＬ字型／逆Ｌ字型断面形状のゲート側壁絶縁膜と、 少なくとも前記ソース／ドレイン拡散層上に形成され、
    前記ゲート電極近傍の前記半導体基板上面の一部を覆う
    前記ゲート側壁絶縁膜上に延在する半導体層を具備する
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記ソース／ドレイン拡散層の外縁部に
    隣接し、絶縁膜が埋め込まれたトレンチからなる埋め込
    み素子分離領域をさらに備えたことを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】 前記半導体層はシリコン層からなり、前
    記シリコン層は、少なくとも表面部分に形成されたシリ
    サイド層を具備することを特徴とする請求項１、２のい
    ずれか１つに記載の半導体装置。
  4. 【請求項４】 前記半導体層は、コンタクトプラグに接
    続されることを特徴とする請求項１乃至３のいずれか１
    つに記載の半導体装置。
  5. 【請求項５】 前記埋め込み素子分離領域は、半導体基
    板上面に形成されたトレンチと、 前記トレンチの内壁に沿って形成された第１埋め込み絶
    縁膜と、 前記第１埋め込み絶縁膜を覆うように形成された第２埋
    め込み絶縁膜からなり、 前記第１埋め込み絶縁膜は前記トレンチの開口面から所
    定の深さまで前記トレンチの下方を埋め込むように形成
    され、前記第２埋め込み絶縁膜は前記トレンチの上方で
    前記第１埋め込み絶縁膜を覆うように形成されることを
    特徴とする請求項２記載の半導体装置。
  6. 【請求項６】 半導体基板上面に形成されたトレンチ
    と、 前記トレンチの内壁に沿って形成された第１埋め込み絶
    縁膜と、 前記第１埋め込み絶縁膜を覆うように形成された第２埋
    め込み絶縁膜からなる埋め込み素子分離領域を具備する
    半導体装置において、 前記第１埋め込み絶縁膜は前記トレンチの開口面から所
    定深さまで前記トレンチの下方を埋め込むように形成さ
    れ、前記第２埋め込み絶縁膜は前記トレンチの上方で前
    記第１埋め込み絶縁膜を覆うように形成されることを特
    徴とする半導体装置。
  7. 【請求項７】 前記トレンチの開口面からの所定の深さ
    の値は、前記トレンチの開口部の最小径よりも小さいこ
    とを特徴とする請求項５、６のいずれか１つに記載の半
    導体装置。
  8. 【請求項８】 半導体基板上にゲート絶縁膜を介してゲ
    ート電極を形成する工程と、 前記ゲート電極をマスクとしてイオン注入することによ
    り、前記ゲート電極の両側の半導体基板に浅いソース／
    ドレイン拡散層を形成する工程と、 前記浅いソース／ドレイン拡散層形成後の半導体基板上
    に第１の側壁絶縁膜を形成する工程と、 前記第１の側壁絶縁膜上にさら第２の側壁絶縁膜を形成
    する工程と前記第１の側壁絶縁膜及び第２の側壁絶縁膜
    からなる積層膜をエッチバックする工程と、 前記ゲート電極の側壁部に残された前記第２の側壁絶縁
    膜を除去することにより、前記ゲート電極側壁部と前記
    ゲート電極近傍における半導体基板上面の一部を覆う前
    記第１の側壁絶縁膜からなるＬ字型／逆Ｌ字型断面形状
    の側壁構造を形成する工程と、 前記半導体基板上に前記第１の側壁絶縁膜の厚さよりも
    厚い半導体層を選択エピタキシャル成長することによ
    り、前記半導体基板上面の一部を覆う前記第１の側壁絶
    縁膜上に前記半導体層の延在部を形成する工程と、 前記側壁構造を備えるゲート電極をマスクとしてイオン
    注入することにより前記ゲート電極の両側の半導体基板
    に深いソース／ドレイン拡散層を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記深いソース／ドレイン拡散層の外縁
    部に隣接し、絶縁膜が埋め込まれたトレンチからなる埋
    め込み素子分離領域を形成する工程をさらに備え、前記
    埋め込み素子分離領域を形成する工程は、 半導体基板にトレンチを形成する工程と、 前記トレンチの内壁に沿って前記トレンチ幅の中央部に
    シームを含む第１絶縁膜を埋め込む工程と、 前記トレンチの外部に堆積した前記第１絶縁膜を除去し
    平坦化する工程と、 前記第１絶縁膜をエッチングによりさらに後退させる工
    程と、 前記トレンチの底部に残留する前記第１絶縁膜を覆うよ
    うに第２絶縁膜を埋め込む工程と、 前記トレンチの外部に堆積した前記第２絶縁膜を除去す
    る工程を含むことを特徴とする請求項８記載の半導体装
    置の製造方法。
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US10/875,310 US6881633B2 (en) 2000-12-27 2004-06-25 Method of manufacturing a semiconductor device with an L-shaped/reversed L-shaped gate side-wall insulating film
US11/090,101 US20050167765A1 (en) 2000-12-27 2005-03-28 Semiconductor device with an L-shaped/reversed L-shaped gate side-wall insulating film and method of manufacturing same

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303247A (ja) * 2004-04-08 2005-10-27 Hynix Semiconductor Inc 半導体素子の素子分離膜形成方法
JP2008066548A (ja) * 2006-09-08 2008-03-21 Sony Corp 半導体装置および半導体装置の製造方法
JP2009060134A (ja) * 2008-11-10 2009-03-19 Elpida Memory Inc 半導体装置及びその製造方法
JP2014060286A (ja) * 2012-09-18 2014-04-03 Renesas Electronics Corp 半導体装置およびその製造方法
JP2016105500A (ja) * 2016-02-01 2016-06-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9780215B2 (en) 2014-06-16 2017-10-03 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6781189B2 (en) * 2002-01-22 2004-08-24 Micron Technology, Inc. Floating gate transistor with STI
KR100476922B1 (ko) * 2002-05-31 2005-03-17 삼성전자주식회사 반도체 장치의 게이트 패턴 형성 방법
JP3914114B2 (ja) * 2002-08-12 2007-05-16 株式会社東芝 半導体装置およびその製造方法
KR100523839B1 (ko) * 2002-10-07 2005-10-27 한국전자통신연구원 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
US7101813B2 (en) 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
US6958302B2 (en) 2002-12-04 2005-10-25 Micron Technology, Inc. Atomic layer deposited Zr-Sn-Ti-O films using TiI4
KR100517555B1 (ko) * 2003-01-02 2005-09-28 삼성전자주식회사 살리사이드층을 포함하는 반도체 소자 및 그 제조방법
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
KR100567879B1 (ko) * 2003-12-12 2006-04-04 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
KR101068140B1 (ko) * 2004-05-12 2011-09-27 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7175709B2 (en) * 2004-05-17 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy layer and method of forming the same
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7271463B2 (en) * 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
US7663164B2 (en) * 2005-01-26 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced leakage protection diode
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
DE102005013982A1 (de) * 2005-03-26 2006-10-05 Atmel Germany Gmbh Verfahren zur Herstellung eines Bipolartransistors und nach einem derartigen Verfahren hergestellter Bipolartransistor
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
KR101229526B1 (ko) * 2005-04-29 2013-02-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 개선된 스트레스 전달 효율을 가지는 컨택 절연층 형성 기술
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
US7651955B2 (en) 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
TW200713455A (en) * 2005-09-20 2007-04-01 Applied Materials Inc Method to form a device on a SOI substrate
JP4575274B2 (ja) * 2005-10-31 2010-11-04 富士通セミコンダクター株式会社 パターンレイアウト、レイアウトデータの生成方法及び半導体装置
US7759206B2 (en) * 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
US7800184B2 (en) * 2006-01-09 2010-09-21 International Business Machines Corporation Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact
JP2007221106A (ja) * 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
US8809907B2 (en) * 2006-03-14 2014-08-19 Northrop Grumman Systems Corporation Leakage barrier for GaN based HEMT active device
US7674337B2 (en) 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
WO2008016650A2 (en) 2006-07-31 2008-02-07 Applied Materials, Inc. Methods of forming carbon-containing silicon epitaxial layers
FR2910702B1 (fr) * 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
US7880241B2 (en) * 2007-02-23 2011-02-01 International Business Machines Corporation Low-temperature electrically activated gate electrode and method of fabricating same
US20080227267A1 (en) * 2007-03-14 2008-09-18 Theodorus Gerardus Maria Oosterlaken Stop mechanism for trench reshaping process
KR100858883B1 (ko) * 2007-03-16 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
JP4503627B2 (ja) * 2007-03-29 2010-07-14 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
EP2191505A1 (en) * 2007-09-05 2010-06-02 Nxp B.V. A transistor and a method of manufacturing the same
EP2191497A2 (en) * 2007-09-05 2010-06-02 Nxp B.V. A transistor and a method of manufacturing the same
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
CN101937848B (zh) * 2009-07-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US9082654B2 (en) * 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
US9099423B2 (en) 2013-07-12 2015-08-04 Asm Ip Holding B.V. Doped semiconductor films and processing
CN104517851A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 Pmos器件及其制作方法
CN105448916B (zh) * 2014-08-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9601565B2 (en) 2014-12-22 2017-03-21 Globalfoundries Inc. Zig-zag trench structure to prevent aspect ratio trapping defect escape

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58143548A (ja) 1982-02-22 1983-08-26 Toshiba Corp 半導体装置の製造方法
JPS5958837A (ja) 1982-09-29 1984-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS63197355A (ja) 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4791073A (en) 1987-11-17 1988-12-13 Motorola Inc. Trench isolation method for semiconductor devices
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
KR970054360A (ko) * 1995-12-06 1997-07-31 김주용 반도체소자의 트랜지스터 형성방법
JPH09252049A (ja) 1996-03-15 1997-09-22 Mitsubishi Electric Corp 多層埋め込みトレンチアイソレーション
JP2894283B2 (ja) 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US5739066A (en) * 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2000012678A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置の構造及び製造方法
US6180472B1 (en) * 1998-07-28 2001-01-30 Matsushita Electrons Corporation Method for fabricating semiconductor device
JP2000223703A (ja) * 1999-01-29 2000-08-11 Toshiba Corp 半導体装置及びその製造方法
JP2000252462A (ja) 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
KR100312943B1 (ko) * 1999-03-18 2001-11-03 김영환 반도체장치 및 그의 제조방법
JP2000269495A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2000332099A (ja) 1999-05-21 2000-11-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR100564550B1 (ko) * 1999-06-08 2006-03-28 삼성전자주식회사 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
US6391732B1 (en) * 2000-06-16 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned, L-shaped sidewall spacers

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303247A (ja) * 2004-04-08 2005-10-27 Hynix Semiconductor Inc 半導体素子の素子分離膜形成方法
JP2008066548A (ja) * 2006-09-08 2008-03-21 Sony Corp 半導体装置および半導体装置の製造方法
JP2009060134A (ja) * 2008-11-10 2009-03-19 Elpida Memory Inc 半導体装置及びその製造方法
JP4728378B2 (ja) * 2008-11-10 2011-07-20 エルピーダメモリ株式会社 半導体装置の製造方法
JP2014060286A (ja) * 2012-09-18 2014-04-03 Renesas Electronics Corp 半導体装置およびその製造方法
US9293562B2 (en) 2012-09-18 2016-03-22 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9660079B2 (en) 2012-09-18 2017-05-23 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9780215B2 (en) 2014-06-16 2017-10-03 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US10026842B2 (en) 2014-06-16 2018-07-17 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device
JP2016105500A (ja) * 2016-02-01 2016-06-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置

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US6881633B2 (en) 2005-04-19
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