JP2000269495A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000269495A JP2000269495A JP11073496A JP7349699A JP2000269495A JP 2000269495 A JP2000269495 A JP 2000269495A JP 11073496 A JP11073496 A JP 11073496A JP 7349699 A JP7349699 A JP 7349699A JP 2000269495 A JP2000269495 A JP 2000269495A
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Abstract
(57)【要約】
【課題】拡散層上に余分なエピ膜を成長させることなし
に、ファセット部分の膜厚を補償する構造を備えた半導
体装置及びその製造方法を提供すること。 【解決手段】 シリコン基板１（拡散層）上にＳｉ（エ
ピ膜８）を選択成長させる。選択成長の端部に（１１
３）面のファセット８１が生じている。絶縁膜５はゲー
ト側部からファセット８１の下部に張り出している。こ
の絶縁膜５の膜厚がファセット８１による成長膜厚の広
がりを抑え、また、ファセット８１による成長膜厚の目
減り分を補償する形態となる。すなわち、エピ膜８を選
択成長させた結果、エピ膜８がゲート側部の絶縁膜５に
乗り上げた形状となったものである。
に、ファセット部分の膜厚を補償する構造を備えた半導
体装置及びその製造方法を提供すること。 【解決手段】 シリコン基板１（拡散層）上にＳｉ（エ
ピ膜８）を選択成長させる。選択成長の端部に（１１
３）面のファセット８１が生じている。絶縁膜５はゲー
ト側部からファセット８１の下部に張り出している。こ
の絶縁膜５の膜厚がファセット８１による成長膜厚の広
がりを抑え、また、ファセット８１による成長膜厚の目
減り分を補償する形態となる。すなわち、エピ膜８を選
択成長させた結果、エピ膜８がゲート側部の絶縁膜５に
乗り上げた形状となったものである。
Description
【０００１】
【発明の属する技術分野】本発明は、特に微細化された
拡散層の抵抗低減が要求される半導体装置及びその製造
方法に関する。
拡散層の抵抗低減が要求される半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴの微細化に伴い、拡散層の
接合深さも浅くしていく必要がある。その理由の一つは
ショートチャネル効果を抑制するためである。拡散層が
浅くなると、拡散層抵抗が上昇する。これは、トランジ
スタの電流駆動能力の向上を妨げる。従って、浅い拡散
層は低抵抗化対策が重要である。
接合深さも浅くしていく必要がある。その理由の一つは
ショートチャネル効果を抑制するためである。拡散層が
浅くなると、拡散層抵抗が上昇する。これは、トランジ
スタの電流駆動能力の向上を妨げる。従って、浅い拡散
層は低抵抗化対策が重要である。
【０００３】上記したような拡散層の低抵抗化を実現す
るものとしてシリサイド技術がある。シリサイド技術は
例えば、拡散層及びゲートポリシリコン上に高融点金属
とのシリサイド層を形成するものである。
るものとしてシリサイド技術がある。シリサイド技術は
例えば、拡散層及びゲートポリシリコン上に高融点金属
とのシリサイド層を形成するものである。
【０００４】拡散層が浅くなるにつれ、シリサイド層の
膜厚のばらつき余裕は非常に厳しい範囲になる。シリサ
イド層と拡散層／基板やウェル接合部分との余裕が十分
に取れず、接合リークが発生する懸念が大きくなるから
である。
膜厚のばらつき余裕は非常に厳しい範囲になる。シリサ
イド層と拡散層／基板やウェル接合部分との余裕が十分
に取れず、接合リークが発生する懸念が大きくなるから
である。
【０００５】このような拡散層の浅い接合と、低抵抗化
の両立を達成する方法として、Ｓｉの選択エピタキシャ
ル成長（ＳＥＧ：Selective Epitaxial Growth)による
拡散層上選択成長技術(Elevated Source/Drain or Rais
ed Source/Drain)が有効である(参考文献:C.Mazure et
al, IEDM Tech.Dig.,1992,pp.853-856)。すなわち、拡散
層上にエピ膜を形成してからシリサイド化する。これに
より、浅い拡散層上のエピ膜表面がシリサイド化された
低抵抗の拡散層（ソース／ドレイン構造）が形成され
る。
の両立を達成する方法として、Ｓｉの選択エピタキシャ
ル成長（ＳＥＧ：Selective Epitaxial Growth)による
拡散層上選択成長技術(Elevated Source/Drain or Rais
ed Source/Drain)が有効である(参考文献:C.Mazure et
al, IEDM Tech.Dig.,1992,pp.853-856)。すなわち、拡散
層上にエピ膜を形成してからシリサイド化する。これに
より、浅い拡散層上のエピ膜表面がシリサイド化された
低抵抗の拡散層（ソース／ドレイン構造）が形成され
る。
【０００６】
【発明が解決しようとする課題】例えばＳｉ基板の拡散
層上に前記の公知技術を用いて選択エピタキシャル成長
すると次のような現象が起こることが分かっている。拡
散層とゲート電極側壁の境界、及び、拡散層と素子分離
絶縁膜との境界では、成長したＳｉ単結晶にファセット
（ｆａｃｅｔ，小面）が生じる。
層上に前記の公知技術を用いて選択エピタキシャル成長
すると次のような現象が起こることが分かっている。拡
散層とゲート電極側壁の境界、及び、拡散層と素子分離
絶縁膜との境界では、成長したＳｉ単結晶にファセット
（ｆａｃｅｔ，小面）が生じる。
【０００７】このファセットの生じ方は、基板表面処理
条件と選択成長条件に依存する。成長前の表面の酸化膜
や不純物の除去がきれいに行われているほど、また、エ
ピ成長の条件が選択性良く行われているほど、角度の小
さい（１１３）面（２６．６度）が再現性良く生じる。
条件と選択成長条件に依存する。成長前の表面の酸化膜
や不純物の除去がきれいに行われているほど、また、エ
ピ成長の条件が選択性良く行われているほど、角度の小
さい（１１３）面（２６．６度）が再現性良く生じる。
【０００８】ところで、エピ成長の選択性が悪いと、絶
縁膜上にもＳｉが成長し、ショートする原因になる。例
えば、ソース／ドレイン拡散層上に加えてゲート電極側
壁の絶縁膜上にもＳｉが成長してしまう。この構造がシ
リサイド化されると、ソース，ドレインとゲート電極間
がショートする、いわゆるブリッジングが起こる。
縁膜上にもＳｉが成長し、ショートする原因になる。例
えば、ソース／ドレイン拡散層上に加えてゲート電極側
壁の絶縁膜上にもＳｉが成長してしまう。この構造がシ
リサイド化されると、ソース，ドレインとゲート電極間
がショートする、いわゆるブリッジングが起こる。
【０００９】また、界面のクリーニングが十分でない
と、Ｓｉが成長しない部分（ピット，小孔）が生じる。
ピットを有するエピ膜がシリサイド化された場合、ピッ
ト部分でシリサイド化が突出し、接合リークの原因とな
る。
と、Ｓｉが成長しない部分（ピット，小孔）が生じる。
ピットを有するエピ膜がシリサイド化された場合、ピッ
ト部分でシリサイド化が突出し、接合リークの原因とな
る。
【００１０】従って、ＳＥＧプロセスによるＳｉエピ膜
の成膜条件としては、良好な選択性と十分なクリーニン
グが重要である。しかし、前述のとおり、選択成長の境
界で角度の小さい（１１３）面のファセットが生じる。
の成膜条件としては、良好な選択性と十分なクリーニン
グが重要である。しかし、前述のとおり、選択成長の境
界で角度の小さい（１１３）面のファセットが生じる。
【００１１】すなわち、このファセットにより、上記し
た拡散層とゲート電極側壁の境界、及び、拡散層と素子
分離絶縁膜との境界において、エピ膜は（１１３）面の
方向に成長することになる。この結果、拡散層表面と垂
直な方向に成長する他の部位と比べて成長膜厚が薄くな
る。
た拡散層とゲート電極側壁の境界、及び、拡散層と素子
分離絶縁膜との境界において、エピ膜は（１１３）面の
方向に成長することになる。この結果、拡散層表面と垂
直な方向に成長する他の部位と比べて成長膜厚が薄くな
る。
【００１２】特に、ゲート側壁との境界での成長膜厚が
薄くなることは問題である。例えば、ＳＥＧプロセスに
おける拡散層上へのエピ膜形成後、エピ膜と共に拡散層
表面をシリサイド化し、サリサイド（Self Aligned Sil
icide ：自己整合的シリサイド）構造を得る。この時の
ゲート側壁との境界ではエピ膜が他より薄いため、接合
マージンが確保できなくなる。すなわち、上記境界の部
分でシリサイドが拡散層を突き抜ける恐れがあり、制御
が非常に困難となる。
薄くなることは問題である。例えば、ＳＥＧプロセスに
おける拡散層上へのエピ膜形成後、エピ膜と共に拡散層
表面をシリサイド化し、サリサイド（Self Aligned Sil
icide ：自己整合的シリサイド）構造を得る。この時の
ゲート側壁との境界ではエピ膜が他より薄いため、接合
マージンが確保できなくなる。すなわち、上記境界の部
分でシリサイドが拡散層を突き抜ける恐れがあり、制御
が非常に困難となる。
【００１３】このような問題に対し、上記境界の部分で
の接合マージンを確保するために、その分全体的にエピ
膜を厚く形成することが考えられる。この場合は、ＳＥ
Ｇプロセスに伴う熱工程の時間が余分にかかるため、す
でに形成された基板内の拡散層のプロファイル制御が難
しい。これは、デバイス自体の性能劣化につながる。
の接合マージンを確保するために、その分全体的にエピ
膜を厚く形成することが考えられる。この場合は、ＳＥ
Ｇプロセスに伴う熱工程の時間が余分にかかるため、す
でに形成された基板内の拡散層のプロファイル制御が難
しい。これは、デバイス自体の性能劣化につながる。
【００１４】その他、拡散層と素子分離絶縁膜との境界
における問題があげられる。エピ膜の素子分離絶縁膜側
へのオーバーハングが著しくなり、ショートの原因とな
るのである。
における問題があげられる。エピ膜の素子分離絶縁膜側
へのオーバーハングが著しくなり、ショートの原因とな
るのである。
【００１５】最近では、素子分離絶縁膜として、フィー
ルド酸化膜より縮小化が可能な埋め込み素子分離構造、
いわゆるＳＴＩ（Shallow Trench Isolation）が採用さ
れることも多くなってきている。その場合、素子領域間
の距離はフィールド酸化膜のそれより小さい。
ルド酸化膜より縮小化が可能な埋め込み素子分離構造、
いわゆるＳＴＩ（Shallow Trench Isolation）が採用さ
れることも多くなってきている。その場合、素子領域間
の距離はフィールド酸化膜のそれより小さい。
【００１６】これにより、エピ膜を必要以上に厚く形成
すると、オーバーハングで素子領域間がエピ膜で覆われ
てしまうことは十分考えられる。この結果、サリサイド
の工程を経ることによって素子領域間はショートするこ
とになる。
すると、オーバーハングで素子領域間がエピ膜で覆われ
てしまうことは十分考えられる。この結果、サリサイド
の工程を経ることによって素子領域間はショートするこ
とになる。
【００１７】このようなことから、接合マージンを確保
するために、エピ膜全体を必要以上に厚く形成すること
は、素子の性能低下、信頼性悪化の原因となるので、な
るべくなら避けたいところである。
するために、エピ膜全体を必要以上に厚く形成すること
は、素子の性能低下、信頼性悪化の原因となるので、な
るべくなら避けたいところである。
【００１８】上述してきたように、従来では、半導体装
置の浅い拡散層を低抵抗化するために、ＳＥＧプロセス
を用いて拡散層上にエピ膜を選択的に形成し、自己整合
的にシリサイド化する技術がある。しかし、このような
サリサイド構造は、エピ膜の選択成長の境界部分で生じ
るファセットによって、結局、部分的に接合マージンが
取り難くなってしまう。
置の浅い拡散層を低抵抗化するために、ＳＥＧプロセス
を用いて拡散層上にエピ膜を選択的に形成し、自己整合
的にシリサイド化する技術がある。しかし、このような
サリサイド構造は、エピ膜の選択成長の境界部分で生じ
るファセットによって、結局、部分的に接合マージンが
取り難くなってしまう。
【００１９】本発明は、上記のような事情を考慮してな
されたものであり、その課題は、拡散層上に余分なエピ
膜を成長させることなしに、ファセット部分の膜厚を補
償する構造を備えた半導体装置及びその製造方法を提供
することにある。
されたものであり、その課題は、拡散層上に余分なエピ
膜を成長させることなしに、ファセット部分の膜厚を補
償する構造を備えた半導体装置及びその製造方法を提供
することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板上に選択成長させたエピ膜がシリサイド化
された構造を備え、少なくとも前記エピ膜の端部下の基
板上に前記エピ膜成長時のエピ膜の端部が乗り上げられ
る高さのステップ層が設けられていることを特徴とす
る。また、本発明の半導体装置の製造方法は、シリコン
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、少なくとも前記ゲート電極側部から前記基板上に
沿って第１絶縁膜を形成し、さらに第１絶縁膜上にエッ
チング選択比の異なる第２絶縁膜を形成してエッチング
加工することにより、前記ゲート電極側部から前記基板
上に沿うＬ字形の第１絶縁膜の上に第２絶縁膜が堆積す
る形態のゲート側壁を形成する工程と、前記第２絶縁膜
を選択的に除去し、前記ゲート電極側部から基板に沿っ
て横方向に張り出すように前記Ｌ字形の第１絶縁膜を残
す工程と、少なくとも前記第１絶縁膜に隣接した前記基
板面で、前記第１絶縁膜の基板に沿った張り出し部分に
乗り上げる厚さまでエピ膜を成長させる選択エピタキシ
ャル成長工程と、前記エピ膜をシリサイド化する工程と
を具備したことを特徴とする。
シリコン基板上に選択成長させたエピ膜がシリサイド化
された構造を備え、少なくとも前記エピ膜の端部下の基
板上に前記エピ膜成長時のエピ膜の端部が乗り上げられ
る高さのステップ層が設けられていることを特徴とす
る。また、本発明の半導体装置の製造方法は、シリコン
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、少なくとも前記ゲート電極側部から前記基板上に
沿って第１絶縁膜を形成し、さらに第１絶縁膜上にエッ
チング選択比の異なる第２絶縁膜を形成してエッチング
加工することにより、前記ゲート電極側部から前記基板
上に沿うＬ字形の第１絶縁膜の上に第２絶縁膜が堆積す
る形態のゲート側壁を形成する工程と、前記第２絶縁膜
を選択的に除去し、前記ゲート電極側部から基板に沿っ
て横方向に張り出すように前記Ｌ字形の第１絶縁膜を残
す工程と、少なくとも前記第１絶縁膜に隣接した前記基
板面で、前記第１絶縁膜の基板に沿った張り出し部分に
乗り上げる厚さまでエピ膜を成長させる選択エピタキシ
ャル成長工程と、前記エピ膜をシリサイド化する工程と
を具備したことを特徴とする。
【００２１】また、本発明の半導体装置の製造方法は、
シリコン基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、少なくとも前記ゲート電極側部から前記
基板上に沿って第１絶縁膜を形成し、さらに第１絶縁膜
上にエッチング選択比の異なる第２絶縁膜を形成してエ
ッチング加工することにより、前記ゲート電極側部から
前記基板上に沿うＬ字形の第１絶縁膜の上に第２絶縁膜
が堆積する形態のゲート側壁を形成する工程と、前記第
２絶縁膜を選択的に除去し、前記ゲート電極側部から基
板に沿って横方向に張り出すように前記Ｌ字形の第１絶
縁膜を残す工程と、少なくとも前記第１絶縁膜に隣接し
た前記基板面で、前記第１絶縁膜の基板に沿った張り出
し部分に乗り上げる厚さまでエピ膜を成長させる選択エ
ピタキシャル成長工程と、前記エピ膜ごしにイオン注入
して拡散層を形成する工程とを具備したことを特徴とす
る。
シリコン基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、少なくとも前記ゲート電極側部から前記
基板上に沿って第１絶縁膜を形成し、さらに第１絶縁膜
上にエッチング選択比の異なる第２絶縁膜を形成してエ
ッチング加工することにより、前記ゲート電極側部から
前記基板上に沿うＬ字形の第１絶縁膜の上に第２絶縁膜
が堆積する形態のゲート側壁を形成する工程と、前記第
２絶縁膜を選択的に除去し、前記ゲート電極側部から基
板に沿って横方向に張り出すように前記Ｌ字形の第１絶
縁膜を残す工程と、少なくとも前記第１絶縁膜に隣接し
た前記基板面で、前記第１絶縁膜の基板に沿った張り出
し部分に乗り上げる厚さまでエピ膜を成長させる選択エ
ピタキシャル成長工程と、前記エピ膜ごしにイオン注入
して拡散層を形成する工程とを具備したことを特徴とす
る。
【００２２】本発明では、ゲート側部に設けられた絶縁
膜により、拡散層表面のエピ膜成長の境界で、エピ膜成
長過程での乗り上げ現象を積極的に起こさせる。これに
より、ファセットの広がりを抑える。また、成長端部の
ファセット形成下部は底上げされた形態となる。すなわ
ち、ファセットによる成長膜厚の目減り分を補償する形
態となる。
膜により、拡散層表面のエピ膜成長の境界で、エピ膜成
長過程での乗り上げ現象を積極的に起こさせる。これに
より、ファセットの広がりを抑える。また、成長端部の
ファセット形成下部は底上げされた形態となる。すなわ
ち、ファセットによる成長膜厚の目減り分を補償する形
態となる。
【００２３】
【発明の実施の形態】図１は、本発明の基本的構成であ
り、シリコン基板上にＳｉを選択成長させた、ゲート側
壁境界での形状を示す断面図である。シリコン基板１上
での成膜は選択性の良い条件で行われ、選択成長したエ
ピ膜８の端部には（１１３）面のファセット８１が生じ
ている。本発明に係る絶縁膜５は、ゲート電極３の側部
から基板１上に沿うようにファセット８１の下部に張り
出している（５ａ）。
り、シリコン基板上にＳｉを選択成長させた、ゲート側
壁境界での形状を示す断面図である。シリコン基板１上
での成膜は選択性の良い条件で行われ、選択成長したエ
ピ膜８の端部には（１１３）面のファセット８１が生じ
ている。本発明に係る絶縁膜５は、ゲート電極３の側部
から基板１上に沿うようにファセット８１の下部に張り
出している（５ａ）。
【００２４】上記絶縁膜５の張り出し部分５ａがエピ膜
のファセット８１の広がりを抑える。また、この張り出
し部分５ａがファセット８１によるエピ膜の成長膜厚の
目減り分を補償するステップ層となる。絶縁膜５の張り
出し部分５ａを以降、単に絶縁膜５ａと称することもあ
る。すなわち、Ｓｉを基板１上に選択成長させた結果、
成長したＳｉがゲート側部の絶縁膜５ａに乗り上げた形
状となっている。
のファセット８１の広がりを抑える。また、この張り出
し部分５ａがファセット８１によるエピ膜の成長膜厚の
目減り分を補償するステップ層となる。絶縁膜５の張り
出し部分５ａを以降、単に絶縁膜５ａと称することもあ
る。すなわち、Ｓｉを基板１上に選択成長させた結果、
成長したＳｉがゲート側部の絶縁膜５ａに乗り上げた形
状となっている。
【００２５】比較のために図２を説明する。図２はファ
セット８１の下部に絶縁膜のない従来構成を示す断面図
である。ゲート電極３の側壁３１に隣接する基板表面上
に選択成長したＳｉ（エピ膜８）において、基板と同一
の面方位のエピ膜厚をｔ０とすると、ファセット８１は
成長境界よりおよそｔ０幅にわたって形成される。この
ため、成長境界での膜厚ｔ３は、ｔ０の半分以下に減少
する。
セット８１の下部に絶縁膜のない従来構成を示す断面図
である。ゲート電極３の側壁３１に隣接する基板表面上
に選択成長したＳｉ（エピ膜８）において、基板と同一
の面方位のエピ膜厚をｔ０とすると、ファセット８１は
成長境界よりおよそｔ０幅にわたって形成される。この
ため、成長境界での膜厚ｔ３は、ｔ０の半分以下に減少
する。
【００２６】本発明に係る図１の構成において、基板１
と同一の面方位のエピ膜厚をｔ０、ゲート側部から基板
表面上に張り出した絶縁膜５ａの膜厚をＡｉ、絶縁膜５
ａより上にあるエピ膜８の平坦部分までの膜厚をｔ１，
エピ膜８の、絶縁膜５ａ上に乗り上げた部分の幅をＷ
１、ファセット８１が生じている横方向の幅をＷ２とす
ると、 ｔ１＝２×Ｗ１＝Ｗ２，ｔ０＝ｔ１＋Ａｉ …（１） の関係がある。
と同一の面方位のエピ膜厚をｔ０、ゲート側部から基板
表面上に張り出した絶縁膜５ａの膜厚をＡｉ、絶縁膜５
ａより上にあるエピ膜８の平坦部分までの膜厚をｔ１，
エピ膜８の、絶縁膜５ａ上に乗り上げた部分の幅をＷ
１、ファセット８１が生じている横方向の幅をＷ２とす
ると、 ｔ１＝２×Ｗ１＝Ｗ２，ｔ０＝ｔ１＋Ａｉ …（１） の関係がある。
【００２７】また、選択成長境界での基板１からのエピ
膜８の厚さをｔ２とすると、 ｔ２＝ｔ１−（ｗ２−ｗ１）×ｔａｎ（２６．６°）＋Ａｉ ＝ｔ１−０．５ｔ１×０．５＋Ａｉ ＝０．７５ｔ１＋Ａｉ＞ｔ３ …（２） ここで、ｔ３≦ｔ０／２＝０．５（ｔ１＋Ａｉ）であ
る。
膜８の厚さをｔ２とすると、 ｔ２＝ｔ１−（ｗ２−ｗ１）×ｔａｎ（２６．６°）＋Ａｉ ＝ｔ１−０．５ｔ１×０．５＋Ａｉ ＝０．７５ｔ１＋Ａｉ＞ｔ３ …（２） ここで、ｔ３≦ｔ０／２＝０．５（ｔ１＋Ａｉ）であ
る。
【００２８】上記式より、従来の図２の構成に比べて本
発明に係る図１の構成の方が、選択成長境界でのエピ膜
厚を厚くすることが可能であることがわかる。例えば、
微細化の進んだＭＯＳＦＥＴで、ショートチャネル効果
抑制のために拡散層を浅くし、また、拡散層抵抗低減の
ためシリサイド膜厚を厚くしても、サリサイドの接合リ
ークマージンを確保する信頼性は従来技術に比べて格段
に優れている。
発明に係る図１の構成の方が、選択成長境界でのエピ膜
厚を厚くすることが可能であることがわかる。例えば、
微細化の進んだＭＯＳＦＥＴで、ショートチャネル効果
抑制のために拡散層を浅くし、また、拡散層抵抗低減の
ためシリサイド膜厚を厚くしても、サリサイドの接合リ
ークマージンを確保する信頼性は従来技術に比べて格段
に優れている。
【００２９】また、浅い接合形成の前に、ゲート側壁を
形成してＳＥＧ（選択エピタキシャル成長）を行う、す
なわち、ＳＥＧによるエピ膜ごしにイオン注入工程を行
う応用技術があり、この技術に本発明を適用できる。
形成してＳＥＧ（選択エピタキシャル成長）を行う、す
なわち、ＳＥＧによるエピ膜ごしにイオン注入工程を行
う応用技術があり、この技術に本発明を適用できる。
【００３０】すなわち、浅い接合の形成において、ファ
セット部分は、乗り上げる絶縁膜を含めると他の部分と
あまり変わらない厚みを確保できる。従って、ショート
チャネル効果を決めるチャネル側ほど深い接合になって
しまう、ということはない。これにより、所望の浅い接
合が形成可能である。ただしこの場合、エピ膜の成長端
部とゲート側壁との間の間隙がなくなるまで、エピ膜が
絶縁膜上に乗り上げるように、ＳＥＧプロセスを制御す
る必要がある。
セット部分は、乗り上げる絶縁膜を含めると他の部分と
あまり変わらない厚みを確保できる。従って、ショート
チャネル効果を決めるチャネル側ほど深い接合になって
しまう、ということはない。これにより、所望の浅い接
合が形成可能である。ただしこの場合、エピ膜の成長端
部とゲート側壁との間の間隙がなくなるまで、エピ膜が
絶縁膜上に乗り上げるように、ＳＥＧプロセスを制御す
る必要がある。
【００３１】図３〜図６は、本発明の第１の実施形態に
係る、ＭＯＳ型トランジスタの要部の製造方法を工程順
に示す断面図である。図３に示すように、基板１上にお
いて、周知の素子分離工程、ウェル、チャネル形成、ゲ
ート酸化膜の形成（２）、ゲート電極材（例えばポリシ
リコン）の電極加工（ゲート電極３）、エクステンショ
ン（またはＬＤＤ：Lightly doped Drain）イオン注入
（４）までの工程を経る。
係る、ＭＯＳ型トランジスタの要部の製造方法を工程順
に示す断面図である。図３に示すように、基板１上にお
いて、周知の素子分離工程、ウェル、チャネル形成、ゲ
ート酸化膜の形成（２）、ゲート電極材（例えばポリシ
リコン）の電極加工（ゲート電極３）、エクステンショ
ン（またはＬＤＤ：Lightly doped Drain）イオン注入
（４）までの工程を経る。
【００３２】次に、第１の絶縁膜５をゲート電極３を含
んで基板１全面を覆うように、少なくともゲート電極３
の側部から基板１上に沿って堆積する。この第１の絶縁
膜５は例えばＴＥＯＳ酸化膜（ＳｉＯ2 ；ＴＥＯＳ：Te
traethoxysilane）等である。
んで基板１全面を覆うように、少なくともゲート電極３
の側部から基板１上に沿って堆積する。この第１の絶縁
膜５は例えばＴＥＯＳ酸化膜（ＳｉＯ2 ；ＴＥＯＳ：Te
traethoxysilane）等である。
【００３３】このときの絶縁膜５の膜厚、基板表面から
絶縁膜表面までの高さｈＬは、後のＳＥＧ工程における
Ｓｉエピ膜厚に対してその１／２より小さくする。これ
により、ＳＥＧにおいてＳｉエピ膜厚が絶縁膜５に乗り
上げ易いようにする。上記ｈＬは、例えば１０〜２０ｎ
ｍ程度とする。
絶縁膜表面までの高さｈＬは、後のＳＥＧ工程における
Ｓｉエピ膜厚に対してその１／２より小さくする。これ
により、ＳＥＧにおいてＳｉエピ膜厚が絶縁膜５に乗り
上げ易いようにする。上記ｈＬは、例えば１０〜２０ｎ
ｍ程度とする。
【００３４】絶縁膜５の下に、後酸化によるシリコン酸
化膜やエッチングストッパとしての絶縁膜が存在してい
ても上記と同様である。全体的な膜厚として、後のＳＥ
Ｇ工程におけるＳｉエピ膜厚に対して１／２より小さく
する。次に、第１の絶縁膜５上に第２の絶縁膜６、例え
ばシリコン窒化膜（ＳｉＮ）を堆積する。
化膜やエッチングストッパとしての絶縁膜が存在してい
ても上記と同様である。全体的な膜厚として、後のＳＥ
Ｇ工程におけるＳｉエピ膜厚に対して１／２より小さく
する。次に、第１の絶縁膜５上に第２の絶縁膜６、例え
ばシリコン窒化膜（ＳｉＮ）を堆積する。
【００３５】次に、図４に示すように、ＲＩＥ（Reacti
ve Ion Etching）により、ゲート側壁を形成する。これ
により、ゲート側部以外の基板表面、ゲート電極の上面
は実質的に露出される。その後、基板表面に１５０〜２
００ｎｍの深い拡散層７をイオン注入により形成する
（ソース／ドレイン拡散層）。
ve Ion Etching）により、ゲート側壁を形成する。これ
により、ゲート側部以外の基板表面、ゲート電極の上面
は実質的に露出される。その後、基板表面に１５０〜２
００ｎｍの深い拡散層７をイオン注入により形成する
（ソース／ドレイン拡散層）。
【００３６】次に、ゲート側壁上部にのみ存在する第２
の絶縁膜６を、ＣＤＥ（Chemical Dry Etching）または
ウェットエッチングにより選択的に除去する。これによ
り、ゲート側部からゲート側部の下端部が基板１上に沿
って横方向に張り出した部分（５ａ）を有するＬ字型の
絶縁膜５が形成される。
の絶縁膜６を、ＣＤＥ（Chemical Dry Etching）または
ウェットエッチングにより選択的に除去する。これによ
り、ゲート側部からゲート側部の下端部が基板１上に沿
って横方向に張り出した部分（５ａ）を有するＬ字型の
絶縁膜５が形成される。
【００３７】第１、第２の絶縁膜５，６は、ＳｉＯ2 と
ＳｉＮとしたが、第２の絶縁膜をＣＤＥまたはウェット
エッチングにより除去する際に選択比が得られるもので
あれば良い。また、上記ＳｉＯ2 とＳｉＮを堆積する順
番が逆の場合でも同様に所望の形状を形成することがで
きる。
ＳｉＮとしたが、第２の絶縁膜をＣＤＥまたはウェット
エッチングにより除去する際に選択比が得られるもので
あれば良い。また、上記ＳｉＯ2 とＳｉＮを堆積する順
番が逆の場合でも同様に所望の形状を形成することがで
きる。
【００３８】また、上述のＲＩＥの加工条件は、上記絶
縁膜５のＬ字型の張り出し部分５ａの長さｄＬが、厚
さ、すなわち絶縁膜５ａの基板からの高さｈＬの２倍を
上回るように設定することが望ましい。ｄＬがあまり小
さすぎると、たとえエピ膜８が絶縁膜５ａへの乗り上げ
現象が起こってもファセット部分の目減り分を補う効果
が期待できないからである。
縁膜５のＬ字型の張り出し部分５ａの長さｄＬが、厚
さ、すなわち絶縁膜５ａの基板からの高さｈＬの２倍を
上回るように設定することが望ましい。ｄＬがあまり小
さすぎると、たとえエピ膜８が絶縁膜５ａへの乗り上げ
現象が起こってもファセット部分の目減り分を補う効果
が期待できないからである。
【００３９】次に、図５に示すように、Ｓｉ基板１の表
面の自然酸化膜除去の処理工程を経てから、ＳＥＧ工程
により、所望の膜厚（例えば３０〜５０ｎｍ程度）を有
するＳｉエピ膜８を形成する。エピ膜８は、ポリシリコ
ンのゲート電極３上面にも形成される。
面の自然酸化膜除去の処理工程を経てから、ＳＥＧ工程
により、所望の膜厚（例えば３０〜５０ｎｍ程度）を有
するＳｉエピ膜８を形成する。エピ膜８は、ポリシリコ
ンのゲート電極３上面にも形成される。
【００４０】ここで、Ｓｉエピ膜８は、エピ膜の成長の
過程において、ゲート側部より張り出した絶縁膜５ａ
に、エピ膜の成長端部であるファセット８１が部分的に
乗り上げる形態を有する。この結果、ファセットの広が
りが抑えられ、ゲート側部エッジで膜厚減少を抑えて均
一性の良い膜厚のエピ膜８を堆積することができる。
過程において、ゲート側部より張り出した絶縁膜５ａ
に、エピ膜の成長端部であるファセット８１が部分的に
乗り上げる形態を有する。この結果、ファセットの広が
りが抑えられ、ゲート側部エッジで膜厚減少を抑えて均
一性の良い膜厚のエピ膜８を堆積することができる。
【００４１】その後、図６に示すように、例えばＣｏを
全面に１５〜２０ｎｍ程度被膜し、適切な熱処理工程を
経ることにより、サリサイド形成する（シリサイド層
９）。
全面に１５〜２０ｎｍ程度被膜し、適切な熱処理工程を
経ることにより、サリサイド形成する（シリサイド層
９）。
【００４２】エピ成長時の絶縁膜５ａへの乗り上げが、
ファセット部分の広がりを抑えるよう作用する。従っ
て、シリサイド層９は、拡散層７（あるいは４）のどの
部分においても接合リークマージンを確保することがで
きる。
ファセット部分の広がりを抑えるよう作用する。従っ
て、シリサイド層９は、拡散層７（あるいは４）のどの
部分においても接合リークマージンを確保することがで
きる。
【００４３】例として、Ｓｉエピ膜８の膜厚を５０ｎｍ
とし、ゲート側部から張り出した絶縁膜５ａの基板から
高さｈＬを２０ｎｍとすると、前記図１の説明で示した
関係式から、ゲート側部エッジでのエピ膜厚は４２．５
ｎｍとなる。
とし、ゲート側部から張り出した絶縁膜５ａの基板から
高さｈＬを２０ｎｍとすると、前記図１の説明で示した
関係式から、ゲート側部エッジでのエピ膜厚は４２．５
ｎｍとなる。
【００４４】この結果、基板の面方位と同一の部分の膜
厚の８５％まで膜厚を増加させることができる。これに
より、拡散層の基板表面からのシリサイド化の深さは所
望の範囲に収められることが期待できる。
厚の８５％まで膜厚を増加させることができる。これに
より、拡散層の基板表面からのシリサイド化の深さは所
望の範囲に収められることが期待できる。
【００４５】図７，図８は、本発明の第２の実施形態に
係る、ＭＯＳ型トランジスタの要部の製造方法を工程順
に示す断面図である。この実施形態は、ＳＥＧによるエ
ピ膜ごしにイオン注入工程を行う応用技術である。
係る、ＭＯＳ型トランジスタの要部の製造方法を工程順
に示す断面図である。この実施形態は、ＳＥＧによるエ
ピ膜ごしにイオン注入工程を行う応用技術である。
【００４６】図７に示すように、基板１上において、周
知の素子分離工程、ウェル、チャネル形成、ゲート酸化
膜堆積（２）、ゲート電極材（例えばポリシリコン）の
電極加工（ゲート電極３）までの工程を経る。この後、
上記第１の実施形態と同様な方法でゲート電極３の側部
に、絶縁膜５ａを有するＬ字型構造の絶縁膜５を所定の
膜厚で形成する。
知の素子分離工程、ウェル、チャネル形成、ゲート酸化
膜堆積（２）、ゲート電極材（例えばポリシリコン）の
電極加工（ゲート電極３）までの工程を経る。この後、
上記第１の実施形態と同様な方法でゲート電極３の側部
に、絶縁膜５ａを有するＬ字型構造の絶縁膜５を所定の
膜厚で形成する。
【００４７】ただし、この第２の実施形態では、上記張
り出した絶縁膜５ａの長さｄＬを、その後に形成される
エピ膜の平坦部分の膜厚ｔ１（エピ膜の、基板の面方位
と同一の部分の膜厚）の半分以下にしている（ｄＬ≦
（ｔ１）／２）。
り出した絶縁膜５ａの長さｄＬを、その後に形成される
エピ膜の平坦部分の膜厚ｔ１（エピ膜の、基板の面方位
と同一の部分の膜厚）の半分以下にしている（ｄＬ≦
（ｔ１）／２）。
【００４８】上記条件により、第１の実施形態で見られ
るエピ膜８の成長端部と絶縁膜５のゲート側部との間の
隙間がなくなるように、つまり、ファセット８１を小さ
く抑えつつ絶縁膜５ａ上をエピ膜８で完全に覆う形態に
なり易くした。
るエピ膜８の成長端部と絶縁膜５のゲート側部との間の
隙間がなくなるように、つまり、ファセット８１を小さ
く抑えつつ絶縁膜５ａ上をエピ膜８で完全に覆う形態に
なり易くした。
【００４９】従って、ここでは図示しない第２の絶縁膜
６（図３参照）に関し、第１の実施形態とは異なる膜厚
の調整を要する。第１の絶縁膜５の膜厚が第１の実施形
態のときと同じならば、少なくとも第２の絶縁膜６は、
第１の実施形態のものより膜厚を薄くする必要がある。
６（図３参照）に関し、第１の実施形態とは異なる膜厚
の調整を要する。第１の絶縁膜５の膜厚が第１の実施形
態のときと同じならば、少なくとも第２の絶縁膜６は、
第１の実施形態のものより膜厚を薄くする必要がある。
【００５０】このような条件は、シリサイドの接合リー
ク抑制のみを目的とする場合は不要である。しかし、後
の多層工程を考えた場合、上記隙間をなくすことは、上
層のカバレッジを良くし、多層の平坦化に寄与する。ま
た、後の工程で、エピ膜越しに浅い拡散層を形成する場
合の、バッファ層として平均的な厚さを確保するという
点では重要になる。
ク抑制のみを目的とする場合は不要である。しかし、後
の多層工程を考えた場合、上記隙間をなくすことは、上
層のカバレッジを良くし、多層の平坦化に寄与する。ま
た、後の工程で、エピ膜越しに浅い拡散層を形成する場
合の、バッファ層として平均的な厚さを確保するという
点では重要になる。
【００５１】次に、図８に示すように、Ｓｉ基板１の表
面の自然酸化膜除去の処理工程を経てから、ＳＥＧ工程
により、所望の膜厚（例えば３０〜５０ｎｍ程度）を有
するＳｉエピ膜８を形成する。
面の自然酸化膜除去の処理工程を経てから、ＳＥＧ工程
により、所望の膜厚（例えば３０〜５０ｎｍ程度）を有
するＳｉエピ膜８を形成する。
【００５２】ここで、Ｓｉエピ膜８は、エピ膜の成長の
過程において、ゲート側部より基板上に沿って横方向に
張り出した絶縁膜５ａに、エピ膜の成長端部（ファセッ
ト部分）が乗り上げ、張り出した部分をすべて覆う。
過程において、ゲート側部より基板上に沿って横方向に
張り出した絶縁膜５ａに、エピ膜の成長端部（ファセッ
ト部分）が乗り上げ、張り出した部分をすべて覆う。
【００５３】この結果、ゲート側部に接するエピ膜８の
高さｈＥは、ゲート側部より張り出した絶縁膜５ａの基
板からの高さ（絶縁膜５の厚さ）をｈＬとすると、ｈＥ
＝｛（ｔ１）／２｝＋ｈＬとなる。すなわち、この絶縁
膜５ａの厚さｈＬがファセットによる成長膜厚の目減り
分を補償する形態となる。
高さｈＥは、ゲート側部より張り出した絶縁膜５ａの基
板からの高さ（絶縁膜５の厚さ）をｈＬとすると、ｈＥ
＝｛（ｔ１）／２｝＋ｈＬとなる。すなわち、この絶縁
膜５ａの厚さｈＬがファセットによる成長膜厚の目減り
分を補償する形態となる。
【００５４】この後に、エピ膜８及び絶縁膜５ａ（絶縁
膜５）をバッファ層としてイオン注入し、浅い拡散層４
１を形成する。絶縁膜５ａの作用により、ファセットの
影響が低減され、ゲートエッジでの接合が深くならず
に、所望の浅い接合が形成される。これにより、ショー
トチャネル効果を抑制できる。
膜５）をバッファ層としてイオン注入し、浅い拡散層４
１を形成する。絶縁膜５ａの作用により、ファセットの
影響が低減され、ゲートエッジでの接合が深くならず
に、所望の浅い接合が形成される。これにより、ショー
トチャネル効果を抑制できる。
【００５５】また、この浅い拡散層４１は、後に深い拡
散層を形成する前の段階のエクステンション形成、また
はＬＤＤ形成の領域にもなり得る。
散層を形成する前の段階のエクステンション形成、また
はＬＤＤ形成の領域にもなり得る。
【００５６】上記第２の実施形態は、拡散層における浅
い接合形成のための応用技術を示した。図８の構成は、
その後、サリサイド工程を経てシングルドレイン構造を
形成する図９が考えられる。
い接合形成のための応用技術を示した。図８の構成は、
その後、サリサイド工程を経てシングルドレイン構造を
形成する図９が考えられる。
【００５７】あるいは、図８の構成においては、その
後、新たにゲート側壁５１を形成し、深い拡散層７をイ
オン注入により形成する。その後、サリサイド工程を経
る。これにより、第１の実施形態に示すような、エクス
テンションまたはＬＤＤを有するソース／ドレイン拡散
層を形成する。この構成を図１０に示す。
後、新たにゲート側壁５１を形成し、深い拡散層７をイ
オン注入により形成する。その後、サリサイド工程を経
る。これにより、第１の実施形態に示すような、エクス
テンションまたはＬＤＤを有するソース／ドレイン拡散
層を形成する。この構成を図１０に示す。
【００５８】図１１は、第１の実施形態に係る構成を適
用したＭＯＳＦＥＴの全体を示す断面図である。前記第
１の実施形態と同様の符号を付しており、その構成の作
用効果は前述のとおりである。すなわち、シリサイド９
になる前のエピ膜のファセット部分８１がゲート電極３
の側部より張り出した絶縁膜５ａに乗り上げている。こ
の構成により、ファセット部分８１の目減り分を補償
し、シリサイド９の接合リーク抑制に寄与する。
用したＭＯＳＦＥＴの全体を示す断面図である。前記第
１の実施形態と同様の符号を付しており、その構成の作
用効果は前述のとおりである。すなわち、シリサイド９
になる前のエピ膜のファセット部分８１がゲート電極３
の側部より張り出した絶縁膜５ａに乗り上げている。こ
の構成により、ファセット部分８１の目減り分を補償
し、シリサイド９の接合リーク抑制に寄与する。
【００５９】図１２は、前記第２の実施形態に係る構成
を適用したＭＯＳＦＥＴの全体を示す第１の断面図であ
る。前記第２の実施形態と同様の符号を付しており、そ
の構成の作用効果は前述のとおりである。すなわち、エ
ピ膜８越しに浅い拡散層４１を形成することに特徴があ
る（図８参照）。
を適用したＭＯＳＦＥＴの全体を示す第１の断面図であ
る。前記第２の実施形態と同様の符号を付しており、そ
の構成の作用効果は前述のとおりである。すなわち、エ
ピ膜８越しに浅い拡散層４１を形成することに特徴があ
る（図８参照）。
【００６０】図１２では、ゲート電極３の側部より張り
出した絶縁膜５ａに、エピ膜８のファセット部分が乗り
上げ、かつ張り出した絶縁膜５ａはエピ膜８ですべて覆
われる。この構成により、ファセット部分８１の目減り
分を補償し、浅い拡散層４１を形成するイオン注入のバ
ッファ層として平均的な厚さが確保できる。
出した絶縁膜５ａに、エピ膜８のファセット部分が乗り
上げ、かつ張り出した絶縁膜５ａはエピ膜８ですべて覆
われる。この構成により、ファセット部分８１の目減り
分を補償し、浅い拡散層４１を形成するイオン注入のバ
ッファ層として平均的な厚さが確保できる。
【００６１】図１３は、前記第２の実施形態に係る構成
を適用したＭＯＳＦＥＴの全体を示す第２の断面図であ
る。上記図１２の構成にサリサイド工程を付加した構成
である（図９参照）。上述のように絶縁膜５ａによりシ
リサイド９になる前のエピ膜のファセット部分８１の目
減り分を補償するので、シリサイド９の接合リークを抑
制しつつ、素子の微細化に適した浅い拡散層が形成でき
る。
を適用したＭＯＳＦＥＴの全体を示す第２の断面図であ
る。上記図１２の構成にサリサイド工程を付加した構成
である（図９参照）。上述のように絶縁膜５ａによりシ
リサイド９になる前のエピ膜のファセット部分８１の目
減り分を補償するので、シリサイド９の接合リークを抑
制しつつ、素子の微細化に適した浅い拡散層が形成でき
る。
【００６２】図１４は、前記第２の実施形態に係る構成
を適用したＭＯＳＦＥＴの全体を示す第３の断面図であ
る。上記図１２の構成から、新たにゲート側壁５１を形
成してからイオン注入により深い拡散層７を形成し、そ
の後、サリサイド工程を経たものである（図１０参
照）。これにより、第１の実施形態と同様の構成が得ら
れる。
を適用したＭＯＳＦＥＴの全体を示す第３の断面図であ
る。上記図１２の構成から、新たにゲート側壁５１を形
成してからイオン注入により深い拡散層７を形成し、そ
の後、サリサイド工程を経たものである（図１０参
照）。これにより、第１の実施形態と同様の構成が得ら
れる。
【００６３】上記各実施形態によれば、ゲート側部に設
けられた絶縁膜をファセット部分のステップ層として利
用する。すなわち、拡散層表面のエピ膜成長の境界で、
エピ膜成長過程における絶縁膜への乗り上げ現象を積極
的に起こさせる。
けられた絶縁膜をファセット部分のステップ層として利
用する。すなわち、拡散層表面のエピ膜成長の境界で、
エピ膜成長過程における絶縁膜への乗り上げ現象を積極
的に起こさせる。
【００６４】これにより、ファセットの広がりを抑え、
また、ファセットによる成長膜厚の目減り分を補償す
る。この結果、ＳＥＧ（選択エピタキシャル成長）によ
る成長端部のファセットの影響を大幅に低減し、微細化
した拡散層における接合マージンの精度を高める。
また、ファセットによる成長膜厚の目減り分を補償す
る。この結果、ＳＥＧ（選択エピタキシャル成長）によ
る成長端部のファセットの影響を大幅に低減し、微細化
した拡散層における接合マージンの精度を高める。
【００６５】
【発明の効果】以上、説明したように、拡散層上に余分
なエピ膜を成長させることなしに、ファセット部分の膜
厚を補償する構造を備える。これにより、サリサイド工
程を用いるときに接合リークを抑制でき、また、エピ膜
越しにイオン注入を行ったときに所望の浅い拡散層を構
成し得る選択エピ膜の厚さを確保し、信頼性が大幅に向
上する半導体装置及びその製造方法を提供することがで
きる。
なエピ膜を成長させることなしに、ファセット部分の膜
厚を補償する構造を備える。これにより、サリサイド工
程を用いるときに接合リークを抑制でき、また、エピ膜
越しにイオン注入を行ったときに所望の浅い拡散層を構
成し得る選択エピ膜の厚さを確保し、信頼性が大幅に向
上する半導体装置及びその製造方法を提供することがで
きる。
【図１】本発明の基本的構成であり、Ｓｉ基板上にＳｉ
を選択成長させた、ゲート側壁境界での形状を示す断面
図。
を選択成長させた、ゲート側壁境界での形状を示す断面
図。
【図２】図１との比較のための、ファセットの下部に絶
縁膜のない構成を示す断面図。
縁膜のない構成を示す断面図。
【図３】本発明の第１の実施形態に係る、ＭＯＳ型トラ
ンジスタの要部の製造方法を工程順に示すための第１の
断面図。
ンジスタの要部の製造方法を工程順に示すための第１の
断面図。
【図４】図３に続く第２の断面図。
【図５】図４に続く第３の断面図。
【図６】図５に続く第４の断面図。
【図７】本発明の第２の実施形態に係る、ＭＯＳ型トラ
ンジスタの要部の製造方法を工程順に示すための第１の
断面図。
ンジスタの要部の製造方法を工程順に示すための第１の
断面図。
【図８】図７に続く第２の断面図。
【図９】第２の実施形態の応用例としての図８に続く第
３の断面図。
３の断面図。
【図１０】第２の実施形態の応用例としての図８に続く
第４の断面図。
第４の断面図。
【図１１】第１の実施形態に係る構成を適用したＭＯＳ
ＦＥＴの全体を示す断面図。
ＦＥＴの全体を示す断面図。
【図１２】第２の実施形態に係る構成を適用したＭＯＳ
ＦＥＴの全体を示す第１の断面図。
ＦＥＴの全体を示す第１の断面図。
【図１３】第２の実施形態に係る構成を適用したＭＯＳ
ＦＥＴの全体を示す第２の断面図。
ＦＥＴの全体を示す第２の断面図。
【図１４】第２の実施形態に係る構成を適用したＭＯＳ
ＦＥＴの全体を示す第３の断面図。
ＦＥＴの全体を示す第３の断面図。
１…シリコン基板 ２…ゲート酸化膜 ３…ゲート電極 ４…エクステンションまたはＬＤＤ領域 ５…第１の絶縁膜 ５ａ…第１の絶縁膜の基板上に張り出した部分（ステッ
プ層） ６…第２の絶縁膜 ７…深い拡散層（ソース／ドレイン領域） ８…エピ膜（選択成長したＳｉ膜） ８１…ファセット（小面） ９…シリサイド層
プ層） ６…第２の絶縁膜 ７…深い拡散層（ソース／ドレイン領域） ８…エピ膜（選択成長したＳｉ膜） ８１…ファセット（小面） ９…シリサイド層
Claims (10)
- 【請求項１】 シリコン基板上に選択成長させたエピ膜
がシリサイド化された構造を備え、少なくとも前記エピ
膜の端部下の基板上に前記エピ膜成長時のエピ膜の端部
が乗り上げられる高さのステップ層が設けられているこ
とを特徴とする半導体装置。 - 【請求項２】 ゲート電極を形成したシリコン基板上に
選択成長させたエピ膜を備え、前記ゲート電極に隣接し
た前記基板上に前記エピ膜の端部が乗り上げられる高さ
のステップ層が設けられていることを特徴とする半導体
装置。 - 【請求項３】 シリコン基板に配したチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極部材と、前
記チャネル領域に隣接して設けられた拡散層と、前記拡
散層上にシリコンを選択成長させたエピ膜と、少なくと
も前記ゲート電極部材近傍における基板上に設けられ、
その上に前記エピ膜の端部が乗り上げた絶縁膜とを具備
していることを特徴とする半導体装置。 - 【請求項４】 前記絶縁膜は、前記ゲート電極部材側部
の絶縁膜が前記基板に沿って横方向に張り出した部分で
あって、その厚さは前記基板の結晶面と同一の結晶面で
測った前記エピ膜の成長膜厚の半分よりも薄いことを特
徴とする請求項３記載の半導体装置。 - 【請求項５】 前記絶縁膜は、前記ゲート電極部材側部
の絶縁膜が前記基板に沿って横方向に張り出した部分で
あって、その張り出した部分の距離はその厚さの２倍よ
り大きいことを特徴とする請求項３または４記載の半導
体装置。 - 【請求項６】 前記絶縁膜は、前記ゲート電極部材側部
の絶縁膜が前記基板に沿って横方向に張り出した部分で
あって、その張り出した部分の距離は前記基板の結晶面
と同一の結晶面で測った前記エピ膜の成長膜厚の半分以
下であることを特徴とする請求項３または４記載の半導
体装置。 - 【請求項７】 シリコン基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、 少なくとも前記ゲート電極側部から前記基板上に沿って
第１絶縁膜を形成し、さらに第１絶縁膜上にエッチング
選択比の異なる第２絶縁膜を形成してエッチング加工す
ることにより、前記ゲート電極側部から前記基板上に沿
うＬ字形の第１絶縁膜の上に第２絶縁膜が堆積する形態
のゲート側壁を形成する工程と、 前記第２絶縁膜を選択的に除去し、前記ゲート電極側部
から基板に沿って横方向に張り出すように前記Ｌ字形の
第１絶縁膜を残す工程と、 少なくとも前記第１絶縁膜に隣接した前記基板面で、前
記第１絶縁膜の基板に沿った張り出し部分に乗り上げる
厚さまでエピ膜を成長させる選択エピタキシャル成長工
程と、 前記エピ膜をシリサイド化する工程とを具備したことを
特徴とする半導体装置の製造方法。 - 【請求項８】 前記エピ膜をシリサイド化する工程に伴
って前記ゲート電極の上部もシリサイド化されることを
特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 シリコン基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、 少なくとも前記ゲート電極側部から前記基板上に沿って
第１絶縁膜を形成し、さらに第１絶縁膜上にエッチング
選択比の異なる第２絶縁膜を形成してエッチング加工す
ることにより、前記ゲート電極側部から前記基板上に沿
うＬ字形の第１絶縁膜の上に第２絶縁膜が堆積する形態
のゲート側壁を形成する工程と、 前記第２絶縁膜を選択的に除去し、前記ゲート電極側部
から基板に沿って横方向に張り出すように前記Ｌ字形の
第１絶縁膜を残す工程と、 少なくとも前記第１絶縁膜に隣接した前記基板面で、前
記第１絶縁膜の基板に沿った張り出し部分に乗り上げる
厚さまでエピ膜を成長させる選択エピタキシャル成長工
程と、 前記エピ膜ごしにイオン注入して拡散層を形成する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 【請求項１０】 シリサイド化工程をさらに具備し、少
なくとも前記エピ膜がシリサイド化されることを特徴と
する請求項９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073496A JP2000269495A (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073496A JP2000269495A (ja) | 1999-03-18 | 1999-03-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269495A true JP2000269495A (ja) | 2000-09-29 |
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|---|---|---|---|
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| Country | Link |
|---|---|
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