JP3996286B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3996286B2 JP3996286B2 JP33729798A JP33729798A JP3996286B2 JP 3996286 B2 JP3996286 B2 JP 3996286B2 JP 33729798 A JP33729798 A JP 33729798A JP 33729798 A JP33729798 A JP 33729798A JP 3996286 B2 JP3996286 B2 JP 3996286B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- main surface
- contact hole
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 325
- 238000004519 manufacturing process Methods 0.000 title claims description 64
- 229910021332 silicide Inorganic materials 0.000 claims description 101
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 101
- 239000000758 substrate Substances 0.000 claims description 98
- 229910052751 metal Inorganic materials 0.000 claims description 80
- 239000002184 metal Substances 0.000 claims description 80
- 238000010438 heat treatment Methods 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 51
- 238000002955 isolation Methods 0.000 claims description 36
- 230000008569 process Effects 0.000 claims description 34
- 150000001875 compounds Chemical class 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 19
- 239000010941 cobalt Substances 0.000 claims description 15
- 229910017052 cobalt Inorganic materials 0.000 claims description 15
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 349
- 230000004888 barrier function Effects 0.000 description 37
- 238000010586 diagram Methods 0.000 description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000000137 annealing Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000009467 reduction Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、電極と半導体基体との間の接触抵抗を低減するための改良に関する。
【０００２】
【従来の技術】
図４２は、この発明の背景となる従来の半導体装置の構成を示す正面断面図である。この装置１５１は、シリコン半導体基体５１の主面に、MOSFET (Metal Oxide Semiconductor Field Effect Transistor)を備えている。なお、本明細書では、ゲート電極の材料が金属ではない絶縁ゲート型のFETをも、当分野の慣例に倣って、等しくMOSFETと称する。
【０００３】
ｐ型半導体層が露出する半導体基体５１の主面には、一対の素子分離層５２に挟まれた領域において、一対のｎ型の半導体層５７が、選択的に形成されている。一対の半導体層５７に挟まれた半導体基体５１の主面の表層部は、MOSFETのチャネル領域CHに相当する。また、半導体層５７は、MOSFETのソース・ドレイン領域に相当する。半導体基体５１の主面の上には、絶縁膜５３が形成されており、この絶縁膜５３の上には、チャネル領域CHに対向するように、ゲート電極５５が形成されている。ゲート電極５７の側面は、絶縁性のサイドウォール５６で覆われている。
【０００４】
半導体基体５１の上方に形成された以上の構造物の全体を覆うように、絶縁層５８が形成されている。この絶縁層５８には、一対の半導体層５７の直上の位置に、一対のコンタクトホール５９が、選択的に形成されており、ゲート電極５５の直上の位置には、コンタクトホール７１が、選択的に形成されている。
【０００５】
コンタクトホール５９の中には、導電性の主電極６４が、バリア層６２を介して充填されており、その結果、一対の主電極６４が、一対の半導体層５７へ接続されている。同様に、コンタクトホール７１の中には、導電性のゲート配線７２が、バリア層６２を介して充填されており、その結果、ゲート配線７２が、ゲート電極５５へ接続されている。
【０００６】
バリア層６２と半導体層５７との界面、および、バリア層６２とゲート電極５５との界面には、図４２の符号Ｊの部分を図４３が拡大して示すように、シリサイド層６３が形成されている。装置１５１では、以上のように、主電極６４と半導体層５７との間、および、ゲート配線７２とゲート電極５５との間に、シリサイド層６３が介在するので、それらの間の接触抵抗（コンタクト抵抗）が低く抑えられる。
【０００７】
【発明が解決しようとする課題】
ところで、主電極６４と半導体層５７との間の接触抵抗は、主電極６４の抵抗、主電極６４とバリア層６２の間の界面抵抗、バリア層６２の抵抗、バリア層６２とシリサイド層６３との間の界面抵抗、シリサイド層６３の抵抗、および、シリサイド層６３と半導体層５７の間の界面抵抗の総和で与えられる。これらの抵抗要素の中で、シリサイド層６３と半導体層５７との間の界面抵抗が、他の抵抗要素に比べて最も大きい。したがって、主電極６４と半導体層５７との間の接触抵抗は、シリサイド層６３と半導体層５７との間の界面抵抗によって支配される。
【０００８】
シリサイド層６３と半導体層５７との間の界面抵抗Ｒは、つぎの数式１で表現される：
Ｒ＝ρ／ＳＡ ・・・・（数式１）
ここで、ρは、シリサイド層６３と半導体層５７との間の界面抵抗率であり、ＳＡは、シリサイド層６３と半導体層５７との間の界面における接触面積である。
【０００９】
近年の半導体装置の微細化にともない、コンタクトホール５９の径は、縮小される傾向にある。それにともなって、接触面積ＳＡが小さくなり、界面抵抗Ｒが上昇する結果となっている。コンタクトホール７１の径も縮小される傾向にあるので、主電極６４と半導体層５７との間の接触抵抗と同様に、ゲート配線７２とゲート電極５５との間の接触抵抗も上昇する。しかしながら、主電流が流れる主電極６４と半導体層５７との間の接触抵抗の上昇が、より重大である。
【００１０】
界面抵抗Ｒを低減するための対策として、数式１から、界面抵抗率ρの低減、および、接触面積ＳＡの拡大の二通りを想定することができる。これらの二通りのそれぞれに着目した従来技術が知られている。
【００１１】
特開平8-191053号公報、および、特開平9-115860号公報には、シリコン基体へ向かってエピタキシャル成長したシリサイドを利用する技術が開示されている。通常のシリサイドとシリコンとの間の界面には、結晶構造における整合性がないために、欠陥が多く存在する。その結果、キャリアがこの界面を通過する際には、欠陥による散乱が生じるので、界面抵抗率ρが高くなる。
【００１２】
一方、シリコン基体へエピタキシャル成長したシリサイドとシリコンとの間の界面には、結晶欠陥が少ないので、界面抵抗率ρは低くなる。すなわち、上記二文献に開示される従来技術では、界面抵抗率ρの低減が達成される。しかしながら、上記二文献の従来技術では、接触面積ＳＡの拡大を図ることはできない。
【００１３】
これに対して、特開平3-280532号公報には、コンタクトホールの底部に、微細な凹凸を形成することによって、電極と半導体基体との間の接触抵抗を低減する技術が開示されている。この技術では、コンタクトホールの径を拡大することなく、接触面積ＳＡを拡大することができる。しかしながら、界面抵抗率ρの低減を図ることはできない。
【００１４】
以上のように、従来の技術では、界面抵抗率ρと接触面積ＳＡのいずれか一方の改善は行い得ても、双方を改善することによって電極と半導体基体との間の接触抵抗を効果的に低減する技術は、知られていなかった。
この発明は、従来の技術における上記した問題点を解消するためになされたもので、金属半導体化合物層と半導体基体との間の界面抵抗率の低減と、接触面積の拡大とを、同時に実現し、それにより、電極と半導体基体との間の接触抵抗を効果的に低減した半導体装置、および、その製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
第１の発明の装置は、半導体装置であって、主面を有する半導体基体と、当該半導体基体に接続される電極と、当該電極と前記半導体基体との接続部分に介在し、少なくとも一部が前記主面に対して傾斜したエピタキシャル成長層を有する金属半導体化合物層と、を備える。前記半導体基体はシリコンを主成分とし、前記金属半導体化合物層はチタンシリサイド又はコバルトシリサイドの何れかであり、エピタキシャル成長層は指数が４以下の結晶面に垂直な複数方向へ選択的にエピタキシャル成長が起こることによって生じたものである。
【００１６】
第２の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成され不純物を含有する半導体層を備え、前記半導体装置が、前記主面の上に形成された絶縁層を、さらに備え、当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、前記金属半導体化合物層の主要部は、前記主面の中で、前記コンタクトホールの直下の領域にのみ形成されており、前記半導体基体が、前記半導体層と導電形式を同じくし、前記半導体層よりも深く、しかも、前記主面の中で前記コンタクトホールの直下の領域を覆うように、前記主面に選択的に形成された別の半導体層を、さらに備えている。
【００１７】
第３の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成され不純物を含有する半導体層を備え、前記半導体装置が、前記主面の上に形成された絶縁層を、さらに備え、当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、前記金属半導体化合物層の主要部は、前記主面の中で、前記コンタクトホールの直下の領域にのみ形成されており、前記半導体基体が、前記主面に選択的に形成された素子分離層をさらに備え、前記半導体層は、前記素子分離層の端縁まで延在しており、前記コンタクトホールは、前記素子分離層の直上から外れた部位に形成されている。
【００１８】
第４の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成され不純物を含有する半導体層を備え、前記半導体装置は、前記主面の上に形成された絶縁層を、さらに備え、当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、前記金属半導体化合物層が、前記主面の中で、前記コンタクトホールの直下の領域を含む前記半導体層が占める領域の中に形成されており、しかも、その主要部が、前記コンタクトホールの直下の領域の外側にはみ出している。
【００１９】
第５の発明の製造方法は、半導体装置の製造方法であって、(a) 主面を有する半導体基体を準備する工程と、(b) 前記主面の一部の上に金属膜を形成する工程と、(c) 第１の熱処理を行うことによって、前記一部に、金属半導体化合物層を形成する工程と、(d) 第２の熱処理を行うことによって、前記金属半導体化合物層の少なくとも一部を、前記半導体基体の中へ、前記主面と傾斜する方向に、エピタキシャル成長させる工程と、(e) 前記工程(b) よりも後に、前記主面の前記一部に、電極を接続する工程と、を備える。そして前記半導体基体はシリコンを主成分とし、前記金属膜はチタン又はコバルトの何れかであり、前記金属半導体化合物層はチタンシリサイド又はコバルトシリサイドの何れかであり、前記主面と傾斜する方向に、エピタキシャル成長させる工程は、前記主面と傾斜する方向であって、指数が４以下の結晶面に垂直な複数方向へ選択的にエピタキシャル成長させる工程である。
【００２０】
第６の発明の製造方法は、第５の発明の半導体装置の製造方法において、(f) 前記工程(b) よりも前に、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、(g) 前記工程(f) よりも後で、前記工程(b) よりも前に、前記主面の上に絶縁層を形成する工程と、(h) 前記工程(b) よりも前に、前記半導体層の上に選択的に開口するコンタクトホールを、前記絶縁層に形成する工程と、(i) 前記工程(b) よりも前に、前記コンタクトホールを通じて、前記主面に不純物を選択的に導入することにより、前記半導体層と導電形式を同じくし、前記半導体層よりも深く、別の半導体層を、前記主面に選択的に形成する工程と、をさらに備え、前記工程(b) は、(b-1) 前記コンタクトホールに露出する前記半導体層の表面の上、および、前記コンタクトホールの内壁面の上に、前記金属膜を形成する工程を、備え、前記工程(e) は、(e-1) 前記コンタクトホールへ前記電極の材料を充填することにより、前記電極を前記コンタクトホールの中に形成する工程を、備える。
【００２１】
第７の発明の製造方法は、第５の発明の半導体装置の製造方法において、(f) 前記工程(b) よりも前に、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、(g) 前記工程(f) よりも後で、前記工程(b) よりも前に、前記主面の上に絶縁層を形成する工程と、(h) 前記工程(b) よりも前に、前記半導体層の上に選択的に開口するコンタクトホールを、前記絶縁層に形成する工程と、(i) 前記工程(f) よりも前に、前記主面に素子分離層を選択的に形成する工程と、をさらに備え、前記工程(b) は、(b-1) 前記コンタクトホールに露出する前記半導体層の表面の上、および、前記コンタクトホールの内壁面の上に、前記金属膜を形成する工程を、備え、前記工程(e) は、(e-1) 前記コンタクトホールへ前記電極の材料を充填することにより、前記電極を前記コンタクトホールの中に形成する工程を、備え、前記工程(f) が、(f-1) 前記分離絶縁層を遮蔽体として用いて、前記主面に選択的に前記不純物を導入することにより、前記半導体層を形成する工程を、備え、前記工程(h) が、(h-1) 前記コンタクトホールを、前記素子分離層の直上から外れた部位に形成する工程を、備えている。
【００２２】
第８の発明の製造方法は、第５の発明の半導体装置の製造方法において、(f) 前記工程(b) よりも前に、前記主面の前記一部に相当する領域に開口部を選択的に規定する遮蔽体を、前記主面の上に形成する工程と、(g) 前記工程(b) よりも前に、前記開口部を通じて、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、をさらに備えている。
【００２３】
第９の発明の製造方法では、第６または第７の発明の半導体装置の製造方法において、前記工程(e) が、前記工程(c) よりも後に行われ、(k) 前記工程(c) よりも後で、前記工程(e) よりも前に、前記金属膜の中の未反応の部分を除去する工程を、さらに備える。
【００２４】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の半導体装置について説明する。
【００２５】
＜1-1. 装置の構成と動作＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置１０１は、シリコンを主成分とする半導体基体１の主面に、MOSFETを備えている。半導体基体１の主面には、ｐ型の半導体層が露出している。また、半導体基体１の主面には、素子分離層２が選択的に形成されている。素子分離層２は、好ましくはシリコン酸化物である絶縁体で構成され、半導体基体１の中の複数の素子領域を、互いに電気的に分離している。
【００２６】
半導体基体１は、さらに、二つの素子分離層２に挟まれた素子領域において、主面に露出するように、選択的に形成された、ｎ型の一対の半導体層７を、備えている。一対の半導体層７は、互いに分離されている。一対の半導体層７に挟まれた半導体基体１の主面の表層部は、MOSFETのチャネル領域CHに相当する。また、半導体層７は、MOSFETのソース・ドレイン領域に相当する。
【００２７】
半導体基体１の主面の上には、絶縁膜３が形成されている。絶縁膜３は、好ましくは、シリコン酸化膜、あるいは、シリコン酸化物を主成分とする膜として形成される。そして、絶縁膜３の上には、チャネル領域CHに対向するように、ゲート電極５が形成されている。ゲート電極５は、好ましくは、不純物がドープされたポリシリコン、あるいは、ポリサイドで構成されている。図１には、前者の例が描かれている。ゲート電極５の側面は、シリコン酸化物などの絶縁体で構成されたサイドウォール６で覆われている。
【００２８】
半導体基体１の上方に形成された以上の構造物の全体を覆うように、絶縁層８が形成されている。絶縁層８は、例えば、従来周知のPSG、または、BPSGで構成される。そして、絶縁層８には、一対の半導体層７の直上の位置に、貫通孔として、一対のコンタクトホール９が、選択的に形成されており、ゲート電極５の直上の位置には、同じく貫通孔として、コンタクトホール２１が、選択的に形成されている。
【００２９】
コンタクトホール９，２１の内壁面および底面は、バリア層１２で覆われている。バリア層１２は、導電性の材料、例えば、窒化チタン（TiN）などの金属化合物、または、金属で構成される。コンタクトホール９の中には、導電体で構成される主電極１４が、バリア層１２を介して充填されており、それによって、一対の主電極１４が、一対の半導体層７へ接続されている。同様に、コンタクトホール２１の中には、導電体で構成されるゲート配線２２が、バリア層１２を介して充填されており、それによって、ゲート配線２２が、ゲート電極５へ接続されている。
【００３０】
ゲート配線２２と一対の主電極１４は、同一材料で構成され、好ましくは、カバレッジに優れるタングステン、または、タングステンを主成分とする金属で構成される。絶縁層８の表面から露出する主電極１４の部分は、主電極配線として機能する。
【００３１】
主電極１４と半導体層７との接続部分には、シリサイド層１５が形成されており、より正確に言えば、バリア層１２と半導体層７との境界部に形成されている。また、ゲート配線２２とゲート電極５との間には、同様にして、バリア層１２とゲート電極５との境界部に、シリサイド層１３が形成されている。シリサイド層１３，１５は、例えば、チタンシリサイド、あるいは、コバルトシリサイドで構成される。シリサイド層１５の材料には、後述する理由により、コバルトシリサイドが、特に望ましい。
【００３２】
図２は、図１の符号Ａの部分の拡大図である。図２が示すように、シリサイド層１５には、エピタキシャル成長層が形成されている。後述する特定の条件下で熱処理を施すことによって、エピタキシャル成長層と半導体層７との間の界面には、凹凸が形成されている。この凹凸は、(100),(110),(111)面など、半導体基体１の低指数結晶面、すなわち、指数が４以下の結晶面に垂直な複数方向へ、選択的にエピタキシャル成長が起こることによって、生じたものである。図２の例では、半導体基体１の主面が<100>方向に配向する場合を示しており、シリサイド層１５の一部が、半導体基体１の<110>方向へ選択的にエピタキシャル成長し、その結果、シリサイド層１５と半導体層７との界面には、半導体基体１の(110)面に平行な表面Ｓが含まれることとなっている。
【００３３】
装置１０１では、以上のように、主電極１４と半導体層７との間に介在するシリサイド層１５が、エピタキシャル成長層を有するので、シリサイド層１５と半導体層７との間の界面抵抗率ρが低く抑えられる。また、エピタキシャル成長層と半導体層７との間の界面が、凹凸を有するので、この界面の面積、すなわち、シリサイド層１５と半導体層７の接触面積ＳＡが、大きいという利点が得られる。
【００３４】
界面抵抗率ρの低減と接触面積ＳＡの増大との双方によって、主電極１４と半導体層７との間の接触抵抗が、効果的に低減される。しかも、コンタクトホール９の径を拡大することなく、この効果が得られるので、装置の微細化の要求にも応えることができる。
【００３５】
＜1-2. 装置の製造方法＞
図３〜図１３は、装置１０１の製造方法を示す工程図である。装置１０１を製造するには、図３の工程がはじめに実行される。図３の工程では、まず、シリコンを主成分とする半導体基体１が準備される。半導体基体１の主面には、ｐ型半導体層が露出している。例えば、半導体基体１の全体がｐ型であるか、あるいは、半導体基体１の主面に、ｐ型の半導体層が、例えばｐウェルとして形成されている。その後、半導体基体１の主面に、一対の素子分離層２が、選択的に形成される。素子分離層２は、例えば、熱酸化処理を通じて、シリコン酸化層として形成される。
【００３６】
つぎに、図４が示すように、半導体基体１の露出する主面の上、および、絶縁膜３の上に、絶縁膜３が形成される。絶縁膜３は、例えば、熱酸化処理によって形成される。その後、図５が示すように、絶縁膜３の上に、ゲート電極５の材料４が堆積される。つづいて、図６が示すように、堆積された材料４がパターニングされることにより、ゲート電極５が形成される。この段階で、ゲート電極５および素子分離層２を遮蔽体として用いて、一対の素子分離層２に挟まれた半導体基体１の主面に、後述する図８の工程よりも低い濃度で、ｎ型の不純物を選択的に注入し、その後、拡散することによって、いわゆるLDD（Lightly Doped Drain）構造を構成することも可能である。
【００３７】
つぎに、図７が示すように、ゲート電極５の側面に、サイドウォール６が形成される。サイドウォール６は、半導体基体１の上方に露出する表面の全体を覆うように、サイドウォール６の材料、例えば、シリコン酸化物を堆積した後、ＲＩＥなどの異方性エッチングを施すことによって形成される。
【００３８】
つぎに、図８が示すように、半導体基体１の主面に、一対の半導体層７が、選択的に形成される。一対の半導体層７は、ゲート電極５、サイドウォール６、および、一対の素子分離層２を遮蔽体として用いて、半導体基体１の主面の一対の素子分離層２に挟まれた領域に、ｎ型不純物を選択的に注入し、その後、熱処理を通じて、不純物を拡散すると同時に活性化することにより、形成される。その結果、一対の半導体層７は、半導体基体１の主面の一対の素子分離層２に挟まれた領域に露出し、しかも、ゲート電極５の直下の部分を挟んで対向するように形成される。
【００３９】
つぎに、図９が示すように、半導体基体１の上方に露出する表面の全体を覆うように、絶縁層８が形成される。絶縁層８は、PSG等の材料を堆積することにより、形成される。つづいて、図１０が示すように、絶縁層８の中で、半導体層７の直上の部位に、貫通孔としてのコンタクトホール９が選択的に形成され、それと同時に、ゲート電極５の直上の部位に、コンタクトホール２１が選択的に形成される。
【００４０】
つぎに、図１１の工程が実行される。図１１の工程では、まず、半導体基体１の主面の上方に露出する表面全体、すなわち、コンタクトホール９に露出する半導体層７の表面、コンタクトホール２１に露出するゲート電極５の表面、および、コンタクトホール９，２１の内壁を含めた絶縁層８の表面全体を覆うように、金属膜１０が形成される。
【００４１】
金属膜１０の材料として、例えば、チタン（Ti）、または、コバルト（Co）が選ばれる。金属膜１０は、例えば、スパッタ法を用いて形成される。その後、金属膜１０の上に、バリア膜１１が形成される。バリア膜１１の材料として、窒化チタン（TiN）などの金属化合物、または、金属が用いられる。
【００４２】
つぎに、図１２の工程が実行される。図１２の工程では、400℃〜800℃の温度範囲で、熱処理（第１の熱処理と称する）が行われる。その結果、バリア膜１１と金属膜１０とが、一体となってバリア層１２となる。例えば、バリア膜１１の材料が窒化チタンで、金属膜１０の材料がチタンである場合には、この熱処理によって、バリア膜１１は変成しないが、金属膜１０が窒化チタンへと変成し、その結果、バリア膜１１と金属膜１０とは、一括して、窒化チタンで構成されるバリア層１２として把握することが可能となる。
【００４３】
第１の熱処理によって、さらに、金属膜１０と半導体層７とが反応することにより、バリア層１２と半導体層７の界面、および、バリア層１２とゲート電極５の界面に、シリサイド層１３が形成される。バリア層１２と半導体層７の界面に形成されるシリサイド層１３の結晶構造は、半導体基体１（あるいは半導体層７）の結晶構造との整合性に欠けていてもよい。しかも、図１３が図１２の符号Ａ１の部分を拡大して示すように、シリサイド層１３と半導体層７との界面は平坦である。
【００４４】
つぎに、ＣＶＤを実行することにより、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される（図１）。その後、600℃以上、かつ、850℃以下の温度範囲で、しかも、30min以上の加熱時間の下で、熱処理（第２の熱処理と称する）が加えられる。この処理の結果、図２に示したように、バリア層１２と半導体層７との界面に形成されたシリサイド層１３が、半導体層７へ向かってエピタキシャル成長する。
【００４５】
第２の熱処理の条件下では、エピタキシャル成長は、低指数面に垂直な方向へ選択的に進行する。例えば、金属膜１０が、例えばコバルトであって、その結果、シリサイド層１３がコバルトシリサイド（CoSi2）として形成されるときには、シリサイド層１３のエピタキシャル成長は、半導体基体１の(110),(111)面に対して、CoSi2の(110),(111)面が、特に、選択性よく進行する。
【００４６】
その結果、図２に例示したように、半導体層７との界面に凹凸を有するシリサイド層１５が形成される。図２では、半導体基体１の主面が(100)面に沿っている例を示したが、選択的にエピタキシャル成長する方向は、単一ではないので、シリサイド層１５の界面に凹凸を形成する上で、半導体基体１の主面の方位に、制限はない。以上の工程を通じて、装置１０１が完成する。
【００４７】
第２の熱処理の条件は、実験を通じて確認されたもので、加熱温度および加熱時間の双方において、その範囲外の条件と比較して、つぎのような特異性が認められる。第１に、850℃を超える熱処理を30min以上加えると、シリサイド層１３は凝集してしまう。すなわち、エピタキシャル成長層は形成されない。その結果、シリサイド層１３と半導体層７との間の界面抵抗率ρは高くなる。
【００４８】
第２に、加熱温度において600℃未満の熱処理、または、加熱時間において30min未満の熱処理では、エピタキシャル成長は起こらないか、あるいは、起こっても、主面に対して傾斜した方向への選択的な成長は起こらない。したがって、半導体層７との界面に凹凸を有するシリサイド層１５は、やはり、形成されない。
【００４９】
したがって、特開平8-191053号公報に開示される800℃の加熱温度、30secの加熱時間の下での熱処理、および、特開平9-115860号公報に開示される500℃の加熱温度（加熱時間は記載なし）の下での熱処理のいずれによっても、界面に凹凸を有するエピタキシャル層は形成されない。これに対して、上記した第２の熱処理の条件の下では、界面に凹凸を有するエピタキシャル層を含むシリサイド層１５が形成される。
【００５０】
界面に凹凸を有するエピタキシャル層を、効果的に形成する上で、シリサイド層１３が、結晶構造において、半導体基体１と整合性を有すること、すなわち、双方の結晶の格子定数が、互いに近似することが望ましい。コバルトシリサイドは、そのようなシリサイドの好例である。すなわち、金属膜１０の材料は、コバルト、あるいは、コバルトを主成分とする材料であることが、特に望ましい。
【００５１】
以上の製造方法では、第２の熱処理は、主電極１４およびゲート配線２２が形成された後に行われたが、一般には、第１の熱処理によってシリサイド層１３が形成された後であれば、どの段階で行われても良い。例えば、シリサイド層１３が形成される図１２の工程の直後、あるいは、図示を略しているが、主電極１４およびゲート配線２２が形成され、さらに、それよりも上層に位置する配線層を形成するための絶縁層が、絶縁層８の上に形成された後に、第２の熱処理が行われてもよい。後者の場合、絶縁層８の上の絶縁層の焼き締めを目的とした熱処理を兼ねて、第２の熱処理を実行することや、絶縁層８の上の絶縁層を形成する際に加えられる熱処理自体を、第２の熱処理とすることも可能である。
【００５２】
また、第１の熱処理から第２の熱処理の間に、800℃以上の加熱温度、および、1min以下の加熱時間の下での熱処理（第３の熱処理と称する）を行うのが、さらに望ましい。この第３の熱処理によって、シリサイド層１３が安定化されるので、その後に形成されるシリサイド層１５を、より低抵抗にすることが可能となる。
【００５３】
＜2. 実施の形態２＞
図１４は、実施の形態２の背景を示すための半導体装置の正面断面図である。この装置は、装置１０１の特殊な例に相当しており、半導体層７が、シリサイド層１５の深さと同等に、浅く形成されている。半導体装置における近年の微細化にともなって、図１４が示すように、半導体層７は、より浅くなる傾向にある。図１４の符号Ｂの部分を図１５が拡大して示すように、半導体層７がシリサイド層１５と同等程度の深さに形成されると、シリサイド層１５が含むエピタキシャル層の先端部Ｃ（半導体基体１の深部へ突出する先端部）が、半導体層７の底部を突き破り、ｐ型の半導体基体１へと達する場合がある。
【００５４】
このとき、半導体層７と半導体基体１との間のｐｎ接合は破壊され、接合リーク電流が発生する。先端部Ｃが、半導体層７の底部のｐｎ接合に達しなくても、先端部Ｃと半導体層７の底部との間の距離が短いと、接合リーク電流は大きくなる。以下に述べる実施の形態２の半導体装置は、接合リーク電流の増加を効果的に抑制するように構成される。
【００５５】
図１６は、実施の形態２の半導体装置の構成を示す正面断面図である。この装置１０２は、半導体基体１の主面に、一対の半導体層１６が、さらに備わる点において、装置１０１とは、特徴的に異なっている。一対の半導体層１６は、導電形式が半導体層７と同じくｎ型であり、半導体層７よりも深く、しかも、半導体基体１の主面の中で、コンタクトホール９の直下に相当する部位を覆うように、選択的に形成されている。半導体層７と半導体層１６は、互いに連結しており、一体となって、MOSFETのソースドレイン領域として機能する。
【００５６】
図１６の符号Ｄの部分を図１７が拡大して示すように、半導体基体１に半導体層１６が備わるために、半導体層７が、シリサイド層１５と同程度、あるいは、それ以下の深さに形成されていても、先端部Ｃとｐｎ接合との間に、十分な距離が保証される。したがって、接合リーク電流の増大を伴うことなく、半導体層７を浅くし、装置の微細化を図ることが可能となる。
【００５７】
図１８〜図２２は、装置１０２の製造方法を示す工程図である。装置１０２を製造するには、図３〜図１０の工程がはじめに実行される。ただし、図８の工程では、半導体層７は、浅く形成される。その結果、図１０の工程を経ることにより、図１８が示す中間形態が得られる。
【００５８】
つぎに、図１９が示すように、半導体基体１の主面に、一対の半導体層１６が選択的に形成される。一対の半導体層１６は、絶縁層８を遮蔽体として用いることにより、コンタクトホール９，２１を通じて、半導体基体１の主面およびゲート電極５の上面に、ｎ型不純物が選択的に注入され、その後、熱処理を通じて、不純物を拡散すると同時に活性化することにより、形成される。
【００５９】
その結果、一対の半導体層１６は、導電形式が半導体層７と同じくｎ型で、しかも、一対の半導体層７に連結し、半導体基体１の主面の中で、コンタクトホール９の直下に相当する部位を覆うように、形成される。ｎ型不純物の注入および拡散は、半導体層１６が半導体層７よりも深くなるように行われる。
【００６０】
つぎに、図２０が示すように、図１１の工程と同様に、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１０とバリア膜１１とが形成される。つづいて、図２１が示すように、図１２の工程と同様に、まず、400℃〜800℃の温度範囲で、第１の熱処理が行われる。その結果、バリア層１２および、シリサイド層１３が形成される。その後、図２２が示すように、ＣＶＤを実行することにより、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される。
【００６１】
つぎに、図１６に戻って、600℃〜850℃の温度範囲で、しかも、30min以上の加熱時間の下で、第２の熱処理が行われる。この処理の結果、図１７に示したように、バリア層１２と半導体層１６との界面に形成されたシリサイド層１３が、エピタキシャル成長することにより、シリサイド層１５が形成される。以上の工程を通じて、装置１０２が完成する。
【００６２】
図２３は、実施の形態１または２の装置１０１，１０２において、より望ましい形態を説明するために、比較対照される装置の構成を示す正面断面図である。図２３の装置は、装置１０２において、コンタクトホール９，２１を形成する工程で、マスクパターンのミスアライメントが生じたために、コンタクトホール９，２１が、設計された位置から、図上、左側へずれて形成された例に相当する。
【００６３】
ずれが、著しい場合には、図２３が示すように、コンタクトホール９が素子分離層２と重複する。このとき、符号Ｅで示された部分を図２４が拡大して示すように、素子分離層２から十分に離れたシリサイド層１５の先端部Ｆは、ｐｎ接合から十分な距離を持って半導体層１６の中に納まるが、素子分離層２に近接した先端部Ｇは、ｐｎ接合との距離を十分に保てない場合、あるいは、ｐｎ接合へ達してしまう場合がある。
【００６４】
この場合、接合リーク電流が増大することとなる。これは、半導体基体１の中で、素子分離層２に近接した領域に、残留応力が存在しており、第２の熱処理を行う際に、シリサイド層１３が、残留応力のために、コンタクトホール９の端部で、異常成長することに由来する。
【００６５】
この問題は、装置１０１，１０２の製造の過程で、不可避な現象ではなく、素子分離層２の形成の条件、あるいは、シリサイド層１３の形成の条件を、適切に設定することによって、防止可能である。しかしながら、装置の信頼性を高める上で、コンタクトホール９が素子分離層２と重複しないように、言い換えると、コンタクトホール９が素子分離層２の直上から外れた部位に位置するように、マスクパターンの位置決めが行われることが、より望ましい。
【００６６】
＜3. 実施の形態３＞
つぎに、実施の形態３の半導体装置について説明する。この装置は、その製造方法に特徴を有しており、その構成は、図１と同様に描かれる。図２５〜図３０は、実施の形態３の半導体装置の製造方法を示す工程図である。この装置を製造するには、図３〜図１０の工程がはじめに実行された後、図２５の工程が実行される。図２５の工程では、図１１の工程と同様に、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１０が形成される。ただし、バリア膜１１の形成は行われない。
【００６７】
つづいて、図２６が示すように、図１２の工程と同様に、まず、400℃〜800℃の温度範囲で、第１の熱処理が行われる。その結果、金属膜１０と半導体層７の界面、および、金属膜１０とゲート電極５の界面に、シリサイド層１３が形成される。その後、図２７が示すように、未反応の金属膜１０が除去される。つづいて、図２８が示すように、半導体基体１の主面の上方に露出する表面全体を覆うように、バリア膜１１が形成される。
【００６８】
つぎに、図２９の工程が実行される。図２９の工程では、まず、ＣＶＤを実行することにより、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される。つぎに、600℃〜850℃の温度範囲で、しかも、30min以上の加熱時間の下で、第２の熱処理が行われる。
【００６９】
この処理の結果、図２９の符号Ｈの部分を図３０が拡大して示すように、バリア膜１１と半導体層７との界面に形成されたシリサイド層１３が、エピタキシャル成長することにより、シリサイド層１５が形成される。なお、実施の形態１と同様に、第２の熱処理は、第１の熱処理を通じてシリサイド層１３が形成された後であれば、どの工程で行われても良い。以上の工程を通じて、実施の形態３の装置が完成する。
【００７０】
主電極１４と半導体層７との間の接触抵抗を低減するためには、コンタクトホール９の底部に、十分な厚さのシリサイド層１５を形成する必要がある。そのためには、十分な厚さの金属膜１０が形成されなければならない。しかしながら、金属膜１０を厚くし、しかも、金属膜１０が除去されずに残されたのでは、主電極１４を充填するためのコンタクトホール９の有効径が、減少する。
【００７１】
その結果、主電極１４の埋め込みが困難となり、主電極１４のカバレッジが劣化する場合がある。これに対して、実施の形態３の装置の製造方法では、金属膜１０が形成され、シリサイド層１３が形成された後に、反応することなく残留する金属膜１０が除去されるので、十分に厚いシリサイド層１５を形成すると同時に、主電極１４のカバレッジを高めることが可能である。なお、未反応の金属膜１０を除去する工程は、シリサイド層１３が形成された後で、バリア膜１１が形成されるまでの間であれば、どの段階で行われても良い。
【００７２】
＜4. 実施の形態４＞
実施の形態１〜３では、シリサイド層１５は、コンタクトホール９の直下の領域から周囲へと、わずかにはみ出す部分が出来上がることはあっても、実質的に、コンタクトホール９の直下の領域にのみ形成されていた。すなわち、シリサイド層１５の少なくとも主要部は、コンタクトホール９の直下にのみ形成されていた。しかしながら、この発明は、そのような形態に限られない。ここでは、その一例を示す。
【００７３】
図３１は、実施の形態４の半導体装置の構成を示す正面断面図である。この装置１０３は、主電極１４と半導体層７との接続部に、シリサイド層１５に代えて、シリサイド層１３とシリサイド層２０とが、介在している点において、装置１０１とは、特徴的に異なっている。シリサイド層２０は、半導体基体１の主面の中で、半導体層７に含まれる領域に選択的に形成されており、シリサイド層１３は、バリア層１２とシリサイド層２０との間の界面に形成されている。
【００７４】
シリサイド層１３は、実質的に、コンタクトホール９の直下にのみ形成されているのに対して、シリサイド層２０は、実質的に、コンタクトホール９の直下からはみ出して形成されている。すなわち、シリサイド層２０は、シリサイド層１３とは異なり、その主要部が、コンタクトホール９の直下からはみ出し、半導体層７の露出面の内側領域を広く覆っている。
【００７５】
図３２は、図３１の符号Ｉの部分の拡大図である。図３２が示すように、シリサイド層１３には、エピタキシャル成長層は未形成であるのに対して、シリサイド層２０には、エピタキシャル成長層が形成されている。しかも、エピタキシャル成長層と半導体層７との間の界面には、凹凸が形成されている。このように、装置１０３では、凹凸を有するエピタキシャル層を含んだシリサイド層２０が、コンタクトホール９の直下の領域を超えて、広く形成されているので、接触面積ＳＡがさらに大きくなる。その結果、主電極１４と半導体層７との間の接触抵抗が、さらに効果的に低減される。
【００７６】
図３３〜図４１は、装置１０３の製造方法を示す工程図である。装置１０３を製造するには、図３〜図８の工程がはじめに実行された後、図３３の工程が実行される。図３３の工程では、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１７が形成される。金属膜１７の材料は、例えば、チタンまたはコバルトである。金属膜１７は、例えば、スパッタ法を用いて形成される。
【００７７】
つぎに、図３４の工程が実行される。図３４の工程では、ランプアニール（第１のランプアニールと称する）が行われる。この第１のランプアニールは、400℃〜600℃の加熱温度、および、5min以下の加熱時間の条件の下で、行われる。これによって、シリサイド層１８が形成される。シリサイド層１８は、メタルリッチであり（例えば、Co2Si, CoSiなどで構成されるように、金属であるCo成分の多い）、その抵抗率は高い。
【００７８】
シリサイド層１８は、半導体基体１の主面に露出する半導体層７の表面の中で、ｎ型不純物を選択的に注入するための開口部に相当する領域、すなわち、サイドウォール６と素子分離層２とに挟まれた領域に、選択的に形成される。また、ゲート電極５の露出する上面にも、シリサイド層１８が形成される。金属膜１７は、素子分離層２およびサイドウォール６とは反応しないので、これらの表面の上には、未反応の材料が残留する。
【００７９】
つづく図３５が示す工程では、金属膜１７の未反応の部分が、選択的に除去される。未反応の金属膜１７を除去するためには、例えば、シリサイド層１８が溶解しないエッチング液を用いた、ウェットエッチングが実行される。その後、図３６の工程が実行される。図３６の工程では、ランプアニール（第２のランプアニールと称する）が行われる。
【００８０】
この第２のランプアニールは、700℃〜1000℃の加熱温度、および、5min以下の加熱時間の条件の下で、行われる。これによって、シリサイド層１８が、抵抗率が低く、金属成分の少ない（例えば、CoSi2で構成される）シリサイド層１９へと変成する。シリサイド層１９は、結晶構造において、半導体基体１との整合性は未だなく、しかも、その界面は、平坦である。すなわち、第１および第２ランプアニールの双方は、シリサイド層１９に対する第１の熱処理に相当する。
【００８１】
つぎに、図３７が示すように、図９と同様に、半導体基体１の上方に露出する表面の全体を覆うように、絶縁層８が形成される。つぎに、図３８が示すように、絶縁層８の中で、シリサイド層１９の直上の部位に、貫通孔としてのコンタクトホール９および２１が選択的に形成される。つぎに、図３９が示すように、図１１と同様に、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１０およびバリア膜１１が形成される。
【００８２】
つぎに、図４０の工程が実行される。図４０の工程では、400℃〜800℃の温度範囲で、熱処理が行われる。その結果、バリア膜１１と金属膜１０とが、一体となってバリア層１２となる。それと同時に、バリア層１２とシリサイド層１９の界面に、シリサイド層１３が形成される。すなわち、この熱処理は、シリサイド層１３に対する第１の熱処理に相当する。その後、図４１が示すように、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される。
【００８３】
つぎに、図３１に戻って、600℃〜850℃の温度範囲で、しかも、30min以上の加熱時間の下で、シリサイド層１９に対する第２の熱処理が行われる。この熱処理の結果、シリサイド層１９がエピタキシャル成長することにより、シリサイド層２０が形成される。したがって、シリサイド層２０は、コンタクトホール９の直下の領域を超えて、半導体層７に含有される不純物を注入するための開口部に露出する半導体層７の領域全体にわたって、広く形成される。
【００８４】
なお、実施の形態１と同様に、第２の熱処理は、第１の熱処理を通じてシリサイド層１９が形成された後であれば、どの段階で行われても良い。以上の工程を通じて、装置１０３が完成する。
【００８５】
＜5. 変形例＞
(1) 以上の実施の形態では、半導体基体１がシリコンを主成分とする例、すなわち、半導体基体１がシリコン基体である例について説明したが、この発明は、一般に、シリコン以外を主成分とする半導体基体１を備える半導体装置に対しても、適用可能である。第２の熱処理などに関する数値条件は、一般に、半導体基体１の材料ごとに、個別に設定される。
【００８６】
(2) 以上の実施の形態では、ｎチャネル型のMOSFETを備える半導体装置について、説明したが、この発明は、ｐチャネル型のMOSFETを備える半導体装置に対しても、同様に適用可能である。この発明は、さらに、MOSFETを備える半導体装置だけでなく、単結晶構造を有する半導体基体と電極との接続部分に、シリサイド層（一般には、金属半導体化合物層）が介在する半導体装置一般に、適用可能である。
【００８７】
【発明の効果】
第１の発明の装置では、電極と半導体基体との接続部分に介在する金属半導体化合物層が、少なくとも一部が半導体基体の主面に対して傾斜するエピタキシャル成長層を有するので、エピタキシャル成長層と半導体基体との界面の面積が拡大し、かつ、界面抵抗率が低減する。したがって、電極と半導体基体との間の接触抵抗が、効果的に低減される。
【００８８】
第２の発明の装置では、金属半導体化合物層の少なくとも主要部が、コンタクトホールの直下の領域にのみ形成されているので、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、別の半導体層が備わるので、半導体層が浅く形成されても、エピタキシャル成長層と、これらの半導体層の辺縁部との距離が、十分に確保される。したがって、装置の微細化を、リーク電流を抑えつつ達成することができる。
【００８９】
第３の発明の装置では、金属半導体化合物層の少なくとも主要部が、コンタクトホールの直下の領域にのみ形成されているので、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、コンタクトホールが素子分離層の直上から外れた部位に形成されているので、エピタキシャル成長層が、素子分離層に由来する残留応力の影響を受け、異常成長した層として形成されることを防止できる。その結果、リーク電流の増大を防止することができる。
【００９０】
第４の発明の装置では、金属半導体化合物層の主要部が、コンタクトホールの直下の領域の外側にはみ出して、半導体層が占める領域の中に形成されているので、金属半導体化合物層と半導体層との界面における接触面積が、一層拡大される。したがって、装置の微細化の要求に応えて、コンタクトホールの径を小さく保ったままで、電極と半導体基体との間の接触抵抗を、さらに低減することができる。
【００９１】
第５の発明の製造方法では、電極と半導体基体との接続部分に金属半導体化合物層が形成され、さらに、少なくとも一部が半導体基体の主面に対して傾斜するようにエピタキシャル成長層が形成されるので、エピタキシャル成長層と半導体基体との界面の面積が拡大し、かつ、界面抵抗率が低減する。その結果、電極と半導体基体との間の接触抵抗が効果的に低減された半導体装置が実現する。
【００９２】
第６の発明の製造方法では、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、別の半導体層が形成されるので、半導体層を浅く形成しても、エピタキシャル成長層と、これらの半導体層の辺縁部との距離を、十分に確保することができる。したがって、装置の微細化を、リーク電流を抑えつつ達成することができる。
【００９３】
第７の発明の製造方法では、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、コンタクトホールが素子分離層の直上から外れた部位に形成されるので、エピタキシャル成長層が、素子分離層に由来する残留応力の影響を受け、異常成長した層として形成されることを防止できる。その結果、リーク電流が低く抑えられた半導体装置が得られる。
【００９４】
第８の発明の製造方法では、金属半導体化合物層が、半導体層が含有する不純物を選択的に導入するための開口部に相当する半導体層の表面に形成される。その結果、金属半導体化合物層と半導体層との界面における接触面積が広く、それによって、電極と半導体基体との間の接触抵抗が、さらに効果的に低減された半導体装置が実現する。
【００９５】
第９の発明の製造方法では、金属半導体化合物層が形成された後に、電極が半導体基体の主面に接続されるまでに、金属膜の未反応の部分が除去される。その結果、電極を形成すべきコンタクトホールの径に制約があっても、金属半導体層の厚さを十分な大きさに確保しつつ、電極を容易に形成することが可能となる。すなわち、装置の微細化がさらに容易となる。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 図１の部分拡大図である。
【図３】 実施の形態１の装置の製造工程図である。
【図４】 実施の形態１の装置の製造工程図である。
【図５】 実施の形態１の装置の製造工程図である。
【図６】 実施の形態１の装置の製造工程図である。
【図７】 実施の形態１の装置の製造工程図である。
【図８】 実施の形態１の装置の製造工程図である。
【図９】 実施の形態１の装置の製造工程図である。
【図１０】 実施の形態１の装置の製造工程図である。
【図１１】 実施の形態１の装置の製造工程図である。
【図１２】 実施の形態１の装置の製造工程図である。
【図１３】 実施の形態１の装置の製造工程図である。
【図１４】 実施の形態２の背景となる装置の正面断面図である。
【図１５】 図１４の部分拡大図である。
【図１６】 実施の形態２の装置の正面断面図である。
【図１７】 図１６の部分拡大図である。
【図１８】 実施の形態２の装置の製造工程図である。
【図１９】 実施の形態２の装置の製造工程図である。
【図２０】 実施の形態２の装置の製造工程図である。
【図２１】 実施の形態２の装置の製造工程図である。
【図２２】 実施の形態２の装置の製造工程図である。
【図２３】 実施の形態２のより望ましい例と比較対照される装置の正面断面図である。
【図２４】 図２３の部分拡大図である。
【図２５】 実施の形態３の装置の製造工程図である。
【図２６】 実施の形態３の装置の製造工程図である。
【図２７】 実施の形態３の装置の製造工程図である。
【図２８】 実施の形態３の装置の製造工程図である。
【図２９】 実施の形態３の装置の製造工程図である。
【図３０】 実施の形態３の装置の製造工程図である。
【図３１】 実施の形態４の装置の正面断面図である。
【図３２】 図３１の部分拡大図である。
【図３３】 実施の形態４の装置の製造工程図である。
【図３４】 実施の形態４の装置の製造工程図である。
【図３５】 実施の形態４の装置の製造工程図である。
【図３６】 実施の形態４の装置の製造工程図である。
【図３７】 実施の形態４の装置の製造工程図である。
【図３８】 実施の形態４の装置の製造工程図である。
【図３９】 実施の形態４の装置の製造工程図である。
【図４０】 実施の形態４の装置の製造工程図である。
【図４１】 実施の形態４の装置の製造工程図である。
【図４２】 従来の装置の正面断面図である。
【図４３】 図４２の部分拡大図である。
【符号の説明】
１ 半導体基体、２ 分離絶縁層、７，１６ 半導体層、８絶縁層、９ コンタクトホール、１０，１７ 金属膜、１３，１５，１８，１９，２０ シリサイド層、１４ 主電極（電極）。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、電極と半導体基体との間の接触抵抗を低減するための改良に関する。
【０００２】
【従来の技術】
図４２は、この発明の背景となる従来の半導体装置の構成を示す正面断面図である。この装置１５１は、シリコン半導体基体５１の主面に、MOSFET (Metal Oxide Semiconductor Field Effect Transistor)を備えている。なお、本明細書では、ゲート電極の材料が金属ではない絶縁ゲート型のFETをも、当分野の慣例に倣って、等しくMOSFETと称する。
【０００３】
ｐ型半導体層が露出する半導体基体５１の主面には、一対の素子分離層５２に挟まれた領域において、一対のｎ型の半導体層５７が、選択的に形成されている。一対の半導体層５７に挟まれた半導体基体５１の主面の表層部は、MOSFETのチャネル領域CHに相当する。また、半導体層５７は、MOSFETのソース・ドレイン領域に相当する。半導体基体５１の主面の上には、絶縁膜５３が形成されており、この絶縁膜５３の上には、チャネル領域CHに対向するように、ゲート電極５５が形成されている。ゲート電極５７の側面は、絶縁性のサイドウォール５６で覆われている。
【０００４】
半導体基体５１の上方に形成された以上の構造物の全体を覆うように、絶縁層５８が形成されている。この絶縁層５８には、一対の半導体層５７の直上の位置に、一対のコンタクトホール５９が、選択的に形成されており、ゲート電極５５の直上の位置には、コンタクトホール７１が、選択的に形成されている。
【０００５】
コンタクトホール５９の中には、導電性の主電極６４が、バリア層６２を介して充填されており、その結果、一対の主電極６４が、一対の半導体層５７へ接続されている。同様に、コンタクトホール７１の中には、導電性のゲート配線７２が、バリア層６２を介して充填されており、その結果、ゲート配線７２が、ゲート電極５５へ接続されている。
【０００６】
バリア層６２と半導体層５７との界面、および、バリア層６２とゲート電極５５との界面には、図４２の符号Ｊの部分を図４３が拡大して示すように、シリサイド層６３が形成されている。装置１５１では、以上のように、主電極６４と半導体層５７との間、および、ゲート配線７２とゲート電極５５との間に、シリサイド層６３が介在するので、それらの間の接触抵抗（コンタクト抵抗）が低く抑えられる。
【０００７】
【発明が解決しようとする課題】
ところで、主電極６４と半導体層５７との間の接触抵抗は、主電極６４の抵抗、主電極６４とバリア層６２の間の界面抵抗、バリア層６２の抵抗、バリア層６２とシリサイド層６３との間の界面抵抗、シリサイド層６３の抵抗、および、シリサイド層６３と半導体層５７の間の界面抵抗の総和で与えられる。これらの抵抗要素の中で、シリサイド層６３と半導体層５７との間の界面抵抗が、他の抵抗要素に比べて最も大きい。したがって、主電極６４と半導体層５７との間の接触抵抗は、シリサイド層６３と半導体層５７との間の界面抵抗によって支配される。
【０００８】
シリサイド層６３と半導体層５７との間の界面抵抗Ｒは、つぎの数式１で表現される：
Ｒ＝ρ／ＳＡ ・・・・（数式１）
ここで、ρは、シリサイド層６３と半導体層５７との間の界面抵抗率であり、ＳＡは、シリサイド層６３と半導体層５７との間の界面における接触面積である。
【０００９】
近年の半導体装置の微細化にともない、コンタクトホール５９の径は、縮小される傾向にある。それにともなって、接触面積ＳＡが小さくなり、界面抵抗Ｒが上昇する結果となっている。コンタクトホール７１の径も縮小される傾向にあるので、主電極６４と半導体層５７との間の接触抵抗と同様に、ゲート配線７２とゲート電極５５との間の接触抵抗も上昇する。しかしながら、主電流が流れる主電極６４と半導体層５７との間の接触抵抗の上昇が、より重大である。
【００１０】
界面抵抗Ｒを低減するための対策として、数式１から、界面抵抗率ρの低減、および、接触面積ＳＡの拡大の二通りを想定することができる。これらの二通りのそれぞれに着目した従来技術が知られている。
【００１１】
特開平8-191053号公報、および、特開平9-115860号公報には、シリコン基体へ向かってエピタキシャル成長したシリサイドを利用する技術が開示されている。通常のシリサイドとシリコンとの間の界面には、結晶構造における整合性がないために、欠陥が多く存在する。その結果、キャリアがこの界面を通過する際には、欠陥による散乱が生じるので、界面抵抗率ρが高くなる。
【００１２】
一方、シリコン基体へエピタキシャル成長したシリサイドとシリコンとの間の界面には、結晶欠陥が少ないので、界面抵抗率ρは低くなる。すなわち、上記二文献に開示される従来技術では、界面抵抗率ρの低減が達成される。しかしながら、上記二文献の従来技術では、接触面積ＳＡの拡大を図ることはできない。
【００１３】
これに対して、特開平3-280532号公報には、コンタクトホールの底部に、微細な凹凸を形成することによって、電極と半導体基体との間の接触抵抗を低減する技術が開示されている。この技術では、コンタクトホールの径を拡大することなく、接触面積ＳＡを拡大することができる。しかしながら、界面抵抗率ρの低減を図ることはできない。
【００１４】
以上のように、従来の技術では、界面抵抗率ρと接触面積ＳＡのいずれか一方の改善は行い得ても、双方を改善することによって電極と半導体基体との間の接触抵抗を効果的に低減する技術は、知られていなかった。
この発明は、従来の技術における上記した問題点を解消するためになされたもので、金属半導体化合物層と半導体基体との間の界面抵抗率の低減と、接触面積の拡大とを、同時に実現し、それにより、電極と半導体基体との間の接触抵抗を効果的に低減した半導体装置、および、その製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
第１の発明の装置は、半導体装置であって、主面を有する半導体基体と、当該半導体基体に接続される電極と、当該電極と前記半導体基体との接続部分に介在し、少なくとも一部が前記主面に対して傾斜したエピタキシャル成長層を有する金属半導体化合物層と、を備える。前記半導体基体はシリコンを主成分とし、前記金属半導体化合物層はチタンシリサイド又はコバルトシリサイドの何れかであり、エピタキシャル成長層は指数が４以下の結晶面に垂直な複数方向へ選択的にエピタキシャル成長が起こることによって生じたものである。
【００１６】
第２の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成され不純物を含有する半導体層を備え、前記半導体装置が、前記主面の上に形成された絶縁層を、さらに備え、当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、前記金属半導体化合物層の主要部は、前記主面の中で、前記コンタクトホールの直下の領域にのみ形成されており、前記半導体基体が、前記半導体層と導電形式を同じくし、前記半導体層よりも深く、しかも、前記主面の中で前記コンタクトホールの直下の領域を覆うように、前記主面に選択的に形成された別の半導体層を、さらに備えている。
【００１７】
第３の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成され不純物を含有する半導体層を備え、前記半導体装置が、前記主面の上に形成された絶縁層を、さらに備え、当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、前記金属半導体化合物層の主要部は、前記主面の中で、前記コンタクトホールの直下の領域にのみ形成されており、前記半導体基体が、前記主面に選択的に形成された素子分離層をさらに備え、前記半導体層は、前記素子分離層の端縁まで延在しており、前記コンタクトホールは、前記素子分離層の直上から外れた部位に形成されている。
【００１８】
第４の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成され不純物を含有する半導体層を備え、前記半導体装置は、前記主面の上に形成された絶縁層を、さらに備え、当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、前記金属半導体化合物層が、前記主面の中で、前記コンタクトホールの直下の領域を含む前記半導体層が占める領域の中に形成されており、しかも、その主要部が、前記コンタクトホールの直下の領域の外側にはみ出している。
【００１９】
第５の発明の製造方法は、半導体装置の製造方法であって、(a) 主面を有する半導体基体を準備する工程と、(b) 前記主面の一部の上に金属膜を形成する工程と、(c) 第１の熱処理を行うことによって、前記一部に、金属半導体化合物層を形成する工程と、(d) 第２の熱処理を行うことによって、前記金属半導体化合物層の少なくとも一部を、前記半導体基体の中へ、前記主面と傾斜する方向に、エピタキシャル成長させる工程と、(e) 前記工程(b) よりも後に、前記主面の前記一部に、電極を接続する工程と、を備える。そして前記半導体基体はシリコンを主成分とし、前記金属膜はチタン又はコバルトの何れかであり、前記金属半導体化合物層はチタンシリサイド又はコバルトシリサイドの何れかであり、前記主面と傾斜する方向に、エピタキシャル成長させる工程は、前記主面と傾斜する方向であって、指数が４以下の結晶面に垂直な複数方向へ選択的にエピタキシャル成長させる工程である。
【００２０】
第６の発明の製造方法は、第５の発明の半導体装置の製造方法において、(f) 前記工程(b) よりも前に、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、(g) 前記工程(f) よりも後で、前記工程(b) よりも前に、前記主面の上に絶縁層を形成する工程と、(h) 前記工程(b) よりも前に、前記半導体層の上に選択的に開口するコンタクトホールを、前記絶縁層に形成する工程と、(i) 前記工程(b) よりも前に、前記コンタクトホールを通じて、前記主面に不純物を選択的に導入することにより、前記半導体層と導電形式を同じくし、前記半導体層よりも深く、別の半導体層を、前記主面に選択的に形成する工程と、をさらに備え、前記工程(b) は、(b-1) 前記コンタクトホールに露出する前記半導体層の表面の上、および、前記コンタクトホールの内壁面の上に、前記金属膜を形成する工程を、備え、前記工程(e) は、(e-1) 前記コンタクトホールへ前記電極の材料を充填することにより、前記電極を前記コンタクトホールの中に形成する工程を、備える。
【００２１】
第７の発明の製造方法は、第５の発明の半導体装置の製造方法において、(f) 前記工程(b) よりも前に、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、(g) 前記工程(f) よりも後で、前記工程(b) よりも前に、前記主面の上に絶縁層を形成する工程と、(h) 前記工程(b) よりも前に、前記半導体層の上に選択的に開口するコンタクトホールを、前記絶縁層に形成する工程と、(i) 前記工程(f) よりも前に、前記主面に素子分離層を選択的に形成する工程と、をさらに備え、前記工程(b) は、(b-1) 前記コンタクトホールに露出する前記半導体層の表面の上、および、前記コンタクトホールの内壁面の上に、前記金属膜を形成する工程を、備え、前記工程(e) は、(e-1) 前記コンタクトホールへ前記電極の材料を充填することにより、前記電極を前記コンタクトホールの中に形成する工程を、備え、前記工程(f) が、(f-1) 前記分離絶縁層を遮蔽体として用いて、前記主面に選択的に前記不純物を導入することにより、前記半導体層を形成する工程を、備え、前記工程(h) が、(h-1) 前記コンタクトホールを、前記素子分離層の直上から外れた部位に形成する工程を、備えている。
【００２２】
第８の発明の製造方法は、第５の発明の半導体装置の製造方法において、(f) 前記工程(b) よりも前に、前記主面の前記一部に相当する領域に開口部を選択的に規定する遮蔽体を、前記主面の上に形成する工程と、(g) 前記工程(b) よりも前に、前記開口部を通じて、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、をさらに備えている。
【００２３】
第９の発明の製造方法では、第６または第７の発明の半導体装置の製造方法において、前記工程(e) が、前記工程(c) よりも後に行われ、(k) 前記工程(c) よりも後で、前記工程(e) よりも前に、前記金属膜の中の未反応の部分を除去する工程を、さらに備える。
【００２４】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の半導体装置について説明する。
【００２５】
＜1-1. 装置の構成と動作＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置１０１は、シリコンを主成分とする半導体基体１の主面に、MOSFETを備えている。半導体基体１の主面には、ｐ型の半導体層が露出している。また、半導体基体１の主面には、素子分離層２が選択的に形成されている。素子分離層２は、好ましくはシリコン酸化物である絶縁体で構成され、半導体基体１の中の複数の素子領域を、互いに電気的に分離している。
【００２６】
半導体基体１は、さらに、二つの素子分離層２に挟まれた素子領域において、主面に露出するように、選択的に形成された、ｎ型の一対の半導体層７を、備えている。一対の半導体層７は、互いに分離されている。一対の半導体層７に挟まれた半導体基体１の主面の表層部は、MOSFETのチャネル領域CHに相当する。また、半導体層７は、MOSFETのソース・ドレイン領域に相当する。
【００２７】
半導体基体１の主面の上には、絶縁膜３が形成されている。絶縁膜３は、好ましくは、シリコン酸化膜、あるいは、シリコン酸化物を主成分とする膜として形成される。そして、絶縁膜３の上には、チャネル領域CHに対向するように、ゲート電極５が形成されている。ゲート電極５は、好ましくは、不純物がドープされたポリシリコン、あるいは、ポリサイドで構成されている。図１には、前者の例が描かれている。ゲート電極５の側面は、シリコン酸化物などの絶縁体で構成されたサイドウォール６で覆われている。
【００２８】
半導体基体１の上方に形成された以上の構造物の全体を覆うように、絶縁層８が形成されている。絶縁層８は、例えば、従来周知のPSG、または、BPSGで構成される。そして、絶縁層８には、一対の半導体層７の直上の位置に、貫通孔として、一対のコンタクトホール９が、選択的に形成されており、ゲート電極５の直上の位置には、同じく貫通孔として、コンタクトホール２１が、選択的に形成されている。
【００２９】
コンタクトホール９，２１の内壁面および底面は、バリア層１２で覆われている。バリア層１２は、導電性の材料、例えば、窒化チタン（TiN）などの金属化合物、または、金属で構成される。コンタクトホール９の中には、導電体で構成される主電極１４が、バリア層１２を介して充填されており、それによって、一対の主電極１４が、一対の半導体層７へ接続されている。同様に、コンタクトホール２１の中には、導電体で構成されるゲート配線２２が、バリア層１２を介して充填されており、それによって、ゲート配線２２が、ゲート電極５へ接続されている。
【００３０】
ゲート配線２２と一対の主電極１４は、同一材料で構成され、好ましくは、カバレッジに優れるタングステン、または、タングステンを主成分とする金属で構成される。絶縁層８の表面から露出する主電極１４の部分は、主電極配線として機能する。
【００３１】
主電極１４と半導体層７との接続部分には、シリサイド層１５が形成されており、より正確に言えば、バリア層１２と半導体層７との境界部に形成されている。また、ゲート配線２２とゲート電極５との間には、同様にして、バリア層１２とゲート電極５との境界部に、シリサイド層１３が形成されている。シリサイド層１３，１５は、例えば、チタンシリサイド、あるいは、コバルトシリサイドで構成される。シリサイド層１５の材料には、後述する理由により、コバルトシリサイドが、特に望ましい。
【００３２】
図２は、図１の符号Ａの部分の拡大図である。図２が示すように、シリサイド層１５には、エピタキシャル成長層が形成されている。後述する特定の条件下で熱処理を施すことによって、エピタキシャル成長層と半導体層７との間の界面には、凹凸が形成されている。この凹凸は、(100),(110),(111)面など、半導体基体１の低指数結晶面、すなわち、指数が４以下の結晶面に垂直な複数方向へ、選択的にエピタキシャル成長が起こることによって、生じたものである。図２の例では、半導体基体１の主面が<100>方向に配向する場合を示しており、シリサイド層１５の一部が、半導体基体１の<110>方向へ選択的にエピタキシャル成長し、その結果、シリサイド層１５と半導体層７との界面には、半導体基体１の(110)面に平行な表面Ｓが含まれることとなっている。
【００３３】
装置１０１では、以上のように、主電極１４と半導体層７との間に介在するシリサイド層１５が、エピタキシャル成長層を有するので、シリサイド層１５と半導体層７との間の界面抵抗率ρが低く抑えられる。また、エピタキシャル成長層と半導体層７との間の界面が、凹凸を有するので、この界面の面積、すなわち、シリサイド層１５と半導体層７の接触面積ＳＡが、大きいという利点が得られる。
【００３４】
界面抵抗率ρの低減と接触面積ＳＡの増大との双方によって、主電極１４と半導体層７との間の接触抵抗が、効果的に低減される。しかも、コンタクトホール９の径を拡大することなく、この効果が得られるので、装置の微細化の要求にも応えることができる。
【００３５】
＜1-2. 装置の製造方法＞
図３〜図１３は、装置１０１の製造方法を示す工程図である。装置１０１を製造するには、図３の工程がはじめに実行される。図３の工程では、まず、シリコンを主成分とする半導体基体１が準備される。半導体基体１の主面には、ｐ型半導体層が露出している。例えば、半導体基体１の全体がｐ型であるか、あるいは、半導体基体１の主面に、ｐ型の半導体層が、例えばｐウェルとして形成されている。その後、半導体基体１の主面に、一対の素子分離層２が、選択的に形成される。素子分離層２は、例えば、熱酸化処理を通じて、シリコン酸化層として形成される。
【００３６】
つぎに、図４が示すように、半導体基体１の露出する主面の上、および、絶縁膜３の上に、絶縁膜３が形成される。絶縁膜３は、例えば、熱酸化処理によって形成される。その後、図５が示すように、絶縁膜３の上に、ゲート電極５の材料４が堆積される。つづいて、図６が示すように、堆積された材料４がパターニングされることにより、ゲート電極５が形成される。この段階で、ゲート電極５および素子分離層２を遮蔽体として用いて、一対の素子分離層２に挟まれた半導体基体１の主面に、後述する図８の工程よりも低い濃度で、ｎ型の不純物を選択的に注入し、その後、拡散することによって、いわゆるLDD（Lightly Doped Drain）構造を構成することも可能である。
【００３７】
つぎに、図７が示すように、ゲート電極５の側面に、サイドウォール６が形成される。サイドウォール６は、半導体基体１の上方に露出する表面の全体を覆うように、サイドウォール６の材料、例えば、シリコン酸化物を堆積した後、ＲＩＥなどの異方性エッチングを施すことによって形成される。
【００３８】
つぎに、図８が示すように、半導体基体１の主面に、一対の半導体層７が、選択的に形成される。一対の半導体層７は、ゲート電極５、サイドウォール６、および、一対の素子分離層２を遮蔽体として用いて、半導体基体１の主面の一対の素子分離層２に挟まれた領域に、ｎ型不純物を選択的に注入し、その後、熱処理を通じて、不純物を拡散すると同時に活性化することにより、形成される。その結果、一対の半導体層７は、半導体基体１の主面の一対の素子分離層２に挟まれた領域に露出し、しかも、ゲート電極５の直下の部分を挟んで対向するように形成される。
【００３９】
つぎに、図９が示すように、半導体基体１の上方に露出する表面の全体を覆うように、絶縁層８が形成される。絶縁層８は、PSG等の材料を堆積することにより、形成される。つづいて、図１０が示すように、絶縁層８の中で、半導体層７の直上の部位に、貫通孔としてのコンタクトホール９が選択的に形成され、それと同時に、ゲート電極５の直上の部位に、コンタクトホール２１が選択的に形成される。
【００４０】
つぎに、図１１の工程が実行される。図１１の工程では、まず、半導体基体１の主面の上方に露出する表面全体、すなわち、コンタクトホール９に露出する半導体層７の表面、コンタクトホール２１に露出するゲート電極５の表面、および、コンタクトホール９，２１の内壁を含めた絶縁層８の表面全体を覆うように、金属膜１０が形成される。
【００４１】
金属膜１０の材料として、例えば、チタン（Ti）、または、コバルト（Co）が選ばれる。金属膜１０は、例えば、スパッタ法を用いて形成される。その後、金属膜１０の上に、バリア膜１１が形成される。バリア膜１１の材料として、窒化チタン（TiN）などの金属化合物、または、金属が用いられる。
【００４２】
つぎに、図１２の工程が実行される。図１２の工程では、400℃〜800℃の温度範囲で、熱処理（第１の熱処理と称する）が行われる。その結果、バリア膜１１と金属膜１０とが、一体となってバリア層１２となる。例えば、バリア膜１１の材料が窒化チタンで、金属膜１０の材料がチタンである場合には、この熱処理によって、バリア膜１１は変成しないが、金属膜１０が窒化チタンへと変成し、その結果、バリア膜１１と金属膜１０とは、一括して、窒化チタンで構成されるバリア層１２として把握することが可能となる。
【００４３】
第１の熱処理によって、さらに、金属膜１０と半導体層７とが反応することにより、バリア層１２と半導体層７の界面、および、バリア層１２とゲート電極５の界面に、シリサイド層１３が形成される。バリア層１２と半導体層７の界面に形成されるシリサイド層１３の結晶構造は、半導体基体１（あるいは半導体層７）の結晶構造との整合性に欠けていてもよい。しかも、図１３が図１２の符号Ａ１の部分を拡大して示すように、シリサイド層１３と半導体層７との界面は平坦である。
【００４４】
つぎに、ＣＶＤを実行することにより、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される（図１）。その後、600℃以上、かつ、850℃以下の温度範囲で、しかも、30min以上の加熱時間の下で、熱処理（第２の熱処理と称する）が加えられる。この処理の結果、図２に示したように、バリア層１２と半導体層７との界面に形成されたシリサイド層１３が、半導体層７へ向かってエピタキシャル成長する。
【００４５】
第２の熱処理の条件下では、エピタキシャル成長は、低指数面に垂直な方向へ選択的に進行する。例えば、金属膜１０が、例えばコバルトであって、その結果、シリサイド層１３がコバルトシリサイド（CoSi2）として形成されるときには、シリサイド層１３のエピタキシャル成長は、半導体基体１の(110),(111)面に対して、CoSi2の(110),(111)面が、特に、選択性よく進行する。
【００４６】
その結果、図２に例示したように、半導体層７との界面に凹凸を有するシリサイド層１５が形成される。図２では、半導体基体１の主面が(100)面に沿っている例を示したが、選択的にエピタキシャル成長する方向は、単一ではないので、シリサイド層１５の界面に凹凸を形成する上で、半導体基体１の主面の方位に、制限はない。以上の工程を通じて、装置１０１が完成する。
【００４７】
第２の熱処理の条件は、実験を通じて確認されたもので、加熱温度および加熱時間の双方において、その範囲外の条件と比較して、つぎのような特異性が認められる。第１に、850℃を超える熱処理を30min以上加えると、シリサイド層１３は凝集してしまう。すなわち、エピタキシャル成長層は形成されない。その結果、シリサイド層１３と半導体層７との間の界面抵抗率ρは高くなる。
【００４８】
第２に、加熱温度において600℃未満の熱処理、または、加熱時間において30min未満の熱処理では、エピタキシャル成長は起こらないか、あるいは、起こっても、主面に対して傾斜した方向への選択的な成長は起こらない。したがって、半導体層７との界面に凹凸を有するシリサイド層１５は、やはり、形成されない。
【００４９】
したがって、特開平8-191053号公報に開示される800℃の加熱温度、30secの加熱時間の下での熱処理、および、特開平9-115860号公報に開示される500℃の加熱温度（加熱時間は記載なし）の下での熱処理のいずれによっても、界面に凹凸を有するエピタキシャル層は形成されない。これに対して、上記した第２の熱処理の条件の下では、界面に凹凸を有するエピタキシャル層を含むシリサイド層１５が形成される。
【００５０】
界面に凹凸を有するエピタキシャル層を、効果的に形成する上で、シリサイド層１３が、結晶構造において、半導体基体１と整合性を有すること、すなわち、双方の結晶の格子定数が、互いに近似することが望ましい。コバルトシリサイドは、そのようなシリサイドの好例である。すなわち、金属膜１０の材料は、コバルト、あるいは、コバルトを主成分とする材料であることが、特に望ましい。
【００５１】
以上の製造方法では、第２の熱処理は、主電極１４およびゲート配線２２が形成された後に行われたが、一般には、第１の熱処理によってシリサイド層１３が形成された後であれば、どの段階で行われても良い。例えば、シリサイド層１３が形成される図１２の工程の直後、あるいは、図示を略しているが、主電極１４およびゲート配線２２が形成され、さらに、それよりも上層に位置する配線層を形成するための絶縁層が、絶縁層８の上に形成された後に、第２の熱処理が行われてもよい。後者の場合、絶縁層８の上の絶縁層の焼き締めを目的とした熱処理を兼ねて、第２の熱処理を実行することや、絶縁層８の上の絶縁層を形成する際に加えられる熱処理自体を、第２の熱処理とすることも可能である。
【００５２】
また、第１の熱処理から第２の熱処理の間に、800℃以上の加熱温度、および、1min以下の加熱時間の下での熱処理（第３の熱処理と称する）を行うのが、さらに望ましい。この第３の熱処理によって、シリサイド層１３が安定化されるので、その後に形成されるシリサイド層１５を、より低抵抗にすることが可能となる。
【００５３】
＜2. 実施の形態２＞
図１４は、実施の形態２の背景を示すための半導体装置の正面断面図である。この装置は、装置１０１の特殊な例に相当しており、半導体層７が、シリサイド層１５の深さと同等に、浅く形成されている。半導体装置における近年の微細化にともなって、図１４が示すように、半導体層７は、より浅くなる傾向にある。図１４の符号Ｂの部分を図１５が拡大して示すように、半導体層７がシリサイド層１５と同等程度の深さに形成されると、シリサイド層１５が含むエピタキシャル層の先端部Ｃ（半導体基体１の深部へ突出する先端部）が、半導体層７の底部を突き破り、ｐ型の半導体基体１へと達する場合がある。
【００５４】
このとき、半導体層７と半導体基体１との間のｐｎ接合は破壊され、接合リーク電流が発生する。先端部Ｃが、半導体層７の底部のｐｎ接合に達しなくても、先端部Ｃと半導体層７の底部との間の距離が短いと、接合リーク電流は大きくなる。以下に述べる実施の形態２の半導体装置は、接合リーク電流の増加を効果的に抑制するように構成される。
【００５５】
図１６は、実施の形態２の半導体装置の構成を示す正面断面図である。この装置１０２は、半導体基体１の主面に、一対の半導体層１６が、さらに備わる点において、装置１０１とは、特徴的に異なっている。一対の半導体層１６は、導電形式が半導体層７と同じくｎ型であり、半導体層７よりも深く、しかも、半導体基体１の主面の中で、コンタクトホール９の直下に相当する部位を覆うように、選択的に形成されている。半導体層７と半導体層１６は、互いに連結しており、一体となって、MOSFETのソースドレイン領域として機能する。
【００５６】
図１６の符号Ｄの部分を図１７が拡大して示すように、半導体基体１に半導体層１６が備わるために、半導体層７が、シリサイド層１５と同程度、あるいは、それ以下の深さに形成されていても、先端部Ｃとｐｎ接合との間に、十分な距離が保証される。したがって、接合リーク電流の増大を伴うことなく、半導体層７を浅くし、装置の微細化を図ることが可能となる。
【００５７】
図１８〜図２２は、装置１０２の製造方法を示す工程図である。装置１０２を製造するには、図３〜図１０の工程がはじめに実行される。ただし、図８の工程では、半導体層７は、浅く形成される。その結果、図１０の工程を経ることにより、図１８が示す中間形態が得られる。
【００５８】
つぎに、図１９が示すように、半導体基体１の主面に、一対の半導体層１６が選択的に形成される。一対の半導体層１６は、絶縁層８を遮蔽体として用いることにより、コンタクトホール９，２１を通じて、半導体基体１の主面およびゲート電極５の上面に、ｎ型不純物が選択的に注入され、その後、熱処理を通じて、不純物を拡散すると同時に活性化することにより、形成される。
【００５９】
その結果、一対の半導体層１６は、導電形式が半導体層７と同じくｎ型で、しかも、一対の半導体層７に連結し、半導体基体１の主面の中で、コンタクトホール９の直下に相当する部位を覆うように、形成される。ｎ型不純物の注入および拡散は、半導体層１６が半導体層７よりも深くなるように行われる。
【００６０】
つぎに、図２０が示すように、図１１の工程と同様に、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１０とバリア膜１１とが形成される。つづいて、図２１が示すように、図１２の工程と同様に、まず、400℃〜800℃の温度範囲で、第１の熱処理が行われる。その結果、バリア層１２および、シリサイド層１３が形成される。その後、図２２が示すように、ＣＶＤを実行することにより、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される。
【００６１】
つぎに、図１６に戻って、600℃〜850℃の温度範囲で、しかも、30min以上の加熱時間の下で、第２の熱処理が行われる。この処理の結果、図１７に示したように、バリア層１２と半導体層１６との界面に形成されたシリサイド層１３が、エピタキシャル成長することにより、シリサイド層１５が形成される。以上の工程を通じて、装置１０２が完成する。
【００６２】
図２３は、実施の形態１または２の装置１０１，１０２において、より望ましい形態を説明するために、比較対照される装置の構成を示す正面断面図である。図２３の装置は、装置１０２において、コンタクトホール９，２１を形成する工程で、マスクパターンのミスアライメントが生じたために、コンタクトホール９，２１が、設計された位置から、図上、左側へずれて形成された例に相当する。
【００６３】
ずれが、著しい場合には、図２３が示すように、コンタクトホール９が素子分離層２と重複する。このとき、符号Ｅで示された部分を図２４が拡大して示すように、素子分離層２から十分に離れたシリサイド層１５の先端部Ｆは、ｐｎ接合から十分な距離を持って半導体層１６の中に納まるが、素子分離層２に近接した先端部Ｇは、ｐｎ接合との距離を十分に保てない場合、あるいは、ｐｎ接合へ達してしまう場合がある。
【００６４】
この場合、接合リーク電流が増大することとなる。これは、半導体基体１の中で、素子分離層２に近接した領域に、残留応力が存在しており、第２の熱処理を行う際に、シリサイド層１３が、残留応力のために、コンタクトホール９の端部で、異常成長することに由来する。
【００６５】
この問題は、装置１０１，１０２の製造の過程で、不可避な現象ではなく、素子分離層２の形成の条件、あるいは、シリサイド層１３の形成の条件を、適切に設定することによって、防止可能である。しかしながら、装置の信頼性を高める上で、コンタクトホール９が素子分離層２と重複しないように、言い換えると、コンタクトホール９が素子分離層２の直上から外れた部位に位置するように、マスクパターンの位置決めが行われることが、より望ましい。
【００６６】
＜3. 実施の形態３＞
つぎに、実施の形態３の半導体装置について説明する。この装置は、その製造方法に特徴を有しており、その構成は、図１と同様に描かれる。図２５〜図３０は、実施の形態３の半導体装置の製造方法を示す工程図である。この装置を製造するには、図３〜図１０の工程がはじめに実行された後、図２５の工程が実行される。図２５の工程では、図１１の工程と同様に、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１０が形成される。ただし、バリア膜１１の形成は行われない。
【００６７】
つづいて、図２６が示すように、図１２の工程と同様に、まず、400℃〜800℃の温度範囲で、第１の熱処理が行われる。その結果、金属膜１０と半導体層７の界面、および、金属膜１０とゲート電極５の界面に、シリサイド層１３が形成される。その後、図２７が示すように、未反応の金属膜１０が除去される。つづいて、図２８が示すように、半導体基体１の主面の上方に露出する表面全体を覆うように、バリア膜１１が形成される。
【００６８】
つぎに、図２９の工程が実行される。図２９の工程では、まず、ＣＶＤを実行することにより、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される。つぎに、600℃〜850℃の温度範囲で、しかも、30min以上の加熱時間の下で、第２の熱処理が行われる。
【００６９】
この処理の結果、図２９の符号Ｈの部分を図３０が拡大して示すように、バリア膜１１と半導体層７との界面に形成されたシリサイド層１３が、エピタキシャル成長することにより、シリサイド層１５が形成される。なお、実施の形態１と同様に、第２の熱処理は、第１の熱処理を通じてシリサイド層１３が形成された後であれば、どの工程で行われても良い。以上の工程を通じて、実施の形態３の装置が完成する。
【００７０】
主電極１４と半導体層７との間の接触抵抗を低減するためには、コンタクトホール９の底部に、十分な厚さのシリサイド層１５を形成する必要がある。そのためには、十分な厚さの金属膜１０が形成されなければならない。しかしながら、金属膜１０を厚くし、しかも、金属膜１０が除去されずに残されたのでは、主電極１４を充填するためのコンタクトホール９の有効径が、減少する。
【００７１】
その結果、主電極１４の埋め込みが困難となり、主電極１４のカバレッジが劣化する場合がある。これに対して、実施の形態３の装置の製造方法では、金属膜１０が形成され、シリサイド層１３が形成された後に、反応することなく残留する金属膜１０が除去されるので、十分に厚いシリサイド層１５を形成すると同時に、主電極１４のカバレッジを高めることが可能である。なお、未反応の金属膜１０を除去する工程は、シリサイド層１３が形成された後で、バリア膜１１が形成されるまでの間であれば、どの段階で行われても良い。
【００７２】
＜4. 実施の形態４＞
実施の形態１〜３では、シリサイド層１５は、コンタクトホール９の直下の領域から周囲へと、わずかにはみ出す部分が出来上がることはあっても、実質的に、コンタクトホール９の直下の領域にのみ形成されていた。すなわち、シリサイド層１５の少なくとも主要部は、コンタクトホール９の直下にのみ形成されていた。しかしながら、この発明は、そのような形態に限られない。ここでは、その一例を示す。
【００７３】
図３１は、実施の形態４の半導体装置の構成を示す正面断面図である。この装置１０３は、主電極１４と半導体層７との接続部に、シリサイド層１５に代えて、シリサイド層１３とシリサイド層２０とが、介在している点において、装置１０１とは、特徴的に異なっている。シリサイド層２０は、半導体基体１の主面の中で、半導体層７に含まれる領域に選択的に形成されており、シリサイド層１３は、バリア層１２とシリサイド層２０との間の界面に形成されている。
【００７４】
シリサイド層１３は、実質的に、コンタクトホール９の直下にのみ形成されているのに対して、シリサイド層２０は、実質的に、コンタクトホール９の直下からはみ出して形成されている。すなわち、シリサイド層２０は、シリサイド層１３とは異なり、その主要部が、コンタクトホール９の直下からはみ出し、半導体層７の露出面の内側領域を広く覆っている。
【００７５】
図３２は、図３１の符号Ｉの部分の拡大図である。図３２が示すように、シリサイド層１３には、エピタキシャル成長層は未形成であるのに対して、シリサイド層２０には、エピタキシャル成長層が形成されている。しかも、エピタキシャル成長層と半導体層７との間の界面には、凹凸が形成されている。このように、装置１０３では、凹凸を有するエピタキシャル層を含んだシリサイド層２０が、コンタクトホール９の直下の領域を超えて、広く形成されているので、接触面積ＳＡがさらに大きくなる。その結果、主電極１４と半導体層７との間の接触抵抗が、さらに効果的に低減される。
【００７６】
図３３〜図４１は、装置１０３の製造方法を示す工程図である。装置１０３を製造するには、図３〜図８の工程がはじめに実行された後、図３３の工程が実行される。図３３の工程では、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１７が形成される。金属膜１７の材料は、例えば、チタンまたはコバルトである。金属膜１７は、例えば、スパッタ法を用いて形成される。
【００７７】
つぎに、図３４の工程が実行される。図３４の工程では、ランプアニール（第１のランプアニールと称する）が行われる。この第１のランプアニールは、400℃〜600℃の加熱温度、および、5min以下の加熱時間の条件の下で、行われる。これによって、シリサイド層１８が形成される。シリサイド層１８は、メタルリッチであり（例えば、Co2Si, CoSiなどで構成されるように、金属であるCo成分の多い）、その抵抗率は高い。
【００７８】
シリサイド層１８は、半導体基体１の主面に露出する半導体層７の表面の中で、ｎ型不純物を選択的に注入するための開口部に相当する領域、すなわち、サイドウォール６と素子分離層２とに挟まれた領域に、選択的に形成される。また、ゲート電極５の露出する上面にも、シリサイド層１８が形成される。金属膜１７は、素子分離層２およびサイドウォール６とは反応しないので、これらの表面の上には、未反応の材料が残留する。
【００７９】
つづく図３５が示す工程では、金属膜１７の未反応の部分が、選択的に除去される。未反応の金属膜１７を除去するためには、例えば、シリサイド層１８が溶解しないエッチング液を用いた、ウェットエッチングが実行される。その後、図３６の工程が実行される。図３６の工程では、ランプアニール（第２のランプアニールと称する）が行われる。
【００８０】
この第２のランプアニールは、700℃〜1000℃の加熱温度、および、5min以下の加熱時間の条件の下で、行われる。これによって、シリサイド層１８が、抵抗率が低く、金属成分の少ない（例えば、CoSi2で構成される）シリサイド層１９へと変成する。シリサイド層１９は、結晶構造において、半導体基体１との整合性は未だなく、しかも、その界面は、平坦である。すなわち、第１および第２ランプアニールの双方は、シリサイド層１９に対する第１の熱処理に相当する。
【００８１】
つぎに、図３７が示すように、図９と同様に、半導体基体１の上方に露出する表面の全体を覆うように、絶縁層８が形成される。つぎに、図３８が示すように、絶縁層８の中で、シリサイド層１９の直上の部位に、貫通孔としてのコンタクトホール９および２１が選択的に形成される。つぎに、図３９が示すように、図１１と同様に、半導体基体１の主面の上方に露出する表面全体を覆うように、金属膜１０およびバリア膜１１が形成される。
【００８２】
つぎに、図４０の工程が実行される。図４０の工程では、400℃〜800℃の温度範囲で、熱処理が行われる。その結果、バリア膜１１と金属膜１０とが、一体となってバリア層１２となる。それと同時に、バリア層１２とシリサイド層１９の界面に、シリサイド層１３が形成される。すなわち、この熱処理は、シリサイド層１３に対する第１の熱処理に相当する。その後、図４１が示すように、コンタクトホール９，２１に、導電性材料が充填され、その結果、主電極１４およびゲート配線２２が形成される。
【００８３】
つぎに、図３１に戻って、600℃〜850℃の温度範囲で、しかも、30min以上の加熱時間の下で、シリサイド層１９に対する第２の熱処理が行われる。この熱処理の結果、シリサイド層１９がエピタキシャル成長することにより、シリサイド層２０が形成される。したがって、シリサイド層２０は、コンタクトホール９の直下の領域を超えて、半導体層７に含有される不純物を注入するための開口部に露出する半導体層７の領域全体にわたって、広く形成される。
【００８４】
なお、実施の形態１と同様に、第２の熱処理は、第１の熱処理を通じてシリサイド層１９が形成された後であれば、どの段階で行われても良い。以上の工程を通じて、装置１０３が完成する。
【００８５】
＜5. 変形例＞
(1) 以上の実施の形態では、半導体基体１がシリコンを主成分とする例、すなわち、半導体基体１がシリコン基体である例について説明したが、この発明は、一般に、シリコン以外を主成分とする半導体基体１を備える半導体装置に対しても、適用可能である。第２の熱処理などに関する数値条件は、一般に、半導体基体１の材料ごとに、個別に設定される。
【００８６】
(2) 以上の実施の形態では、ｎチャネル型のMOSFETを備える半導体装置について、説明したが、この発明は、ｐチャネル型のMOSFETを備える半導体装置に対しても、同様に適用可能である。この発明は、さらに、MOSFETを備える半導体装置だけでなく、単結晶構造を有する半導体基体と電極との接続部分に、シリサイド層（一般には、金属半導体化合物層）が介在する半導体装置一般に、適用可能である。
【００８７】
【発明の効果】
第１の発明の装置では、電極と半導体基体との接続部分に介在する金属半導体化合物層が、少なくとも一部が半導体基体の主面に対して傾斜するエピタキシャル成長層を有するので、エピタキシャル成長層と半導体基体との界面の面積が拡大し、かつ、界面抵抗率が低減する。したがって、電極と半導体基体との間の接触抵抗が、効果的に低減される。
【００８８】
第２の発明の装置では、金属半導体化合物層の少なくとも主要部が、コンタクトホールの直下の領域にのみ形成されているので、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、別の半導体層が備わるので、半導体層が浅く形成されても、エピタキシャル成長層と、これらの半導体層の辺縁部との距離が、十分に確保される。したがって、装置の微細化を、リーク電流を抑えつつ達成することができる。
【００８９】
第３の発明の装置では、金属半導体化合物層の少なくとも主要部が、コンタクトホールの直下の領域にのみ形成されているので、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、コンタクトホールが素子分離層の直上から外れた部位に形成されているので、エピタキシャル成長層が、素子分離層に由来する残留応力の影響を受け、異常成長した層として形成されることを防止できる。その結果、リーク電流の増大を防止することができる。
【００９０】
第４の発明の装置では、金属半導体化合物層の主要部が、コンタクトホールの直下の領域の外側にはみ出して、半導体層が占める領域の中に形成されているので、金属半導体化合物層と半導体層との界面における接触面積が、一層拡大される。したがって、装置の微細化の要求に応えて、コンタクトホールの径を小さく保ったままで、電極と半導体基体との間の接触抵抗を、さらに低減することができる。
【００９１】
第５の発明の製造方法では、電極と半導体基体との接続部分に金属半導体化合物層が形成され、さらに、少なくとも一部が半導体基体の主面に対して傾斜するようにエピタキシャル成長層が形成されるので、エピタキシャル成長層と半導体基体との界面の面積が拡大し、かつ、界面抵抗率が低減する。その結果、電極と半導体基体との間の接触抵抗が効果的に低減された半導体装置が実現する。
【００９２】
第６の発明の製造方法では、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、別の半導体層が形成されるので、半導体層を浅く形成しても、エピタキシャル成長層と、これらの半導体層の辺縁部との距離を、十分に確保することができる。したがって、装置の微細化を、リーク電流を抑えつつ達成することができる。
【００９３】
第７の発明の製造方法では、コンタクトホールの底部に金属膜を形成し、熱処理を加えるという簡単な工程で、金属半導体化合物層を形成することができる。しかも、コンタクトホールが素子分離層の直上から外れた部位に形成されるので、エピタキシャル成長層が、素子分離層に由来する残留応力の影響を受け、異常成長した層として形成されることを防止できる。その結果、リーク電流が低く抑えられた半導体装置が得られる。
【００９４】
第８の発明の製造方法では、金属半導体化合物層が、半導体層が含有する不純物を選択的に導入するための開口部に相当する半導体層の表面に形成される。その結果、金属半導体化合物層と半導体層との界面における接触面積が広く、それによって、電極と半導体基体との間の接触抵抗が、さらに効果的に低減された半導体装置が実現する。
【００９５】
第９の発明の製造方法では、金属半導体化合物層が形成された後に、電極が半導体基体の主面に接続されるまでに、金属膜の未反応の部分が除去される。その結果、電極を形成すべきコンタクトホールの径に制約があっても、金属半導体層の厚さを十分な大きさに確保しつつ、電極を容易に形成することが可能となる。すなわち、装置の微細化がさらに容易となる。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 図１の部分拡大図である。
【図３】 実施の形態１の装置の製造工程図である。
【図４】 実施の形態１の装置の製造工程図である。
【図５】 実施の形態１の装置の製造工程図である。
【図６】 実施の形態１の装置の製造工程図である。
【図７】 実施の形態１の装置の製造工程図である。
【図８】 実施の形態１の装置の製造工程図である。
【図９】 実施の形態１の装置の製造工程図である。
【図１０】 実施の形態１の装置の製造工程図である。
【図１１】 実施の形態１の装置の製造工程図である。
【図１２】 実施の形態１の装置の製造工程図である。
【図１３】 実施の形態１の装置の製造工程図である。
【図１４】 実施の形態２の背景となる装置の正面断面図である。
【図１５】 図１４の部分拡大図である。
【図１６】 実施の形態２の装置の正面断面図である。
【図１７】 図１６の部分拡大図である。
【図１８】 実施の形態２の装置の製造工程図である。
【図１９】 実施の形態２の装置の製造工程図である。
【図２０】 実施の形態２の装置の製造工程図である。
【図２１】 実施の形態２の装置の製造工程図である。
【図２２】 実施の形態２の装置の製造工程図である。
【図２３】 実施の形態２のより望ましい例と比較対照される装置の正面断面図である。
【図２４】 図２３の部分拡大図である。
【図２５】 実施の形態３の装置の製造工程図である。
【図２６】 実施の形態３の装置の製造工程図である。
【図２７】 実施の形態３の装置の製造工程図である。
【図２８】 実施の形態３の装置の製造工程図である。
【図２９】 実施の形態３の装置の製造工程図である。
【図３０】 実施の形態３の装置の製造工程図である。
【図３１】 実施の形態４の装置の正面断面図である。
【図３２】 図３１の部分拡大図である。
【図３３】 実施の形態４の装置の製造工程図である。
【図３４】 実施の形態４の装置の製造工程図である。
【図３５】 実施の形態４の装置の製造工程図である。
【図３６】 実施の形態４の装置の製造工程図である。
【図３７】 実施の形態４の装置の製造工程図である。
【図３８】 実施の形態４の装置の製造工程図である。
【図３９】 実施の形態４の装置の製造工程図である。
【図４０】 実施の形態４の装置の製造工程図である。
【図４１】 実施の形態４の装置の製造工程図である。
【図４２】 従来の装置の正面断面図である。
【図４３】 図４２の部分拡大図である。
【符号の説明】
１ 半導体基体、２ 分離絶縁層、７，１６ 半導体層、８絶縁層、９ コンタクトホール、１０，１７ 金属膜、１３，１５，１８，１９，２０ シリサイド層、１４ 主電極（電極）。
Claims (9)
- 主面を有し、シリコンを主成分とする半導体基体と、
当該半導体基体に接続される電極と、
当該電極と前記半導体基体との接続部分に介在し、少なくとも一部が前記主面に対して傾斜し、指数が４以下の結晶面に垂直な複数方向へ選択的にエピタキシャル成長が起こることによって生じたエピタキシャル成長層を有し、チタンシリサイド又はコバルトシリサイドの何れかである金属半導体化合物層と、を備える半導体装置。 - 前記半導体基体は、前記主面に選択的に形成され不純物を含有する半導体層を備え、
前記半導体装置は、
前記主面の上に形成された絶縁層を、さらに備え、
当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、
前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、
前記金属半導体化合物層の主要部は、前記主面の中で、前記コンタクトホールの直下の領域にのみ形成されており、
前記半導体基体が、前記半導体層と導電形式を同じくし、前記半導体層よりも深く、しかも、前記主面の中で前記コンタクトホールの直下の領域を覆うように、前記主面に選択的に形成された別の半導体層を、さらに備える請求項１に記載の半導体装置。 - 前記半導体基体は、前記主面に選択的に形成され不純物を含有する半導体層とを備え、
前記半導体装置は、
前記主面の上に形成された絶縁層を、さらに備え、
当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、
前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、
前記金属半導体化合物層の主要部は、前記主面の中で、前記コンタクトホールの直下の領域にのみ形成されており、
前記半導体基体は、前記主面に選択的に形成された素子分離層をさらに備え、
前記半導体層は、前記素子分離層の端縁まで延在しており、
前記コンタクトホールは、前記素子分離層の直上から外れた部位に形成されている請求項１に記載の半導体装置。 - 前記半導体基体は、前記主面に選択的に形成され不純物を含有する半導体層を備え、
前記半導体装置は、
前記主面の上に形成された絶縁層を、さらに備え、
当該絶縁層は、前記半導体層の上に選択的に開口するコンタクトホールを規定し、
前記電極は、前記コンタクトホールに埋設され、しかも、前記半導体層へ接続されており、
前記金属半導体化合物層が、前記主面の中で、前記コンタクトホールの直下の領域を含む前記半導体層が占める領域の中に形成されており、しかも、その主要部が、前記コンタクトホールの直下の領域の外側にはみ出している請求項１に記載の半導体装置。 - (a) 主面を有し、シリコンを主成分とする半導体基体を準備する工程と、
(b) 前記主面の一部の上にチタン又はコバルトの何れかである金属膜を形成する工程と、
(c) 第１の熱処理を行うことによって、前記一部に、チタンシリサイド又はコバルトシリサイドの何れかである金属半導体化合物層を形成する工程と、
(d) 第２の熱処理を行うことによって、前記金属半導体化合物層の少なくとも一部を、前記半導体基体の中へ、前記主面と傾斜する方向であって指数が４以下の結晶面に垂直な複数方向へ選択的に、エピタキシャル成長させる工程と、
(e) 前記工程(b) よりも後に、前記主面の前記一部に、電極を接続する工程と、を備える半導体装置の製造方法。 - (f) 前記工程(b) よりも前に、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、
(g) 前記工程(f) よりも後で、前記工程(b) よりも前に、前記主面の上に絶縁層を形成する工程と、
(h) 前記工程(b) よりも前に、前記半導体層の上に選択的に開口するコンタクトホールを、前記絶縁層に形成する工程と、
(i) 前記工程(b) よりも前に、前記コンタクトホールを通じて、前記主面に不純物を選択的に導入することにより、前記半導体層と導電形式を同じくし、前記半導体層よりも深く、別の半導体層を、前記主面に選択的に形成する工程と、をさらに備え、
前記工程(b) は、
(b-1) 前記コンタクトホールに露出する前記半導体層の表面の上、および、前記コンタクトホールの内壁面の上に、前記金属膜を形成する工程を、備え、
前記工程(e) は、
(e-1) 前記コンタクトホールへ前記電極の材料を充填することにより、前記電極を前記コンタクトホールの中に形成する工程を、備える請求項５に記載の半導体装置の製造方法。 - (f) 前記工程(b) よりも前に、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、
(g) 前記工程(f) よりも後で、前記工程(b) よりも前に、前記主面の上に絶縁層を形成する工程と、
(h) 前記工程(b) よりも前に、前記半導体層の上に選択的に開口するコンタクトホールを、前記絶縁層に形成する工程と、
(i) 前記工程(f) よりも前に、前記主面に素子分離層を選択的に形成する工程と、をさらに備え、
前記工程(b) は、
(b-1) 前記コンタクトホールに露出する前記半導体層の表面の上、および、前記コンタクトホールの内壁面の上に、前記金属膜を形成する工程を、備え、
前記工程(e) は、
(e-1) 前記コンタクトホールへ前記電極の材料を充填することにより、前記電極を前記コンタクトホールの中に形成する工程を、備え、
前記工程(f) が、
(f-1) 前記分離絶縁層を遮蔽体として用いて、前記主面に選択的に前記不純物を導入することにより、前記半導体層を形成する工程を、備え、
前記工程(h) が、
(h-1) 前記コンタクトホールを、前記素子分離層の直上から外れた部位に形成する工程を、備える請求項５に記載の半導体装置の製造方法。 - (f) 前記工程(b) よりも前に、前記主面の前記一部に相当する領域に開口部を選択的に規定する遮蔽体を、前記主面の上に形成する工程と、
(g) 前記工程(b) よりも前に、前記開口部を通じて、前記主面に不純物を選択的に導入することにより、半導体層を前記主面に選択的に形成する工程と、をさらに備える請求項５に記載の半導体装置の製造方法。 - 前記工程(e) は、前記工程(c) よりも後に行われ、
(k) 前記工程(c)よりも後で、前記工程(e) よりも前に、前記金属膜の中の未反応の部分を除去する工程を、さらに備える請求項６または請求項７に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33729798A JP3996286B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置およびその製造方法 |
| US09/305,283 US6236090B1 (en) | 1998-11-27 | 1999-05-05 | Semiconductor device and method for reducing contact resistance between an electrode and a semiconductor substrate |
| US09/838,227 US6716731B2 (en) | 1998-11-27 | 2001-04-20 | Semiconductor device and method for reducing contact resistance between an electrode and a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33729798A JP3996286B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164529A JP2000164529A (ja) | 2000-06-16 |
| JP3996286B2 true JP3996286B2 (ja) | 2007-10-24 |
Family
ID=18307305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33729798A Expired - Fee Related JP3996286B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6236090B1 (ja) |
| JP (1) | JP3996286B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686274B1 (en) * | 1998-09-22 | 2004-02-03 | Renesas Technology Corporation | Semiconductor device having cobalt silicide film in which diffusion of cobalt atoms is inhibited and its production process |
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| WO2005001753A1 (en) * | 2003-06-21 | 2005-01-06 | Aprilis, Inc. | Acquisition of high resolution boimetric images |
| US7728959B2 (en) | 2003-06-21 | 2010-06-01 | Aprilis, Inc. | Acquisition of high resolution biometric images |
| US7528065B2 (en) | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
| US20100224941A1 (en) * | 2006-06-08 | 2010-09-09 | Nec Corporation | Semiconductor device |
| KR100835521B1 (ko) * | 2006-12-27 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구조 및 그의 제조방법 |
| KR100865037B1 (ko) * | 2007-06-26 | 2008-10-23 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
| US7851865B2 (en) * | 2007-10-17 | 2010-12-14 | International Business Machines Corporation | Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure |
| US7692254B2 (en) * | 2007-07-16 | 2010-04-06 | International Business Machines Corporation | Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure |
| JP2008258656A (ja) * | 2008-07-16 | 2008-10-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| US11195923B2 (en) * | 2018-12-21 | 2021-12-07 | Applied Materials, Inc. | Method of fabricating a semiconductor device having reduced contact resistance |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161441A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| US5217923A (en) * | 1989-02-13 | 1993-06-08 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having silicided source/drain regions |
| JPH03280532A (ja) | 1990-03-29 | 1991-12-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2611726B2 (ja) * | 1993-10-07 | 1997-05-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5466616A (en) * | 1994-04-06 | 1995-11-14 | United Microelectronics Corp. | Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up |
| JPH08191053A (ja) | 1995-01-10 | 1996-07-23 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
| US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
| US5895766A (en) * | 1995-09-20 | 1999-04-20 | Micron Technology, Inc. | Method of forming a field effect transistor |
| JPH09115860A (ja) | 1995-10-20 | 1997-05-02 | Sony Corp | 電子装置およびその製造方法 |
| JP3209164B2 (ja) * | 1997-10-07 | 2001-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6162689A (en) * | 1998-11-06 | 2000-12-19 | Advanced Micro Devices, Inc. | Multi-depth junction formation tailored to silicide formation |
-
1998
- 1998-11-27 JP JP33729798A patent/JP3996286B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-05 US US09/305,283 patent/US6236090B1/en not_active Expired - Fee Related
-
2001
- 2001-04-20 US US09/838,227 patent/US6716731B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6236090B1 (en) | 2001-05-22 |
| US6716731B2 (en) | 2004-04-06 |
| US20010015436A1 (en) | 2001-08-23 |
| JP2000164529A (ja) | 2000-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6642581B2 (en) | Semiconductor device comprising buried channel region | |
| US6399451B1 (en) | Semiconductor device having gate spacer containing conductive layer and manufacturing method therefor | |
| US7659574B2 (en) | Manufacturing method of semiconductor device | |
| US7473604B2 (en) | Low temperature process and structures for polycide power MOSFET with ultra-shallow source | |
| US20050212056A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6656799B2 (en) | Method for producing FET with source/drain region occupies a reduced area | |
| KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
| KR20050085607A (ko) | 트렌치 게이트 반도체 디바이스 제조 방법 및 트렌치ｍｏｓｆｅｔ | |
| JPH118379A (ja) | 半導体装置及びその製造方法 | |
| JP3996286B2 (ja) | 半導体装置およびその製造方法 | |
| US7825482B2 (en) | Semiconductor device and method for fabricating the same | |
| JPH0586673B2 (ja) | ||
| JP2004047608A (ja) | 半導体装置及びその製造方法 | |
| KR100222185B1 (ko) | 반도체장치의 제조방법 | |
| JPH1187703A (ja) | 半導体装置の製造方法 | |
| JP4802378B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP3000739B2 (ja) | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| JPH11154749A (ja) | 半導体装置及びその製造方法 | |
| JP2000269495A (ja) | 半導体装置及びその製造方法 | |
| US7476581B2 (en) | Method of manufacturing semiconductor device having dual gate electrode | |
| JP4848605B2 (ja) | 半導体装置の製造方法 | |
| JPH09172063A (ja) | 半導体装置及びその製造方法 | |
| US20060043496A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2003332347A (ja) | 半導体装置および製造方法 | |
| KR100487527B1 (ko) | 높여진 소오스/드레인을 갖는 반도체 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070702 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070702 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |