JPH09115860A - 電子装置およびその製造方法 - Google Patents
電子装置およびその製造方法Info
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- JPH09115860A JPH09115860A JP29785995A JP29785995A JPH09115860A JP H09115860 A JPH09115860 A JP H09115860A JP 29785995 A JP29785995 A JP 29785995A JP 29785995 A JP29785995 A JP 29785995A JP H09115860 A JPH09115860 A JP H09115860A
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Abstract
(57)【要約】
【課題】 モフォロジーおよび膜質が良好な遷移金属シ
リサイド薄膜をＳｉ基板上に安定して形成する。 【解決手段】 （１００）面方位または（１１１）面方
位のＳｉ基板１の表面の自然酸化膜２をソフトエッチン
グにより均一に除去し、Ｓｉ基板１の表面にＳｉ２×１
再配列構造またはＳｉ７×７再配列構造を有する二原子
層または三原子層の欠陥層３を露出させる。次に、Ｓｉ
基板１を大気にさらさずに、スパッタリング法などによ
り欠陥層３上にＴｉ薄膜４およびＣｏ薄膜５を順次形成
する。Ｔｉ薄膜４の厚さは、（１００）面方位の場合は
１．０ｎｍ以上３．５ｎｍ未満、（１１１）面方位の場
合は１．５ｎｍ以上３．５ｎｍ未満とする。この後、Ｓ
ｉ基板１を例えば５００℃で熱処理し、Ｔｉ薄膜４との
反応により欠陥層３を除去し、この欠陥層３が除去され
たＳｉ基板１上にＣｏＳｉ2 薄膜６をエピタキシャル成
長させる。
リサイド薄膜をＳｉ基板上に安定して形成する。 【解決手段】 （１００）面方位または（１１１）面方
位のＳｉ基板１の表面の自然酸化膜２をソフトエッチン
グにより均一に除去し、Ｓｉ基板１の表面にＳｉ２×１
再配列構造またはＳｉ７×７再配列構造を有する二原子
層または三原子層の欠陥層３を露出させる。次に、Ｓｉ
基板１を大気にさらさずに、スパッタリング法などによ
り欠陥層３上にＴｉ薄膜４およびＣｏ薄膜５を順次形成
する。Ｔｉ薄膜４の厚さは、（１００）面方位の場合は
１．０ｎｍ以上３．５ｎｍ未満、（１１１）面方位の場
合は１．５ｎｍ以上３．５ｎｍ未満とする。この後、Ｓ
ｉ基板１を例えば５００℃で熱処理し、Ｔｉ薄膜４との
反応により欠陥層３を除去し、この欠陥層３が除去され
たＳｉ基板１上にＣｏＳｉ2 薄膜６をエピタキシャル成
長させる。
Description
【０００１】
【発明の属する技術分野】この発明は、電子装置および
その製造方法に関し、特に、シリコン基板上に遷移金属
シリサイド薄膜を有する電子装置に適用して好適なもの
である。
その製造方法に関し、特に、シリコン基板上に遷移金属
シリサイド薄膜を有する電子装置に適用して好適なもの
である。
【０００２】
【従来の技術】近年、ＭＯＳＦＥＴにおいては、その微
細化に伴いゲート配線幅（ゲート長）が縮小化されてい
る。このため、このゲート配線幅の縮小に応じてソース
領域およびドレイン領域の接合の深さを浅くしないと、
ショートチャネル効果が増大し、ソース領域およびドレ
イン領域間の耐圧が劣化する。例えば、ゲート配線幅を
０．２５μｍとした場合、十分なソース領域およびドレ
イン領域間耐圧を得るためには、ソース領域およびドレ
イン領域の接合の深さを０．０８μｍ以下程度とするこ
とが必要である。
細化に伴いゲート配線幅（ゲート長）が縮小化されてい
る。このため、このゲート配線幅の縮小に応じてソース
領域およびドレイン領域の接合の深さを浅くしないと、
ショートチャネル効果が増大し、ソース領域およびドレ
イン領域間の耐圧が劣化する。例えば、ゲート配線幅を
０．２５μｍとした場合、十分なソース領域およびドレ
イン領域間耐圧を得るためには、ソース領域およびドレ
イン領域の接合の深さを０．０８μｍ以下程度とするこ
とが必要である。
【０００３】一方、ソース領域およびドレイン領域のシ
ャロー化に伴い、これらのソース領域およびドレイン領
域のシート抵抗は増大する。その結果、ＭＯＳＦＥＴの
応答速度が劣化するという問題が発生する。すなわち、
ソース領域およびドレイン領域のシート抵抗の増大によ
りゲート遅延時間τpdが増大し、ＭＯＳＦＥＴの動作周
波数ｆ（〜１／τpd）の向上が望めなくなる。これは、
特にマイクロプロセッサ、とりわけ高速動作を要求され
るＭＰＵなどには不利になる。
ャロー化に伴い、これらのソース領域およびドレイン領
域のシート抵抗は増大する。その結果、ＭＯＳＦＥＴの
応答速度が劣化するという問題が発生する。すなわち、
ソース領域およびドレイン領域のシート抵抗の増大によ
りゲート遅延時間τpdが増大し、ＭＯＳＦＥＴの動作周
波数ｆ（〜１／τpd）の向上が望めなくなる。これは、
特にマイクロプロセッサ、とりわけ高速動作を要求され
るＭＰＵなどには不利になる。
【０００４】そこで、この対策として、従来、ソース領
域およびドレイン領域上にのみ選択的に、例えばチタン
シリサイド（ＴｉＳｉ2 ）薄膜やコバルトシリサイド
（ＣｏＳｉ2 ）薄膜のような低抵抗の金属シリサイド薄
膜を自己整合的に形成する、いわゆるセルフアラインド
シリサイド（Self-Aligned Silicides, ＳＡＬＩＣＩＤ
Ｅ）技術が注目されている。
域およびドレイン領域上にのみ選択的に、例えばチタン
シリサイド（ＴｉＳｉ2 ）薄膜やコバルトシリサイド
（ＣｏＳｉ2 ）薄膜のような低抵抗の金属シリサイド薄
膜を自己整合的に形成する、いわゆるセルフアラインド
シリサイド（Self-Aligned Silicides, ＳＡＬＩＣＩＤ
Ｅ）技術が注目されている。
【０００５】図１８〜図２４は、このＳＡＬＩＣＩＤＥ
技術を用いた従来のＭＯＳＦＥＴの製造方法を工程順に
示す。
技術を用いた従来のＭＯＳＦＥＴの製造方法を工程順に
示す。
【０００６】すなわち、この従来のＭＯＳＦＥＴを製造
するためには、まず、図１８に示すように、ｐ型シリコ
ン（Ｓｉ）基板１０１の表面に選択酸化（ＬＯＣＯＳ）
法により二酸化シリコン（ＳｉＯ2 ）膜のようなフィー
ルド絶縁膜１０２を選択的に形成して素子間分離を行
う。このとき、素子間分離領域におけるｐ型Ｓｉ基板１
０１中にあらかじめイオン注入法などにより導入してお
いたホウ素（Ｂ）などのｐ型不純物が拡散して、フィー
ルド絶縁膜１０２の下側にｐ+ 型のチャネルストップ領
域１０３が形成される。次に、フィールド絶縁膜１０２
で囲まれた活性領域の表面に例えば熱酸化法によりＳｉ
Ｏ2 膜からなるゲート絶縁膜１０４を形成する。
するためには、まず、図１８に示すように、ｐ型シリコ
ン（Ｓｉ）基板１０１の表面に選択酸化（ＬＯＣＯＳ）
法により二酸化シリコン（ＳｉＯ2 ）膜のようなフィー
ルド絶縁膜１０２を選択的に形成して素子間分離を行
う。このとき、素子間分離領域におけるｐ型Ｓｉ基板１
０１中にあらかじめイオン注入法などにより導入してお
いたホウ素（Ｂ）などのｐ型不純物が拡散して、フィー
ルド絶縁膜１０２の下側にｐ+ 型のチャネルストップ領
域１０３が形成される。次に、フィールド絶縁膜１０２
で囲まれた活性領域の表面に例えば熱酸化法によりＳｉ
Ｏ2 膜からなるゲート絶縁膜１０４を形成する。
【０００７】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばリン（Ｐ）のようなｎ型不純物
を高濃度にドープする。次に、この多結晶Ｓｉ膜上に例
えばスパッタリング法によりタングステンシリサイド
（ＷＳｉ2 ）薄膜を形成する。次に、これらの多結晶Ｓ
ｉ膜およびＷＳｉ2 薄膜をパターニングすることによ
り、ゲート絶縁膜１０４上にポリサイドからなるゲート
電極１０５を形成する。
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばリン（Ｐ）のようなｎ型不純物
を高濃度にドープする。次に、この多結晶Ｓｉ膜上に例
えばスパッタリング法によりタングステンシリサイド
（ＷＳｉ2 ）薄膜を形成する。次に、これらの多結晶Ｓ
ｉ膜およびＷＳｉ2 薄膜をパターニングすることによ
り、ゲート絶縁膜１０４上にポリサイドからなるゲート
電極１０５を形成する。
【０００８】次に、このゲート電極１０５をマスクとし
て、フィールド絶縁膜１０２で囲まれた活性領域中にイ
オン注入法により例えばＰのようなｎ型不純物を低濃度
にドープする。次に、例えばＣＶＤ法により全面にＳｉ
Ｏ2 膜を形成した後、このＳｉＯ2 膜を例えば反応性イ
オンエッチング（ＲＩＥ）法によりｐ型Ｓｉ基板１０１
の表面と垂直方向にエッチバックして、ゲート電極１０
５の側面にサイドウォールスペーサ１０６を形成する。
次に、ゲート電極１０５およびサイドウォールスペーサ
１０６をマスクとして、フィールド絶縁膜１０２で囲ま
れた活性領域中にイオン注入法により例えばヒ素（Ａ
ｓ）のようなｎ型不純物を高濃度にドープする。次に、
必要に応じて、注入不純物の電気的活性化のための熱処
理を行う。これによって、サイドウォールスペーサ１０
６に対して自己整合的にｎ+ 型のソース領域１０７およ
びドレイン領域１０８が形成される。これらのソース領
域１０７およびドレイン領域１０８は、サイドウォール
スペーサ１０６の下側の部分にｎ- 型の低不純物濃度部
１０７ａ、１０８ａを有する
て、フィールド絶縁膜１０２で囲まれた活性領域中にイ
オン注入法により例えばＰのようなｎ型不純物を低濃度
にドープする。次に、例えばＣＶＤ法により全面にＳｉ
Ｏ2 膜を形成した後、このＳｉＯ2 膜を例えば反応性イ
オンエッチング（ＲＩＥ）法によりｐ型Ｓｉ基板１０１
の表面と垂直方向にエッチバックして、ゲート電極１０
５の側面にサイドウォールスペーサ１０６を形成する。
次に、ゲート電極１０５およびサイドウォールスペーサ
１０６をマスクとして、フィールド絶縁膜１０２で囲ま
れた活性領域中にイオン注入法により例えばヒ素（Ａ
ｓ）のようなｎ型不純物を高濃度にドープする。次に、
必要に応じて、注入不純物の電気的活性化のための熱処
理を行う。これによって、サイドウォールスペーサ１０
６に対して自己整合的にｎ+ 型のソース領域１０７およ
びドレイン領域１０８が形成される。これらのソース領
域１０７およびドレイン領域１０８は、サイドウォール
スペーサ１０６の下側の部分にｎ- 型の低不純物濃度部
１０７ａ、１０８ａを有する
【０００９】ここで、ソース領域１０７およびドレイン
領域１０８の表面には、薄い自然酸化膜１０９が形成さ
れている。そこで、次に、フッ酸（ＨＦ）を用いたウエ
ットエッチングにより、図１９に示すように、ソース領
域１０７およびドレイン領域１０８の表面の薄い自然酸
化膜１０９を除去する。
領域１０８の表面には、薄い自然酸化膜１０９が形成さ
れている。そこで、次に、フッ酸（ＨＦ）を用いたウエ
ットエッチングにより、図１９に示すように、ソース領
域１０７およびドレイン領域１０８の表面の薄い自然酸
化膜１０９を除去する。
【００１０】次に、図２０に示すように、例えばスパッ
タリング法により全面にチタン（Ｔｉ）薄膜１１０を形
成する。この後、ｐ型Ｓｉ基板１０１を熱処理すること
により、ソース領域１０７およびドレイン領域１０８を
構成するＳｉとこれらの上の部分のＴｉ薄膜１１０とを
反応させ、図２１に示すように、ソース領域１０７およ
びドレイン領域１０８上にＴｉＳｉ2 薄膜１１１を形成
する。
タリング法により全面にチタン（Ｔｉ）薄膜１１０を形
成する。この後、ｐ型Ｓｉ基板１０１を熱処理すること
により、ソース領域１０７およびドレイン領域１０８を
構成するＳｉとこれらの上の部分のＴｉ薄膜１１０とを
反応させ、図２１に示すように、ソース領域１０７およ
びドレイン領域１０８上にＴｉＳｉ2 薄膜１１１を形成
する。
【００１１】次に、フィールド絶縁膜１０２、ゲート電
極１０５およびサイドウォールスペーサ１０６上の未反
応のＴｉ薄膜１１０を、例えばアンモニア過水によるウ
エットエッチングによりエッチング除去する。これによ
り、図２２に示すように、ソース領域１０７およびドレ
イン領域１０８上に自己整合的にＴｉＳｉ2 薄膜１１１
が形成される。
極１０５およびサイドウォールスペーサ１０６上の未反
応のＴｉ薄膜１１０を、例えばアンモニア過水によるウ
エットエッチングによりエッチング除去する。これによ
り、図２２に示すように、ソース領域１０７およびドレ
イン領域１０８上に自己整合的にＴｉＳｉ2 薄膜１１１
が形成される。
【００１２】次に、図２３に示すように、例えばＣＶＤ
法により全面に例えばＳｉＯ2 膜のような層間絶縁膜１
１２を形成する。次に、この層間絶縁膜１１２の所定部
分をエッチング除去することにより、ドレイン領域１０
８上のＴｉＳｉ2 薄膜１１１へのコンタクト用のコンタ
クトホールＣ１´を形成する。
法により全面に例えばＳｉＯ2 膜のような層間絶縁膜１
１２を形成する。次に、この層間絶縁膜１１２の所定部
分をエッチング除去することにより、ドレイン領域１０
８上のＴｉＳｉ2 薄膜１１１へのコンタクト用のコンタ
クトホールＣ１´を形成する。
【００１３】次に、図２４に示すように、例えばスパッ
タリング法により全面にＴｉ薄膜およびＴｉＮ薄膜を順
次形成してＴｉＮ／Ｔｉ薄膜１１３を形成する。次に、
コンタクトホールＣ１´を埋めるように、例えばＣＶＤ
法により全面にＷ膜を形成する。次に、このＷ膜および
ＴｉＮ／Ｔｉ薄膜１１３をｐ型Ｓｉ基板１０１の表面に
対して垂直方向に層間絶縁膜１１２が露出するまでエッ
チバックする。これにより、コンタクトホールＣ１´を
埋めるようにしてＴｉＮ／Ｔｉ薄膜１１３上にＷプラグ
１１４が形成される。次に、スパッタリング法により全
面にＴｉ薄膜１１５を形成する。次に、ＣＶＤ法により
全面にＡｌ系合金膜、例えばＡｌ−Ｓｉ膜１１６を形成
する。次に、例えばＲＩＥ法によりこれらのＡｌ−Ｓｉ
膜１１６およびＴｉ薄膜１１５をエッチングして配線の
形状にパターニングする。
タリング法により全面にＴｉ薄膜およびＴｉＮ薄膜を順
次形成してＴｉＮ／Ｔｉ薄膜１１３を形成する。次に、
コンタクトホールＣ１´を埋めるように、例えばＣＶＤ
法により全面にＷ膜を形成する。次に、このＷ膜および
ＴｉＮ／Ｔｉ薄膜１１３をｐ型Ｓｉ基板１０１の表面に
対して垂直方向に層間絶縁膜１１２が露出するまでエッ
チバックする。これにより、コンタクトホールＣ１´を
埋めるようにしてＴｉＮ／Ｔｉ薄膜１１３上にＷプラグ
１１４が形成される。次に、スパッタリング法により全
面にＴｉ薄膜１１５を形成する。次に、ＣＶＤ法により
全面にＡｌ系合金膜、例えばＡｌ−Ｓｉ膜１１６を形成
する。次に、例えばＲＩＥ法によりこれらのＡｌ−Ｓｉ
膜１１６およびＴｉ薄膜１１５をエッチングして配線の
形状にパターニングする。
【００１４】以上により、目的とするＭＯＳＦＥＴが製
造される。
造される。
【００１５】上述の従来のＭＯＳＦＥＴの製造方法によ
れば、ソース領域１０７およびドレイン領域１０８上に
ＴｉＳｉ2 薄膜１１１が形成されていることにより、こ
れが形成されていない場合に比べてソース領域１０７お
よびドレイン領域１０８のシート抵抗が一桁程度減少す
るという利点を有する。
れば、ソース領域１０７およびドレイン領域１０８上に
ＴｉＳｉ2 薄膜１１１が形成されていることにより、こ
れが形成されていない場合に比べてソース領域１０７お
よびドレイン領域１０８のシート抵抗が一桁程度減少す
るという利点を有する。
【００１６】ところで、ＭＯＳＦＥＴの微細化に伴っ
て、ソース領域１０７およびドレイン領域１０８の横方
向の寸法も縮小化されている。この場合、これらのソー
ス領域１０７およびドレイン領域１０８上に形成される
ＴｉＳｉ2 薄膜１１１は狭い領域に形成されるようにな
るが、このときには、ＴｉＳｉ2 薄膜１１１が凝集し、
ソース領域１０７およびドレイン領域１０８のシート抵
抗の低減を図ることができなくなるという問題が発生す
る。
て、ソース領域１０７およびドレイン領域１０８の横方
向の寸法も縮小化されている。この場合、これらのソー
ス領域１０７およびドレイン領域１０８上に形成される
ＴｉＳｉ2 薄膜１１１は狭い領域に形成されるようにな
るが、このときには、ＴｉＳｉ2 薄膜１１１が凝集し、
ソース領域１０７およびドレイン領域１０８のシート抵
抗の低減を図ることができなくなるという問題が発生す
る。
【００１７】また、ソース領域１０７およびドレイン領
域１０８がシャロー化されたとき、これらのソース領域
１０７およびドレイン領域１０８のシート抵抗を低減す
るためには、ＴｉＳｉ2 薄膜１１１もより薄く形成され
る必要がある。しかし、ＴｉＳｉ2 薄膜１１１を薄膜化
すると上述の凝集が起きやすくなるため、シート抵抗の
低減はより一層望めなくなる。
域１０８がシャロー化されたとき、これらのソース領域
１０７およびドレイン領域１０８のシート抵抗を低減す
るためには、ＴｉＳｉ2 薄膜１１１もより薄く形成され
る必要がある。しかし、ＴｉＳｉ2 薄膜１１１を薄膜化
すると上述の凝集が起きやすくなるため、シート抵抗の
低減はより一層望めなくなる。
【００１８】一方、最近、細線効果を抑え、シート抵抗
の上昇を抑えることができるＣｏＳｉ2 薄膜の形成方法
として、Ｓｉ基板上にＴｉ薄膜およびＣｏ薄膜を順次形
成してＣｏ／Ｔｉ二層膜を形成した後、熱処理を施すこ
とによりＣｏＳｉ2 薄膜を形成する方法が提案されてい
る(IEDM 1993 Technical Digest, p.723) 。この方法に
よれば、ＣｏＳｉ2 薄膜が下地のＳｉ基板上にエピタキ
シャル成長するためＣｏＳｉ2 の結晶が大粒径化し、こ
の結果、ＣｏＳｉ2 薄膜の耐熱性が向上することが確認
されている。
の上昇を抑えることができるＣｏＳｉ2 薄膜の形成方法
として、Ｓｉ基板上にＴｉ薄膜およびＣｏ薄膜を順次形
成してＣｏ／Ｔｉ二層膜を形成した後、熱処理を施すこ
とによりＣｏＳｉ2 薄膜を形成する方法が提案されてい
る(IEDM 1993 Technical Digest, p.723) 。この方法に
よれば、ＣｏＳｉ2 薄膜が下地のＳｉ基板上にエピタキ
シャル成長するためＣｏＳｉ2 の結晶が大粒径化し、こ
の結果、ＣｏＳｉ2 薄膜の耐熱性が向上することが確認
されている。
【００１９】図２５に従来のＣｏ／Ｔｉ二層膜を用いた
ＣｏＳｉ2 薄膜の形成方法を示す。
ＣｏＳｉ2 薄膜の形成方法を示す。
【００２０】この従来のＣｏＳｉ2 薄膜の形成方法によ
れば、図２５Ａおよび図２５Ｂに示すように、まず、Ｓ
ｉ基板２０１をＨＦ処理することにより表面の自然酸化
膜２０２を除去する。次に、このＳｉ基板２０１上に、
例えばスパッタリング法により厚さ約５ｎｍのＴｉ薄膜
２０３を形成する。次に、Ｔｉ薄膜２０３上に、例えば
スパッタリング法によりＣｏ薄膜２０４を形成する。こ
の後、Ｔｉ薄膜２０３およびＣｏ薄膜２０４が形成され
たＳｉ基板２０１を熱処理することによりシリサイド化
を行う。これによって、図２５Ｃに示すように、ＣｏＳ
ｉ2 薄膜２０５がＳｉ基板２０１上にエピタキシャル成
長する。なお、符号２０６はシリサイド化の際に形成さ
れたＴｉＯ膜またはＴｉＯＮ膜を示す。
れば、図２５Ａおよび図２５Ｂに示すように、まず、Ｓ
ｉ基板２０１をＨＦ処理することにより表面の自然酸化
膜２０２を除去する。次に、このＳｉ基板２０１上に、
例えばスパッタリング法により厚さ約５ｎｍのＴｉ薄膜
２０３を形成する。次に、Ｔｉ薄膜２０３上に、例えば
スパッタリング法によりＣｏ薄膜２０４を形成する。こ
の後、Ｔｉ薄膜２０３およびＣｏ薄膜２０４が形成され
たＳｉ基板２０１を熱処理することによりシリサイド化
を行う。これによって、図２５Ｃに示すように、ＣｏＳ
ｉ2 薄膜２０５がＳｉ基板２０１上にエピタキシャル成
長する。なお、符号２０６はシリサイド化の際に形成さ
れたＴｉＯ膜またはＴｉＯＮ膜を示す。
【００２１】
【発明が解決しようとする課題】しかし、上述の従来の
ＣｏＳｉ2 薄膜の形成方法は、Ｓｉ基板２０１上にＴｉ
薄膜２０３およびＣｏ薄膜２０４を順次形成したＣｏ／
Ｔｉ二層膜からどのような機構によりＣｏＳｉ2 薄膜２
０５がＳｉ基板２０１上にエピタキシャル成長するのか
解明されていないため、そのプロセスの安定化に必要な
パラメータが不明確である。特に、Ｓｉ基板２０１上の
Ｔｉ薄膜２０３を厚くしすぎるとＣｏ薄膜２０４とＳｉ
基板２０１との反応が阻害され、結果としてＣｏＳｉ2
薄膜２０５を安定して形成することができなくなる。
ＣｏＳｉ2 薄膜の形成方法は、Ｓｉ基板２０１上にＴｉ
薄膜２０３およびＣｏ薄膜２０４を順次形成したＣｏ／
Ｔｉ二層膜からどのような機構によりＣｏＳｉ2 薄膜２
０５がＳｉ基板２０１上にエピタキシャル成長するのか
解明されていないため、そのプロセスの安定化に必要な
パラメータが不明確である。特に、Ｓｉ基板２０１上の
Ｔｉ薄膜２０３を厚くしすぎるとＣｏ薄膜２０４とＳｉ
基板２０１との反応が阻害され、結果としてＣｏＳｉ2
薄膜２０５を安定して形成することができなくなる。
【００２２】一方、Ｔｉ薄膜２０３とＳｉ基板２０１と
の界面部に吸着水分などが存在するとその分をＴｉ薄膜
２０３により食わせる必要がある。この結果、Ｔｉ薄膜
２０３を厚くする必要もあることになり、ＣｏＳｉ2 薄
膜２０５を安定して形成することは望めなくなる。
の界面部に吸着水分などが存在するとその分をＴｉ薄膜
２０３により食わせる必要がある。この結果、Ｔｉ薄膜
２０３を厚くする必要もあることになり、ＣｏＳｉ2 薄
膜２０５を安定して形成することは望めなくなる。
【００２３】また、上述の従来のＣｏＳｉ2 薄膜の形成
方法においては、得られるＣｏＳｉ2 薄膜２０５の表面
に凹凸が存在し、モフォロジーが悪いという問題があ
る。これは、後に形成される配線とのコンタクトに悪影
響を及ぼす。
方法においては、得られるＣｏＳｉ2 薄膜２０５の表面
に凹凸が存在し、モフォロジーが悪いという問題があ
る。これは、後に形成される配線とのコンタクトに悪影
響を及ぼす。
【００２４】したがって、この発明の目的は、モフォロ
ジーおよび膜質が良好な遷移金属シリサイド薄膜をシリ
コン基板上に有する電子装置を提供することにある。
ジーおよび膜質が良好な遷移金属シリサイド薄膜をシリ
コン基板上に有する電子装置を提供することにある。
【００２５】この発明の他の目的は、モフォロジーおよ
び膜質が良好な遷移金属シリサイド薄膜を安定して形成
することができる電子装置の製造方法を提供することに
ある。
び膜質が良好な遷移金属シリサイド薄膜を安定して形成
することができる電子装置の製造方法を提供することに
ある。
【００２６】
【課題を解決するための手段】本発明者は、上記課題を
解決するために鋭意検討を行った。以下にその概要につ
いて説明する。
解決するために鋭意検討を行った。以下にその概要につ
いて説明する。
【００２７】一般に、自然酸化膜が除去されて露出した
Ｓｉ基板の表面には欠陥層が存在していることが知られ
ている。例えば、（１１１）面方位のＳｉ基板の表面に
は、二量体−吸着原子−積層欠陥(Dimer-Adatom-Stacki
ng fault，ＤＡＳ) モデルで示されるように、Ｓｉ７×
７再配列構造を有する三原子層の欠陥層が存在する。ま
た、（１００）面方位のＳｉ基板の表面には、二量体(D
imer) モデルで示されるように、Ｓｉ２×１再配列構造
を有する二原子層の欠陥層が存在する。なお、一原子層
の厚さは約０．５ｎｍである。
Ｓｉ基板の表面には欠陥層が存在していることが知られ
ている。例えば、（１１１）面方位のＳｉ基板の表面に
は、二量体−吸着原子−積層欠陥(Dimer-Adatom-Stacki
ng fault，ＤＡＳ) モデルで示されるように、Ｓｉ７×
７再配列構造を有する三原子層の欠陥層が存在する。ま
た、（１００）面方位のＳｉ基板の表面には、二量体(D
imer) モデルで示されるように、Ｓｉ２×１再配列構造
を有する二原子層の欠陥層が存在する。なお、一原子層
の厚さは約０．５ｎｍである。
【００２８】これらの欠陥層は、Ｓｉ基板上にＣｏＳｉ
2 薄膜をエピタキシャル成長させる際の障害になるもの
と考えられるので、これらの欠陥層はエピタキシャル成
長前にあらかじめ除去しておく必要がある。この欠陥層
のない表面を形成する方法としてＳｉ基板を劈開する方
法が考えられるが、たとえＳｉ基板を劈開してその最表
面を露出させても、瞬間的に劈開面に欠陥層が形成され
てしまうために、Ｓｉ基板に欠陥層のない表面を形成す
ることはできない。
2 薄膜をエピタキシャル成長させる際の障害になるもの
と考えられるので、これらの欠陥層はエピタキシャル成
長前にあらかじめ除去しておく必要がある。この欠陥層
のない表面を形成する方法としてＳｉ基板を劈開する方
法が考えられるが、たとえＳｉ基板を劈開してその最表
面を露出させても、瞬間的に劈開面に欠陥層が形成され
てしまうために、Ｓｉ基板に欠陥層のない表面を形成す
ることはできない。
【００２９】表面に欠陥層のないＳｉ基板を得るために
は、Ｓｉ基板上に欠陥層との反応によりこの欠陥層を除
去することができる程度の厚さを有するＴｉ薄膜を形成
し、このＴｉ薄膜との反応により欠陥層を除去すること
が有効である。一方、このＴｉ薄膜が厚すぎると、Ｓｉ
基板とＣｏ薄膜との反応が阻害されるので、欠陥層を除
去することができ、かつＳｉ基板とＣｏ薄膜との反応が
阻害されないようにＴｉ薄膜の厚さを最適化する必要が
ある。これによれば、表面に欠陥層のないＳｉ基板とＣ
ｏ薄膜とを反応させることができるため、ＣｏＳｉ2 薄
膜のエピタキシャル成長が安定に行われると考えられ
る。
は、Ｓｉ基板上に欠陥層との反応によりこの欠陥層を除
去することができる程度の厚さを有するＴｉ薄膜を形成
し、このＴｉ薄膜との反応により欠陥層を除去すること
が有効である。一方、このＴｉ薄膜が厚すぎると、Ｓｉ
基板とＣｏ薄膜との反応が阻害されるので、欠陥層を除
去することができ、かつＳｉ基板とＣｏ薄膜との反応が
阻害されないようにＴｉ薄膜の厚さを最適化する必要が
ある。これによれば、表面に欠陥層のないＳｉ基板とＣ
ｏ薄膜とを反応させることができるため、ＣｏＳｉ2 薄
膜のエピタキシャル成長が安定に行われると考えられ
る。
【００３０】一方、すでに述べたように、従来のＣｏＳ
ｉ2 薄膜の形成方法では、得られるＣｏＳｉ2 薄膜２０
５のモフォロジーが悪いという問題がある。これは、実
際には、ＨＦ処理が不完全であるために、Ｓｉ基板２０
１の表面に自然酸化膜２０２が不均一に残されてしまう
ためと考えられる（図２５Ｂ参照）。そこで、良好なモ
フォロジーを得るためには、Ｓｉ基板２０１の表面の自
然酸化膜２０２を均一に除去することが重要である。
ｉ2 薄膜の形成方法では、得られるＣｏＳｉ2 薄膜２０
５のモフォロジーが悪いという問題がある。これは、実
際には、ＨＦ処理が不完全であるために、Ｓｉ基板２０
１の表面に自然酸化膜２０２が不均一に残されてしまう
ためと考えられる（図２５Ｂ参照）。そこで、良好なモ
フォロジーを得るためには、Ｓｉ基板２０１の表面の自
然酸化膜２０２を均一に除去することが重要である。
【００３１】また、この従来のＣｏＳｉ2 薄膜の形成方
法において、Ｓｉ基板２０１の表面の自然酸化膜２０２
の除去を大気中で行うこと、自然酸化膜２０２の除去後
のＳｉ基板２０１を大気にさらすこと、さらに、Ｔｉ薄
膜２０３またはＣｏ薄膜２０４形成後のＳｉ基板２０１
を大気にさらすことなどにより、Ｓｉ基板２０１、Ｔｉ
薄膜２０３またはＣｏ薄膜２０４上に付着した大気中の
酸素や水分のような吸着成分による影響が考えられる。
これらの阻害要因である酸素や水分などの吸着成分が付
着した状態でシリサイド化のための熱処理をする場合に
は、その温度を酸素が還元されるような高温にしなけれ
ばならない。そこで、Ｓｉ基板２０１の表面の自然酸化
膜２０２の除去の工程からシリサイド化の工程までを、
Ｓｉ基板を大気にさらさずに（その場で）行い、上述の
ような吸着成分による影響を排除することにより、シリ
サイド化のための熱処理を適正な温度で行うことができ
るため、ＣｏＳｉ2 薄膜２０５の形成の制御性がよくな
る。
法において、Ｓｉ基板２０１の表面の自然酸化膜２０２
の除去を大気中で行うこと、自然酸化膜２０２の除去後
のＳｉ基板２０１を大気にさらすこと、さらに、Ｔｉ薄
膜２０３またはＣｏ薄膜２０４形成後のＳｉ基板２０１
を大気にさらすことなどにより、Ｓｉ基板２０１、Ｔｉ
薄膜２０３またはＣｏ薄膜２０４上に付着した大気中の
酸素や水分のような吸着成分による影響が考えられる。
これらの阻害要因である酸素や水分などの吸着成分が付
着した状態でシリサイド化のための熱処理をする場合に
は、その温度を酸素が還元されるような高温にしなけれ
ばならない。そこで、Ｓｉ基板２０１の表面の自然酸化
膜２０２の除去の工程からシリサイド化の工程までを、
Ｓｉ基板を大気にさらさずに（その場で）行い、上述の
ような吸着成分による影響を排除することにより、シリ
サイド化のための熱処理を適正な温度で行うことができ
るため、ＣｏＳｉ2 薄膜２０５の形成の制御性がよくな
る。
【００３２】図１は上述の考察に基づいたＣｏＳｉ2 薄
膜の形成方法を示す。
膜の形成方法を示す。
【００３３】このＣｏＳｉ2 薄膜の形成方法において
は、まず、図１Ａおよび図１Ｂに示すように、Ｓｉ基板
１の表面の自然酸化膜２を均一に除去することにより欠
陥層３を露出させる。次に、欠陥層３が露出したＳｉ基
板１を大気にさらさず、欠陥層３上に例えばスパッタリ
ング法によりＴｉ薄膜４を形成する。このＴｉ薄膜４
は、欠陥層３との反応によりこの欠陥層３を完全に除去
することができ、かつＳｉ基板１とＣｏ薄膜５との反応
が阻害されない程度の厚さに形成される。このＴｉ薄膜
４の厚さは、具体的には、Ｓｉ基板１が（１００）面方
位の場合には例えば１．０ｎｍ以上３．５ｎｍ未満に選
ばれ、（１１１）面方位の場合には例えば１．５ｎｍ以
上３．５ｎｍ未満に選ばれる。
は、まず、図１Ａおよび図１Ｂに示すように、Ｓｉ基板
１の表面の自然酸化膜２を均一に除去することにより欠
陥層３を露出させる。次に、欠陥層３が露出したＳｉ基
板１を大気にさらさず、欠陥層３上に例えばスパッタリ
ング法によりＴｉ薄膜４を形成する。このＴｉ薄膜４
は、欠陥層３との反応によりこの欠陥層３を完全に除去
することができ、かつＳｉ基板１とＣｏ薄膜５との反応
が阻害されない程度の厚さに形成される。このＴｉ薄膜
４の厚さは、具体的には、Ｓｉ基板１が（１００）面方
位の場合には例えば１．０ｎｍ以上３．５ｎｍ未満に選
ばれ、（１１１）面方位の場合には例えば１．５ｎｍ以
上３．５ｎｍ未満に選ばれる。
【００３４】次に、このＴｉ薄膜４の形成に連続して、
このＴｉ薄膜４上に例えばスパッタリング法によりＣｏ
薄膜５を形成する。
このＴｉ薄膜４上に例えばスパッタリング法によりＣｏ
薄膜５を形成する。
【００３５】次に、Ｓｉ基板１を大気にさらさずに、Ｔ
ｉ薄膜４およびＣｏ薄膜５が形成されたＳｉ基板１を熱
処理することにより、図１Ｃに示すように、Ｓｉ基板１
上にＣｏＳｉ2 薄膜６が安定してエピタキシャル成長す
る。このＣｏＳｉ2 薄膜６のエピタキシャル成長に先立
って、Ｓｉ基板１の表面の欠陥層３がその上のＴｉ薄膜
４との反応により除去され、この欠陥層３が除去された
Ｓｉ基板１とＣｏ薄膜５とが反応することによりＣｏＳ
ｉ2 薄膜６がＳｉ基板１上にエピタキシャル成長する。
また、この場合、Ｓｉ基板１を大気にさらさないため、
Ｓｉ基板１の表面に吸着成分が付着しない。なお、符号
７はシリサイド化の際に形成されたＴｉＮ膜を示す。
ｉ薄膜４およびＣｏ薄膜５が形成されたＳｉ基板１を熱
処理することにより、図１Ｃに示すように、Ｓｉ基板１
上にＣｏＳｉ2 薄膜６が安定してエピタキシャル成長す
る。このＣｏＳｉ2 薄膜６のエピタキシャル成長に先立
って、Ｓｉ基板１の表面の欠陥層３がその上のＴｉ薄膜
４との反応により除去され、この欠陥層３が除去された
Ｓｉ基板１とＣｏ薄膜５とが反応することによりＣｏＳ
ｉ2 薄膜６がＳｉ基板１上にエピタキシャル成長する。
また、この場合、Ｓｉ基板１を大気にさらさないため、
Ｓｉ基板１の表面に吸着成分が付着しない。なお、符号
７はシリサイド化の際に形成されたＴｉＮ膜を示す。
【００３６】以上により、モフォロジーおよび膜質が良
好なＣｏＳｉ2 薄膜６を適正な温度でエピタキシャル成
長させることができる。
好なＣｏＳｉ2 薄膜６を適正な温度でエピタキシャル成
長させることができる。
【００３７】以上はＣｏＳｉ2 薄膜についてであるが、
ＣｏＳｉ2 薄膜以外の遷移金属シリサイド薄膜について
も基本的には同様なことが言える。
ＣｏＳｉ2 薄膜以外の遷移金属シリサイド薄膜について
も基本的には同様なことが言える。
【００３８】この発明は、以上の検討に基づいて案出さ
れたものである。
れたものである。
【００３９】すなわち、この発明における第１の発明に
よる電子装置は、（１１１）面方位のシリコン基板と、
シリコン基板上にエピタキシャル成長された、その表面
がほぼ平坦な遷移金属シリサイド薄膜とを有することを
特徴とするものである。
よる電子装置は、（１１１）面方位のシリコン基板と、
シリコン基板上にエピタキシャル成長された、その表面
がほぼ平坦な遷移金属シリサイド薄膜とを有することを
特徴とするものである。
【００４０】この発明における第２の発明による電子装
置は、（１００）面方位のシリコン基板と、シリコン基
板上にエピタキシャル成長された、その表面がほぼ平坦
な遷移金属シリサイド薄膜とを有することを特徴とする
ものである。
置は、（１００）面方位のシリコン基板と、シリコン基
板上にエピタキシャル成長された、その表面がほぼ平坦
な遷移金属シリサイド薄膜とを有することを特徴とする
ものである。
【００４１】この発明における第１の発明および第２の
発明において、遷移金属シリサイド薄膜は、例えば、コ
バルトシリサイド（ＣｏＳｉ2 ）薄膜、ハフニウムシリ
サイド（ＨｆＳｉ2 ）薄膜、ジルコニウムシリサイド
（ＺｒＳｉ2 ）薄膜、ニッケルシリサイド（ＮｉＳ
ｉ2 ）薄膜、タングステンシリサイド（ＷＳｉ2 ）薄
膜、モリブデンシリサイド（ＭｏＳｉ2 ）薄膜、白金シ
リサイド（ＰｔＳｉ2 ）薄膜などである。
発明において、遷移金属シリサイド薄膜は、例えば、コ
バルトシリサイド（ＣｏＳｉ2 ）薄膜、ハフニウムシリ
サイド（ＨｆＳｉ2 ）薄膜、ジルコニウムシリサイド
（ＺｒＳｉ2 ）薄膜、ニッケルシリサイド（ＮｉＳ
ｉ2 ）薄膜、タングステンシリサイド（ＷＳｉ2 ）薄
膜、モリブデンシリサイド（ＭｏＳｉ2 ）薄膜、白金シ
リサイド（ＰｔＳｉ2 ）薄膜などである。
【００４２】この発明における第１の発明および第２の
発明の一実施形態においては、シリコン基板中に拡散層
が設けられ、この拡散層上に遷移金属シリサイド薄膜が
エピタキシャル成長されている。
発明の一実施形態においては、シリコン基板中に拡散層
が設けられ、この拡散層上に遷移金属シリサイド薄膜が
エピタキシャル成長されている。
【００４３】この発明における第１の発明および第２の
発明の典型的な一実施形態においては、シリコン基板中
にソース領域およびドレイン領域が設けられ、これらの
ソース領域およびドレイン領域上に遷移金属シリサイド
薄膜がエピタキシャル成長されている。
発明の典型的な一実施形態においては、シリコン基板中
にソース領域およびドレイン領域が設けられ、これらの
ソース領域およびドレイン領域上に遷移金属シリサイド
薄膜がエピタキシャル成長されている。
【００４４】この発明における第３の発明による電子装
置の製造方法は、（１１１）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の７×７再配列構造を有す
る三原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成する工程と、第１の遷
移金属薄膜上に第１の遷移金属薄膜と異なる第２の遷移
金属薄膜を形成する工程と、シリコン基板を熱処理する
ことにより、または、第２の遷移金属薄膜を形成する際
にシリコン基板を加熱することにより、第２の遷移金属
薄膜をシリサイド化して遷移金属シリサイド薄膜を形成
する工程とを有することを特徴とする。
置の製造方法は、（１１１）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の７×７再配列構造を有す
る三原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成する工程と、第１の遷
移金属薄膜上に第１の遷移金属薄膜と異なる第２の遷移
金属薄膜を形成する工程と、シリコン基板を熱処理する
ことにより、または、第２の遷移金属薄膜を形成する際
にシリコン基板を加熱することにより、第２の遷移金属
薄膜をシリサイド化して遷移金属シリサイド薄膜を形成
する工程とを有することを特徴とする。
【００４５】この発明における第４の発明による電子装
置の製造方法は、（１００）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の２×１再配列構造を有す
る二原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成する工程と、第１の遷
移金属薄膜上に第１の遷移金属薄膜と異なる第２の遷移
金属薄膜を形成する工程と、シリコン基板を熱処理する
ことにより、または、第２の遷移金属薄膜を形成する際
にシリコン基板を加熱することにより、第２の遷移金属
薄膜をシリサイド化して遷移金属シリサイド薄膜を形成
する工程とを有することを特徴とする。
置の製造方法は、（１００）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の２×１再配列構造を有す
る二原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成する工程と、第１の遷
移金属薄膜上に第１の遷移金属薄膜と異なる第２の遷移
金属薄膜を形成する工程と、シリコン基板を熱処理する
ことにより、または、第２の遷移金属薄膜を形成する際
にシリコン基板を加熱することにより、第２の遷移金属
薄膜をシリサイド化して遷移金属シリサイド薄膜を形成
する工程とを有することを特徴とする。
【００４６】この発明における第５の発明による電子装
置の製造方法は、（１１１）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の７×７再配列構造を有す
る三原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成し、この際シリコン基
板を加熱することにより第１の遷移金属薄膜をシリサイ
ド化して第１の遷移金属シリサイド薄膜を形成する工程
と、第１の遷移金属シリサイド薄膜上に第１の遷移金属
薄膜と異なる第２の遷移金属薄膜を形成する工程と、シ
リコン基板を熱処理することにより、または、第２の遷
移金属薄膜を形成する際にシリコン基板を加熱すること
により、第２の遷移金属薄膜をシリサイド化して第２の
遷移金属シリサイド薄膜を形成する工程とを有すること
を特徴とする。
置の製造方法は、（１１１）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の７×７再配列構造を有す
る三原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成し、この際シリコン基
板を加熱することにより第１の遷移金属薄膜をシリサイ
ド化して第１の遷移金属シリサイド薄膜を形成する工程
と、第１の遷移金属シリサイド薄膜上に第１の遷移金属
薄膜と異なる第２の遷移金属薄膜を形成する工程と、シ
リコン基板を熱処理することにより、または、第２の遷
移金属薄膜を形成する際にシリコン基板を加熱すること
により、第２の遷移金属薄膜をシリサイド化して第２の
遷移金属シリサイド薄膜を形成する工程とを有すること
を特徴とする。
【００４７】この発明における第６の発明による電子装
置の製造方法は、（１００）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の２×１再配列構造を有す
る二原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成し、この際シリコン基
板を加熱することにより第１の遷移金属薄膜をシリサイ
ド化して第１の遷移金属シリサイド薄膜を形成する工程
と、第１の遷移金属シリサイド薄膜上に第１の遷移金属
薄膜と異なる第２の遷移金属薄膜を形成する工程と、シ
リコン基板を熱処理することにより、または、第２の遷
移金属薄膜を形成する際にシリコン基板を加熱すること
により、第２の遷移金属薄膜をシリサイド化して第２の
遷移金属シリサイド薄膜を形成する工程とを有すること
を特徴とする。
置の製造方法は、（１００）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、シリコン基板の表面の２×１再配列構造を有す
る二原子層の欠陥層を露出させる工程と、エッチング
後、シリコン基板を大気にさらすことなく、シリコン基
板上に第１の遷移金属薄膜を形成し、この際シリコン基
板を加熱することにより第１の遷移金属薄膜をシリサイ
ド化して第１の遷移金属シリサイド薄膜を形成する工程
と、第１の遷移金属シリサイド薄膜上に第１の遷移金属
薄膜と異なる第２の遷移金属薄膜を形成する工程と、シ
リコン基板を熱処理することにより、または、第２の遷
移金属薄膜を形成する際にシリコン基板を加熱すること
により、第２の遷移金属薄膜をシリサイド化して第２の
遷移金属シリサイド薄膜を形成する工程とを有すること
を特徴とする。
【００４８】この発明における第３の発明、第４の発
明、第５の発明および第６の発明の一実施形態において
は、プラズマエッチングにより自然酸化膜を除去する。
このプラズマエッチングの際のプラズマ密度は、好適に
は１×１０11／ｃｍ3 以上である。
明、第５の発明および第６の発明の一実施形態において
は、プラズマエッチングにより自然酸化膜を除去する。
このプラズマエッチングの際のプラズマ密度は、好適に
は１×１０11／ｃｍ3 以上である。
【００４９】この発明における第３の発明、第４の発
明、第５の発明および第６の発明においては、第１の遷
移金属薄膜は、例えば、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｉ、Ｗ、
ＭｏおよびＰｔからなる群から選ばれた少なくとも一つ
の元素からなる。
明、第５の発明および第６の発明においては、第１の遷
移金属薄膜は、例えば、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｉ、Ｗ、
ＭｏおよびＰｔからなる群から選ばれた少なくとも一つ
の元素からなる。
【００５０】この発明における第３の発明、第４の発
明、第５の発明および第６の発明においては、第２の遷
移金属薄膜は、例えば、Ｃｏ、Ｈｆ、Ｚｒ、Ｎｉ、Ｗ、
ＭｏおよびＰｔからなる群から選ばれた少なくとも一つ
の元素からなる。
明、第５の発明および第６の発明においては、第２の遷
移金属薄膜は、例えば、Ｃｏ、Ｈｆ、Ｚｒ、Ｎｉ、Ｗ、
ＭｏおよびＰｔからなる群から選ばれた少なくとも一つ
の元素からなる。
【００５１】この発明における第３の発明、第４の発
明、第５の発明および第６の発明においては、第１の遷
移金属薄膜を、第１の遷移金属薄膜と欠陥層との反応に
より欠陥層をほぼ完全に除去することができ、かつシリ
コン基板と第２の遷移金属薄膜との反応が阻害されない
程度の厚さに形成する。この第１の遷移金属薄膜の厚さ
は、具体的には、第３の発明および第５の発明において
は１．５ｎｍ以上３．５ｎｍ未満であり、第４の発明お
よび第６の発明においては１．０ｎｍ以上３．５ｎｍ未
満である。
明、第５の発明および第６の発明においては、第１の遷
移金属薄膜を、第１の遷移金属薄膜と欠陥層との反応に
より欠陥層をほぼ完全に除去することができ、かつシリ
コン基板と第２の遷移金属薄膜との反応が阻害されない
程度の厚さに形成する。この第１の遷移金属薄膜の厚さ
は、具体的には、第３の発明および第５の発明において
は１．５ｎｍ以上３．５ｎｍ未満であり、第４の発明お
よび第６の発明においては１．０ｎｍ以上３．５ｎｍ未
満である。
【００５２】この発明における第３の発明、第４の発
明、第５の発明および第６の発明においては、好適に
は、第２の遷移金属薄膜の形成後、シリコン基板を大気
にさらすことなく熱処理を行う。
明、第５の発明および第６の発明においては、好適に
は、第２の遷移金属薄膜の形成後、シリコン基板を大気
にさらすことなく熱処理を行う。
【００５３】上述のように構成されたこの発明における
第１の発明および第２の発明による電子装置によれば、
遷移金属シリサイド薄膜はシリコン基板上にエピタキシ
ャル成長され、しかもその表面がほぼ平坦であるため、
そのモフォロジーおよび膜質が良好である。
第１の発明および第２の発明による電子装置によれば、
遷移金属シリサイド薄膜はシリコン基板上にエピタキシ
ャル成長され、しかもその表面がほぼ平坦であるため、
そのモフォロジーおよび膜質が良好である。
【００５４】上述のように構成されたこの発明における
第３の発明、第４の発明、第５の発明および第６の発明
による電子装置の製造方法によれば、表面の自然酸化膜
が均一に除去され、かつ欠陥層のないシリコン基板と第
２の遷移金属薄膜とを反応させることができるため、モ
フォロジーおよび膜質が良好な遷移金属シリサイド薄膜
をシリコン基板上に安定してエピタキシャル成長させる
ことができる。
第３の発明、第４の発明、第５の発明および第６の発明
による電子装置の製造方法によれば、表面の自然酸化膜
が均一に除去され、かつ欠陥層のないシリコン基板と第
２の遷移金属薄膜とを反応させることができるため、モ
フォロジーおよび膜質が良好な遷移金属シリサイド薄膜
をシリコン基板上に安定してエピタキシャル成長させる
ことができる。
【００５５】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、この実施形態の
全図において、同一または対応する部分には同一の符号
を付す。
て図面を参照しながら説明する。なお、この実施形態の
全図において、同一または対応する部分には同一の符号
を付す。
【００５６】図２〜図９は、この発明の第１の実施形態
によるＭＯＳＦＥＴの製造方法を工程順に示す断面図で
ある。
によるＭＯＳＦＥＴの製造方法を工程順に示す断面図で
ある。
【００５７】この第１の実施形態によるＭＯＳＦＥＴの
製造方法においては、まず、図２に示すように、（１０
０）面方位のｐ型Ｓｉ基板１１の表面にＬＯＣＯＳ法に
よりＳｉＯ2 膜のようなフィールド絶縁膜１２を選択的
に形成して素子間分離を行う。このとき、素子間分離領
域におけるｐ型Ｓｉ基板１１中にあらかじめイオン注入
法などにより導入しておいたＢなどのｐ型不純物が拡散
して、フィールド絶縁膜１２の下側にｐ+ 型のチャネル
ストップ領域１３が形成される。次に、フィールド絶縁
膜１２で囲まれた活性領域の表面に例えば熱酸化法によ
りＳｉＯ2 膜のようなゲート絶縁膜１４を形成する。
製造方法においては、まず、図２に示すように、（１０
０）面方位のｐ型Ｓｉ基板１１の表面にＬＯＣＯＳ法に
よりＳｉＯ2 膜のようなフィールド絶縁膜１２を選択的
に形成して素子間分離を行う。このとき、素子間分離領
域におけるｐ型Ｓｉ基板１１中にあらかじめイオン注入
法などにより導入しておいたＢなどのｐ型不純物が拡散
して、フィールド絶縁膜１２の下側にｐ+ 型のチャネル
ストップ領域１３が形成される。次に、フィールド絶縁
膜１２で囲まれた活性領域の表面に例えば熱酸化法によ
りＳｉＯ2 膜のようなゲート絶縁膜１４を形成する。
【００５８】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばＰのようなｎ型不純物を高濃度
にドープする。次に、この多結晶Ｓｉ膜上に例えばスパ
ッタリング法によりＷＳｉ2薄膜を形成する。次に、こ
れらの多結晶Ｓｉ膜およびＷＳｉ2 薄膜をパターニング
することにより、ゲート絶縁膜１４上にポリサイドから
なるゲート電極１５を形成する。
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばＰのようなｎ型不純物を高濃度
にドープする。次に、この多結晶Ｓｉ膜上に例えばスパ
ッタリング法によりＷＳｉ2薄膜を形成する。次に、こ
れらの多結晶Ｓｉ膜およびＷＳｉ2 薄膜をパターニング
することにより、ゲート絶縁膜１４上にポリサイドから
なるゲート電極１５を形成する。
【００５９】次に、このゲート電極１５をマスクとし
て、フィールド絶縁膜１２で囲まれた活性領域中にイオ
ン注入法により例えばＰのようなｎ型不純物を低濃度に
ドープする。次に、例えばＣＶＤ法により全面にＳｉＯ
2 膜を形成した後、このＳｉＯ2 膜を例えばＲＩＥ法に
よりｐ型Ｓｉ基板１１の表面と垂直方向にエッチバック
して、ゲート電極１５の側面にサイドウォールスペーサ
１６を形成する。次に、ゲート電極１５およびサイドウ
ォールスペーサ１６をマスクとして、フィールド絶縁膜
１２で囲まれた活性領域中にイオン注入法により例えば
Ａｓのようなｎ型不純物を高濃度にドープする。次に、
必要に応じて、注入不純物の電気的活性化のための熱処
理を行う。これによって、サイドウォールスペーサ１６
に対して自己整合的にｎ+ 型のソース領域１７およびド
レイン領域１８が形成される。これらのソース領域１７
およびドレイン領域１８は、サイドウォールスペーサ１
６の下側の部分にｎ- 型の低不純物濃度部１７ａ、１８
ａを有する。
て、フィールド絶縁膜１２で囲まれた活性領域中にイオ
ン注入法により例えばＰのようなｎ型不純物を低濃度に
ドープする。次に、例えばＣＶＤ法により全面にＳｉＯ
2 膜を形成した後、このＳｉＯ2 膜を例えばＲＩＥ法に
よりｐ型Ｓｉ基板１１の表面と垂直方向にエッチバック
して、ゲート電極１５の側面にサイドウォールスペーサ
１６を形成する。次に、ゲート電極１５およびサイドウ
ォールスペーサ１６をマスクとして、フィールド絶縁膜
１２で囲まれた活性領域中にイオン注入法により例えば
Ａｓのようなｎ型不純物を高濃度にドープする。次に、
必要に応じて、注入不純物の電気的活性化のための熱処
理を行う。これによって、サイドウォールスペーサ１６
に対して自己整合的にｎ+ 型のソース領域１７およびド
レイン領域１８が形成される。これらのソース領域１７
およびドレイン領域１８は、サイドウォールスペーサ１
６の下側の部分にｎ- 型の低不純物濃度部１７ａ、１８
ａを有する。
【００６０】ここで、ソース領域１７およびドレイン領
域１８の表面には、薄い自然酸化膜１９が形成されてい
る。そこで、次に、例えば誘導結合プラズマ（Inductiv
elyCoupled Plasma, ＩＣＰ）法によるソフトエッチン
グにより、図３に示すように、ソース領域１７およびド
レイン領域１８上の自然酸化膜１９を均一に除去する。
このときのエッチング条件は、例えば、アルゴン（Ａ
ｒ）ガス流量１０ｓｃｃｍ、圧力０．０６Ｐａ、バイア
ス電圧（Ｖdc）１００Ｖ、ＩＣＰ電力１０００Ｗとす
る。このＩＣＰ法によるソフトエッチングで自然酸化膜
１９が除去されたソース領域１７およびドレイン領域１
８の表面には、Ｓｉ（１００）２×１再配列構造を有す
る二原子層の欠陥層（図示せず）が露出している。
域１８の表面には、薄い自然酸化膜１９が形成されてい
る。そこで、次に、例えば誘導結合プラズマ（Inductiv
elyCoupled Plasma, ＩＣＰ）法によるソフトエッチン
グにより、図３に示すように、ソース領域１７およびド
レイン領域１８上の自然酸化膜１９を均一に除去する。
このときのエッチング条件は、例えば、アルゴン（Ａ
ｒ）ガス流量１０ｓｃｃｍ、圧力０．０６Ｐａ、バイア
ス電圧（Ｖdc）１００Ｖ、ＩＣＰ電力１０００Ｗとす
る。このＩＣＰ法によるソフトエッチングで自然酸化膜
１９が除去されたソース領域１７およびドレイン領域１
８の表面には、Ｓｉ（１００）２×１再配列構造を有す
る二原子層の欠陥層（図示せず）が露出している。
【００６１】次に、ｐ型Ｓｉ基板１１を大気にさらさず
に、図４に示すように、例えばスパッタリング法により
Ｔｉ薄膜２０を全面に形成する。このＴｉ薄膜２０の厚
さは例えば１ｎｍに選ばれる。このときのスパッタリン
グ条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、圧力
０．４７Ｐａ、電力１ｋＷ、成膜温度１５０℃とする。
に、図４に示すように、例えばスパッタリング法により
Ｔｉ薄膜２０を全面に形成する。このＴｉ薄膜２０の厚
さは例えば１ｎｍに選ばれる。このときのスパッタリン
グ条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、圧力
０．４７Ｐａ、電力１ｋＷ、成膜温度１５０℃とする。
【００６２】次に、このＴｉ薄膜２０の形成に連続し
て、図５に示すように、Ｔｉ薄膜２０上に例えばスパッ
タリング法によりＣｏ薄膜２１を全面に形成する。この
Ｃｏ薄膜２１の厚さは例えば１０ｎｍに選ばれる。この
ときのスパッタリング条件は、例えば、Ａｒガス流量１
００ｓｃｃｍ、圧力０．４７Ｐａ、電力８ｋＷ、成膜温
度１５０℃とする。
て、図５に示すように、Ｔｉ薄膜２０上に例えばスパッ
タリング法によりＣｏ薄膜２１を全面に形成する。この
Ｃｏ薄膜２１の厚さは例えば１０ｎｍに選ばれる。この
ときのスパッタリング条件は、例えば、Ａｒガス流量１
００ｓｃｃｍ、圧力０．４７Ｐａ、電力８ｋＷ、成膜温
度１５０℃とする。
【００６３】次に、図６に示すように、ｐ型Ｓｉ基板１
１を例えば５００℃に加熱することにより、ソース領域
１７およびドレイン領域１８上に自己整合的にＣｏＳｉ
2 薄膜２２を形成する。このとき、ソース領域１７およ
びドレイン領域１８の表面の自然酸化膜１９は均一に除
去されており、この自然酸化膜１９が除去されたことに
より露出したソース領域１７およびドレイン領域１８の
表面のＳｉ（１００）２×１再配列構造を有する二原子
層の欠陥層はＴｉ薄膜２０との反応により完全に除去さ
れている。このため、欠陥層のないソース領域１７およ
びドレイン領域１８の表面に、Ｃｏ薄膜２１との反応に
よりＣｏＳｉ2 薄膜２２がほぼ平坦な表面を持ってエピ
タキシャル成長する。
１を例えば５００℃に加熱することにより、ソース領域
１７およびドレイン領域１８上に自己整合的にＣｏＳｉ
2 薄膜２２を形成する。このとき、ソース領域１７およ
びドレイン領域１８の表面の自然酸化膜１９は均一に除
去されており、この自然酸化膜１９が除去されたことに
より露出したソース領域１７およびドレイン領域１８の
表面のＳｉ（１００）２×１再配列構造を有する二原子
層の欠陥層はＴｉ薄膜２０との反応により完全に除去さ
れている。このため、欠陥層のないソース領域１７およ
びドレイン領域１８の表面に、Ｃｏ薄膜２１との反応に
よりＣｏＳｉ2 薄膜２２がほぼ平坦な表面を持ってエピ
タキシャル成長する。
【００６４】次に、図７に示すように、例えばアンモニ
ア過水を用いたウエットエッチング法により、フィール
ド絶縁膜１２、ゲート電極１５およびサイドウォールス
ペーサ１６上の未反応のＴｉ薄膜２０およびＣｏ薄膜２
１をエッチング除去する。この後、ｐ型Ｓｉ基板１１
を、例えば窒素雰囲気中で例えば７００℃の温度でアニ
ールすることによりソース領域１７およびドレイン領域
１８上のＣｏＳｉ2 薄膜２２を安定化させる。
ア過水を用いたウエットエッチング法により、フィール
ド絶縁膜１２、ゲート電極１５およびサイドウォールス
ペーサ１６上の未反応のＴｉ薄膜２０およびＣｏ薄膜２
１をエッチング除去する。この後、ｐ型Ｓｉ基板１１
を、例えば窒素雰囲気中で例えば７００℃の温度でアニ
ールすることによりソース領域１７およびドレイン領域
１８上のＣｏＳｉ2 薄膜２２を安定化させる。
【００６５】次に、図８に示すように、例えば反応ガス
にテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法
によりＳｉＯ2 からなる層間絶縁膜２３を全面に形成す
る。この層間絶縁膜２３の厚さは例えば６００ｎｍに選
ばれる。このときの成長条件は、例えば、ＴＥＯＳ流量
５０ｓｃｃｍ、圧力４０Ｐａ、成膜温度７２０℃とす
る。次に、層間絶縁膜２３上に所定形状のレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして、例えば反応ガスにＣ4 Ｆ8 を用いたド
ライエッチング法により層間絶縁膜２３の所定部分をエ
ッチング除去することにより、ドレイン領域１８上のＣ
ｏＳｉ2 薄膜２２へのコンタクトホールＣ１を形成す
る。このときのエッチング条件は、例えば、Ｃ4 Ｆ8 ガ
ス流量５０ｓｃｃｍ、圧力２Ｐａ、高周波電力１２００
Ｗとする。この後、エッチングマスクに用いたレジスト
パターンを除去する。
にテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法
によりＳｉＯ2 からなる層間絶縁膜２３を全面に形成す
る。この層間絶縁膜２３の厚さは例えば６００ｎｍに選
ばれる。このときの成長条件は、例えば、ＴＥＯＳ流量
５０ｓｃｃｍ、圧力４０Ｐａ、成膜温度７２０℃とす
る。次に、層間絶縁膜２３上に所定形状のレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして、例えば反応ガスにＣ4 Ｆ8 を用いたド
ライエッチング法により層間絶縁膜２３の所定部分をエ
ッチング除去することにより、ドレイン領域１８上のＣ
ｏＳｉ2 薄膜２２へのコンタクトホールＣ１を形成す
る。このときのエッチング条件は、例えば、Ｃ4 Ｆ8 ガ
ス流量５０ｓｃｃｍ、圧力２Ｐａ、高周波電力１２００
Ｗとする。この後、エッチングマスクに用いたレジスト
パターンを除去する。
【００６６】次に、図９に示すように、例えばスパッタ
リング法により全面にＴｉ薄膜およびＴｉＮ薄膜を順次
形成してＴｉＮ／Ｔｉ薄膜２４を形成する。ここで、Ｔ
ｉ薄膜の厚さは例えば１０ｎｍに選ばれる。このＴｉ薄
膜のスパッタリング条件は、例えば、Ａｒガス流量１０
０ｓｃｃｍ、圧力０．４７Ｐａ、電力８ｋＷ、成膜温度
１５０℃とする。また、ＴｉＮ薄膜の厚さは例えば７０
ｎｍに選ばれる。このＴｉＮ薄膜のスパッタリング条件
は、例えば、Ａｒガス流量４０ｓｃｃｍ、窒素（Ｎ2 ）
ガス流量２０ｓｃｃｍ、圧力０．４７Ｐａ、電力５ｋ
Ｗ、成膜温度１５０℃とする。
リング法により全面にＴｉ薄膜およびＴｉＮ薄膜を順次
形成してＴｉＮ／Ｔｉ薄膜２４を形成する。ここで、Ｔ
ｉ薄膜の厚さは例えば１０ｎｍに選ばれる。このＴｉ薄
膜のスパッタリング条件は、例えば、Ａｒガス流量１０
０ｓｃｃｍ、圧力０．４７Ｐａ、電力８ｋＷ、成膜温度
１５０℃とする。また、ＴｉＮ薄膜の厚さは例えば７０
ｎｍに選ばれる。このＴｉＮ薄膜のスパッタリング条件
は、例えば、Ａｒガス流量４０ｓｃｃｍ、窒素（Ｎ2 ）
ガス流量２０ｓｃｃｍ、圧力０．４７Ｐａ、電力５ｋ
Ｗ、成膜温度１５０℃とする。
【００６７】次に、例えば反応ガスにＡｒ、Ｎ2 、水素
（Ｈ2 ）およびＷＦ6 の混合ガスを用いたＣＶＤ法によ
り全面にＷ膜を形成する。このＷ膜の厚さは例えば４０
０ｎｍに選ばれる。このときの成長条件は、例えば、Ａ
ｒガス流量２２００ｓｃｃｍ、Ｎ2 ガス流量３００ｓｃ
ｃｍ、Ｈ2 ガス流量５００ｓｃｃｍ、ＷＦ6 ガス流量７
５ｓｃｃｍ、圧力１０６４０Ｐａ、成膜温度４５０℃と
する。この後、このＷ膜およびＴｉＮ／Ｔｉ薄膜２４を
反応ガスに例えばＳＦ6 を用いたＲＩＥ法により、ｐ型
Ｓｉ基板１１の表面と垂直方向に層間絶縁膜２３の表面
が露出するまでエッチバックする。このときのエッチン
グ条件は、例えば、ＳＦ6 ガス流量５０ｓｃｃｍ、圧力
１．３３Ｐａ、高周波電力１５０Ｗとする。これによ
り、コンタクトホールＣ１を埋めるようにしてＴｉＮ／
Ｔｉ薄膜２４上にＷプラグ２５が形成される。ここで、
ＴｉＮ／Ｔｉ薄膜２４は、Ｗプラグ２５の下地に対する
密着性を高める働きをする。
（Ｈ2 ）およびＷＦ6 の混合ガスを用いたＣＶＤ法によ
り全面にＷ膜を形成する。このＷ膜の厚さは例えば４０
０ｎｍに選ばれる。このときの成長条件は、例えば、Ａ
ｒガス流量２２００ｓｃｃｍ、Ｎ2 ガス流量３００ｓｃ
ｃｍ、Ｈ2 ガス流量５００ｓｃｃｍ、ＷＦ6 ガス流量７
５ｓｃｃｍ、圧力１０６４０Ｐａ、成膜温度４５０℃と
する。この後、このＷ膜およびＴｉＮ／Ｔｉ薄膜２４を
反応ガスに例えばＳＦ6 を用いたＲＩＥ法により、ｐ型
Ｓｉ基板１１の表面と垂直方向に層間絶縁膜２３の表面
が露出するまでエッチバックする。このときのエッチン
グ条件は、例えば、ＳＦ6 ガス流量５０ｓｃｃｍ、圧力
１．３３Ｐａ、高周波電力１５０Ｗとする。これによ
り、コンタクトホールＣ１を埋めるようにしてＴｉＮ／
Ｔｉ薄膜２４上にＷプラグ２５が形成される。ここで、
ＴｉＮ／Ｔｉ薄膜２４は、Ｗプラグ２５の下地に対する
密着性を高める働きをする。
【００６８】次に、例えばスパッタリング法によりＴｉ
薄膜２６を全面に形成する。このＴｉ薄膜２６の厚さは
例えば３０ｎｍに選ばれる。このときのスパッタリング
条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、圧力
０．４７Ｐａ、電力４ｋＷ、成膜温度１５０℃とする。
次に、このＴｉ薄膜２６上に例えばスパッタリング法に
より例えばＡｌ−Ｓｉ膜２７を形成する。このＡｌ−Ｓ
ｉ膜２７の厚さは例えば０．５μｍに選ばれる。このと
きのスパッタリング条件は、例えば、Ａｒガス流量５０
ｓｃｃｍ、圧力０．４７Ｐａ、電力２２．５ｋＷ、成膜
温度１５０℃とする。次に、Ａｌ−Ｓｉ膜２７上に所定
形状のレジストパターン（図示せず）を形成する。次
に、このレジストパターンをマスクとして、例えば反応
ガスにＢＣｌ3 およびＣｌ2 の混合ガスを用いたＲＩＥ
法により、Ａｌ−Ｓｉ膜２７およびＴｉ薄膜２６の所定
部分をエッチング除去してパターニングする。このとき
のエッチング条件は、例えば、ＢＣｌ3 ガス流量６０ｓ
ｃｃｍ、Ｃｌ2 ガス流量９０ｓｃｃｍ、圧力０．０１６
Ｐａ、マイクロ波電力１０００Ｗ、高周波電力５０Ｗと
する。これにより、層間絶縁膜２３上に、Ｗプラグ２
５、ＴｉＮ／Ｔｉ薄膜２４およびＣｏＳｉ2 薄膜２２を
介してドレイン領域１８と接続されたＡｌ−Ｓｉ膜２７
およびＴｉ薄膜２６からなる配線が形成される。この
後、このエッチングのマスクに用いたレジストパターン
を除去する。
薄膜２６を全面に形成する。このＴｉ薄膜２６の厚さは
例えば３０ｎｍに選ばれる。このときのスパッタリング
条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、圧力
０．４７Ｐａ、電力４ｋＷ、成膜温度１５０℃とする。
次に、このＴｉ薄膜２６上に例えばスパッタリング法に
より例えばＡｌ−Ｓｉ膜２７を形成する。このＡｌ−Ｓ
ｉ膜２７の厚さは例えば０．５μｍに選ばれる。このと
きのスパッタリング条件は、例えば、Ａｒガス流量５０
ｓｃｃｍ、圧力０．４７Ｐａ、電力２２．５ｋＷ、成膜
温度１５０℃とする。次に、Ａｌ−Ｓｉ膜２７上に所定
形状のレジストパターン（図示せず）を形成する。次
に、このレジストパターンをマスクとして、例えば反応
ガスにＢＣｌ3 およびＣｌ2 の混合ガスを用いたＲＩＥ
法により、Ａｌ−Ｓｉ膜２７およびＴｉ薄膜２６の所定
部分をエッチング除去してパターニングする。このとき
のエッチング条件は、例えば、ＢＣｌ3 ガス流量６０ｓ
ｃｃｍ、Ｃｌ2 ガス流量９０ｓｃｃｍ、圧力０．０１６
Ｐａ、マイクロ波電力１０００Ｗ、高周波電力５０Ｗと
する。これにより、層間絶縁膜２３上に、Ｗプラグ２
５、ＴｉＮ／Ｔｉ薄膜２４およびＣｏＳｉ2 薄膜２２を
介してドレイン領域１８と接続されたＡｌ−Ｓｉ膜２７
およびＴｉ薄膜２６からなる配線が形成される。この
後、このエッチングのマスクに用いたレジストパターン
を除去する。
【００６９】以上により、目的とするＭＯＳＦＥＴが製
造される。
造される。
【００７０】以上のように、この第１の実施形態によれ
ば、ソース領域１７およびドレイン領域１８の表面の自
然酸化膜１９を均一に除去し、それによって露出したＳ
ｉ（１００）２×１再配列構造を有する二原子層の欠陥
層をその後に形成されるＣｏ／Ｔｉ二層膜のうちのＴｉ
薄膜２０との反応により完全に除去し、この欠陥層が除
去されたソース領域１７およびドレイン領域１８との反
応によりＣｏ／Ｔｉ二層膜のうちのＣｏ薄膜２１をシリ
サイド化し、しかも自然酸化膜１９の除去からシリサイ
ド化までの工程の途中でｐ型Ｓｉ基板１１を大気にさら
さないようにしていることにより、モフォロジーおよび
膜質が良好な薄いＣｏＳｉ2 薄膜２２をソース領域１７
およびドレイン領域１８上にエピタキシャル成長により
安定して形成することができる。また、ソース領域１７
およびドレイン領域１８が微細化しても同様な利点を得
ることができるので、素子の微細化にも対応することが
できる。さらに、エピタキシャル成長により形成された
ＣｏＳｉ2 薄膜２２の耐熱性は良好であるので、プロセ
スマージンが広がる。また、ＭＯＳＦＥＴの製造に使用
している個々のプロセスは従来のプロセスと同様である
ので、製造コストの増大を抑えることができる。ＣｏＳ
ｉ2 薄膜２２が形成されていることによりソース領域１
７およびドレイン領域１８のシート抵抗の低減を図るこ
とができ、ＭＯＳＦＥＴの応答速度の向上を図ることが
できることは従来と同様である。
ば、ソース領域１７およびドレイン領域１８の表面の自
然酸化膜１９を均一に除去し、それによって露出したＳ
ｉ（１００）２×１再配列構造を有する二原子層の欠陥
層をその後に形成されるＣｏ／Ｔｉ二層膜のうちのＴｉ
薄膜２０との反応により完全に除去し、この欠陥層が除
去されたソース領域１７およびドレイン領域１８との反
応によりＣｏ／Ｔｉ二層膜のうちのＣｏ薄膜２１をシリ
サイド化し、しかも自然酸化膜１９の除去からシリサイ
ド化までの工程の途中でｐ型Ｓｉ基板１１を大気にさら
さないようにしていることにより、モフォロジーおよび
膜質が良好な薄いＣｏＳｉ2 薄膜２２をソース領域１７
およびドレイン領域１８上にエピタキシャル成長により
安定して形成することができる。また、ソース領域１７
およびドレイン領域１８が微細化しても同様な利点を得
ることができるので、素子の微細化にも対応することが
できる。さらに、エピタキシャル成長により形成された
ＣｏＳｉ2 薄膜２２の耐熱性は良好であるので、プロセ
スマージンが広がる。また、ＭＯＳＦＥＴの製造に使用
している個々のプロセスは従来のプロセスと同様である
ので、製造コストの増大を抑えることができる。ＣｏＳ
ｉ2 薄膜２２が形成されていることによりソース領域１
７およびドレイン領域１８のシート抵抗の低減を図るこ
とができ、ＭＯＳＦＥＴの応答速度の向上を図ることが
できることは従来と同様である。
【００７１】次に、この発明の第２の実施形態について
説明する。
説明する。
【００７２】上述の第１の実施形態によるＭＯＳＦＥＴ
の製造方法においては、（１００）面方位のｐ型Ｓｉ基
板１１を用いているのに対し、この第２の実施形態によ
るＭＯＳＦＥＴの製造方法においては、（１１１）面方
位のｐ型Ｓｉ基板１１を用いる。そして、この（１１
１）面方位のｐ型Ｓｉ基板１１を用いて第１の実施形態
と同様に工程を進め、ソース領域１７およびドレイン領
域１８まで形成する。次に、第１の実施形態におけると
同様に、ＩＣＰ法によるソフトエッチングでソース領域
１７およびドレイン領域１８上の自然酸化膜１９を均一
に除去する。ここで、自然酸化膜１９が除去された後の
ソース領域１７およびドレイン領域１８の表面には、Ｓ
ｉ（１１１）７×７再配列構造を有する三原子層の欠陥
層が露出している。
の製造方法においては、（１００）面方位のｐ型Ｓｉ基
板１１を用いているのに対し、この第２の実施形態によ
るＭＯＳＦＥＴの製造方法においては、（１１１）面方
位のｐ型Ｓｉ基板１１を用いる。そして、この（１１
１）面方位のｐ型Ｓｉ基板１１を用いて第１の実施形態
と同様に工程を進め、ソース領域１７およびドレイン領
域１８まで形成する。次に、第１の実施形態におけると
同様に、ＩＣＰ法によるソフトエッチングでソース領域
１７およびドレイン領域１８上の自然酸化膜１９を均一
に除去する。ここで、自然酸化膜１９が除去された後の
ソース領域１７およびドレイン領域１８の表面には、Ｓ
ｉ（１１１）７×７再配列構造を有する三原子層の欠陥
層が露出している。
【００７３】次に、第１の実施形態と同様に例えばスパ
ッタリング法により全面にＴｉ薄膜２０を形成するが、
このときのＴｉ薄膜２０の厚さは３ｎｍに選ばれる。
ッタリング法により全面にＴｉ薄膜２０を形成するが、
このときのＴｉ薄膜２０の厚さは３ｎｍに選ばれる。
【００７４】この後、第１の実施形態と同様の製造工程
にしたがって、目的とするＭＯＳＦＥＴが製造される。
にしたがって、目的とするＭＯＳＦＥＴが製造される。
【００７５】この第２の実施形態によれば、第１の実施
形態と同様な効果が得られる。
形態と同様な効果が得られる。
【００７６】次に、この発明の第３の実施形態について
説明する。
説明する。
【００７７】この第３の実施形態によるＭＯＳＦＥＴの
製造方法においては、（１００）面方位または（１１
１）面方位のｐ型Ｓｉ基板１１を用い、第１の実施形態
と同様にしてソース領域１７およびドレイン領域１８ま
で形成する。次に、第１の実施形態におけると同様にし
てＩＣＰ法によるソフトエッチングでソース領域１７お
よびドレイン領域１８の表面の自然酸化膜１９を均一に
除去する。この自然酸化膜１９が除去された後のソース
領域１７およびドレイン領域１８の表面には、（１０
０）面方位のｐ型Ｓｉ基板１１の場合には、Ｓｉ（１０
０）２×１再配列構造を有する二原子層の欠陥層が露出
し、（１１１）面方位のｐ型Ｓｉ基板１１の場合には、
Ｓｉ（１１１）７×７再配列構造を有する三原子層の欠
陥層が露出している。
製造方法においては、（１００）面方位または（１１
１）面方位のｐ型Ｓｉ基板１１を用い、第１の実施形態
と同様にしてソース領域１７およびドレイン領域１８ま
で形成する。次に、第１の実施形態におけると同様にし
てＩＣＰ法によるソフトエッチングでソース領域１７お
よびドレイン領域１８の表面の自然酸化膜１９を均一に
除去する。この自然酸化膜１９が除去された後のソース
領域１７およびドレイン領域１８の表面には、（１０
０）面方位のｐ型Ｓｉ基板１１の場合には、Ｓｉ（１０
０）２×１再配列構造を有する二原子層の欠陥層が露出
し、（１１１）面方位のｐ型Ｓｉ基板１１の場合には、
Ｓｉ（１１１）７×７再配列構造を有する三原子層の欠
陥層が露出している。
【００７８】次に、第１の実施形態と同様に、例えばス
パッタリング法によりＴｉ薄膜２０を全面に形成する。
このＴｉ薄膜２０の厚さは、（１００）面方位のｐ型Ｓ
ｉ基板１１の場合には例えば１ｎｍに選ばれ、（１１
１）面方位のｐ型Ｓｉ基板１１の場合には例えば３ｎｍ
に選ばれる。
パッタリング法によりＴｉ薄膜２０を全面に形成する。
このＴｉ薄膜２０の厚さは、（１００）面方位のｐ型Ｓ
ｉ基板１１の場合には例えば１ｎｍに選ばれ、（１１
１）面方位のｐ型Ｓｉ基板１１の場合には例えば３ｎｍ
に選ばれる。
【００７９】次に、このＴｉ薄膜２０の形成に連続し
て、例えばスパッタリング法によりＨｆ薄膜またはＺｒ
薄膜を全面に形成する。このＨｆ薄膜またはＺｒ薄膜の
厚さは例えば１０ｎｍに選ばれる。このときのスパッタ
リング条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、
圧力０．４７Ｐａ、電力３ｋＷ、成膜温度１５０℃とす
る。
て、例えばスパッタリング法によりＨｆ薄膜またはＺｒ
薄膜を全面に形成する。このＨｆ薄膜またはＺｒ薄膜の
厚さは例えば１０ｎｍに選ばれる。このときのスパッタ
リング条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、
圧力０．４７Ｐａ、電力３ｋＷ、成膜温度１５０℃とす
る。
【００８０】次に、ｐ型Ｓｉ基板１１を例えば５００℃
に加熱することにより、ソース領域１７およびドレイン
領域１８上に自己整合的にＨｆＳｉ2 薄膜またはＺｒＳ
ｉ2薄膜をエピタキシャル成長させる。次に、第１の実
施形態におけると同様に、未反応のＴｉ薄膜２０および
Ｈｆ薄膜またはＺｒ薄膜をエッチング除去した後、ｐ型
Ｓｉ基板１１をアニールすることによりソース領域１７
およびドレイン領域１８上のＨｆＳｉ2 薄膜またはＺｒ
Ｓｉ2 薄膜を安定化させる。
に加熱することにより、ソース領域１７およびドレイン
領域１８上に自己整合的にＨｆＳｉ2 薄膜またはＺｒＳ
ｉ2薄膜をエピタキシャル成長させる。次に、第１の実
施形態におけると同様に、未反応のＴｉ薄膜２０および
Ｈｆ薄膜またはＺｒ薄膜をエッチング除去した後、ｐ型
Ｓｉ基板１１をアニールすることによりソース領域１７
およびドレイン領域１８上のＨｆＳｉ2 薄膜またはＺｒ
Ｓｉ2 薄膜を安定化させる。
【００８１】この後、第１の実施形態と同様の製造工程
にしたがって、目的とするＭＯＳＦＥＴが製造される。
にしたがって、目的とするＭＯＳＦＥＴが製造される。
【００８２】この第３の実施形態によれば、モフォロジ
ーおよび膜質の良好なＨｆＳｉ2 薄膜またはＺｒＳｉ2
薄膜を形成することができ、第１の実施形態と同様な効
果が得られる。
ーおよび膜質の良好なＨｆＳｉ2 薄膜またはＺｒＳｉ2
薄膜を形成することができ、第１の実施形態と同様な効
果が得られる。
【００８３】次に、この発明の第４の実施形態について
説明する。
説明する。
【００８４】この第４の実施形態によるＭＯＳＦＥＴの
製造方法においては、（１００）面方位または（１１
１）面方位のｐ型Ｓｉ基板１１を用い、第１の実施形態
と同様にしてソース領域１７およびドレイン領域１８ま
で形成する。次に、第１の実施形態と同様にしてＩＣＰ
法によるソフトエッチングでソース領域１７およびドレ
イン領域１８の表面の自然酸化膜１９を均一に除去す
る。この自然酸化膜１９が除去された後のソース領域１
７およびドレイン領域１８の表面には、（１００）面方
位のｐ型Ｓｉ基板１１を用いた場合には、Ｓｉ（１０
０）２×１再配列構造を有する二原子層の欠陥層が露出
し、（１１１）面方位のｐ型Ｓｉ基板１１を用いた場合
には、Ｓｉ（１１１）７×７再配列構造を有する三原子
層の欠陥層が露出している。
製造方法においては、（１００）面方位または（１１
１）面方位のｐ型Ｓｉ基板１１を用い、第１の実施形態
と同様にしてソース領域１７およびドレイン領域１８ま
で形成する。次に、第１の実施形態と同様にしてＩＣＰ
法によるソフトエッチングでソース領域１７およびドレ
イン領域１８の表面の自然酸化膜１９を均一に除去す
る。この自然酸化膜１９が除去された後のソース領域１
７およびドレイン領域１８の表面には、（１００）面方
位のｐ型Ｓｉ基板１１を用いた場合には、Ｓｉ（１０
０）２×１再配列構造を有する二原子層の欠陥層が露出
し、（１１１）面方位のｐ型Ｓｉ基板１１を用いた場合
には、Ｓｉ（１１１）７×７再配列構造を有する三原子
層の欠陥層が露出している。
【００８５】次に、第１の実施形態と同様に、例えばス
パッタリング法により全面にＨｆ薄膜またはＺｒ薄膜を
形成する。このＨｆ薄膜またはＺｒ薄膜の厚さは、（１
００）面方位のｐ型Ｓｉ基板１１の場合には例えば１ｎ
ｍに選ばれ、（１１１）面方位のｐ型Ｓｉ基板１１の場
合には例えば３ｎｍに選ばれる。このときのスパッタリ
ング条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、圧
力０．４７Ｐａ、電力３ｋＷ、成膜温度１５０℃とす
る。
パッタリング法により全面にＨｆ薄膜またはＺｒ薄膜を
形成する。このＨｆ薄膜またはＺｒ薄膜の厚さは、（１
００）面方位のｐ型Ｓｉ基板１１の場合には例えば１ｎ
ｍに選ばれ、（１１１）面方位のｐ型Ｓｉ基板１１の場
合には例えば３ｎｍに選ばれる。このときのスパッタリ
ング条件は、例えば、Ａｒガス流量１００ｓｃｃｍ、圧
力０．４７Ｐａ、電力３ｋＷ、成膜温度１５０℃とす
る。
【００８６】次に、このＨｆ薄膜またはＺｒ薄膜の形成
に連続して、例えばスパッタリング法によりＣｏ薄膜２
１を全面に形成する。このＣｏ薄膜２１の厚さは例えば
１０ｎｍに選ばれる。このときのスパッタリング条件
は、例えば第１の実施形態におけると同様とする。
に連続して、例えばスパッタリング法によりＣｏ薄膜２
１を全面に形成する。このＣｏ薄膜２１の厚さは例えば
１０ｎｍに選ばれる。このときのスパッタリング条件
は、例えば第１の実施形態におけると同様とする。
【００８７】次に、ｐ型Ｓｉ基板１１を例えば５００℃
に加熱することにより、ソース領域１７およびドレイン
領域１８上に自己整合的にＣｏＳｉ2 薄膜２２をエピタ
キシャル成長させる。次に、第１の実施形態におけると
同様に、未反応のＨｆ薄膜またはＺｒ薄膜およびＣｏ薄
膜２１をエッチング除去した後、ｐ型Ｓｉ基板１１をア
ニールすることによりソース領域１７およびドレイン領
域１８上のＣｏＳｉ2薄膜２２を安定化させる。
に加熱することにより、ソース領域１７およびドレイン
領域１８上に自己整合的にＣｏＳｉ2 薄膜２２をエピタ
キシャル成長させる。次に、第１の実施形態におけると
同様に、未反応のＨｆ薄膜またはＺｒ薄膜およびＣｏ薄
膜２１をエッチング除去した後、ｐ型Ｓｉ基板１１をア
ニールすることによりソース領域１７およびドレイン領
域１８上のＣｏＳｉ2薄膜２２を安定化させる。
【００８８】この後、第１の実施形態と同様の製造工程
にしたがって、目的とするＭＯＳＦＥＴが製造される。
にしたがって、目的とするＭＯＳＦＥＴが製造される。
【００８９】この第４の実施形態によれば、第１の実施
形態と同様な効果が得られる。
形態と同様な効果が得られる。
【００９０】次に、この発明の第５の実施形態について
説明する。図１０〜図１７はこの第５の実施形態による
ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
説明する。図１０〜図１７はこの第５の実施形態による
ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【００９１】この第５の実施形態によるＭＯＳＦＥＴの
製造方法においては、図１０に示すように、（１００）
面方位または（１１１）面方位のｐ型Ｓｉ基板１１を用
いて第１の実施形態と同様に工程を進め、ソース領域１
７およびドレイン領域１８まで形成する。
製造方法においては、図１０に示すように、（１００）
面方位または（１１１）面方位のｐ型Ｓｉ基板１１を用
いて第１の実施形態と同様に工程を進め、ソース領域１
７およびドレイン領域１８まで形成する。
【００９２】次に、図１１に示すように、第１の実施形
態と同様にＩＣＰ法によるソフトエッチングにより、ソ
ース領域１７およびドレイン領域１８上の自然酸化膜１
９を均一に除去する。この自然酸化膜１９が除去された
後のソース領域１７およびドレイン領域１８の表面に
は、（１００）面方位のｐ型Ｓｉ基板１１の場合には、
Ｓｉ（１００）２×１再配列構造を有する二原子層の欠
陥層が露出し、（１１１）面方位のｐ型Ｓｉ基板１１を
用いた場合には、Ｓｉ（１１１）７×７再配列構造を有
する三原子層の欠陥層が露出している。
態と同様にＩＣＰ法によるソフトエッチングにより、ソ
ース領域１７およびドレイン領域１８上の自然酸化膜１
９を均一に除去する。この自然酸化膜１９が除去された
後のソース領域１７およびドレイン領域１８の表面に
は、（１００）面方位のｐ型Ｓｉ基板１１の場合には、
Ｓｉ（１００）２×１再配列構造を有する二原子層の欠
陥層が露出し、（１１１）面方位のｐ型Ｓｉ基板１１を
用いた場合には、Ｓｉ（１１１）７×７再配列構造を有
する三原子層の欠陥層が露出している。
【００９３】次に、ｐ型Ｓｉ基板１１を大気にさらさず
に、図１２に示すように、例えばスパッタリング法によ
りＴｉ薄膜２０を全面に形成する。このＴｉ薄膜２０の
厚さは、（１００）面方位のｐ型Ｓｉ基板１１の場合に
は例えば１ｎｍに選ばれ、（１１１）面方位のｐ型Ｓｉ
基板１１の場合には例えば３ｎｍに選ばれる。このとき
のスパッタリング条件は、例えば、Ａｒガス流量１００
ｓｃｃｍ、圧力０．４７Ｐａ、電力１ｋＷ、成膜温度５
００℃とする。このとき、ｐ型Ｓｉ基板１１が例えば５
００℃に加熱されているので、Ｔｉ薄膜２０の形成と同
時にシリサイド化が起き、ソース領域１７およびドレイ
ン領域１８上に自己整合的にＴｉＳｉ2薄膜２８が形成
される。このＴｉＳｉ2 薄膜２８の形成時に、ソース領
域１７およびドレイン領域１８の表面の欠陥層が除去さ
れる。
に、図１２に示すように、例えばスパッタリング法によ
りＴｉ薄膜２０を全面に形成する。このＴｉ薄膜２０の
厚さは、（１００）面方位のｐ型Ｓｉ基板１１の場合に
は例えば１ｎｍに選ばれ、（１１１）面方位のｐ型Ｓｉ
基板１１の場合には例えば３ｎｍに選ばれる。このとき
のスパッタリング条件は、例えば、Ａｒガス流量１００
ｓｃｃｍ、圧力０．４７Ｐａ、電力１ｋＷ、成膜温度５
００℃とする。このとき、ｐ型Ｓｉ基板１１が例えば５
００℃に加熱されているので、Ｔｉ薄膜２０の形成と同
時にシリサイド化が起き、ソース領域１７およびドレイ
ン領域１８上に自己整合的にＴｉＳｉ2薄膜２８が形成
される。このＴｉＳｉ2 薄膜２８の形成時に、ソース領
域１７およびドレイン領域１８の表面の欠陥層が除去さ
れる。
【００９４】次に、このＴｉ薄膜２０およびＴｉＳｉ2
薄膜２８の形成に連続して、図１３に示すように、例え
ばスパッタリング法によりＣｏ薄膜２１を全面に形成す
る。このＣｏ薄膜２１の厚さは例えば１０ｎｍに選ばれ
る。このときのスパッタリング条件は、例えば、Ａｒガ
ス流量１００ｓｃｃｍ、圧力０．４７Ｐａ、電力８ｋ
Ｗ、成膜温度１５０℃とする。
薄膜２８の形成に連続して、図１３に示すように、例え
ばスパッタリング法によりＣｏ薄膜２１を全面に形成す
る。このＣｏ薄膜２１の厚さは例えば１０ｎｍに選ばれ
る。このときのスパッタリング条件は、例えば、Ａｒガ
ス流量１００ｓｃｃｍ、圧力０．４７Ｐａ、電力８ｋ
Ｗ、成膜温度１５０℃とする。
【００９５】次に、ｐ型Ｓｉ基板１１を例えば５００℃
に加熱することにより、図１４に示すように、ソース領
域１７およびドレイン領域１８上に自己整合的にＣｏＳ
ｉ2薄膜２２を形成する。このとき、ＣｏＳｉ2 薄膜２
２は、ＴｉＳｉ2 薄膜２８が形成されたことにより欠陥
層が除去されたソース領域１７およびドレイン領域１８
の表面にエピタキシャル成長する。
に加熱することにより、図１４に示すように、ソース領
域１７およびドレイン領域１８上に自己整合的にＣｏＳ
ｉ2薄膜２２を形成する。このとき、ＣｏＳｉ2 薄膜２
２は、ＴｉＳｉ2 薄膜２８が形成されたことにより欠陥
層が除去されたソース領域１７およびドレイン領域１８
の表面にエピタキシャル成長する。
【００９６】次に、図１５に示すように、例えばアンモ
ニア過水を用いたウエットエッチング法により、フィー
ルド絶縁膜１２、ゲート電極１５およびサイドウォール
スペーサ１６上の未反応のＴｉ薄膜２０およびＣｏ薄膜
２１をエッチング除去する。この後、ｐ型Ｓｉ基板１１
を、例えば窒素雰囲気中で７００℃の温度でアニールす
ることによりソース領域１７およびドレイン領域１８上
のＣｏＳｉ2 薄膜２２を安定化させる。
ニア過水を用いたウエットエッチング法により、フィー
ルド絶縁膜１２、ゲート電極１５およびサイドウォール
スペーサ１６上の未反応のＴｉ薄膜２０およびＣｏ薄膜
２１をエッチング除去する。この後、ｐ型Ｓｉ基板１１
を、例えば窒素雰囲気中で７００℃の温度でアニールす
ることによりソース領域１７およびドレイン領域１８上
のＣｏＳｉ2 薄膜２２を安定化させる。
【００９７】次に、第１の実施形態におけると同様にし
て、図１６に示すように、層間絶縁膜２３、コンタクト
ホールＣ１を形成し、さらに、図１７に示すように、Ｔ
ｉＮ／Ｔｉ薄膜２４、Ｗプラグ２５、Ｔｉ薄膜２６およ
びＡｌ−Ｓｉ膜２７を形成し、目的とするＭＯＳＦＥＴ
を製造する。
て、図１６に示すように、層間絶縁膜２３、コンタクト
ホールＣ１を形成し、さらに、図１７に示すように、Ｔ
ｉＮ／Ｔｉ薄膜２４、Ｗプラグ２５、Ｔｉ薄膜２６およ
びＡｌ−Ｓｉ膜２７を形成し、目的とするＭＯＳＦＥＴ
を製造する。
【００９８】この第５の実施形態によれば、第１の実施
形態と同様な効果が得られる。
形態と同様な効果が得られる。
【００９９】次に、この発明の第６の実施形態について
説明する。
説明する。
【０１００】この第６の実施形態によるＭＯＳＦＥＴの
製造方法においては、（１００）面方位または（１１
１）面方位のｐ型Ｓｉ基板１１を用いて第１の実施形態
と同様に工程を進め、ソース領域１７およびドレイン領
域１８まで形成する。
製造方法においては、（１００）面方位または（１１
１）面方位のｐ型Ｓｉ基板１１を用いて第１の実施形態
と同様に工程を進め、ソース領域１７およびドレイン領
域１８まで形成する。
【０１０１】次に、第１の実施形態と同様にＩＣＰ法に
よるソフトエッチングにより、ソース領域１７およびド
レイン領域１８上の自然酸化膜１９を均一に除去する。
この自然酸化膜１９が除去された後のソース領域１７お
よびドレイン領域１８の表面には、（１００）面方位の
ｐ型Ｓｉ基板１１を用いた場合には、Ｓｉ（１００）２
×１再配列構造を有する二原子層の欠陥層が露出し、
（１１１）面方位のｐ型Ｓｉ基板１１を用いた場合に
は、Ｓｉ（１１１）７×７再配列構造を有する三原子層
の欠陥層が露出している。
よるソフトエッチングにより、ソース領域１７およびド
レイン領域１８上の自然酸化膜１９を均一に除去する。
この自然酸化膜１９が除去された後のソース領域１７お
よびドレイン領域１８の表面には、（１００）面方位の
ｐ型Ｓｉ基板１１を用いた場合には、Ｓｉ（１００）２
×１再配列構造を有する二原子層の欠陥層が露出し、
（１１１）面方位のｐ型Ｓｉ基板１１を用いた場合に
は、Ｓｉ（１１１）７×７再配列構造を有する三原子層
の欠陥層が露出している。
【０１０２】次に、第１の実施形態と同様に、ｐ型Ｓｉ
基板１１を大気にさらさずに、例えばスパッタリング法
によりＴｉ薄膜２０を全面に形成する。このＴｉ薄膜２
０の厚さは、（１００）面方位のｐ型Ｓｉ基板１１の場
合には例えば１ｎｍに選ばれ、（１１１）面方位のｐ型
Ｓｉ基板１１の場合には例えば３ｎｍに選ばれる。
基板１１を大気にさらさずに、例えばスパッタリング法
によりＴｉ薄膜２０を全面に形成する。このＴｉ薄膜２
０の厚さは、（１００）面方位のｐ型Ｓｉ基板１１の場
合には例えば１ｎｍに選ばれ、（１１１）面方位のｐ型
Ｓｉ基板１１の場合には例えば３ｎｍに選ばれる。
【０１０３】次に、このＴｉ薄膜２０の形成に続いて、
例えばスパッタリング法によりＣｏ薄膜２１を全面に形
成する。このＣｏ薄膜２１の厚さは例えば１０ｎｍに選
ばれる。このときのスパッタリング条件は、例えば、Ａ
ｒガス流量１００ｓｃｃｍ、圧力０．４７Ｐａ、電力８
ｋＷ、成膜温度５００℃とする。このとき、ｐ型Ｓｉ基
板１１が例えば５００℃に加熱されているので、Ｃｏ薄
膜２１の形成と同時に、Ｔｉ薄膜２０との反応によるソ
ース領域１７およびドレイン領域１８の表面の欠陥層の
除去とこの欠陥層が除去されたソース領域１７およびド
レイン領域１８上へのＣｏＳｉ2 薄膜２２のエピタキシ
ャル成長とが行われる。次に、第１の実施形態における
と同様に、未反応のＴｉ薄膜２０およびＣｏ薄膜２１を
エッチング除去した後、ｐ型Ｓｉ基板１１をアニールす
ることによりソース領域１７およびドレイン領域１８上
のＣｏＳｉ2 薄膜２２を安定化させる。
例えばスパッタリング法によりＣｏ薄膜２１を全面に形
成する。このＣｏ薄膜２１の厚さは例えば１０ｎｍに選
ばれる。このときのスパッタリング条件は、例えば、Ａ
ｒガス流量１００ｓｃｃｍ、圧力０．４７Ｐａ、電力８
ｋＷ、成膜温度５００℃とする。このとき、ｐ型Ｓｉ基
板１１が例えば５００℃に加熱されているので、Ｃｏ薄
膜２１の形成と同時に、Ｔｉ薄膜２０との反応によるソ
ース領域１７およびドレイン領域１８の表面の欠陥層の
除去とこの欠陥層が除去されたソース領域１７およびド
レイン領域１８上へのＣｏＳｉ2 薄膜２２のエピタキシ
ャル成長とが行われる。次に、第１の実施形態における
と同様に、未反応のＴｉ薄膜２０およびＣｏ薄膜２１を
エッチング除去した後、ｐ型Ｓｉ基板１１をアニールす
ることによりソース領域１７およびドレイン領域１８上
のＣｏＳｉ2 薄膜２２を安定化させる。
【０１０４】この後、第１の実施形態と同様の製造工程
にしたがって、目的とするＭＯＳＦＥＴが製造される。
にしたがって、目的とするＭＯＳＦＥＴが製造される。
【０１０５】この第６の実施形態によっても、第１の実
施形態と同様な効果が得られる。
施形態と同様な効果が得られる。
【０１０６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【０１０７】例えば、上述の第１〜第６の実施形態にお
いて挙げた数値はあくまで一例にすぎない。
いて挙げた数値はあくまで一例にすぎない。
【０１０８】また、上述の第１〜第６の実施形態におい
ては、Ｔｉ薄膜２０、Ｃｏ薄膜２１、Ｈｆ薄膜、Ｚｒ薄
膜などの成膜をスパッタリング法により行っているが、
これらの成膜は例えばＣＶＤ法により行ってもよい。
ては、Ｔｉ薄膜２０、Ｃｏ薄膜２１、Ｈｆ薄膜、Ｚｒ薄
膜などの成膜をスパッタリング法により行っているが、
これらの成膜は例えばＣＶＤ法により行ってもよい。
【０１０９】さらに、上述の第１〜第６の実施形態にお
いては、この発明をＭＯＳＦＥＴの製造に適用した場合
について説明したが、この発明は、バイポーラトランジ
スタ、ＣＣＤその他の各種の電子装置に適用してもよ
い。
いては、この発明をＭＯＳＦＥＴの製造に適用した場合
について説明したが、この発明は、バイポーラトランジ
スタ、ＣＣＤその他の各種の電子装置に適用してもよ
い。
【０１１０】
【発明の効果】以上説明したように、この発明によれ
ば、自然酸化膜が均一に除去され、さらに欠陥層も除去
されたシリコン基板上に遷移金属シリサイド薄膜をエピ
タキシャル成長させることができるので、モフォロジー
および膜質が良好な遷移金属シリサイド薄膜を安定して
形成することができる。
ば、自然酸化膜が均一に除去され、さらに欠陥層も除去
されたシリコン基板上に遷移金属シリサイド薄膜をエピ
タキシャル成長させることができるので、モフォロジー
および膜質が良好な遷移金属シリサイド薄膜を安定して
形成することができる。
【図１】 この発明の原理を説明するための断面図であ
る。
る。
【図２】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図３】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図４】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図５】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図６】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図７】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図８】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図９】 この発明の第１の実施形態によるＭＯＳＦＥ
Ｔの製造方法を示す断面図である。
Ｔの製造方法を示す断面図である。
【図１０】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１１】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１２】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１３】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１４】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１５】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１６】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１７】 この発明の第５の実施形態によるＭＯＳＦ
ＥＴの製造方法を示す断面図である。
ＥＴの製造方法を示す断面図である。
【図１８】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図１９】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図２０】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図２１】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図２２】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図２３】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図２４】 従来のＭＯＳＦＥＴの製造方法を示す断面
図である。
図である。
【図２５】 従来のＳＡＬＩＣＩＤＥ技術を説明するた
めの断面図である。
めの断面図である。
１ Ｓｉ基板 ２、１９ 自然酸化膜 ３ 欠陥層 ４、２０ Ｔｉ薄膜 ５、２１ Ｃｏ薄膜 ６、２２ ＣｏＳｉ2 薄膜 １１ ｐ型Ｓｉ基板 １７ ソース領域 １８ ドレイン領域 ２８ ＴｉＳｉ2 薄膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｙ 21/336
Claims (26)
- 【請求項１】 （１１１）面方位のシリコン基板と、 上記シリコン基板上にエピタキシャル成長された、その
表面がほぼ平坦な遷移金属シリサイド薄膜とを有するこ
とを特徴とする電子装置。 - 【請求項２】 上記遷移金属シリサイド薄膜は、コバル
トシリサイド薄膜、ハフニウムシリサイド薄膜、ジルコ
ニウムシリサイド薄膜、ニッケルシリサイド薄膜、タン
グステンシリサイド薄膜、モリブデンシリサイド薄膜ま
たは白金シリサイド薄膜であることを特徴とする請求項
１記載の電子装置。 - 【請求項３】 上記シリコン基板中に拡散層が設けら
れ、上記拡散層上に上記遷移金属シリサイド薄膜がエピ
タキシャル成長されていることを特徴とする請求項１記
載の電子装置。 - 【請求項４】 上記シリコン基板中にソース領域および
ドレイン領域が設けられ、上記ソース領域および上記ド
レイン領域上に上記遷移金属シリサイド薄膜がエピタキ
シャル成長されていることを特徴とする請求項１記載の
電子装置。 - 【請求項５】 （１００）面方位のシリコン基板と、 上記シリコン基板上にエピタキシャル成長された、その
表面がほぼ平坦な遷移金属シリサイド薄膜とを有するこ
とを特徴とする電子装置。 - 【請求項６】 上記遷移金属シリサイド薄膜は、コバル
トシリサイド薄膜、ハフニウムシリサイド薄膜、ジルコ
ニウムシリサイド薄膜、ニッケルシリサイド薄膜、タン
グステンシリサイド薄膜、モリブデンシリサイド薄膜ま
たは白金シリサイド薄膜であることを特徴とする請求項
５記載の電子装置。 - 【請求項７】 上記シリコン基板中に拡散層が設けら
れ、上記拡散層上に上記遷移金属シリサイド薄膜がエピ
タキシャル成長されていることを特徴とする請求項５記
載の電子装置。 - 【請求項８】 上記シリコン基板中にソース領域および
ドレイン領域が設けられ、上記ソース領域および上記ド
レイン領域上に上記遷移金属シリサイド薄膜がエピタキ
シャル成長されていることを特徴とする請求項５記載の
電子装置。 - 【請求項９】 （１１１）面方位のシリコン基板の表面
の自然酸化膜をエッチングにより均一に除去することに
より、上記シリコン基板の表面の７×７再配列構造を有
する三原子層の欠陥層を露出させる工程と、 上記エッチング後、上記シリコン基板を大気にさらすこ
となく、上記シリコン基板上に第１の遷移金属薄膜を形
成する工程と、 上記第１の遷移金属薄膜上に上記第１の遷移金属薄膜と
異なる第２の遷移金属薄膜を形成する工程と、 上記シリコン基板を熱処理することにより、または、上
記第２の遷移金属薄膜を形成する際に上記シリコン基板
を加熱することにより、上記第２の遷移金属薄膜をシリ
サイド化して遷移金属シリサイド薄膜を形成する工程と
を有することを特徴とする電子装置の製造方法。 - 【請求項１０】 プラズマエッチングにより上記自然酸
化膜を除去することを特徴とする請求項９記載の電子装
置の製造方法。 - 【請求項１１】 上記プラズマエッチングの際のプラズ
マ密度は１×１０11／ｃｍ3 以上であることを特徴とす
る請求項９記載の電子装置の製造方法。 - 【請求項１２】 上記第１の遷移金属薄膜はＴｉ、Ｈ
ｆ、Ｚｒ、Ｎｉ、Ｗ、ＭｏおよびＰｔからなる群から選
ばれた少なくとも一つの元素からなることを特徴とする
請求項９記載の電子装置の製造方法。 - 【請求項１３】 上記第２の遷移金属薄膜はＣｏ、Ｈ
ｆ、Ｚｒ、Ｎｉ、Ｗ、ＭｏおよびＰｔからなる群から選
ばれた少なくとも一つの元素からなることを特徴とする
請求項９記載の電子装置の製造方法。 - 【請求項１４】 上記第１の遷移金属薄膜を、上記第１
の遷移金属薄膜と上記欠陥層との反応により上記欠陥層
をほぼ完全に除去することができ、かつ上記シリコン基
板と上記第２の遷移金属薄膜との反応が阻害されない程
度の厚さに形成することを特徴とする請求項９記載の電
子装置の製造方法。 - 【請求項１５】 上記第１の遷移金属薄膜の厚さが１．
５ｎｍ以上３．５ｎｍ未満であることを特徴とする請求
項９記載の電子装置の製造方法。 - 【請求項１６】 上記第２の遷移金属薄膜の形成後、上
記シリコン基板を大気にさらすことなく上記熱処理を行
うことを特徴とする請求項９記載の電子装置の製造方
法。 - 【請求項１７】 （１００）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、上記シリコン基板の表面の２×１再配列構造を
有する二原子層の欠陥層を露出させる工程と、 上記エッチング後、上記シリコン基板を大気にさらすこ
となく、上記シリコン基板上に第１の遷移金属薄膜を形
成する工程と、 上記第１の遷移金属薄膜上に上記第１の遷移金属薄膜と
異なる第２の遷移金属薄膜を形成する工程と、 上記シリコン基板を熱処理することにより、または、上
記第２の遷移金属薄膜を形成する際に上記シリコン基板
を加熱することにより、上記第２の遷移金属薄膜をシリ
サイド化して遷移金属シリサイド薄膜を形成する工程と
を有することを特徴とする電子装置の製造方法。 - 【請求項１８】 プラズマエッチングにより上記自然酸
化膜を除去することを特徴とする請求項１７記載の電子
装置の製造方法。 - 【請求項１９】 上記プラズマエッチングのプラズマ密
度は１×１０11／ｃｍ3 以上であることを特徴とする請
求項１７記載の電子装置の製造方法。 - 【請求項２０】 上記第１の遷移金属薄膜はＴｉ、Ｈ
ｆ、Ｚｒ、Ｎｉ、Ｗ、ＭｏおよびＰｔからなる群から選
ばれた少なくとも一つの元素からなることを特徴とする
請求項１７記載の電子装置の製造方法。 - 【請求項２１】 上記第２の遷移金属薄膜はＣｏ、Ｈ
ｆ、Ｚｒ、Ｎｉ、Ｗ、ＭｏおよびＰｔからなる群から選
ばれた少なくとも一つの元素からなることを特徴とする
請求項１７記載の電子装置の製造方法。 - 【請求項２２】 上記第１の遷移金属薄膜を、上記第１
の遷移金属薄膜と上記欠陥層との反応により上記欠陥層
をほぼ完全に除去することができ、かつ上記シリコン基
板と上記第２の遷移金属薄膜との反応が阻害されない程
度の厚さに形成することを特徴とする請求項１７記載の
電子装置の製造方法。 - 【請求項２３】 上記第１の遷移金属薄膜の厚さが１．
０ｎｍ以上３．５ｎｍ未満であることを特徴とする請求
項１７記載の電子装置の製造方法。 - 【請求項２４】 上記第２の遷移金属薄膜の形成後、上
記シリコン基板を大気にさらすことなく上記熱処理を行
うことを特徴とする請求項１７記載の電子装置の製造方
法。 - 【請求項２５】 （１１１）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、上記シリコン基板の表面の７×７再配列構造を
有する三原子層の欠陥層を露出させる工程と、 上記エッチング後、上記シリコン基板を大気にさらすこ
となく、上記シリコン基板上に第１の遷移金属薄膜を形
成し、この際上記シリコン基板を加熱することにより上
記第１の遷移金属薄膜をシリサイド化して第１の遷移金
属シリサイド薄膜を形成する工程と、 上記第１の遷移金属シリサイド薄膜上に上記第１の遷移
金属薄膜と異なる第２の遷移金属薄膜を形成する工程
と、 上記シリコン基板を熱処理することにより、または、上
記第２の遷移金属薄膜を形成する際に上記シリコン基板
を加熱することにより、上記第２の遷移金属薄膜をシリ
サイド化して第２の遷移金属シリサイド薄膜を形成する
工程とを有することを特徴とする電子装置の製造方法。 - 【請求項２６】 （１００）面方位のシリコン基板の表
面の自然酸化膜をエッチングにより均一に除去すること
により、上記シリコン基板の表面の２×１再配列構造を
有する二原子層の欠陥層を露出させる工程と、 上記エッチング後、上記シリコン基板を大気にさらすこ
となく、上記シリコン基板上に第１の遷移金属薄膜を形
成し、この際上記シリコン基板を加熱することにより上
記第１の遷移金属薄膜をシリサイド化して第１の遷移金
属シリサイド薄膜を形成する工程と、 上記第１の遷移金属シリサイド薄膜上に上記第１の遷移
金属薄膜と異なる第２の遷移金属薄膜を形成する工程
と、 上記シリコン基板を熱処理することにより、または、上
記第２の遷移金属薄膜を形成する際に上記シリコン基板
を加熱することにより、上記第２の遷移金属薄膜をシリ
サイド化して第２の遷移金属シリサイド薄膜を形成する
工程とを有することを特徴とする電子装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29785995A JPH09115860A (ja) | 1995-10-20 | 1995-10-20 | 電子装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29785995A JPH09115860A (ja) | 1995-10-20 | 1995-10-20 | 電子装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115860A true JPH09115860A (ja) | 1997-05-02 |
Family
ID=17852076
Family Applications (1)
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|---|---|---|---|
| JP29785995A Pending JPH09115860A (ja) | 1995-10-20 | 1995-10-20 | 電子装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09115860A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11224863A (ja) * | 1998-02-04 | 1999-08-17 | Nec Corp | 半導体装置及びその製造方法 |
| US6236090B1 (en) | 1998-11-27 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for reducing contact resistance between an electrode and a semiconductor substrate |
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| JP2009525611A (ja) * | 2006-02-03 | 2009-07-09 | アプライド マテリアルズ インコーポレイテッド | エピタキシャル堆積プロセス及び装置 |
-
1995
- 1995-10-20 JP JP29785995A patent/JPH09115860A/ja active Pending
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