JP2000114515A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 60
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 60
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 238000010438 heat treatment Methods 0.000 claims abstract description 26
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 24
- 239000010941 cobalt Substances 0.000 claims abstract description 24
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 229910019001 CoSi Inorganic materials 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 9
- 239000003870 refractory metal Substances 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims 2
- 238000007669 thermal treatment Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 229910018999 CoSi2 Inorganic materials 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 27
- 230000008569 process Effects 0.000 description 21
- 238000000206 photolithography Methods 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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Abstract
(57)【要約】
【課題】 耐熱性の高いコバルトシリサイド膜を有し、
信頼性の高い半導体装置を製造する方法を提供する。 【解決手段】 本方法では、フィールド絶縁膜としてフ
ィールド酸化膜１０１を形成する。このフィールド酸化
膜１０１に囲まれた活性領域に、順次、ゲート酸化膜１
０２、ゲートポリシリコン層１０３を成長する。次い
で、ゲート電極１０４を形成した後、ゲート電極１０４
の側面にシリコン酸化膜からなるサイドウォール１０５
を形成する。次に、イオン注入法と熱処理を行うこと
で、不純物を活性化して、Ｎ型又はＰ型ゲート電極１０
６およびＮ型又はＰ型拡散層１０７を形成する。この
際、拡散層およびゲート電極の表面の不純物濃度を１×
１０21atoms ／cm3 以上１×１０22atoms ／cm3 以下の
範囲になるようにイオン注入と熱処理を調節して行う。
次に、Ｎゲート電極又はＰゲート電極１０６およびＮ型
拡散層又はＰ型拡散層１０７上のシリコン表面の自然酸
化膜を除去し、既知の方法でＣｏＳｉ2 膜１０８を形成
する。
信頼性の高い半導体装置を製造する方法を提供する。 【解決手段】 本方法では、フィールド絶縁膜としてフ
ィールド酸化膜１０１を形成する。このフィールド酸化
膜１０１に囲まれた活性領域に、順次、ゲート酸化膜１
０２、ゲートポリシリコン層１０３を成長する。次い
で、ゲート電極１０４を形成した後、ゲート電極１０４
の側面にシリコン酸化膜からなるサイドウォール１０５
を形成する。次に、イオン注入法と熱処理を行うこと
で、不純物を活性化して、Ｎ型又はＰ型ゲート電極１０
６およびＮ型又はＰ型拡散層１０７を形成する。この
際、拡散層およびゲート電極の表面の不純物濃度を１×
１０21atoms ／cm3 以上１×１０22atoms ／cm3 以下の
範囲になるようにイオン注入と熱処理を調節して行う。
次に、Ｎゲート電極又はＰゲート電極１０６およびＮ型
拡散層又はＰ型拡散層１０７上のシリコン表面の自然酸
化膜を除去し、既知の方法でＣｏＳｉ2 膜１０８を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に高
融点金属シリサイド層を備えた半導体装置の製造方法に
関し、シリサイド膜の耐熱性が良好で、信頼性の高い半
導体装置の製造方法に関するものである。
融点金属シリサイド層を備えた半導体装置の製造方法に
関し、シリサイド膜の耐熱性が良好で、信頼性の高い半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】シリサイド化プロセスは、半導体装置を
製造する際に多用されるプロセスであって、従来から種
々のシリサイド化プロセスが実施されている。その中の
一つのシリサイド化プロセスとして、例えば特開平９−
０６９４９７号公報に開示されたようなシリサイド化プ
ロセスがある。
製造する際に多用されるプロセスであって、従来から種
々のシリサイド化プロセスが実施されている。その中の
一つのシリサイド化プロセスとして、例えば特開平９−
０６９４９７号公報に開示されたようなシリサイド化プ
ロセスがある。
【０００３】ここで、図４（ａ）〜図４（（ｃ））を参
照して、前掲公報に開示されたシリサイド化プロセスを
説明する。図４（ａ）〜図４（（ｃ））は、シリサイド
化プロセスの工程毎の層構造を示す縦断面図である。先
ず、図４（ａ）に示すように、既知のフォトリソグラフ
ィーと選択酸化法によりフィールド酸化膜４０１を形成
する。このフィールド酸化膜４０１に囲まれた活性領域
に、順次、ゲート酸化膜４０２、ゲートポリシリコン４
０３を成長する。
照して、前掲公報に開示されたシリサイド化プロセスを
説明する。図４（ａ）〜図４（（ｃ））は、シリサイド
化プロセスの工程毎の層構造を示す縦断面図である。先
ず、図４（ａ）に示すように、既知のフォトリソグラフ
ィーと選択酸化法によりフィールド酸化膜４０１を形成
する。このフィールド酸化膜４０１に囲まれた活性領域
に、順次、ゲート酸化膜４０２、ゲートポリシリコン４
０３を成長する。
【０００４】次いで、図４（ｂ）に示すように、既知の
手法であるフォトリソグラフィー法とドライエッチング
法により、ゲートポリシリコン層をパターンニングして
ゲート電極４０４を形成する。次いで、既知のＣＶＤ技
術とエッチング技術を用いて、ゲート電極４０４の側面
に、シリコン酸化膜から構成されるサイドウォール４０
５を形成する。次に、フォトリソグラフィー法とイオン
注入法により、Ｎ型ゲート電極又はＰ型ゲート電極４０
６およびＰ型拡散層又はＮ型拡散層４０７を形成する。
手法であるフォトリソグラフィー法とドライエッチング
法により、ゲートポリシリコン層をパターンニングして
ゲート電極４０４を形成する。次いで、既知のＣＶＤ技
術とエッチング技術を用いて、ゲート電極４０４の側面
に、シリコン酸化膜から構成されるサイドウォール４０
５を形成する。次に、フォトリソグラフィー法とイオン
注入法により、Ｎ型ゲート電極又はＰ型ゲート電極４０
６およびＰ型拡散層又はＮ型拡散層４０７を形成する。
【０００５】次に、図４（ｃ）に示すように、Ｎ型ゲー
ト電極又はＰ型ゲート電極４０６とＰ型拡散層又はＮ型
拡散層４０７上のシリコン表面の自然酸化膜を除去し、
厚さ１０ｎｍのコバルトＣｏを例えば４５０℃に加熱し
た半導体基板上にスパッタ堆積し、次いで、同一真空内
で５分間の基板加熱を行う。このとき、コバルト膜とシ
リコンが接触している部分では、Ｃｏ2 Ｓｉ膜が１５ｎ
ｍ程度の厚みで形成される。次に、窒素雰囲気中、５０
０℃で３０秒の急速熱処理（ＲＴＡ）することにより、
Ｃｏ2 Ｓｉ膜が相転移し、２０ｎｍの膜厚のＣｏＳｉ膜
が形成される。次に、硫酸水と過酸化水素水の混合液に
よりウエットエッチングして、絶縁膜上の未反応のＣｏ
膜のみを選択的に除去する。次いで、窒素雰囲気中で、
８００℃で１０秒のＲＴＡを行い、ＣｏＳｉ膜を３５ｎ
ｍ程度の膜厚のＣｏＳｉ２膜４０８に相転移させる。
ト電極又はＰ型ゲート電極４０６とＰ型拡散層又はＮ型
拡散層４０７上のシリコン表面の自然酸化膜を除去し、
厚さ１０ｎｍのコバルトＣｏを例えば４５０℃に加熱し
た半導体基板上にスパッタ堆積し、次いで、同一真空内
で５分間の基板加熱を行う。このとき、コバルト膜とシ
リコンが接触している部分では、Ｃｏ2 Ｓｉ膜が１５ｎ
ｍ程度の厚みで形成される。次に、窒素雰囲気中、５０
０℃で３０秒の急速熱処理（ＲＴＡ）することにより、
Ｃｏ2 Ｓｉ膜が相転移し、２０ｎｍの膜厚のＣｏＳｉ膜
が形成される。次に、硫酸水と過酸化水素水の混合液に
よりウエットエッチングして、絶縁膜上の未反応のＣｏ
膜のみを選択的に除去する。次いで、窒素雰囲気中で、
８００℃で１０秒のＲＴＡを行い、ＣｏＳｉ膜を３５ｎ
ｍ程度の膜厚のＣｏＳｉ２膜４０８に相転移させる。
【０００６】以上に示したシリサイド化プロセスを用い
ることにより、ゲート電極および拡散層の表面部分が、
自己整合的にシリサイド化されることにより、低抵抗化
され、デバイスの高速化が実現される。このシリサイド
化プロセスは、必要とする領域に限って、選択的にシリ
サイド化できる利点がある。
ることにより、ゲート電極および拡散層の表面部分が、
自己整合的にシリサイド化されることにより、低抵抗化
され、デバイスの高速化が実現される。このシリサイド
化プロセスは、必要とする領域に限って、選択的にシリ
サイド化できる利点がある。
【０００７】
【発明が解決しようとする課題】ところで、デバイスの
微細化、高集積化が進むにつれて、ＤＲＡＭとロジック
デバイス等をワンチップ化するいわゆるシステム・オン
・チップ（ＳＯＣ）を目指した混載デバイスの要求が高
まっている。この混載デバイスを実現するためには、新
たに発生した様々な問題を解決することが必要となって
いる。たとえば、ＤＲＡＭとロジックデバイスを同一チ
ップ上に形成するためには、それぞれ、全く形成プロセ
スが異なるＤＲＡＭ部とロジック部を同時に形成しなけ
ればならず、工程数の増加、工程の複雑化が問題とな
る。
微細化、高集積化が進むにつれて、ＤＲＡＭとロジック
デバイス等をワンチップ化するいわゆるシステム・オン
・チップ（ＳＯＣ）を目指した混載デバイスの要求が高
まっている。この混載デバイスを実現するためには、新
たに発生した様々な問題を解決することが必要となって
いる。たとえば、ＤＲＡＭとロジックデバイスを同一チ
ップ上に形成するためには、それぞれ、全く形成プロセ
スが異なるＤＲＡＭ部とロジック部を同時に形成しなけ
ればならず、工程数の増加、工程の複雑化が問題とな
る。
【０００８】これらの問題を解決する一つの方法とし
て、ＤＲＡＭ部およびロジック部のゲート電極や拡散層
上に、同時に自己整合的にシリサイド層を形成する方法
がある。この方法は、サリサイド法（Self-Aligned Sil
icide ：Salicide）と呼ばれ、ロジック・デバイスにお
けるトランジスタの高性能化、高集積化の実現を目的と
して、広く採用されている方法である。この方法を用い
ることで、ＤＲＡＭ部とロジック部を同時に順次形成す
ることが可能になることから、工程の簡略化や工程数削
減が図れる。
て、ＤＲＡＭ部およびロジック部のゲート電極や拡散層
上に、同時に自己整合的にシリサイド層を形成する方法
がある。この方法は、サリサイド法（Self-Aligned Sil
icide ：Salicide）と呼ばれ、ロジック・デバイスにお
けるトランジスタの高性能化、高集積化の実現を目的と
して、広く採用されている方法である。この方法を用い
ることで、ＤＲＡＭ部とロジック部を同時に順次形成す
ることが可能になることから、工程の簡略化や工程数削
減が図れる。
【０００９】しかし、この場合においても、新たな問題
が生じる。上述の通りに、ＤＲＡＭ部とロジック部のゲ
ート電極上および拡散層上に同時にシリサイドを形成す
る場合には、ＤＲＡＭの容量形成工程をゲート電極のシ
リサイド形成工程後に行うことが、現状、一般的であ
る。そのため、容量形成工程の高温の熱処理がシリサイ
ド膜を形成した後に施される結果、容量形成工程時にシ
リサイド膜の凝集が生じて高抵抗化し、シリサイド膜の
耐熱性が乏しいことが問題となっている。
が生じる。上述の通りに、ＤＲＡＭ部とロジック部のゲ
ート電極上および拡散層上に同時にシリサイドを形成す
る場合には、ＤＲＡＭの容量形成工程をゲート電極のシ
リサイド形成工程後に行うことが、現状、一般的であ
る。そのため、容量形成工程の高温の熱処理がシリサイ
ド膜を形成した後に施される結果、容量形成工程時にシ
リサイド膜の凝集が生じて高抵抗化し、シリサイド膜の
耐熱性が乏しいことが問題となっている。
【００１０】そこで、本発明の目的は、耐熱性の良好な
シリサイド膜を備えた、信頼性の高い半導体装置を製造
する方法を提供することである。
シリサイド膜を備えた、信頼性の高い半導体装置を製造
する方法を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置の製造方法（以下、第１の
発明方法と言う）は、半導体基板上に高融点金属シリサ
イド層を備えた半導体装置の製造方法において、前記半
導体基板上にポリシリコン層又は非晶質シリコン層から
なるゲート電極層を堆積する工程と、前記ゲート電極層
をエッチングしてゲート電極を形成する工程と、前記ゲ
ート電極の側壁にサイドウォールを形成する工程と、イ
オン注入し、次いで熱処理を施して、所定の不純物表面
濃度を有するＮ型又はＰ型のゲート電極及び拡散層を形
成するイオン注入工程と、前記Ｎ型又はＰ型のゲート電
極及び拡散層上に高融点金属シリサイド層を形成する工
程とを有することを特徴としている。
め、本発明に係る半導体装置の製造方法（以下、第１の
発明方法と言う）は、半導体基板上に高融点金属シリサ
イド層を備えた半導体装置の製造方法において、前記半
導体基板上にポリシリコン層又は非晶質シリコン層から
なるゲート電極層を堆積する工程と、前記ゲート電極層
をエッチングしてゲート電極を形成する工程と、前記ゲ
ート電極の側壁にサイドウォールを形成する工程と、イ
オン注入し、次いで熱処理を施して、所定の不純物表面
濃度を有するＮ型又はＰ型のゲート電極及び拡散層を形
成するイオン注入工程と、前記Ｎ型又はＰ型のゲート電
極及び拡散層上に高融点金属シリサイド層を形成する工
程とを有することを特徴としている。
【００１２】本発明の好適な実施態様は、イオン注入工
程では、不純物の表面濃度が１×１０21atoms ／cm2 以
上１×１０22atoms ／cm2 以下のＮ型又はＰ型のゲート
電極及び拡散層を形成する。また、イオン注入工程で
は、１×１０15atoms ／cm2 以上１×１０16atoms ／cm
2 以下のドーズ量で、Ｎ型不純物としてヒ素（Ａｓ）、
又はＰ型不純物としてホウ素（Ｂ）若しくはＢＦ2 をイ
オン注入する。
程では、不純物の表面濃度が１×１０21atoms ／cm2 以
上１×１０22atoms ／cm2 以下のＮ型又はＰ型のゲート
電極及び拡散層を形成する。また、イオン注入工程で
は、１×１０15atoms ／cm2 以上１×１０16atoms ／cm
2 以下のドーズ量で、Ｎ型不純物としてヒ素（Ａｓ）、
又はＰ型不純物としてホウ素（Ｂ）若しくはＢＦ2 をイ
オン注入する。
【００１３】本発明に係る別の半導体装置の製造方法
（以下、第２の発明方法と言う）は、半導体基板上に高
融点金属シリサイド層を備えた半導体装置の製造方法に
おいて、前記半導体基板上にポリシリコン層又は非晶質
シリコン層からなるゲート電極層を堆積する工程と、前
記ゲート電極層にイオン注入する第１のイオン注入工程
と、前記ゲート電極層をエッチングしてゲート電極を形
成する工程と、前記ゲート電極の側壁にサイドウォール
を形成する工程と、イオン注入し、次いで熱処理を施し
て、所定の不純物表面濃度を有するＮ型又はＰ型のゲー
ト電極及び拡散層を形成する第２のイオン注入工程と、
前記Ｎ型又はＰ型のゲート電極上および拡散層上に高融
点金属シリサイド層を形成する工程とを有することを特
徴としている。
（以下、第２の発明方法と言う）は、半導体基板上に高
融点金属シリサイド層を備えた半導体装置の製造方法に
おいて、前記半導体基板上にポリシリコン層又は非晶質
シリコン層からなるゲート電極層を堆積する工程と、前
記ゲート電極層にイオン注入する第１のイオン注入工程
と、前記ゲート電極層をエッチングしてゲート電極を形
成する工程と、前記ゲート電極の側壁にサイドウォール
を形成する工程と、イオン注入し、次いで熱処理を施し
て、所定の不純物表面濃度を有するＮ型又はＰ型のゲー
ト電極及び拡散層を形成する第２のイオン注入工程と、
前記Ｎ型又はＰ型のゲート電極上および拡散層上に高融
点金属シリサイド層を形成する工程とを有することを特
徴としている。
【００１４】本発明に係る更に別の半導体装置の製造方
法（以下、第３の発明方法と言う）は、半導体基板上に
高融点金属シリサイド層を備えた半導体装置の製造方法
において、前記半導体基板上にポリシリコン層又は非晶
質シリコン層からなるゲート電極層を堆積する工程と、
前記ゲート電極層にイオン注入する第１のイオン注入工
程と、前記ゲート電極層をエッチングしてゲート電極を
形成する工程と、熱処理を行う工程と、前記ゲート電極
の側壁にサイドウォールを形成する工程と、イオン注入
し、次いで熱処理を施して、所定の不純物表面濃度を有
するＮ型又はＰ型のゲート電極及び拡散層を形成する第
２のイオン注入工程と、前記Ｎ型又はＰ型のゲート電極
上および拡散層上に高融点金属シリサイド層を形成する
工程とを有することを特徴としている。
法（以下、第３の発明方法と言う）は、半導体基板上に
高融点金属シリサイド層を備えた半導体装置の製造方法
において、前記半導体基板上にポリシリコン層又は非晶
質シリコン層からなるゲート電極層を堆積する工程と、
前記ゲート電極層にイオン注入する第１のイオン注入工
程と、前記ゲート電極層をエッチングしてゲート電極を
形成する工程と、熱処理を行う工程と、前記ゲート電極
の側壁にサイドウォールを形成する工程と、イオン注入
し、次いで熱処理を施して、所定の不純物表面濃度を有
するＮ型又はＰ型のゲート電極及び拡散層を形成する第
２のイオン注入工程と、前記Ｎ型又はＰ型のゲート電極
上および拡散層上に高融点金属シリサイド層を形成する
工程とを有することを特徴としている。
【００１５】ここで、シリサイド膜の凝集について説明
する。シリサイド膜は、ミクロ的には、同じ結晶性をも
ったグレイン粒の集まりで形成されており、グレインと
グレインとの界面を粒界という。シリサイド膜の凝集と
は、この粒界にシリサイド膜中のシリコンが析出して、
グレインの粒界が高抵抗化してしまう現象である。一般
的に、シリサイド膜の耐熱性は、シリサイド膜の形成膜
厚、配線幅、下地シリコンの結晶性などに影響すること
が知られている。
する。シリサイド膜は、ミクロ的には、同じ結晶性をも
ったグレイン粒の集まりで形成されており、グレインと
グレインとの界面を粒界という。シリサイド膜の凝集と
は、この粒界にシリサイド膜中のシリコンが析出して、
グレインの粒界が高抵抗化してしまう現象である。一般
的に、シリサイド膜の耐熱性は、シリサイド膜の形成膜
厚、配線幅、下地シリコンの結晶性などに影響すること
が知られている。
【００１６】シリサイド膜の形成膜厚について言えば、
シリサイドの膜厚が薄くなるにつれて、耐熱性の劣化が
顕著であり、デバイスの微細化、高集積化に伴って、拡
散層の浅接合化が進んでいるため、シリサイド膜の形成
可でも、薄膜化が進み、耐熱性の劣化が問題となる。ま
た、ゲート電極や拡散層の配線幅について言えば、配線
の微細化が耐熱性の劣化の原因となる。さらに、下地シ
リコンの結晶性について言えば、ゲート電極を構成する
多結晶シリコンと、拡散層を構成する単結晶シリコンと
があるが、多結晶シリコンで構成されているゲート電極
上に形成されるシリサイド膜の耐熱性が乏しいことが明
らかとなっている。
シリサイドの膜厚が薄くなるにつれて、耐熱性の劣化が
顕著であり、デバイスの微細化、高集積化に伴って、拡
散層の浅接合化が進んでいるため、シリサイド膜の形成
可でも、薄膜化が進み、耐熱性の劣化が問題となる。ま
た、ゲート電極や拡散層の配線幅について言えば、配線
の微細化が耐熱性の劣化の原因となる。さらに、下地シ
リコンの結晶性について言えば、ゲート電極を構成する
多結晶シリコンと、拡散層を構成する単結晶シリコンと
があるが、多結晶シリコンで構成されているゲート電極
上に形成されるシリサイド膜の耐熱性が乏しいことが明
らかとなっている。
【００１７】現在、この原因として、多結晶シリコンで
は、シリコン・グレインの粒界が存在していることによ
り、多結晶シリコンは、単結晶上に比べて、シリサイド
のグレインが不均一に形成されることや、単結晶シリコ
ンとシリサイド界面に比べて、多結晶シリコンとシリサ
イド界面の方が界面の結合状態が弱く、シリサイド膜中
のシリコンが下地シリコンに析出しやすいと考えられて
いる。
は、シリコン・グレインの粒界が存在していることによ
り、多結晶シリコンは、単結晶上に比べて、シリサイド
のグレインが不均一に形成されることや、単結晶シリコ
ンとシリサイド界面に比べて、多結晶シリコンとシリサ
イド界面の方が界面の結合状態が弱く、シリサイド膜中
のシリコンが下地シリコンに析出しやすいと考えられて
いる。
【００１８】さらに、形成するシリサイドの材料によっ
ても、シリサイド膜の耐熱性が異なることが分かってい
る。最も広く採用されている材料として、チタンシリサ
イドがある。しかし、このチタンシリサイド膜は微細配
線上で形成することが困難であり、微細配線上に形成可
能なコバルトシリサイドへの移行が図られている。ま
た、コバルトシリサイドは、チタンシリサイドとは違っ
て、シリコンＳｉとの結晶構造が同じで、かつ１．２％
しかＳｉ格子と格子定数がずれておらず、整合性が良い
ことが特徴である。その結果、下地シリコン上にエピタ
キシャル成長する場合があり、下地シリコン上にエピタ
キシャル成長することにより、ＣｏＳｉ2 ／Ｓｉ界面が
熱的に安定になり、耐熱性の向上が期待できる。
ても、シリサイド膜の耐熱性が異なることが分かってい
る。最も広く採用されている材料として、チタンシリサ
イドがある。しかし、このチタンシリサイド膜は微細配
線上で形成することが困難であり、微細配線上に形成可
能なコバルトシリサイドへの移行が図られている。ま
た、コバルトシリサイドは、チタンシリサイドとは違っ
て、シリコンＳｉとの結晶構造が同じで、かつ１．２％
しかＳｉ格子と格子定数がずれておらず、整合性が良い
ことが特徴である。その結果、下地シリコン上にエピタ
キシャル成長する場合があり、下地シリコン上にエピタ
キシャル成長することにより、ＣｏＳｉ2 ／Ｓｉ界面が
熱的に安定になり、耐熱性の向上が期待できる。
【００１９】ここで、さらに詳しく、コバルトシリサイ
ドの形成過程を述べる。コバルトシリサイド膜は、Ｃｏ
→Ｃｏ2 Ｓｉ→ＣｏＳｉ→ＣｏＳｉ2 と相転移して、反
応が進むことが知られている。Ｃｏ→Ｃｏ2 Ｓｉのシリ
サイド化反応は、３５０℃〜４５０℃程度で起こり、そ
の際の反応は、Ｃｏが拡散することにより行われる。こ
の反応は、Ｃｏが拡散種の反応と呼ばれる。また、Ｃｏ
2 Ｓｉ又はＣｏ→ＣｏＳｉのシリサイド化反応は、４０
０℃〜６００℃程度で起こり、その際の反応は、Ｓｉが
拡散種である。さらにまた、ＣｏＳｉ→ＣｏＳｉ2 のシ
リサイド化反応は、６５０℃以上で起こり、その際の拡
散種はＣｏである。
ドの形成過程を述べる。コバルトシリサイド膜は、Ｃｏ
→Ｃｏ2 Ｓｉ→ＣｏＳｉ→ＣｏＳｉ2 と相転移して、反
応が進むことが知られている。Ｃｏ→Ｃｏ2 Ｓｉのシリ
サイド化反応は、３５０℃〜４５０℃程度で起こり、そ
の際の反応は、Ｃｏが拡散することにより行われる。こ
の反応は、Ｃｏが拡散種の反応と呼ばれる。また、Ｃｏ
2 Ｓｉ又はＣｏ→ＣｏＳｉのシリサイド化反応は、４０
０℃〜６００℃程度で起こり、その際の反応は、Ｓｉが
拡散種である。さらにまた、ＣｏＳｉ→ＣｏＳｉ2 のシ
リサイド化反応は、６５０℃以上で起こり、その際の拡
散種はＣｏである。
【００２０】このようにコバルトシリサイドは複雑な反
応系で生じることが知られている。先ほど述べたエピタ
キシャル成長は、最後のＣｏＳｉ→ＣｏＳｉ2 の過程で
生じ、Ｃｏ2 ＳｉやＣｏＳｉはＳｉと結晶構造が全く異
なるため、これらの際にはエピタキシャル成長は生じな
い。しかし、最終的にエピタキシャル成長する割合は、
最初の低温の反応過程で形成されるＣｏ2 Ｓｉ又はＣｏ
Ｓｉ膜をいかに均一に形成するかが重要であり、特に、
最初のＣｏ2 Ｓｉ膜を均一に形成することが必要である
ことが発明者の詳細な実験結果でわかっている。上述の
通り、Ｃｏ→Ｃｏ2 Ｓｉの反応とＣｏ→ＣｏＳｉの反応
とは、反応する温度領域が近いため、２つの反応が同時
にＣｏ／Ｓｉ界面で生じる場合がある。このように同時
に２つの反応が生じると、均一にＣｏ2 Ｓｉ膜が形成さ
れないため、結果として、エピタキシャル成長する割合
が減少し、耐熱性の劣化を生じる。
応系で生じることが知られている。先ほど述べたエピタ
キシャル成長は、最後のＣｏＳｉ→ＣｏＳｉ2 の過程で
生じ、Ｃｏ2 ＳｉやＣｏＳｉはＳｉと結晶構造が全く異
なるため、これらの際にはエピタキシャル成長は生じな
い。しかし、最終的にエピタキシャル成長する割合は、
最初の低温の反応過程で形成されるＣｏ2 Ｓｉ又はＣｏ
Ｓｉ膜をいかに均一に形成するかが重要であり、特に、
最初のＣｏ2 Ｓｉ膜を均一に形成することが必要である
ことが発明者の詳細な実験結果でわかっている。上述の
通り、Ｃｏ→Ｃｏ2 Ｓｉの反応とＣｏ→ＣｏＳｉの反応
とは、反応する温度領域が近いため、２つの反応が同時
にＣｏ／Ｓｉ界面で生じる場合がある。このように同時
に２つの反応が生じると、均一にＣｏ2 Ｓｉ膜が形成さ
れないため、結果として、エピタキシャル成長する割合
が減少し、耐熱性の劣化を生じる。
【００２１】また、ＣｏＳｉの反応過程のうち、Ｃｏ→
ＣｏＳｉの反応の場合には、先ほど述べたように、Ｓｉ
が拡散種であるため、拡散層やゲート電極に添加されて
いる不純物濃度、特に表面の不純物濃度に、反応開始温
度や反応速度が依存する。拡散層やゲート電極の表面の
不純物濃度が高いほど、Ｃｏ→ＣｏＳｉの反応が抑制さ
れるほうに働くことが発明者の詳細な実験によりわかっ
ている。そのため、表面の不純物濃度と熱処理を最適化
することで、Ｃｏ／Ｓｉ界面での反応をＣｏが拡散種で
あるＣｏ→Ｃｏ2 Ｓｉ反応のみに制御することが可能と
なる。このようにＣｏ／Ｓｉ界面の反応を制御すること
により、Ｃｏ2 Ｓｉ膜を均一に形成することが可能とな
り、結果として、最終的に形成されるＣｏＳｉ2膜のエ
ピタキシャル成長する割合が高くでき、高耐熱性を有し
たコバルトシリサイドＣｏＳｉ2 膜の形成が実現でき
る。
ＣｏＳｉの反応の場合には、先ほど述べたように、Ｓｉ
が拡散種であるため、拡散層やゲート電極に添加されて
いる不純物濃度、特に表面の不純物濃度に、反応開始温
度や反応速度が依存する。拡散層やゲート電極の表面の
不純物濃度が高いほど、Ｃｏ→ＣｏＳｉの反応が抑制さ
れるほうに働くことが発明者の詳細な実験によりわかっ
ている。そのため、表面の不純物濃度と熱処理を最適化
することで、Ｃｏ／Ｓｉ界面での反応をＣｏが拡散種で
あるＣｏ→Ｃｏ2 Ｓｉ反応のみに制御することが可能と
なる。このようにＣｏ／Ｓｉ界面の反応を制御すること
により、Ｃｏ2 Ｓｉ膜を均一に形成することが可能とな
り、結果として、最終的に形成されるＣｏＳｉ2膜のエ
ピタキシャル成長する割合が高くでき、高耐熱性を有し
たコバルトシリサイドＣｏＳｉ2 膜の形成が実現でき
る。
【００２２】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１ 本実施形態例は、第１の発明に係る半導体装置の製造方
法の実施形態の一例であって、図１（ａ）〜（ｃ）は、
本実施形態例の製造方法を実施した際の工程毎の層構造
を示す縦断面図である。先ず、図１（ａ）に示すよう
に、フィールド絶縁膜としてフィールド酸化膜１０１を
形成する。このフィールド酸化膜１０１に囲まれた活性
領域に、順次、ゲート酸化膜１０２、ゲートポリシリコ
ン層１０３を成長する。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１ 本実施形態例は、第１の発明に係る半導体装置の製造方
法の実施形態の一例であって、図１（ａ）〜（ｃ）は、
本実施形態例の製造方法を実施した際の工程毎の層構造
を示す縦断面図である。先ず、図１（ａ）に示すよう
に、フィールド絶縁膜としてフィールド酸化膜１０１を
形成する。このフィールド酸化膜１０１に囲まれた活性
領域に、順次、ゲート酸化膜１０２、ゲートポリシリコ
ン層１０３を成長する。
【００２３】次いで、図１（ｂ）に示すように、既知の
手法であるフォトリソグラフィー法とドライエッチング
法によりパターニングして、ゲート電極１０４を形成す
る。次いで、ゲート電極１０４の側面に、例えばシリコ
ン酸化膜から構成されるサイドウォール１０５を既知の
ＣＶＤ技術とエッチング技術を用いて形成する。次に、
フォトリソグラフィー法とイオン注入法と熱処理を行う
ことにより、不純物を活性化して、Ｎ型ゲート電極又は
Ｐ型ゲート電極１０６およびＮ型拡散層又はＰ型拡散層
１０７を形成する。
手法であるフォトリソグラフィー法とドライエッチング
法によりパターニングして、ゲート電極１０４を形成す
る。次いで、ゲート電極１０４の側面に、例えばシリコ
ン酸化膜から構成されるサイドウォール１０５を既知の
ＣＶＤ技術とエッチング技術を用いて形成する。次に、
フォトリソグラフィー法とイオン注入法と熱処理を行う
ことにより、不純物を活性化して、Ｎ型ゲート電極又は
Ｐ型ゲート電極１０６およびＮ型拡散層又はＰ型拡散層
１０７を形成する。
【００２４】この際、拡散層およびゲート電極の表面の
不純物濃度を１×１０21atoms ／cm 2 以上１×１０22at
oms ／cm2 以下の範囲になるようにイオン注入と熱処理
を調節して行う。例えば、ヒ素Ａｓを５×１０15／c
m2 、３０ｋｅＶの条件でイオン注入を行い、次いで、
１０００℃１０秒のＲＴＡを行う。又はホウ素Ｂを５×
１０15／cm2、５ｋｅＶの条件で行い、次いで１０００
℃１０秒のＲＴＡを行う。このようにして、表面濃度が
１×１０21atoms ／cm2 以上１×１０22atoms ／cm2 以
下のＮ型拡散層又はＰ型ゲート電極１０６、Ｎ型拡散層
又はＰ型拡散層１０７を形成できる。
不純物濃度を１×１０21atoms ／cm 2 以上１×１０22at
oms ／cm2 以下の範囲になるようにイオン注入と熱処理
を調節して行う。例えば、ヒ素Ａｓを５×１０15／c
m2 、３０ｋｅＶの条件でイオン注入を行い、次いで、
１０００℃１０秒のＲＴＡを行う。又はホウ素Ｂを５×
１０15／cm2、５ｋｅＶの条件で行い、次いで１０００
℃１０秒のＲＴＡを行う。このようにして、表面濃度が
１×１０21atoms ／cm2 以上１×１０22atoms ／cm2 以
下のＮ型拡散層又はＰ型ゲート電極１０６、Ｎ型拡散層
又はＰ型拡散層１０７を形成できる。
【００２５】通常、このイオン注入は、トランジスタ特
性を制御するための一つの工程であり、シリサイドの耐
熱性を制御するイオン注入工程ではない。本発明では、
シリサイドの耐熱性を向上するために表面の不純物濃度
を高濃度にする方法である。
性を制御するための一つの工程であり、シリサイドの耐
熱性を制御するイオン注入工程ではない。本発明では、
シリサイドの耐熱性を向上するために表面の不純物濃度
を高濃度にする方法である。
【００２６】次に、図１（ｃ）に示すように、Ｎ型ゲー
ト電極又はＰ型ゲート電極１０６およびＰ型拡散層又は
Ｎ型拡散層１０７上のシリコン表面の自然酸化膜を除去
し、厚さ１５ｎｍのコバルトＣｏを例えば４００℃に加
熱した半導体基板上にスパッタ堆積し、次いで、同一真
空内で２分間の基板加熱を行う。このとき、コバルト膜
とシリコンが接触している部分では、Ｃｏ2 Ｓｉ膜が２
５ｎｍ程度の厚みで形成される。
ト電極又はＰ型ゲート電極１０６およびＰ型拡散層又は
Ｎ型拡散層１０７上のシリコン表面の自然酸化膜を除去
し、厚さ１５ｎｍのコバルトＣｏを例えば４００℃に加
熱した半導体基板上にスパッタ堆積し、次いで、同一真
空内で２分間の基板加熱を行う。このとき、コバルト膜
とシリコンが接触している部分では、Ｃｏ2 Ｓｉ膜が２
５ｎｍ程度の厚みで形成される。
【００２７】次に、窒素雰囲気中、６２５℃で３０秒の
急速熱処理（ＲＴＡ）することにより、Ｃｏ2 Ｓｉ膜が
相転移し、３０ｎｍの膜厚のＣｏＳｉ膜が形成される。
次に、塩酸水と過酸化水素水の混合水溶液によりウエッ
トエッチングし、絶縁膜上の未反応のＣｏ膜のみを選択
的に除去する。次いで、窒素雰囲気中、８００℃で１０
秒のＲＴＡを行い、ＣｏＳｉ膜を５０ｎｍ程度の膜厚の
ＣｏＳｉ2 膜１０８を形成する。
急速熱処理（ＲＴＡ）することにより、Ｃｏ2 Ｓｉ膜が
相転移し、３０ｎｍの膜厚のＣｏＳｉ膜が形成される。
次に、塩酸水と過酸化水素水の混合水溶液によりウエッ
トエッチングし、絶縁膜上の未反応のＣｏ膜のみを選択
的に除去する。次いで、窒素雰囲気中、８００℃で１０
秒のＲＴＡを行い、ＣｏＳｉ膜を５０ｎｍ程度の膜厚の
ＣｏＳｉ2 膜１０８を形成する。
【００２８】実施形態例２ 本実施形態例は、第２の発明に係る半導体装置の製造方
法の実施形態の一例であって、図２（ａ）〜（ｃ）は、
本実施形態例の製造方法を実施した際の工程毎の層構造
を示す縦断面図である。先ず、図２（ａ）に示すよう
に、フィールド絶縁膜としてフィールド酸化膜２０１を
形成する。このフィールド酸化膜２０１に囲まれた活性
領域に、順次、ゲート酸化膜２０２、ゲートポリシリコ
ン２０３を成長する。次いで、イオン注入法により、Ｎ
ゲート電極を形成する場合には、例えば、ヒ素Ａｓを１
×１０15／cm2 、３０ｋｅＶの条件でイオン注入を行
う。また、Ｐゲート電極を形成する場合には、例えばホ
ウ素Ｂを１×１０15／cm2 、５ｋｅＶの条件で、又は、
ＢＦ2 を１×１０15／cm2 、２０ｋｅＶの条件で行う。
法の実施形態の一例であって、図２（ａ）〜（ｃ）は、
本実施形態例の製造方法を実施した際の工程毎の層構造
を示す縦断面図である。先ず、図２（ａ）に示すよう
に、フィールド絶縁膜としてフィールド酸化膜２０１を
形成する。このフィールド酸化膜２０１に囲まれた活性
領域に、順次、ゲート酸化膜２０２、ゲートポリシリコ
ン２０３を成長する。次いで、イオン注入法により、Ｎ
ゲート電極を形成する場合には、例えば、ヒ素Ａｓを１
×１０15／cm2 、３０ｋｅＶの条件でイオン注入を行
う。また、Ｐゲート電極を形成する場合には、例えばホ
ウ素Ｂを１×１０15／cm2 、５ｋｅＶの条件で、又は、
ＢＦ2 を１×１０15／cm2 、２０ｋｅＶの条件で行う。
【００２９】次に、図２（ｂ）に示すように、既知の手
法であるフォトリソグラフィー法とドライエッチング法
によりパターニングして、ゲート電極２０４を形成す
る。次いで、ゲート電極２０４の側面に、例えばシリコ
ン酸化膜から構成されるサイドウォール２０５を既知の
ＣＶＤ技術とエッチング技術を用いて形成する。
法であるフォトリソグラフィー法とドライエッチング法
によりパターニングして、ゲート電極２０４を形成す
る。次いで、ゲート電極２０４の側面に、例えばシリコ
ン酸化膜から構成されるサイドウォール２０５を既知の
ＣＶＤ技術とエッチング技術を用いて形成する。
【００３０】次に、フォトリソグラフィー法とイオン注
入法と熱処理を行うことにより、不純物を活性化して、
Ｎ型ゲート電極又はＰ型ゲート電極２０６およびＮ型拡
散層又はＰ型拡散層２０７を形成する。この際、拡散層
およびゲート電極の表面の不純物濃度が１×１０21atom
s ／cm 2 以上１×１０22atoms ／cm2 以下の範囲になる
ようにイオン注入と熱処理を調節して行う。例えば、ヒ
素Ａｓを５×１０15／cm2 、３０ｋｅＶの条件でイオン
注入を行い、次いで、１０００℃で１０秒のＲＴＡを行
う。又はホウ素Ｂを５×１０15／cm2 、５ｋｅＶの条件
で行い、次いで１０００℃１０秒のＲＴＡを行う。この
ようにして、表面濃度が１×１０21atoms ／cm2 以上１
×１０22atoms ／cm2 以下のＮ型ゲート電極又はＰ型ゲ
ート電極２０６、Ｎ型拡散層又はＰ型拡散層２０７、を
形成する。
入法と熱処理を行うことにより、不純物を活性化して、
Ｎ型ゲート電極又はＰ型ゲート電極２０６およびＮ型拡
散層又はＰ型拡散層２０７を形成する。この際、拡散層
およびゲート電極の表面の不純物濃度が１×１０21atom
s ／cm 2 以上１×１０22atoms ／cm2 以下の範囲になる
ようにイオン注入と熱処理を調節して行う。例えば、ヒ
素Ａｓを５×１０15／cm2 、３０ｋｅＶの条件でイオン
注入を行い、次いで、１０００℃で１０秒のＲＴＡを行
う。又はホウ素Ｂを５×１０15／cm2 、５ｋｅＶの条件
で行い、次いで１０００℃１０秒のＲＴＡを行う。この
ようにして、表面濃度が１×１０21atoms ／cm2 以上１
×１０22atoms ／cm2 以下のＮ型ゲート電極又はＰ型ゲ
ート電極２０６、Ｎ型拡散層又はＰ型拡散層２０７、を
形成する。
【００３１】特に、実施形態例２の場合には、ゲート電
極と拡散層を形成するためのイオン注入や熱処理を別々
に行っているため、コバルトシリサイドの耐熱性を向上
しつつ、トランジスタの特性を向上することが可能とな
る。本発明では、シリサイドの耐熱性を向上するために
表面の不純物濃度を高濃度にする方法である。
極と拡散層を形成するためのイオン注入や熱処理を別々
に行っているため、コバルトシリサイドの耐熱性を向上
しつつ、トランジスタの特性を向上することが可能とな
る。本発明では、シリサイドの耐熱性を向上するために
表面の不純物濃度を高濃度にする方法である。
【００３２】次に、図２（ｂ）に示すように、Ｎゲート
電極又はＰゲート電極２０６およびＮ型拡散層又はＰ型
拡散層２０７上のシリコン表面の自然酸化膜を除去し、
厚さ１５ｎｍのコバルトＣｏを例えば４００℃に加熱し
た半導体基板上にスパッタ堆積し、次いで、同一真空内
で２分間の基板加熱を行う。このとき、コバルト膜とシ
リコンが接触している部分では、Ｃｏ2 Ｓｉ膜が２５ｎ
ｍ程度の厚みで形成される。次に、窒素雰囲気中で６２
５℃で３０秒の急速熱処理（ＲＴＡ）することにより、
Ｃｏ2 Ｓｉ膜が相転移し、３０ｎｍの膜厚のＣｏＳｉ膜
が形成される。次に、塩酸水と過酸化水素水の混合水溶
液により、絶縁膜上の未反応のＣｏ膜のみを選択的にウ
エットエッチング・除去する。次いで、窒素雰囲気中
で、８００℃で１０秒のＲＴＡを行い、ＣｏＳｉ膜を５
０ｎｍ程度の膜厚のＣｏＳｉ2 膜２０８を形成する。
電極又はＰゲート電極２０６およびＮ型拡散層又はＰ型
拡散層２０７上のシリコン表面の自然酸化膜を除去し、
厚さ１５ｎｍのコバルトＣｏを例えば４００℃に加熱し
た半導体基板上にスパッタ堆積し、次いで、同一真空内
で２分間の基板加熱を行う。このとき、コバルト膜とシ
リコンが接触している部分では、Ｃｏ2 Ｓｉ膜が２５ｎ
ｍ程度の厚みで形成される。次に、窒素雰囲気中で６２
５℃で３０秒の急速熱処理（ＲＴＡ）することにより、
Ｃｏ2 Ｓｉ膜が相転移し、３０ｎｍの膜厚のＣｏＳｉ膜
が形成される。次に、塩酸水と過酸化水素水の混合水溶
液により、絶縁膜上の未反応のＣｏ膜のみを選択的にウ
エットエッチング・除去する。次いで、窒素雰囲気中
で、８００℃で１０秒のＲＴＡを行い、ＣｏＳｉ膜を５
０ｎｍ程度の膜厚のＣｏＳｉ2 膜２０８を形成する。
【００３３】図３にコバルトシリサイドの層抵抗の表面
不純物濃度依存性を示す。図３（ａ）はＡｓ不純物の表
面不純物濃度とコバルトシリサイドの層抵抗との関係の
グラフ、図３（ｂ）はＢ不純物の表面不純物濃度とコバ
ルトシリサイドの層抵抗との関係のグラフである。ゲー
ト電極の幅が０．２５μｍ、長さ１００μｍのパターン
で、コバルトシリサイドの層抵抗を測定している。ここ
で、白丸はコバルトシリサイド形成直後、黒丸は、コバ
ルトシリサイド形成後にＤＲＡＭ形成工程を通した後の
層抵抗値を示している。ＤＲＡＭ形成工程では、７５０
℃で１時間、次いで９００℃で１０秒の熱処理が施され
ている。シリサイド直後の層抵抗は、表面濃度が１×１
０22atoms ／cm2 の場合、若干、層抵抗が上昇している
が、それ以外の条件では、低抵抗な層抵抗が得られてい
る。一方、ＤＲＡＭ形成工程後の層抵抗は、１×１０２
０atoms ／cm2 の場合に最も層抵抗が高くなっており、
ＤＲＡＭ形成工程の熱処理によって、シリサイド膜の凝
集が生じていることがわかり、表面濃度が１×１０22at
oms ／cm2 に比べても高くなっていることが分かる。ま
た、この傾向は、不純物の種類Ａｓ、Ｂに依存しないこ
とが分かる。
不純物濃度依存性を示す。図３（ａ）はＡｓ不純物の表
面不純物濃度とコバルトシリサイドの層抵抗との関係の
グラフ、図３（ｂ）はＢ不純物の表面不純物濃度とコバ
ルトシリサイドの層抵抗との関係のグラフである。ゲー
ト電極の幅が０．２５μｍ、長さ１００μｍのパターン
で、コバルトシリサイドの層抵抗を測定している。ここ
で、白丸はコバルトシリサイド形成直後、黒丸は、コバ
ルトシリサイド形成後にＤＲＡＭ形成工程を通した後の
層抵抗値を示している。ＤＲＡＭ形成工程では、７５０
℃で１時間、次いで９００℃で１０秒の熱処理が施され
ている。シリサイド直後の層抵抗は、表面濃度が１×１
０22atoms ／cm2 の場合、若干、層抵抗が上昇している
が、それ以外の条件では、低抵抗な層抵抗が得られてい
る。一方、ＤＲＡＭ形成工程後の層抵抗は、１×１０２
０atoms ／cm2 の場合に最も層抵抗が高くなっており、
ＤＲＡＭ形成工程の熱処理によって、シリサイド膜の凝
集が生じていることがわかり、表面濃度が１×１０22at
oms ／cm2 に比べても高くなっていることが分かる。ま
た、この傾向は、不純物の種類Ａｓ、Ｂに依存しないこ
とが分かる。
【００３４】この現象は、表面不純物濃度が低い場合、
例えば１×１０20atoms ／cm2 には、作用のところで述
べたように、高温スパッタ時に形成時において、Ｃｏ→
Ｃｏ 2 Ｓｉの反応とＣｏ→ＣｏＳｉの反応が生じてしま
い、結果として、ＣｏＳｉ2膜のエピタキシャル成長す
る割合が減少し、耐熱性の劣化を生じている。一方、表
面不純物濃度が高い場合には１×１０22atoms ／cm2 、
Ｃｏ→Ｃｏ2Ｓｉの反応のみが生じるが、不純物濃度が
高すぎるため、Ｃｏ→Ｃｏ2 Ｓｉの反応速度が遅くなっ
てしまう。その結果、スパッタしたＣｏがスパッタおよ
び真空加熱中にすべて反応しきらないため、未反応のＣ
ｏ膜が存在してしまう。この未反応のＣｏ膜は、一旦、
大気にさらされ酸化してしまうと、その後の６００℃程
度のＲＴＡ工程においてもシリサイド化反応は生じず、
絶縁膜上の未反応のＣｏをウエットエッチングする際
に、一緒にエッチングされてしまう。結果として、通常
より、薄いＣｏＳｉ2 膜が形成され、耐熱性の劣化が生
じている。しかし、表面不純物濃度が低い場合に比べて
は、耐熱性があることがわかる。
例えば１×１０20atoms ／cm2 には、作用のところで述
べたように、高温スパッタ時に形成時において、Ｃｏ→
Ｃｏ 2 Ｓｉの反応とＣｏ→ＣｏＳｉの反応が生じてしま
い、結果として、ＣｏＳｉ2膜のエピタキシャル成長す
る割合が減少し、耐熱性の劣化を生じている。一方、表
面不純物濃度が高い場合には１×１０22atoms ／cm2 、
Ｃｏ→Ｃｏ2Ｓｉの反応のみが生じるが、不純物濃度が
高すぎるため、Ｃｏ→Ｃｏ2 Ｓｉの反応速度が遅くなっ
てしまう。その結果、スパッタしたＣｏがスパッタおよ
び真空加熱中にすべて反応しきらないため、未反応のＣ
ｏ膜が存在してしまう。この未反応のＣｏ膜は、一旦、
大気にさらされ酸化してしまうと、その後の６００℃程
度のＲＴＡ工程においてもシリサイド化反応は生じず、
絶縁膜上の未反応のＣｏをウエットエッチングする際
に、一緒にエッチングされてしまう。結果として、通常
より、薄いＣｏＳｉ2 膜が形成され、耐熱性の劣化が生
じている。しかし、表面不純物濃度が低い場合に比べて
は、耐熱性があることがわかる。
【００３５】このように、本発明では、下地の表面不純
物濃度を最適化することで、コバルトシリサイド膜の耐
熱性を向上し、高信頼性を有した半導体装置の製造方法
を提供するものである。
物濃度を最適化することで、コバルトシリサイド膜の耐
熱性を向上し、高信頼性を有した半導体装置の製造方法
を提供するものである。
【００３６】
【発明の効果】本発明によれば、ゲート電極を形成し、
次いでゲート電極の側壁にサイドウォールを形成した後
に、イオン注入し、次いで熱処理を施して、所定の不純
物表面濃度を有するＮ型又はＰ型のゲート電極及び拡散
層を形成して、下地の表面不純物濃度を最適化すること
により、ゲート電極及び拡散層上に形成されるコバルト
シリサイド膜の耐熱性を向上させ、高信頼性を有する半
導体装置を製造することができる。
次いでゲート電極の側壁にサイドウォールを形成した後
に、イオン注入し、次いで熱処理を施して、所定の不純
物表面濃度を有するＮ型又はＰ型のゲート電極及び拡散
層を形成して、下地の表面不純物濃度を最適化すること
により、ゲート電極及び拡散層上に形成されるコバルト
シリサイド膜の耐熱性を向上させ、高信頼性を有する半
導体装置を製造することができる。
【図１】実施形態例１の製造方法を工程順に示した断面
図である。
図である。
【図２】実施形態例２の製造方法を工程順に示した断面
図である。
図である。
【図３】コバルトシリサイドの層抵抗の不純物表面濃度
依存性である。
依存性である。
【図４】従来の製造方法を工程順に示した断面図であ
る。
る。
１０１ フィールド酸化膜 １０２ ゲート酸化膜 １０３ ゲートポリシリコン １０４ ゲート電極 １０５ サイドウォール １０６ Ｎ型ゲート電極又はＰ型ゲート電極 １０７ Ｎ型拡散層又はＰ型拡散層 １０８ ＣｏＳｉ2 膜 ２０１ フィールド酸化膜 ２０２ ゲート酸化膜 ２０３ ゲートポリシリコン ２０４ ゲート電極 ２０５ サイドウォール ２０６ Ｎ型ゲート電極又はＰ型ゲート電極 ２０７ Ｎ型拡散層又はＰ型拡散層 ２０８ ＣｏＳｉ2 膜 ４０１ フィールド酸化膜 ４０２ ゲート酸化膜 ４０３ ゲートポリシリコン ４０４ ゲート電極 ４０５ サイドウォール ４０６ Ｎ型ゲート電極又はＰ型ゲート電極 ４０７ Ｎ型拡散層又はＰ型拡散層 ４０８ ＣｏＳｉ2 膜
Claims (8)
- 【請求項１】 半導体基板上に高融点金属シリサイド層
を備えた半導体装置の製造方法において、 前記半導体基板上にポリシリコン層又は非晶質シリコン
層からなるゲート電極層を堆積する工程と、 前記ゲート電極層をエッチングしてゲート電極を形成す
る工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 イオン注入し、次いで熱処理を施して、所定の不純物表
面濃度を有するＮ型又はＰ型のゲート電極及び拡散層を
形成するイオン注入工程と、 前記Ｎ型又はＰ型のゲート電極及び拡散層上に高融点金
属シリサイド層を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 イオン注入工程では、不純物の表面濃度
が１×１０21atoms／cm2 以上１×１０22atoms ／cm2
以下のＮ型又はＰ型のゲート電極及び拡散層を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 イオン注入工程では、１×１０15atoms
／cm2 以上１×１０ 16atoms ／cm2 以下のドーズ量で、
Ｎ型不純物としてヒ素（Ａｓ）、又はＰ型不純物として
ホウ素（Ｂ）若しくはＢＦ2 をイオン注入することを特
徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に高融点金属シリサイド層
を備えた半導体装置の製造方法において、 前記半導体基板上にポリシリコン層又は非晶質シリコン
層からなるゲート電極層を堆積する工程と、 前記ゲート電極層にイオン注入する第１のイオン注入工
程と、 前記ゲート電極層をエッチングしてゲート電極を形成す
る工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 イオン注入し、次いで熱処理を施して、所定の不純物表
面濃度を有するＮ型又はＰ型のゲート電極及び拡散層を
形成する第２のイオン注入工程と、 前記Ｎ型又はＰ型のゲート電極上および拡散層上に高融
点金属シリサイド層を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に高融点金属シリサイド層
を備えた半導体装置の製造方法において、 前記半導体基板上にポリシリコン層又は非晶質シリコン
層からなるゲート電極層を堆積する工程と、 前記ゲート電極層にイオン注入する第１のイオン注入工
程と、 前記ゲート電極層をエッチングしてゲート電極を形成す
る工程と、 熱処理を行う工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 イオン注入し、次いで熱処理を施して、所定の不純物表
面濃度を有するＮ型又はＰ型のゲート電極及び拡散層を
形成する第２のイオン注入工程と、 前記Ｎ型又はＰ型のゲート電極上および拡散層上に高融
点金属シリサイド層を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項６】 第２のイオン注入工程では、不純物の表
面濃度が１×１０21atoms ／cm2 以上１×１０22atoms
／cm2 以下のＮ型又はＰ型のゲート電極及び拡散層を形
成することを特徴とする請求項４又は５に記載の半導体
装置の製造方法。 - 【請求項７】 第２のイオン注入工程では、１×１０15
atoms ／cm2 以上１×１０16atoms ／cm2 以下のドーズ
量で、Ｎ型不純物としてヒ素（Ａｓ）、又はＰ型不純物
としてホウ素（Ｂ）をイオン注入することを特徴とする
請求項６に記載の半導体装置の製造方法。 - 【請求項８】 ゲート電極の側壁にサイドウォールを形
成した後、 Ｃｏを半導体基板上にスパッタ堆積し、次いで、半導体
基板に熱処理を施す工程と、 不活性ガス雰囲気中、半導体基板に４００℃を超え、６
５０℃未満の範囲の温度で急速熱処理（ＲＴＡ）を施す
第１の急速熱処理工程と、 ウエットエッチングし、未反応のＣｏ膜のみを選択的に
除去する工程と、 不活性ガス雰囲気中、６５０℃以上の温度で急速熱処理
を施して、ＣｏＳｉ膜をＣｏＳｉ2 膜に転化する第２の
急速熱処理工程とを備え、Ｎ型又はＰ型のゲート電極上
および拡散層上にコバルトシリサイド層を形成すること
を特徴とする請求項１から７のうちのいずれか１項に記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28086998A JP3216807B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
| US09/409,845 US6316362B1 (en) | 1998-10-02 | 1999-10-01 | Method for manufacturing semiconductor device |
| KR10-1999-0042533A KR100369969B1 (ko) | 1998-10-02 | 1999-10-02 | 반도체장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28086998A JP3216807B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114515A true JP2000114515A (ja) | 2000-04-21 |
| JP3216807B2 JP3216807B2 (ja) | 2001-10-09 |
Family
ID=17631102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28086998A Expired - Fee Related JP3216807B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6316362B1 (ja) |
| JP (1) | JP3216807B2 (ja) |
| KR (1) | KR100369969B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399494B1 (en) * | 2000-11-28 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device |
| JP2007019178A (ja) * | 2005-07-06 | 2007-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100690996B1 (ko) * | 2000-12-28 | 2007-03-08 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439048B1 (ko) * | 2001-12-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2004096041A (ja) * | 2002-09-04 | 2004-03-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100562310B1 (ko) * | 2003-04-08 | 2006-03-22 | 동부아남반도체 주식회사 | 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자 |
| US7485572B2 (en) * | 2006-09-25 | 2009-02-03 | International Business Machines Corporation | Method for improved formation of cobalt silicide contacts in semiconductor devices |
| TW200910526A (en) * | 2007-07-03 | 2009-03-01 | Renesas Tech Corp | Method of manufacturing semiconductor device |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378628A (en) | 1981-08-27 | 1983-04-05 | Bell Telephone Laboratories, Incorporated | Cobalt silicide metallization for semiconductor integrated circuits |
| JPH0367334A (ja) | 1989-08-07 | 1991-03-22 | Nec Corp | エキスパート構築ツールの制約緩和推論方式 |
| US6197646B1 (en) | 1993-02-12 | 2001-03-06 | Fujitsu Limited | Manufacture of semiconductor device with salicide electrode |
| US5482895A (en) | 1993-08-26 | 1996-01-09 | Fujitsu Limited | Method of manufacturing semiconductor devices having silicide electrodes |
| JPH07115198A (ja) | 1993-08-26 | 1995-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07211903A (ja) | 1993-12-02 | 1995-08-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3616122B2 (ja) | 1993-12-27 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JPH07283168A (ja) | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2820122B2 (ja) | 1995-06-23 | 1998-11-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5780361A (en) | 1995-06-23 | 1998-07-14 | Nec Corporation | Salicide process for selectively forming a monocobalt disilicide film on a silicon region |
| JPH09260649A (ja) * | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3729368B2 (ja) * | 1997-02-19 | 2005-12-21 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH10242079A (ja) | 1997-02-24 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH10335265A (ja) | 1997-05-27 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
| US6150248A (en) * | 1997-06-24 | 2000-11-21 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| US6156615A (en) * | 1998-09-30 | 2000-12-05 | Advanced Micro Devices, Inc. | Method for decreasing the contact resistance of silicide contacts by retrograde implantation of source/drain regions |
-
1998
- 1998-10-02 JP JP28086998A patent/JP3216807B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-01 US US09/409,845 patent/US6316362B1/en not_active Expired - Lifetime
- 1999-10-02 KR KR10-1999-0042533A patent/KR100369969B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399494B1 (en) * | 2000-11-28 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device |
| KR100690996B1 (ko) * | 2000-12-28 | 2007-03-08 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| JP2007019178A (ja) * | 2005-07-06 | 2007-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| KR100369969B1 (ko) | 2003-01-29 |
| KR20000028801A (ko) | 2000-05-25 |
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| US6316362B1 (en) | 2001-11-13 |
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