KR100439048B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 코발트 실리사이드층 형성 공정에서 NMOS의 고농도 접합영역을 형성하기 위한 이온 주입 공정시 주입되는 비소의 도즈량과 코발트 실리사이드층을 형성하기 위한 열처리 공정시 온도를 조절하여 특정 지역의 이상 산화막의 형성을 제어함으로써 이상 산화막이 필요한 지역에서는 원만하게 이상 산화막을 형성하고, 이상 산화막이 불필요한 지역에서는 이상 산화막의 형성을 제한하여 반도체 소자의 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제시한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 코발트(Cobalt; Co) 살리사이드(Self Aligned Silicide) 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 불순물 영역인접합영역(Junction)의 깊이가 줄어들어 게이트 전극의 선폭이 감소하고 있는 추세이다. 이로 인해, 반도체 소자에서 요구되는 면저항을 구현하는데 많은 어려움이 발생하고 있다.
이러한 반도체 소자의 면저항을 개선시키기 위해 접합영역과 게이트 전극 상에 텅스텐 실리사이드(WSi)보다 비저항이 낮은 코발트 실리사이드(CoSi2)를 동시에 형성하는 코발트 살리사이드(Self Aligned Silicide; Salicide) 공정을 실시하고 있다.
그러나, 코발트 살리사이드 공정시 게이트 전극 부분에서는 게이트 전극용 도프트 폴리실리콘(Doped Poly Silicon)과 코발트(Co)가 반응하여 코발트 실리사이드막이 형성되는데 반해, 게이트 전극의 모서리 부위의 반도체 기판 내의 접합영역에서는 단결정인 반도체 기판의 실리콘과 반응하는 코발트 실리사이드막이 형성됨에 따라 접합영역에서 균일한 계면을 갖는 실리사이드막을 형성하기가 매우 어렵다. 따라서, 최근에는 접합영역 상에 형성된 코발트 실리사이드의 특성을 개선시키기 위해 코발트층 상에 티타늄(Ti) 또는 티타늄 질화물의 캡핑(capping) 층을 사용하여 코발트 실리사이드를 형성하는 기술이 제안되었다.
도 1a 내지 도 1k는 종래 기술에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 코발트 실리사이드 형성 방법을 설명하기 위해 도시한 CMOS 소자의 단면도이다.
도 1a를 참조하면, P형 반도체 기판(10)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 1b를 참조하면, 전체 구조 상부에 게이트 산화막(14)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘층(16)을 형성한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(16) 및 게이트 산화막(14)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(18)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(20)을 형성한다.
도 1c 및 도 1d를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(22)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(22)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(24)을 형성한다. 이어서, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(26)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(26)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(28)을 형성한다.
도 1e 및 도 1f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(18) 및 PMOS 게이트 전극(20)의 측벽에 LDD(Lightly DopedDrain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)을 형성한다. 이어서, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(32)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(32)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(34)을 형성한다.
도 1g를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(36)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(36)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(38)을 형성한다. 이로써, NMOS 영역의 P-웰에는 저농도 접합영역(24) 및 고농도 접합영역(34)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(28) 및 고농도 접합영역(38)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
도 1h를 참조하면, 전체 구조 상부에 코발트층(40)을 형성한 후 이 코발트층(40) 상에 캡핑층(42)을 형성한다. 이때, 캡핑층(42)은 후속 코발트 실리사이드 형성공정전에 코발트층(40)이 오염되는 것을 방지하기 위해 티타늄층(Ti) 또는 티타늄 질화물층(TiN)으로 형성하거나, 티타늄층과 티타늄 질화물층의 조합으로 형성한다.
도 1i 및 도 1j를 참조하면, 전체 구조 상부에 RTP(Rapid Thermal Process) 방식으로 제 1 열처리 공정을 실시하여 NMOS 영역과 PMOS 영역의 고농도접합영역(34 및 38)과 게이트 전극(18 및 20) 상에 CoSi층(44)을 형성한다. 이어서, 소정의 세정공정을 실시하여 반도체 기판(10)의 실리콘과 반응하지 않고 잔재하는 코발트를 제거한 후 RTP 방식으로 제 2 열처리 공정을 실시하여 CoSi층(44)을 상변이 시켜 코발트 실리사이드층(CoSi2; 46)를 형성한다.
이와 같은 종래 기술에서는 캡핑층(42)을 티타늄 질화층으로 형성할 경우 상기 제 1 열처리 공정시 코발트는 티타늄 질화층과는 반응하지 않고 실리콘하고만 반응함에 따라 CoSi층(44) 내에는 낮은 농도의 티타늄이 잔재하게 되고, 후속 제 2 열처리 공정시 티타늄은 코발트 실리사이드층(46) 내의 그레인 바운더리에 낮은 농도로 잔재하게 된다. 이로써, 캡핑층(42)으로 티타늄 질화층을 사용할 경우에는 후속 BLC(Bit Line Contact) 공정시 캡핑층(42)으로 티타늄층을 사용하는 경우 NMOS 영역의 코발트 실리사이드층(46) 상에 이상 산화막(48)이 형성되지 않는다.
그러나, 캡핑층(42)을 티타늄층으로 형성할 경우 상기 제 1 열처리 공정시 티타늄 원자가 하부의 코발트층(40)과 반도체 기판(10) 내로 침투함에 따라 반도체 기판(10)에 형성된 CoSi층(44) 상에 코발트와 티타늄이 반응하여 CoTi층(도시하지 않음)이 형성됨과 아울러 CoTi층 상에는 티타늄 질화층(도시하지 않음)이 형성된다. 이후, CoSi층(44) 내에 잔재하는 티타늄 원자, 즉 1차 열처리후 CoSi내에는 비소와 티타늄이 위치하며 Ti농도가 높을 수록 제 2 열처리공정시 비소가 실리콘 기판으로 이동하는 것을 Ti가 방해하여 CoSi2내에 비소가 많이 위치하게 되고, 이들 비소가 실리콘 기판에 있는 실리콘의 이동자리를 제공한다. 제 2 열처리 공정시CoSi층(44)이 코발트 실리사이드층(46)으로 변환하는 과정에서 코발트 실리사이드층(46)의 그레인 바운더리(Grain Boundary)에 위치하게 된다. 이로 인해, 후속 BLC(Bit Line Contact) 공정시 도 1k에 도시된 NMOS 영역의 코발트 실리사이드층(46) 상에 이상 산화막(48)이 형성된다.
상기에서 설명한 NMOS 영역의 코발트 실리사이드층 상에 형성되는 이상 산화막을 실제 TEM 사진을 통해 살펴보면 도 3a 내지 도 3b와 같다.
도 3a는 캡핑층을 티타늄층으로 형성한 후 후속 공정인 BLC 공정을 위해 캡핑층 상에 HLD와 질화막을 순차적으로 형성한 도면이고, 도 3b는 캡핑층을 티타늄 질화층으로 형성한 후 후속 공정인 BLC 공정을 위해 캡핑층 상에 HLD와 질화막을 순차적으로 형성한 도면이다.
도 3a에 도시된 바와 같이 캡핑층을 티타늄층으로 형성할 경우 코발트 실리사이드층 상에 형성되는 HLD가 비교적 두껍게 형성되는데, 반해 도 3b에 도시된 바와 같이 캡핑층을 티타늄 질화층으로 형성할 경우 코발트 실리사이드층 상에 형성되는 HLD가 비교적 얇게 형성되는 것을 알 수 있다. 이는, 캡핑층으로 티타늄층을 형성할 경우 코발트 실리사이드층 상에 이상 산화막이 형성되는데 반해, 캡핑층으로 티타늄 질화층을 형성할 경우 코발트 실리사이드층 상에 이상 산화막이 형성되지 않기 때문이다.
상기에서 설명한 바와 같이, 반도체 소자의 공정 조건에 따라 코발트 실리사이드층 상에 형성되는 이상 산화막은 부도체 특성을 보이는데, 이러한 특성을 갖는 이상 산화막은 전기적인 특성을 요하는 부위에서는 불필요한 물질이지만, 절연 특성을 요하는 부위에서는 필요한 물질이다. 따라서, 반도체 소자의 공정 조건을 적절히 조절하여 절연 특성을 요하는 부위에서는 이상 산화막을 적절히 형성하고, 전기적인 특성을 요하는 부위에서는 이상 산화막을 형성함으로써 반도체 소자의 특성을 개선시킬 수 있는 연구가 필요하다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 반도체 소자의 코발트 실리사이드층 형성 공정에서 NMOS의 고농도 접합영역을 형성하기 위한 이온 주입 공정시 주입되는 비소의 도즈량과 코발트 실리사이드층을 형성하기 위한 열처리 공정시 온도를 조절하여 특정 지역의 이상 산화막의 형성을 제어함으로써 이상 산화막이 필요한 지역에서는 원만하게 이상 산화막을 형성하고, 이상 산화막이 불필요한 지역에서는 이상 산화막의 형성을 제한하여 반도체 소자의 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1k는 종래 기술에 따른 반도체 소자의 코발트 실리사이드 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 코발트 실리사이드 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 3a 및 도 3b는 캡핑층을 티타늄 또는 티타늄 질화층으로 형성할 경우 이상 산화막의 두께를 비교하기 위한 TEM 사진.
도 4a 내지 도 4c는 캡핑층을 티타늄층으로 형성할 경우, 제 1 열처리 공정 조건에 따라 웨이퍼의 깊이(Depth)에 존재하는 원자(N, O, Si, Ti, Co, As)들의 농도 분포를 나타낸 그래프이다.
도 5a 내지 도 5c는 코발트층 상에 캡핑층으로 티타늄 질화층을 형성할 경우, 비소의 도즈량에 따른 이상 산화막의 변화를 도시한 TEM 사진.
도 6a 내지 도 6d는 코발트층 상에 캡핑층으로 티타늄 질화층을 형성할 경우, 비소의 도즈량에 따라 웨이퍼의 깊이(Depth)에 존재하는 원자(N, O, Si, Ti, Co, As)들의 농도 분포를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 게이트 산화막 16, 106 : 폴리실리콘층
18, 108 : NMOS 게이트 전극 20, 110 : PMSO 게이트 전극
24, 28, 114, 118 : 저농도 접합영역
34, 38, 124, 128 : 고농도 접합영역
30, 120 : 스페이서 40, 130 : 코발트층
42, 132 : 캡핑층 44, 134 : CoSi층
46, 136 : 코발트 실리사이드층
48 : 이상 산화막
22, 26, 32, 36, 112, 116, 122, 126 : 포토레지스트 패턴
상술한 목적을 달성하기 위해 본 발명은 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스/드레인 영역을 형성한 후 상기 게이트 전극의 상부면과 상기 소오스/드레인 영역 상에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 소오스/드레인 영역을 형성하기 위한 이온 주입 공정시 이온 도즈량을 조절하거나,상기 실리사이드층을 형성하기 위한 열처리 공정시 온도를 조절하여 상기 실리사이드층 상에 이상 산화막을 형성하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위한 소자 분리막을 형성하는 단계; 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 게이트 전극 및 PMOS 게이트 전극을 형성하는 단계; 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역을 형성하는 단계; 전체 구조 상부에 금속층과 캡핑층을 순차적으로 형성하는 단계; 전체 구조 상부에 열처리 공정을 실시하여 실리사이드를 형성하는 단계; 및 상기 NMOS 영역의 상기 실리사이드 상에 이상 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 CMOS 소자의 코발트 실리사이드 형성 방법을 설명하기 위해 도시한 CMOS 소자의 단면도이다.
도 2a를 참조하면, P형 반도체 기판(100)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 2b를 참조하면, 전체 구조 상부에 게이트 산화막(104)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘층(106)을 형성한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(106) 및 게이트 산화막(104)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(108)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(110)을 형성한다.
도 2c 및 도 2d를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(112)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(112)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(114)을 형성한다. 이어서, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(116)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(116)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(118)을 형성한다.
도 2e를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(108) 및 PMOS 게이트 전극(110)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(120)을 형성한다.
도 2f를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(122)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(122)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도접합영역(124)을 형성한다. 이때, 'n+' 이온 주입 공정은 40 내지 60KeV 이온 주입 에너지로 실시하되, 'n+' 이온의 도즈량은 후속 코발트 실리사이드 이상 산화막을 고려하여 선택적으로 결정한다. 여기서, 'n+' 이온의 도즈량을 선택적으로 결정하는 이유에 대해서는 후술하기로 한다.
도 2g를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(126)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(126)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(128)을 형성한다.
이로써, NMOS 영역의 P-웰에는 저농도 접합영역(114) 및 고농도 접합영역(124)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(118) 및 고농도 접합영역(128)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
도 2h를 참조하면, 전체 구조 상부에 코발트층(130)을 형성한 후 상기 코발트층(130) 상에 캡핑층(132)을 형성한다. 이때, 캡핑층(132)은 코발트층(130)과 반응하는 티타늄층으로 형성하거나, 코발트층(130)과 반응하는 티타늄 질화층으로 형성한다.
도 2i를 참조하면, 전체 구조 상부에 RTP(Rapid Thermal Process) 방식으로 제 1 열처리 공정을 실시하여 NMOS 영역과 PMOS 영역의 고농도 접합영역(124 및128)과 게이트 전극(108 및 110) 상에 CoSi층(134)을 형성한다. 이때, 제 1 열처리 공정 조건은 캡핑층(132)으로 티타늄층을 사용할 경우 후속 코발트 실리사이드층의 이상 산화막을 고려하여 선택적으로 결정한다. 이에 대해서도 후술하기로 한다. 이어서, 선택적 습식 식각공정을 실시하여 반도체 기판(10)의 실리콘과 반응하지 않고 잔재하는 코발트와 캡핑층(132)을 형성하는 구성 물질을 제거한다.
도 2j를 참조하면, 전체 구조 상부에 RTP를 방식으로 제 2 열처리 공정을 실시하여 CoSi층(134)을 상변이 시켜 코발트 실리사이드층(CoSi2; 136)을 형성한다. 이때, 공정 조건에 따라 코발트 실리사이드층(136) 상에 이상 산화막(도시하지 않음)이 형성될 수 도 있다. 이에 대해서는 후술하기로 한다.
이어서, 코발트 실리사이드층(136) 상에 이상 산화막을 형성하거나, 미리 전 공정에서 형성된 이상 산화막의 두께를 키우기 위해 RTP, 퍼니스(Furnace), 버티컬 LPCVD(Vertical Low Pressure Chemical Vapor Deposition), 습식 산화방식, 건식 산화방식 또는 스팀(Steam) 산화방식을 실시한다. 이후의 공정은 종래 기술과 동일함에 따라 여기서는 생략하기로 한다.
상기에서 설명한 바와 같이, 본 발명은 종래 기술의 코발트 실리사이드층 형성공정과 거의 동일한 공정으로 진행하되, NMOS 영역에 고농도 접합영역을 형성하기 위한 'n+' 이온, 즉 비소(As) 이온의 도즈량과 CoSi층을 형성하기 위한 제 1 및 제 2 열처리 공정을 조절하여 코발트 실리사이드층 상에 형성되는 이상 산화막의형성을 조절하고 있다.
NMOS 영역의 코발트 실리사이드층 상에 형성되는 이상 산화막은 캡핑층으로 사용되는 티타늄의 농도와 NMOS 영역의 고농도 접합영역에 주입된 비소(As)의 도즈(Dose)량에 따라 결정되는데, 우선 티타늄의 농도에 따른 이상 산화막의 변화를 도 4a 내지 도 4c를 통해 상세히 설명하면 다음과 같다.
도 4a 내지 도 4c는 코발트층 상에 캡핑층으로 티타늄층을 형성할 경우, 제 1 열처리 공정 조건에 따라 웨이퍼의 깊이(Depth)에 존재하는 원자(N, O, Si, Ti, Co, As)들의 세기(Intensity), 즉 농도 분포를 나타낸 그래프이다.
도 4a를 참조하면, 이 도면은 제 1 열처리 공정을 RTP로 500℃에서 60초 동안 실시할 경우 각 깊이에 존재하는 원자들의 농도 분포를 나타내는데, 예를 들어, 0.05㎛의 깊이(즉, 코발트층이 형성되는 부위)에서는 티타늄 원자에 비해 코발트와 실리콘 원자의 농도 분포가 가장 높게 나타나는 것을 알 수 있다.
도 4b를 참조하면, 이 도면은 제 1 열처리 공정을 RTP로 550℃에서 60초 동안 실시할 경우 각 깊이에 존재하는 원자들의 농도 분포를 나타내는데, 도 4a에 비해 0.05㎛의 깊이에서 티타늄의 원자의 농도 분포가 증가하는 것을 알 수 있다.
도 4c를 참조하면, 이 도면은 제 1 열처리 공정을 RTP로 600℃에서 60초 동안 실시할 경우 각 깊이에 존재하는 원자들의 농도 분포를 나타내는데, 도 4b에 비해 0.05㎛의 깊이에서 티타늄의 원자의 농도 분포가 증가하는 것을 알 수 있다.
이러한 현상은 CoSi층을 형성하기 위한 제 1 열처리 공정시 가해지는 고온에 의해 CoSi층 내로 티타늄 원자가 침투하기 때문인데, 특히 제 1 열처리 공정시 가해지는 온도가 고온일 수록 티타늄 원자는 CoSi층으로 쉽게 침투하여 CoSi층 내에 고농도로 분포하게 된다. 이로써, 후속 코발트 실리사이드층 형성 공정시 CoSi층 내의 그레인 바운더리 내에 위치한 티타늄 원자가 제 2 열처리 공정에 의해 반도체 기판과 CoSi 내에 도핑되어 있는 비소의 분포에 관여하게 된다. 즉, 코발트 실리사이드층 내의 티타늄 농도가 높게 되면 CoSi 내에 있는 비소가 실리콘 기판으로 비소의 재분포가 일어나는 것을 방해하여 코발트 실리사이드층 내에 많은 비소가 분포하게 되어 이상 산화막의 두께가 증가하게 된다.
한편, NMOS 영역의 고농도 접합영역에 주입된 비소(As)의 도즈(Dose)량에 따른 이상 산화막의 변화를 도 5a 내지 도 5c와 도 6a 내지 도 6d를 통해 상세히 설명하면 다음과 같다.
도 5a 내지 도 5c는 코발트층 상에 캡핑층으로 티타늄 질화층을 형성할 경우, 비소의 도즈량에 따른 이상 산화막의 변화를 도시한 TEM 사진으로서, 비소의 도즈량의 증가에 따라 이상 산화막의 두께가 증가함으로써 최종적으로 HLD의 두께가 증가하는 것을 도시하고 있다.
도 5a를 참조하면, 이 도면은 비소의 도즈량을 1E15ions/cm2로 하여 50KeV의 이온 주입 에너지로 고농도 이온 주입 공정을 실시할 경우의 이상 산화막의 변화를 도시한 TEM 사진으로서, 이 조건에서 코발트 실리사이드층의 두께는 400Å 정도이고, HLD의 두께는 130Å 정도이며, 질화막의 두께는 200Å 정도이다.
도 5b를 참조하면, 이 도면은 비소의 도즈량을 7E15ions/cm2로 하여 50KeV의이온 주입 에너지로 고농도 이온 주입 공정을 실시할 경우의 이상 산화막의 변화를 도시한 TEM 사진으로서, 이 조건에서 코발트 실리사이드층의 두께는 370Å 정도이고, HLD의 두께는 130Å 정도이며, 질화막의 두께는 200Å 정도이다.
도 5c를 참조하면, 이 도면은 비소의 도즈량을 1E16ions/cm2로 하여 50KeV의 이온 주입 에너지로 고농도 이온 주입 공정을 실시할 경우의 이상 산화막의 변화를 도시한 TEM 사진으로서, 이 조건에서 코발트 실리사이드층의 두께는 350 내지 400Å 정도이고, HLD의 두께는 160Å 정도이며, 질화막의 두께는 200Å 정도이다.
또한, 도 6a 내지 도 6d는 비소의 도즈량에 따라 웨이퍼의 깊이(Depth)에 존재하는 원자(N, O, Si, Ti, Co, As)들의 세기(Intensity), 즉 농도 분포를 나타낸 그래프이다.
도 6a를 참조하면, 이 도면은 비소의 도즈량을 1E15ions/cm2로 할 경우 각 깊이에 존재하는 원자들의 농도 분포를 나타내는데, 예를 들어, 0.05㎛의 깊이(즉, 코발트층이 형성되는 부위)에서는 비소 원자에 비해 코발트와 실리콘 원자의 농도 분포가 가장 높게 나타나는 것을 알 수 있다.
도 6b를 참조하면, 이 도면은 비소의 도즈량을 5E15ions/cm2로 할 경우 각 깊이에 존재하는 원자들의 농도 분포를 나타내는데, 예를 들어, 도 6a에 비해 0.05㎛의 깊이에서 비소의 원자의 농도 분포가 증가하는 것을 알 수 있다.
도 6c를 참조하면, 이 도면은 비소의 도즈량을 7E15ions/cm2로 할 경우 각깊이에 존재하는 원자들의 농도 분포를 나타내는데, 예를 들어, 도 6b에 비해 0.05㎛의 깊이에서 비소의 원자의 농도 분포가 증가하는 것을 알 수 있다.
도 6d를 참조하면, 이 도면은 비소의 도즈량을 1E16ions/cm2로 할 경우 각 깊이에 존재하는 원자들의 농도 분포를 나타내는데, 예를 들어, 도 6c에 비해 0.05㎛의 깊이에서 비소의 원자의 농도 분포가 증가하는 것을 알 수 있다.
이러한 현상은 반도체 기판 내에 이온 주입되는 비소의 도즈량이 증가할 수록 코발트 실리사이드층과 반도체 기판 간의 계면에 위치하는 비소 농도가 증가함과 아울러 코발트 실리사이드층 내에 위치하는 비소 도즈량이 증가하여 발생하게 된다. 즉, 반도체 기판 내에 존재하는 비소는 코발트 실리사이드층 형성시 코발트 실리사이드층의 상부 표면과, 코발트 실리사이드층과 반도체 기판의 계면으로 이동하게 되어 이 부위의 비소 농도가 증가하게 된다. 이로 인해, 코발트 실리사이드층과 반도체 기판 간의 계면으로 이동하는 비소의 도즈량이 제한됨에 따라 이동되지 않고 잔재하는 나머지 비소는 코발트 실리사이드층 내에 위치하게 됨으로써 티타늄과 비소 간의 결합이 발생하여 코발트 실리사이드층과 반도체 기판 간의 계면으로 이동하려는 비소를 제한하게 되어 코발트 실리사이드 내에 비소가 위치하게 된다. 또한, 코발트 실리사이드층과 반도체 기판 간의 계면에 위치하는 비소는 후속 열처리 공정시 반도체 기판의 실리콘이 코발트 실리콘층을 통과하여 이상 산화막의 형성을 촉진시키게 된다.
한편, 본 발명에서는 이상 산화막을 형성하거나, 미리 전 공정에서 형성된이상 산화막의 두께를 키우기 위해 RTP, 퍼니스(Furnace), 버티컬 LPCVD(Vertical Low Pressure Chemical Vapor Deposition), 습식 산화방식, 건식 산화방식 또는 스팀(Steam) 산화방식을 추가로 실시할 수 도 있다.
결론적으로, 본 발명은 코발트 실리사이드층에 영향을 주지 않으면서 특정 지역에 원하는 이상 산화막을 성장시키는 방법을 제시하고 있는데, 코발트 실리사이드층 형성 공정시 이상 산화막이 불필요한 지역에서는 캡핑층을 티타늄 질화층으로 형성하거나, 비소의 도즈량을 7E15ions/cm2이하로 설정하여 공정을 진행한다. 반면, 이상 산화막이 필요한 지역에서는 캡핑층으로 티타늄을 사용하거나, 코발트 실리사이드층을 형성하기 위한 열처리 공정시 온도를 고온에서 실시하거나, 비소의 도즈량을 증가시켜 공정을 진행한다.
본 발명은 반도체 소자의 코발트 실리사이드층 형성 공정에서 NMOS의 고농도 접합영역을 형성하기 위한 이온 주입 공정시 주입되는 비소의 도즈량과 코발트 실리사이드층을 형성하기 위한 열처리 공정시 온도를 조절하여 특정 지역의 이상 산화막의 형성을 제어함으로써 이상 산화막이 필요한 지역에서는 원만하게 이상 산화막을 형성하고, 이상 산화막이 불필요한 지역에서는 이상 산화막의 형성을 제한하여 반도체 소자의 특성을 개선시킬 수 있다.
Claims (10)
- 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극의 상부면과 상기 소오스/드레인 영역 상에 실리사이드층을 형성하는 단계를 포함하되,상기 소오스/드레인 영역을 형성하기 위한 이온 주입 공정시 이온 도즈량을 조절하거나, 상기 실리사이드층을 형성하기 위한 열처리 공정시 온도를 조절하여 상기 실리사이드층 상에 상기 실리사이드층에 영향을 주지 않으면서, 특정지역에 원하는 이상 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정시 사용되는 이온은 비소인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드층은 코발트 실리사이드층으로 형성하되, 전체 구조 상부에 코발트층 및 캡핑층을 형성한 후 열처리 공정을 실시하여 형성하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 캡핑층은 티타늄층 또는 티타늄 질화층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위한 소자 분리막을 형성하는 단계;상기 NMOS 영역과 상기 PMOS 영역에 NMOS 게이트 전극 및 PMOS 게이트 전극을 형성하는 단계;상기 NMOS 영역과 상기 PMOS 영역에 NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역을 형성하는 단계;전체 구조 상부에 금속층과 캡핑층을 순차적으로 형성하는 단계;전체 구조 상부에 열처리 공정을 실시하여 실리사이드를 형성하는 단계; 및상기 NMOS 영역의 상기 실리사이드 상에 이상 산화막을 형성하는 단계를 포함하되,상기 NMOS 영역의 소오스/드레인 영역을 형성하기 위한 이온 주입 공정시 주입되는 이온의 도즈량과 상기 열처리 공정에 의해 상기 실리사이드층에 영향을 주지 않으면서, 특정지역에 원하는 상기 이상 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 금속층은 코발트층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 캡핑층은 티타늄층 또는 티타늄 질화층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 제 5 항에 있어서,상기 이상 산화막은 RTP, 퍼니스, 버티컬 LPCVD, 습식 산화방식, 건식 산화방식 또는 스팀 산화방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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