KR19980019634A - 반도체 소자의 게이트 전극 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 전극에 관한 것으로 특히, 게이트 전극의 재료로 사용하는 텅스텐 실리사이드의 재형성(Reaction)시 실리사이드 측면으로 발생하는 이상(異常) 산화막의 생성을 방지하여 접합(Junction)부분의 균일화를 향상시킨 반도체 소자의 게이트 전극 및 그 제조방법에 관한 것이다.
상기와 같은 반도체 소자의 게이트 전극은 반도체 기판; 상기 반도체 기판상에 선택적으로 형성되는 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막; 상기 캡절연막, 실리사이드 및 폴리실리콘층 및 게이트 산화막의 측면으로 형성되는 산화방지막; 그리고 상기 산화방지막 측면으로 형성되는 측벽 스페이서를 포함한다.

Description

반도체 소자의 게이트 전극 및 그 제조방법
일반적으로 게이트 전극의 재료로는 게이트 전극과 동시에 메모리의 워드선과 같은 배선으로도 사용되므로 저항률이 낮은 재료를 사용한다.
특히, 디지인룰이 서브미크론(Submicron)화 함에 따라 미세화에 의한 배선저항(R)의 증가와 배선피치(Pitch)의 축소에 의한 용량(Capactiance) 증대의 상승효과에 따른 RC의 전달지연 문제가 발생한다.
이와 같은 디자인룰의 미세화와 RC 전달지연의 문제점으로 디자인 규격이 1㎛ 이하로 될경우 종래에 일반적으로 게이트 전극의 재료로 사용하였던 폴리실리콘을 사용할 경우 소자의 동작속도와 신뢰성에서 문제를 발생시켰다. 현재 고저항인 폴리실리콘에서 특성이 폴리실리콘과 유사하고 저항이 폴리실리콘 보다 10-1∼10-2배인 고융점 금속 실리사이드가 사용되고 있다. 이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 게이트 전극 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래 반도체 소자의 게이트 전극 단면구조도이다.
종래 반도체 소자의 게이트 전극은 반도체 기판(1)과 상기 반도체 기판(1)에 게이트 산화막(2), 폴리실리콘층(3), 실리사이드(4) 및 캡절연막(5)으로 이루어진 게이트 전극라인이 일정간격을 갖고 복수개 형성되고 상기 캡절연막(5), 실리사이드(4), 폴리실리콘층(3) 및 게이트 산화막(3)의 측면으로 측벽 스페이서(9a)가 형성된 구조이다(이때 미설명 부호 7은 이상 산화막이고 8은 LDD 영역이며, 10은 고농도 소오스/드레인 영역이다).
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 게이트 전극 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2g는 종래 반도체 소자의 게이트 전극 제조공정 단면도이다.
먼저 도 2a에 나타낸 바와 같이 반도체 기판(1)상에 게이트 산화막(2) 및 폴리실리콘층(3)을 차례로 형성한다.
도 2b에 나타낸 바와 같이 상기 폴리실리콘층(3)상에 실리사이드(4) 및 캡산화막(5)을 차례로 형성한다. 이때 실리사이드(4)는 텅스텐(W), 탄탈(Ta) 또는 티탄(Ti) 실리사이드이다.
도 2c에 나타낸 바와 같이 상기 캡산화막(5)상에 포토레지스트(6)를 증착하고 노광 및 현상공정으로 게이트 전극 형성영역을 정의하여 상기 포토레지스트(6)를 패터닝한다.
도 2d에 나타낸 바와 같이 상기 패터닝된 포토레지스트(6)를 마스크로 이용한 식각 공정으로 캡산화막(5), 실리사이드(4), 폴리실리콘층(3) 및 게이트 산화막(2)을 차례로 식각하여 실리사이드(4) 및 폴리실리콘층(3)으로 이루어진 게이트 전극을 형성한다. 그다음, 상기 포토레지스트(6)를 제거한다. 이때, 텅스텐 실리사이드(4)의 식각 용액으로는 인산(H3PO4) 또는 과산화수소(H2O2)를 사용한다.
그다음 상기 식각용액 및 식각 잔여물인 폴리머 등을 세척용액을 사용하여 제거한다. 그리고 폴리실리콘층(3)과 텅스텐 등의 고융점 금속을 재료로 사용한 실리사이드(4)와의 접착력(Adhesion)을 향상하기 위해 열처리(Anneal)한다. 즉, 재형성 (Reaction)을 한다. 그러면 실리사이드(4)의 측면으로 텅스텐이 포함된 이상(異常) 산화막(7)이 생긴다. 그다음, 상기 반도체 기판(1)내에 저농도 불순물 이온주입 공정을 실시하여 LDD 영역(8)을 형성한다. 이때, 이상 산화막(7)은 식각용액중에 포함된 산소성분 및 세척장비에서 열처리를 위한 퍼니스(Furnace)로의 이송도중에 산소부위기에 노출되면서 실리사이드(4)의 측면에 산소를 포함한 물질이 형성되어 열처리 도중에 실리사이드(4)의 측면으로 불규칙하게 돌출된 형상으로 형성된다.
또한 텅스텐(W) 등의 고융점 금속은 내약품성 및 내산화성이 폴리실리콘 보다 떨어지는 것도 이상 산화막(7) 발생의 원인이다.
도 2e에 나타낸 바와 같이 상기 캡산화막(5), 실리사이드(4) 및 폴리실리콘층(3) 및 게이트 산화막을 포함한 기판 전면에 측벽 형성용 산화막(9)을 형성한다.
도 2f에 나타낸 바와 같이 상기 측벽 형성용 산화막(9)을 에치-백(Etch-Back)하여 캡산화막(5), 실리사이드(4) 및 폴리실리콘층(3) 및 게이트 산화막(2)의 측면에 측벽 스페이서(9a)로 형성한다.
이때, 실리사이드(4)의 측면으로 불규칙하게 돌출된 형상으로 형성된 이상 산화막(7)으로 인해 측벽 스페이서(9a) 또한 부분적으로 돌출된 형상으로 형성된다.
도 2g에 나타낸 바와 같이 상기 측벽 스페이서(9a) 및 캡산화막(5)을 마스크로 이용하여 반도체 기판(1)에 고농도 불순물 이온주입 공정을 실시하여 고농도 소오스/드레인 영역(10)을 형성한다. 이때, 불규칙하게 돌출된 이상 산화막(7)으로 인해 형성하고자 하는 폭보다 좁은 범위로 고농도 소오스/드레인 영역(10)이 형성된다. 즉, 이상 산화막(7)이 이온주입을 방해하는 장벽으로써의 역할을 하여 소오스/드레인 영역의 접합(Junction)부 형성이 균일하게 형성되지 못한다.
종래와 같은 반도체 소자의 게이트 전극 제조방법에 있어서는 폴리실리콘 상층면에 형성된 실리사이드의 재형성(Reaction)시 실리사이드의 측면으로 불규칙하게 돌출되는 형상의 이상 산화막이 형성되어 LDD 영역 및 고농도 소오스/드레인 영역 형성을 위한 이온주입 공정시 이상 산화막이 이온주입 장벽으로 작용하여 반도체 기판내에 필요한 만큼의 접합(Junction)부분이 형성되지 않아 소자가 반도체 소자의 신뢰도 및 수율이 저하되는 문제를 발생시킨다.
본 발명은 종래와 같은 반도체 소자의 게이트 전극 및 그 제조방법의 문제점을 해결하기 위한 것으로 게이트 전극으로 사용하는 실리사이드의 측면에 산화방지막을 형성하여 이상 산화막의 발생을 방지하여 신뢰도 및 수율을 향상시킨 반도체 소자의 게이트 전극 및 그 제조방법을 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 반도체 소자의 게이트 전극 단면구조도
도 2a 내지 도 2g는 종래 반도체 소자의 게이트 전극 제조공정 단면도
도 3은 본 발명 반도체 소자의 게이트 전극 단면구조도
도 4a 내지 도 4g는 종래 반도체 소자의 게이트 전극 제조공정 단면도
*도면의 주요부분에 대한 부호의 설명*
20 : 반도체 기판21 : 게이트 산화막
22 : 폴리실리콘층23 : 실리사이드
24 : 캡절연막25 : 포토레지스트
26 : 산화 방지막27 : LDD 영역
28a : 측벽 스페이서29 : 고농도 소오스/드레인 영역
본 발명 반도체 소자의 게이트 전극은 반도체 기판; 상기 반도체 기판상의 선택적으로 형성되는 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막, 상기 캡절연막, 실리사이드 및 폴리실리콘층 및 게이트 절연막의 측면으로 형성되는 산화방지막; 그리고 상기 산화방지막 측면으로 형성되는 측벽 스페이서를 포함한다.
또한 상기와 같은 반도체 소자의 게이트 전극 제조방법은 반도체 기판상에 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막을 차례로 형성하는 단계; 상기 캡절연막, 실리사이드, 폴리실리콘 및 게이트 절연막을 선택적으로 패터닝하여 일정간격을 갖는 게이트 전극을 형성하는 단계; 상기 패터닝된 캡절연막, 실리사이드, 폴리실리콘층 및 게이트 절연막을 포함한 기판 전면에 산화 방지막을 형성하는 단계; 상기 실리사이드 및 폴리실리콘의 접착력 향상을 위한 재형성 공정을 실시하는 단계; 상기 산화 방지막 전면에 측벽형성용 절연막을 형성하는 단계; 상기 측벽 형성용 절연막을 에치백하여 측벽 스페이서로 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체 소자의 게이트 전극 및 그 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명 반도체 소자의 게이트 전극 단면구조이다.
본 발명 반도체 소자의 게이트 전극은 반도체 기판(20)과 상기 반도체 기판(20)에 게이트 산화막(21), 폴리실리콘층(22), 실리사이드(23) 및 캡절연막(24)으로 이루어진 게이트 전극라인이 일전간격을 갖고 복수개 형성하고, 상기 실리사이드(23)를 포함한 게이트 전극라인 측면으로 산화 방지막(26)이 형성되고 상기 산화 방지막(26)의 측면으로 측벽 스페이서(28a)가 형성된 구조이다.
이때, 미설명 부호(27)는 LDD 영역이고 (29)는 고농도 소오스/드레인 영역이다.
이때 산화 방지막(26)은 질화막으로 형성되며 500Å 이하의 두께로 형성된다.
이하에서, 도 4a 내지 4g를 참조하여 본 발명 반도체 소자의 게이트 전극 제조방법을 설명하면 다음과 같다.
도 4a에 나타낸 바와 같이 반도체 기판(20)상에 게이트 산화막(21) 및 폴리실리콘층(22)를 차례로 형성한다.
도 4b에 나타낸 바와 같이 상기 폴리실리콘층(22)상에 실리사이드(23) 및 캡절연막(24)을 차례로 형성한다. 이때, 실리사이드(23)는 텅스텐(W), 탄탈(Ta) 및 티탄(Yi)등과 같은 고융점 금속 실리사이드이다.
도 4c에 나타낸 바와 같이 상기 캡절연막(24) 전면에 포토레지스트(25)를 증착하고 노광 및 현상공정으로 게이트 전극라인 형성영역을 정의하여 상기 포토레지스트(25)를 패터닝한다.
도 4d에 나타낸 바와 같이 상기 패터닝된 포토레지스트(25)를 마스크로 이용한 식각 공정으로 캡절연막(24), 실리사이드(23), 폴리실리콘층(22) 및 게이트 산화막(21)을 선택적으로 제거하여 게이트 전극 라인으로 사용할 부분만 남긴다.
도 4e에 나타낸 바와 같이 상기 캡절연막(24), 실리사이드(23), 폴리실리콘층(22) 및 게이트 산화막(21)을 포함한 기판 전면에 산화 방지막(26)을 형성한다.
그다음, 실리사이드(23)와 폴리실리콘(22)과의 접착력(Adhesion)을 향상시키기 위해 재형성(Reaction) 공정을 실시한다. 즉, 열처리 공정을 실시하여 실리사이드(23) 및 폴리실리콘(22)으로 이루어진 게이트 전극의 접착력을 향상시킨다.
그다음 저농도 불순물 이온을 반도체 기판(20)에 주입하여 LDD 영역(27)을 형성한다.
이때, 산화 방지막(26)은 질화막(Nitride)을 사용하여 형성한다. 또한 그 두께는 500Å 이하가 되도록 형성한다. 그리고, 산화 방지막(26)의 두께를 500Å 이하로 형성하는 이유는 그 두께가 두꺼우면 LDD 영역(27)을 형성하기 위한 이온주입 공정시 산화 방지막(26)이 이온주입 마스크(Mask)로 작용하여 LDD 영역(27)을 형성할수 없기 때문이다. 참고적으로 반도체 기판내에 100KeV의 에너지로 비소(As)이온을 주입할때 이온주입을 방지할 수 있는 최소두께는 산화막(SiO2)이 1㎛이고, 질화막(Si3N4)의 경우는 0.7㎛이다(1㎛ = 10-6m, 1Å = 10-10m).
도 4f에 나타낸 바와 같이 상기 산화 방지막(26) 전면에 측벽 형성용 절연막(28)을 증착한다.
도 4g에 나타낸 바와 같이 상기 측벽 형성용 절연막(28)을 에치백(Etch Back)하여 캡절연막(24), 실리사이드(23) 및 폴리실리콘(22) 및 게이트 산화막(21)의 측면에 측벽 스페이서(28a)로 형성한다.
이때, 반도체 기판(20)상층 및 캡산화(24) 상층에 형성된 산화 방지막(26)도 어느정도 식각된다. 그 다음, 고농도 불순물 이온을 반도체 기판(20)에 주입하여 고농도 소오스/드레인 영역(29)을 형성한다.
본 발명 반도체 소자의 게이트 전극에 있어서는 실리사이드 측면으로 산화 방지막인 질화막을 형성하는 실리사이드 재형성(Reaction)시 실리사이드의 측면으로 이상 산화막이 발생하는 것을 방지하여 저농도 및 고농도 불순물 이온주입 공정시 정확한 이온주입 공정으로 접합(Junction) 특성에 영향을 주기 않으므로 실리사이드를 게이트 전극으로 사용한 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판상에 선택적으로 형성되는 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막;
    상기 캡절연막, 실리사이드, 폴리실리콘층 및 게이트 절연막의 측면으로 형성되는 산화방지막; 그리고
    상기 산화방지막 측면으로 형성되는 측벽 스페이서를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극.
  2. 제 1 항에 있어서,
    상기 산화 방지막은 질화막으로 형성됨을 특징으로 하는 반도체 소자의 게이트 전극.
  3. 제 1 항에 있어서,
    상기 산화 방지막은 500Å 이하의 두께로 형성됨을 특징으로 하는 반도체 소자의 게이트 전극.
  4. 제 1 항에 있어서,
    실리사이드는 텅스텐(W), 탄탈(Ta) 또는 티탄(Ti) 실리사이드층 어느 하나인 것을 특징을 하는 반도체 소자의 게이트 전극.
  5. 반도체 기판상에 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막을 차례로 형성하는 단계;
    상기 캡절연막, 실리사이드, 폴리실리콘 및 게이트 절연막을 선택적으로 패터닝하여 일정간격을 갖는 게이트 전극으로 형성하는 단계;
    상기 패터닝된 캡절연막, 실리사이드, 폴리실리콘층 및 게이트 절연막을 포함한 기판 전면에 산화 방지막을 형성하는 단계;
    상기 실리사이드 및 폴리실리콘의 접착력 향상을 위해 재형성 공정을 실시하는 단계;
    상기 산화 방지막 전면에 측벽형성용 절연막을 형성하는 단계;
    상기 특벽 형성용 절연막을 에치백하여 측벽 스페이서로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  6. 제 5 항에 있어서,
    상기 산화 방지막은 질화물을 사용하여 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
  7. 제 5 항에 있어서,
    상기 산화 방지막의 두께는 500Å 이하로 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
  8. 제 5 항에 있어서,
    상기 실리사이드는 텅스텐(W), 탄탈(Ta) 또는 티탄(Ti) 실리사이드중 어느 하나를 사용하여 형성하는 것임을 특징으로 하는 반도체 소자의 게이트 제조방법.
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