KR100226766B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 살리사이드(SALICIDE) 게이트 구조를 포함하는 씨모스 소자의 2-폴리 아날로그 공정에 적당하도록 한 반도체 장치의 제조방법에 관한 것이다.
이를위한 본 발명의 반도체 장치의 제조방법은 반도체 기판에 활성영역을 정의하여 필드 산화막을 형성하는 공정과, 상기 필드 산화막상에 제 1 폴리 실리콘층 증착하여 커패시터의 하부전극 및 레지스트 패턴을 형성하는 공정과, 상기 커패시터의 하부전극 및 레지스트 패턴상에 유전체막을 형성하는 공정과, 상기 커패시터의 하부전극을 포함한 전면에 제 2 폴리 실리콘층을 증착하여 활성영역에 게이트 전극과 커패시터의 하부전극상에 커패시터의 상부전극을 형성하는 공정과, 포토리소그래피 공정을 이용하여 상기 레지스트 패턴상에 제 2 절연층을 형성하고, 게이트 전극, 커패시터의 상·하부전극 그리고 레지스트 패턴 측면에 제 2 절연층 측벽을 형성하는 공정과, 상기 기판 전면에 금속층을 증착하고 열처리 공정을 이용하여 노출된 상기 반도체 기판, 게이트 전극, 커패시터 상·하부전극, 레지스트 패턴 표면에 실리사이드층을 형성하는 공정과, 상기 게이트 전극 양측면 및 커패시터의 상·하부전극 그리고 레지스트 패턴에 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 살리사이드(SALICIDE) 게이트 구조를 포함하는 씨모스 소자의 2-폴리 아날로그 공정에 적당하도록 한 반도체 장치의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 MOS트랜지스터의 크기가 작아지고, MOS트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얕아지게 되었다. 이렇게 소오스/드레인 영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 면저항이 증가되므로 소자의 기생저항(parasitic resistance)이 증가하는 문제가 발생한다.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얇아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다.
따라서 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성하므로써 접합의 면저항을 감소 시킬 수 있다.
상기와 같은 실리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(SALICIDE, self-aligned silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi2)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면, 실리사이드막의 형성 두께에 대응하는 깊이만큼 실리콘으로된 소오스/드레인 영역부분의 소모를 수반하게 된다. 그러므로 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분도 접합 깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성기술이 요구된다.
또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.
그리고 초미세 씨모스 제조(0.3μm급 이하) 공정에 있어서는 게이트나 소오스/드레인 영역등의 저항성분을 줄이기 위해 일반적으로 살리사이드 게이트 구조를 적용한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 반도체 장치의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(1)에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(2)을 형성하고, 상기 필드 산화막(2)을 포함한 기판(1) 전면에 제 1 절연층(3)과 제 1 폴리 실리콘층(4) 및 유전체층(5)을 차례로 형성한다.
그리고 상기 제 1 절연층(3)을 활성영역에만 남도록 패터닝 한후, 상기 유전체층(5)상에 제 1 포토레지스트(6)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이때, 상기 제 1 절연층(3)은 게이트 절연막으로 사용된다.
이어, 도 1b에 도시한 바와같이 패터닝된 제 1 포토레지스트(6)를 마스크로 이용하여 식각공정을 통해 상기 유전체층(5)과 제 1 폴리 실리콘층(4)을 선택적으로 제거하여 필드 산화막(2)상의 소정영역에 커패시터의 하부전극(4a) 및 레지스트 패턴(4b)을 형성한다. 이때, 상기 레지스트 패턴(4b)의 저항값은 50∼100Ω/sq 수준으로 한다.
이어서, 도 1c에 도시한 바와같이 커패시터의 하부전극(4a) 및 레지스트 패턴(4b)을 포함한 기판(1) 전면에 제 2 폴리 실리콘층(7)을 형성하고, 상기 제 2 폴리 실리콘층(7)상에 제 2 포토레지스트(8)을 증착한 후, 노광 및 현상공정을 이용하여 패터닝 한다.
이어, 도 1d에 도시한 바와같이 패터닝된 제 2 포토레지스트(8)를 마스크로 하여 식각공정을 통해 상기 제 1 절연층(3), 제 2 폴리 실리콘층(7), 유전체층(5)을 제거하여 상기 활성영역에 게이트 전극(7b)과 커패시터의 하부전극(4a)상에 커패시터의 상부전극(7a)을 형성한다. 이때, 상기 커패시터는 0.5∼2.0fF/μm2내의 범위에 있다.
이어서, 도 1e에 도시한 바와같이 게이트 전극(7b)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 활성영역에 LDD 영역을 형성한 후, 상기 게이트 전극(7b)와 커패시터의 하부전극(4a) 및 상부전극(7a) 그리고 레지스트 패턴(4b)을 포함한 전면에 제 2 절연층을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(7b)과 커패시터의 하부전극(4a) 및 상부전극(7a) 그리고 레지스트 패턴(4b) 측면에 제 2 절연층 측벽(8)을 형성한다.
그리고 상기 2 절연층 측벽(8)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 활성영역에 소오소/드레인 영역을 형성한다.
이어, 도 1f에 도시한 바와같이 게이트 전극(7b)과 커패시터의 하부전극(4a) 및 상부전극(7a) 그리고 레지스트 패턴(4b)을 포함한 기판(1) 전면에 고융점 금속층을 증착하고 열처리 공정을 이용하여 노출된 반도체 기판(1) 및 게이트 전극(7b), 커패시터의 상·하부전극(7a)(4a) 그리고 레지스트 패턴(4b)상에 실리사이드층(9)를 형성한다. 이때, 상기 고융점 금속층은 Ti 또는 Co이다.
이어서, 도 1g에 도시한 바와같이 실리사이드층(9)를 포함한 기판(1) 전면에 제 3 절연층(10)을 형성하고, 상기 소오스/드레인 영역와 커패시터의 상부전극(7a) 그리고 하부전극(4a) 및 레지스트 패턴(4b)이 소정부분 노출되도록 상기 제 3 절연층(10)을 식각하여 복수개의 콘택홀(11)을 형성한다.
이어, 도 1h에 도시한 바와같이 콘택홀(11)을 포함한 전면에 금속층(12)을 증착한 후, 선택적으로 패터닝하여 금속배선을 형성한다.
그러나 상기와 같은 종래의 반도체 장치의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
저항값을 보통 50∼100Ω/sq으로 얻으려면 저항으로 사용되는 폴리 실리콘층상에는 실리사이드화를 막아주어야 하나 저항으로 사용될 폴리 실리콘층상에도 실리사이드가 형성되어 그 면 저항이 수 Ω/sq 수준으로 낮아져 저항으로서의 효용 가치가 없어진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 저항으로 사용되는 부위의 폴리 실리콘층상의 실리사이드화를 방지하여 저항값을 조절하는데 적당한 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 장치의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2h는 본 발명의 반도체 장치의 제조방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 필드 산화막
22 : 제 1 절연층 23 : 제 1 폴리 실리콘층
23a : 커패시터의 하부전극 23b : 레지스트 패턴
24 : 유전체층 25 : 제 1 포토레지스트
25a : 커패시터의 상부전극 25b : 게이트 전극
26 : 제 2 포토레지스트 27 : 제 2 절연층
27a : 제 2 절연층 측벽 28 : 제 3 포토레지스트
29 : 실리사이드층 30 : 제 3 절연층
31 : 금속층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 제조방법은 반도체 기판에 활성영역을 정의하여 필드 산화막을 형성하는 공정과, 상기 필드 산화막상에 제 1 폴리 실리콘층 증착하여 커패시터의 하부전극 및 레지스트 패턴을 형성하는 공정과, 상기 커패시터의 하부전극 및 레지스트 패턴상에 유전체막을 형성하는 공정과, 상기 커패시터의 하부전극을 포함한 전면에 제 2 폴리 실리콘층을 증착하여 활성영역에 게이트 전극과 커패시터의 하부전극상에 커패시터의 상부전극을 형성하는 공정과, 포토리소그래피 공정을 이용하여 상기 레지스트 패턴상에 제 2 절연층을 형성하고, 에치백 공정을 이용하여 게이트 전극, 커패시터의 상·하부전극 그리고 레지스트 패턴 측면에 제 2 절연층 측벽을 형성하는 공정과, 상기 기판 전면에 금속층을 증착하고 열처리 공정을 이용하여 노출된 상기 반도체 기판, 게이트 전극, 커패시터 상·하부전극, 레지스트 패턴 표면에 실리사이드층을 형성하는 공정과, 상기 게이트 전극 양측면 및 커패시터의 상·하부전극 그리고 레지스트 패턴에 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명의 반도체 장치의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와같이 반도체 기판(20)에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(21)을 형성하고, 상기 필드 산화막(21)을 포함한 기판(20) 전면에 제 1 절연층(22)과 제 1 폴리 실리콘층(23) 및 유전체층(24)을 차례로 형성한다.
그리고 상기 제 1 절연층(22)을 활성영역에만 남도록 패터닝 한후, 상기 유전체층(24)상에 제 1 포토레지스트(25)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 제 1 절연층(22)은 게이트 절연막으로 사용된다.
이어, 도 2b에 도시한 바와같이 패터닝된 제 1 포토레지스트(25)을 마스크로 이용하여 식각공정을 통해 상기 제 1 폴리 실리콘층(23) 및 유전체층(24)을 선택적으로 제거하여 필드 산화막(21)상의 소정영역에 커패시터의 하부전극(23a)과 레지스트 패턴(23b)을 형성한다. 이때, 상기 레지스트 패턴(23b)의 저항값은 50∼100Ω/sq 수준으로 한다.
이어서, 도 2c에 도시한 바와같이 커패시터의 하부전극(23a) 및 레지스트 패턴(23b)을 포함한 기판(20) 전면에 제 2 폴리 실리콘층(25)을 형성하고, 상기 제 2 폴리 실리콘층(25)상에 제 2 포토레지스트(26)을 증착한 후, 노광 및 현상공정을 이용하여 패터닝 한다.
이어, 도 2d에 도시한 바와같이 패터닝된 제 2 포토레지스트(26)를 마스크로 하여 식각공정을 통해 상기 제 1 절연층(22) 및 제 2 폴리 실리콘층(25)과 유전체층(24)을 선택적으로 제거하여 상기 활성영역에 게이트 전극(25b)과 커패시터의 하부전극(23a)상에 커패시터의 상부전극(25a)을 형성한다. 이때, 상기 커패시터는 0.5∼2.0fF/μm2내의 범위에 있다.
이어서, 도 2e에 도시한 바와같이 게이트 전극(25b)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 활성영역에 LDD 영역을 형성한 후, 상기 게이트 전극(25b)와 커패시터의 하부전극(23a) 및 상부전극(25a) 그리고 레지스트 패턴(23b)을 포함한 전면에 제 2 절연층(27)을 형성한다.
그리고 상기 제 2 절연층(27)을 포함한 전면에 제 3 포토레지스트(28)를 증착하고 노광 및 현상공정을 이용하여 패터닝 한다.
이어, 도 2f에 도시한 바와같이 패터닝된 제 3 포토레지스트(28)를 마스크로 하여 상기 레지스트 패턴(23b)상의 소정영역에만 남도록 상기 제 2 절연층(27)을 제거한다. 이와동시에 에치백 공정을 이용하여 상기 게이트 전극(25b)과 커패시터의 하부전극(23a), 상부전극(25a) 및 레지스트 패턴(23b) 측면에 제 2 절연층 측벽(27a)을 형성한다. 이때, 상기 레지스트 패턴(23b)상의 제 2 절연층(27) 부분이 실제 저항 부위로 사용된다.
그리고 상기 제 2 절연층 측벽(27a)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 활성영역에 소오스/드레인 영역을 형성한다.
이어서, 도 2g에 도시한 바와같이 게이트 전극(25b)과 커패시터의 하부전극(23a), 상부전극(25a) 및 레지스트 패턴(23b)을 포함한 기판(20) 전면에 고융점 금속층을 증착하고 열처리 공정을 이용하여 노출된 상기 반도체 기판(20) 및 게이트 전극(25b), 커패시터의 상·하부전극(25a)(23a) 그리고 레지스트 패턴(23b)상에 실리사이드층(29)를 형성한다. 이때, 상기 고융점 금속층은 Ti 또는 Co이다.
그리고 상기 실리사이드(29)를 포함한 기판(20) 전면에 제 3 절연층(30)을 형성하고, 상기 소오스/드레인 영역와 커패시터의 상부전극(25a) 그리고 하부전극(23a) 및 레지스트 패턴(23b)이 소정부분 노출되도록 상기 제 3 절연층(30)을 식각하여 복수개의 콘택홀(31)을 형성한다.
이어, 도 2h에 도시한 바와같이 콘택홀(31)을 포함한 전면에 금속층(32)을 증착한 후, 선택적으로 패터닝하여 금속배선을 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 장치의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 살리사이드 게이트 구조를 포함하는 씨모스 소자의 2-폴리 아날로그 공정에서 저항으로 사용되는 폴리의 실리사이드화를 방지하여 저항값을 임으로 조정 가능하다.
둘째, 금속배선 형성을 위한 저항의 콘택트 부위는 실리사이드를 형성시켜 그 콘택 저항을 줄일 수 있다.
Claims (3)
- 반도체 기판에 활성영역을 정의하여 필드 산화막을 형성하는 공정과;상기 필드 산화막상에 제 1 폴리 실리콘층 증착하여 커패시터의 하부전극 및 레지스트 패턴을 형성하는 공정과;상기 커패시터의 하부전극 및 레지스트 패턴상에 유전체막을 형성하는 공정과;상기 커패시터의 하부전극을 포함한 전면에 제 2 폴리 실리콘층을 증착하여 활성영역에 게이트 전극과 커패시터의 하부전극상에 커패시터의 상부전극을 형성하는 공정과;포토리소그래피 공정을 이용하여 상기 레지스트 패턴상에 제 2 절연층을 형성하고, 에치백 공정을 이용하여 게이트 전극, 커패시터의 상·하부전극 그리고 레지스트 패턴 측면에 제 2 절연층 측벽을 형성하는 공정과;상기 기판 전면에 금속층을 증착하고 열처리 공정을 이용하여 노출된 상기 반도체 기판, 게이트 전극, 커패시터 상·하부전극, 레지스트 패턴 표면에 실리사이드층을 형성하는 공정과;상기 게이트 전극 양측면 및 커패시터의 상·하부전극 그리고 레지스트 패턴에 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극을 마스크로 하여 그 양측의 반도체 기판에 저농도 불순물 이온주입을 통해 LDD 영역을 형성하는 공정과;상기 게이트 전극 양측면에 절연층 측벽을 형성한 후, 고농도 불순물 이온주입을 통해 게이트 전극 양측의 반도체 표면에 소오스/드레인 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 금속층은 티타늄을 사용하거나 또는 텅스텐, 코발트중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
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