KR100665832B1 - 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법 - Google Patents
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Abstract
살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법이 개시되어 있다. 그러한 제조방법은, 모오스 트랜지스터의 제조시에 함께 고저항 소자를 형성하기 위하여, 고저항 소자가 형성될 소자영역의 사이즈를 상기 모오스 트랜지스터의 드레인 또는 소오스가 형성될 활성층의 사이즈 보다 작게 설정하여 상기 모오스 트랜지스터의 게이트 사이드월 형성시 상기 고저항 소자의 소자영역에는 상기 게이트 사이드 월을 이루는 절연물질이 충진되도록 하는 단계와; 상기 모오스 트랜지스터의 게이트 및 활성층의 상부에 살리사이드층을 형성하는 살리사이드공정 진행시 상기 고저항 소자의 소자영역에는 상기 충진된 절연물질에 의해 살리사이드 층이 형성되지 않도록 하는 단계를 가진다.
Description
도 1은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도
도 2a 내지 도 2e는 본 발명의 일 실시예에 따라 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법을 설명하기 위한 단면도들
도 3은 본 발명의 실시예에 따라 형성된 고저항 소자의 영역을 평면으로 보인 레이아웃도
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법에 관한 것이다.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 메모리 반도체 등과 같은 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반 도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라 상기 반도체 장치의 응답 속도를 향상시키기 위한 제조 기술에 대한 요구도 엄격해지고 있다.
그러한 반도체 장치내에서, 아나로그 회로인 내부 파워 서플라이 회로, 프로그래머블 임피던스 매칭 회로, 전류 제한 레지스터 회로 등은 내부에 수동소자인 고저항 소자를 구비하고 있다. 그러한 고저항 소자는 흔히, 디퓨즈드 레지스터(diffused resistors), 인트린직 폴리실리콘 레지스터(intrinsic polysilicon resistors) 또는 웰영역을 이용한 웰 레지스터(well resistors) 등으로써 형성된다.
한편, 최근의 초고속 반도체 소자에서는 실리콘층과 고 용융점의 금속 물질을 반응시켜 형성한 실리사이드층을 도전성 소자로 사용하여 응답 속도의 고속화 요구에 부응하고 있다. 초고속 반도체 장치에서 셀프 얼라인으로 제조된 실리사이드층, 즉, 살리사이드층을 갖는 반도체 장치의 제조 방법에 대한 예는 굳윈-요한슨 스코트(Goodwin-Johansson, Scott H.)에게 허여된 미합중국 특허 제5,001,082호 및 미츄이(Mitsui et al.) 등에게 허여된 미합중국 특허 제5,089,865호에 개시되어 있다. 특히, 상기 미합중국 특허 제5,089,865호에는 얕게 도핑된 구조(lighted doped drain : LDD)를 갖는 소스(source) 및 드레인(drain) 영역이 형성되는 기판 및 게이트 전극 상에 연속적으로 형성된 살리사이드층이 도 1에 도시된 바와 같이 나타나 있다.
그러나, 소스 및 드레인 영역상에 형성되는 살리사이드층에 기인하여 초고속의 반도체 장치내에서 상기한 고저항 소자의 형성이 매우 어렵게 되는 문제가 있다. 이에 대한 이해를 더욱 철저히 하기 위하여 이하에서 도시된 도 1을 참조하여 설명한다.
도 1은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 게이트 전극(14)들 및 상기 게이트 전극(14)들의 측부와 연결되는 얕게 도핑된 구조를 갖는 소스 및 드레인 영역(12)이 기판(10)에 형성된 것이 보여진다. 상기 게이트 전극(14)의 상부 및 상기 게이트 전극(14) 사이의 기판(10)의 표면 즉, 소스 및 드레인 영역(12) 상에는 살리사이드층(16)이 형성되어 있다. 여기서, 살리사이드층(16)은 주로 자기 정렬(self align) 방법에 의해 제조되기 때문에 상기 게이트(14)의 상부에 살리사이드층(16)을 형성시 소스 및 드레인 영역(12) 상에도 살리사이드층(16)이 함께 형성된다. 따라서, 상기 소스 및 드레인 영역(12)등과 같은 활성층의 상부에 형성되는 살리사이드층(16)에 기인하여, 활성층을 고저항 소자로 이용하거나, 활성층에 고저항 소자를 형성하는 작업이 어렵게 된다. 왜냐하면, 활성층에 형성된 살리사이드층이 고속응답을 위하여 제공된 저저항의 도전체이므로 고저항 소자로 이용하기가 어렵기 때문이다.
상기한 바와 같이, 종래에는 살리사이드층을 갖는 반도체 장치에서 고저항 소자를 제조하기가 어려운 문제점이 있어왔다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소 할 수 있는 고저항 소자 제조방법을 제공함에 있다.
본 발명의 다른 목적은 별도의 공정을 추가함이 없이도 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은, 셀프얼라인 공정으로 실리사이드층을 형성시 고저항소자를 형성할 활성층을 제외한 부분에만 실리사이드층을 형성하여 디퓨즈드 고저항 소자를 쉽게 형성할 수 있는 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따르면,
모오스 트랜지스터의 제조시에 함께 고저항 소자를 형성하기 위하여, 고저항 소자가 형성될 소자영역의 사이즈를 상기 모오스 트랜지스터의 드레인 또는 소오스가 형성될 활성층의 사이즈 보다 작게 설정하여 상기 모오스 트랜지스터의 게이트 사이드월 형성시 상기 고저항 소자의 소자영역에는 상기 게이트 사이드 월을 이루는 절연물질이 충진되도록 하는 단계와;
상기 모오스 트랜지스터의 게이트 및 활성층의 상부에 살리사이드층을 형성하는 살리사이드공정 진행시 상기 고저항 소자의 소자영역에는 상기 충진된 절연물질에 의해 살리사이드 층이 형성되지 않도록 하는 단계를 가지는 것을 특징으로 한다.
상기 고저항 소자가 형성될 소자영역의 사이즈를 상기 모오스 트랜지스터의 드레인 또는 소오스가 형성될 활성층의 사이즈 보다 작게 설정하는 정도는 상기 모오스 트랜지스터의 게이트 사이드월 형성시 상기 고저항 소자의 소자영역이 상기 사이드월을 이루는 절연물질에 덮여있을 정도임을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(20)상에 게이트 전극(24')들 및 도전층(24)이 패터닝된 것이 보여진다. 도면에서, 영역 (A1)에는 통상적인 소자영역 예컨대 모오스 트랜지스터들이 형성되고, 영역 (A2)에는 본 발명에서 형성하고자 하는 고저항 소자들이 형성된다. 여기서, 상기 게이트 전극(24') 및 도전층(24)은 예컨대 다결정 실리콘으로 형성되며, 실질적으로 기판과 상기 게이트 전극(24')간에는 게이트 산화막이 개재되어 있다.
본 발명의 실시예에서는 모오스 트랜지스터의 제조시에 함께 고저항 소자를 형성하기 위하여, 고저항 소자가 형성될 영역(A2)내에서 상기 고저항 소자영역의 사이즈(T2)를 상기 모오스 트랜지스터의 드레인 또는 소오스가 형성될 활성층(22')의 사이즈 보다 작게 설정한다. 그럼에 의해, 후술되는 바와 같이 상기 모오스 트랜지스의 게이트 사이드월 형성시 상기 고저항 소자의 소자영역에는 상기 게이트 사이드 월을 이루는 절연물질이 충진되도록 하는 것이다.
이어서 상기 게이트 전극(24') 및 상기 도전층(24)을 이온주입 마스크로 하여 얕게 도핑된 구조(LDD)를 갖는 소스 및 드레인 영역(22')과 활성층(22)을 형성한다. 또한, 상기 소스 및 드레인 영역(22')을 고농도로 이온주입하기 위해 상기 게이트 전극( 24')의 측벽에 측벽 공간(사이드 월 스페이서: sidewall spacer)을 형성할 경우에, 고저항 소자들이 형성될 상기 영역 (A2)에는 도 2c와 같은 단면형상이 얻어지게 된다. 여기서, 도 2b는 도 2c를 얻기 위해 에치백을 행하기 이전의 단면 형상을 보인 것이다.
도 2c를 참조하면, 도 2a에서의 상기 영역 (A1)에는 사이드월이 형성되어 도 1에서 보여지는 바와 같은 소오스 및 드레인 영역(12)이 형성되나, 상기 영역 (A2)에서는 상기 게이트 사이드월이 형성됨이 없이 절연물질층(26)이 완전히 충진되어, 고농도의 이온주입이 이루어짐이 없이 얕게 도핑된 구조(LDD)만을 가지는 활성층(22)이 그대로 있게 된다. 여기서, 상기 절연물질층(26)은 통상 질화막으로 이루어지고, 화학 기상 증착을 통하여 형성될 수 있다.
도 2d를 참조하면, 상기 도 2c의 결과물에 전면적으로 금속 물질층(28)이 형성된 것이 보여진다. 여기서, 상기 금속 물질층(28)은 코발트, 티타늄, 텅스텐, 몰리브덴으로 이루어지는 그룹 중에서 어느 하나를 선택적으로 사용하고, 스퍼터링을 통하여 형성할 수 있다. 이어서 열처리(rapid thermal silicidation)공정을 진행하여 상기 금속 물질층(28)을 살리사이드층(28a)으로 형성한다. 이때 상기 금속 물질층(28)은 상기 도전층(24)을 이루는 폴리 실리콘과 반응하고, 상기 절연물질층(26)과는 반응하지 않는다. 이에 따라, 상기 모오스 트랜지스의 게이트 및 활성층의 상 부에 살리사이드층을 형성하는 살리사이드공정 진행시 상기 고저항 소자의 소자영역(T2)내에는 상기 충진된 절연물질에 의해 살리사이드 층이 형성되지 않는다.
도 2e를 참조하면, 상기 살리사이드층 형성공정에서 반응이 이루어지지 않은 부분 즉, 절연물질층(26)상에 존재하는 미반응 금속물질층(28)이 제거된 것이 보여진다. 상기 금속물질층(28)의 제거에는 황산등을 사용한 습식식각을 이용할 수 있다. 이와 같이, 고저항 소자를 형성하는 영역에서 상기 살리사이드층(28a)은 상기 게이트 전극층에 대응되는 도전층(24)의 상부에만 형성됨을 알 수 있다.
이와같이, 상기 활성층(22)의 상부에는 저저항의 살리사이드층(28a)이 형성되지 아니하므로, 이를 고저항 소자의 영역으로 활용할 수 있다. 그러므로, 후단의 공정에서 상기 활성층(22)은 층간절연막을 통해 콘택되어 고저항 소자로서 기능하는 영역이 된다. 이와 같이, 본 실시예는 통상의 트랜지스터 소자의 살리사이드층을 형성시 자기 정렬로 행하지만, 고저항 소자영역의 패터닝 사이즈 설정에 의해 활성층의 상부에는 살리사이드층을 형성하지 않는 것이다.
상기한 본 발명의 실시예의 보다 철저한 이해를 제공하기 위해 도 3에는 상기한 도면들에서 보여진 고저항 소자의 영역을 평면으로 보인 것이 나타나 있다. 도 3에서, 참조부호 (T2)는 도 2a에서 나타낸 사이즈(T2)에 대응된다. 또한, 참조부호 (24)는 상기 도전층을 가리키고, 참조부호(22)는 상기 활성층을 가리킨다. 상기 활성층(22)을 연결하는 콘택은 참조부호 25로서 나타나 있다. 도 3에서 보여지는 상기 활성층(22)은 고저항 소자가 형성되는 영역이지만, 일반적인 트랜지스터 소자가 형성되는 기판상의 또 다른 영역에서는 소오스 또는 드레인 영역이 됨은 물 론이다.
상기한 바와 같은 본 발명에 의하면, 셀프얼라인 공정으로 실리사이드층을 형성시 고저항 소자로서 사용될 활성층을 제외한 부분에만 실리사이드층을 형성하므로 디퓨즈드 고저항 소자를 쉽게 형성할 수 있는 효과가 있다. 따라서, 최근의 빠른 응답 속도를 요구하는 초고속 반도체 장치의 제조에 적극적으로 응용할 수 있다. 때문에 반도체 장치의 신뢰도가 향상되는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 모오스 트랜지스터의 제조시에 함께 고저항 소자를 형성하기 위하여, 고저항 소자가 형성될 소자영역의 사이즈를 상기 모오스 트랜지스터의 드레인 또는 소오스가 형성될 활성층의 사이즈 보다 작게 설정하여 상기 모오스 트랜지스터의 게이트 사이드월 형성시 상기 고저항 소자의 소자영역에는 상기 게이트 사이드 월을 이루는 절연물질이 충진되도록 하는 단계와;상기 모오스 트랜지스터의 게이트 및 활성층의 상부에 살리사이드층을 형성하는 살리사이드공정 진행시 상기 고저항 소자의 소자영역에는 상기 충진된 절연물질에 의해 살리사이드층이 형성되지 않도록 하는 단계를 가지는 것을 특징으로 하는 고저항 소자 제조방법.
- 제1 항에 있어서, 상기 고저항 소자가 형성될 소자영역의 사이즈를 상기 모오스 트랜지스터의 드레인 또는 소오스가 형성될 활성층의 사이즈 보다 작게 설정하는 정도는 상기 모오스 트랜지스터의 게이트 사이드월 형성시 상기 고저항 소자의 소자영역이 상기 사이드월을 이루는 절연물질에 덮여있을 정도임을 특징으로 하는 고저항 소자 제조방법.
- 기판 상에 게이트 전극들 및 상기 기판 내에 상기 게이트 전극들 측부와 연결되는 얕게 도핑된 접합 구조를 갖는 소스 및 드레인 영역을 형성하는 단계;절연막을 형성한 후, 식각하여 상기 게이트 전극들 상부 표면을 노출시킴과 동시에 상기 게이트 전극들 사이에는 상기 절연막이 충진되어 있는 상태를 유지하는 단계;상기 게이트 전극들 및 상기 게이트 전극들 사이에 충진되어 있는 절연막 상에 금속 물질을 형성한 후, 열처리하여 상기 게이트 전극들 상부에 형성되어 있는 금속 물질만을 반응시켜 살리사이드층을 형성하는 단계; 및상기 게이트 전극들 사이에 충진되어 있는 상기 절연막 상의 금속물질을 제거하고, 상기 게이트 전극들 사이에 충진되어 있는 상기 절연막을 관통하여 상기 게이트 전극 사이의 기판 표면인 고저항 소자 영역과 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 고저항 소자 제조방법.
- 제3항에 있어서, 상기 금속 물질은 스퍼터링을 통하여 형성하는 것을 특징으로 하는 고저항 소자 제조방법.
- 제3항에 있어서, 상기 살리사이드층은 코발트, 티타늄, 텅스텐, 몰리브덴으로 이루어지는 그룹 중에서 어느 하나를 포함하는 것을 특징으로 하는 고저항 소자 제조방법.
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| KR1020000050647A KR100665832B1 (ko) | 2000-08-30 | 2000-08-30 | 살리사이드층을 갖는 반도체 장치에서 고저항 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100665832B1 (ko) |
-
2000
- 2000-08-30 KR KR1020000050647A patent/KR100665832B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020017365A (ko) | 2002-03-07 |
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