KR100676198B1 - 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법 - Google Patents
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Abstract
제조공정을 증가함이 없이도 살리사이드층 및 고저항 소자영역을 함께 갖는 반도체 장치에서 살리사이드층 형성부분의 필드영역 리세스없이 고저항 소자를 용이하게 제조할 수 있는 반도체소자 제조방법이 개시된다. 그러한 제조방법은, 반도체 기판상에 소자 아이솔레이션을 형성하고 소자영역에 게이트 전극 및 측벽 스페이스를 형성하는 단계; 상기 결과물에 살리사이드층을 이룰 금속막과 제1절연막을 차례로 전면 증착하는 단계; 사진공정으로 고저항 소자가 형성될 고저항 소자 형성영역을 정의한 후 식각공정을 사용하여 상기 정의된 고저항 소자 형성영역의 상부에만 존재하는 상기 제1절연막과 금속막을 제거하는 단계; 상기 결과물상에 열처리를 행하여 상기 제1절연막 및 금속막이 존재하는 소자영역에서만 상기 금속막이 실리콘을 포함하는 층과 반응하여 살리사이드층을 형성하도록 하는 단계; 및 상기 결과물상에 잔존하는 제1절연막 및 미반응 금속막을 식각공정으로 제거하는 단계를 구비한다.
살리사이드, 아이솔레이션 필드, 리세스, 반도체소자 제조
Description
도 1a 내지 1e는 종래기술에 따른 반도체소자 제조방법을 순서대로 보인 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자 제조방법을 순서대로 보인 단면도들이다.
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 살리사이드층 형성영역을 가지는 반도체소자의 제조방법에 관한 것이다.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 메모리 반도체 등과 같은 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 메모리인 경우 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체소자는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 지속적으로 발전되고 있다. 특히 사용자들에 의해 하이 퍼포먼스 디바이스가 요구됨에 따라 반도체 소자의 면저항을 감소시켜 저저항의 소자영역을 만드는 기술이 주목을 받고 있다.
저저항의 소자영역을 만들기 위해, 최근의 초고속 반도체소자 제조분야에서는 실리콘층과 고 용융점의 금속 물질을 반응시켜 형성한 실리사이드층을 도전성 소자로 사용하여 응답 속도의 고속화 요구에 부응하고 있다. 초고속 반도체 장치에서 셀프 얼라인으로 제조된 실리사이드층, 즉, 살리사이드(salicide)층을 갖는 반도체 장치의 제조 방법에 대한 예는 굳윈-요한슨 스코트(Goodwin-Johansson, Scott H.)에게 허여된 미합중국 특허 제5,001,082호 및 미츄이(Mitsui et al.) 등에게 허여된 미합중국 특허 제5,089,865호에 구체적으로 개시되어 있다.
한편, 그러한 반도체소자 내에는 아나로그 회로인 내부 파워 서플라이 회로, 프로그래머블 임피던스 매칭 회로, 전류 제한 레지스터 회로 등은 내부에 수동소자인 고저항소자등이 구비되어 있다. 그러한 고저항 소자는 흔히, 디퓨즈드 레지스터(diffused resistors), 인트린식 폴리실리콘 레지스터(intrinsic polysilicon resistors) 또는 웰영역을 이용한 웰 레지스터(well resistors) 등으로써 형성된다. 특히, 메인 칩내의 ESD 보호영역내에 존재하는 트랜지스터는 드레인 영역의 저항이 높아야 ESD특성이 좋아진다. 그러므로, 상대적으로 고저항 소자영역에는 살리사이드가 형성되지 않는다. 이와 같이 메인 칩내에 일부 국부적인 영역에 살리사이드를 형성하지 않는 공정을 실리사이드 블로킹 레이어(SBL:Silicide Blocking Layer) 제조공정이라 하는데, 최근에 사용되는 통상적인 SBL 제조공정의 순서는 도 1a 내지 도 1e에 나타나 있다.
도 1a 내지 1e는 종래기술에 따른 반도체소자 제조방법을 순서대로 보인 단면도들이다. 각 도면의 좌측에 보여지는 A영역은 고저항 소자가 존재하는 영역이고, 우측에 보여지는 B영역은 살리사이드층을 가지는 반도체 소자가 존재하는 영역을 가리킨다.
먼저, 기판(2)상에 STI방식을 사용하여 도 1a와 같이 절연층(4,6)을 이룬 후 게이트 전극(8)을 형성한다. 이어서, 도 1b와 같이 제1절연막(10)을 전면에 증착하고, 통상의 사진식각공정을 이용하여 선택적으로 제1절연막(10)을 식각하여 도 1c와 같이 형성한다. 이어서, 살리사이드를 형성하기 위해 코발트나 티타늄 등과 같은 고융점 금속층(14)을 전면적으로 증착하여 도 1d와 같은 단면형상을 만든다. 이 후, 열처리를 진행하여 자기정렬로 살리사이드 층(15)을 형성한 후 미반응된 금속층(14)을 제거하여 도 1e와 같이 B영역에만 살리사이드 층이 선택적으로 형성된 구조를 완성하게 된다.
상기와 같은 종래의 방식을 사용하면, 선택적으로 살리사이드층(15)이 형성되는 곳의 절연층으로 사용되는 얕은 트렌치 아이솔레이션(STI) 필드(6)가 전면노출된다. 따라서, 추가적인 리세스가 도 1e의 참조부호(12)와 같이 발생하게 되며, 이러한 리세스된 곳을 통하여 소자의 누설전류가 발생된다. 상기 누설전류는 제조된 반도체 디바이스의 신뢰성에 악영향을 끼치게 된다.
상기와 같은 종래의 방식을 사용하면, 선택적으로 살리사이드층(15)이 형성되는 곳의 절연층으로 사용되는 얕은 트렌치 아이솔레이션(STI) 필드(6)가 전면노출된다. 따라서, 추가적인 리세스가 도 1e의 참조부호(12)와 같이 발생하게 되며, 이러한 리세스된 곳을 통하여 소자의 누설전류가 발생된다. 상기 누설전류는 제조된 반도체 디바이스의 신뢰성에 악영향을 끼치게 된다.
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이와 같이, 실리사이드 블로킹 레이어가 ESD 보호용 소자등이 형성되는 곳과 같은 국부적인 영역에 사용되고 메인 칩을 구성하는 대부분의 소자영역에는 살리사이드층이 형성되지만, 상기 고저항 소자영역의 형성을 위해 실시하는 절연막 식각공정에 기인하여 살리사이드층을 가지는 반도체 소자가 존재하는 영역에서의 STI 리세스가 심하게 발생됨을 알 수 있다.
상기한 바와 같이 종래에는, 메인 칩내의 대부분의 영역이 고저항 소자영역의 형성을 위해 실시하는 추가 식각의 영향으로 아이솔레이션 필드영역의 리세스(recess) 또는 그루빙(grooving)이 과도해지는 문제점이 있어왔다. 그러한 문제점은 살리사이드가 형성된 소자의 드레쉬홀드 전압 감소, 서브 드레쉬홀드 리키지 증가, 험프 현상등을 초래하는 요인이 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소 할 수 있는 반도체소자 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 제조공정을 증가함이 없이도 살리사이드층 및 고저항 소자영역을 함께 갖는 반도체 장치에서 살리사이드층 형성부분의 필드영역 리세스없이 고저항 소자를 용이하게 제조하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 본 발명의 목적은 살리사이드를 형성하는 곳의 추가 식각의 영향을 없앰으로써 아이솔레이션 필드의 추가 리세스를 방지 또는 최소화하는 살리사이드 층 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따르면, 살리사이드층을 가지는 반도체소자를 제조하는 반도체소자 제조방법에 있어서:
반도체 기판상에 소자 아이솔레이션을 형성하고 소자영역에 게이트 전극 및 측벽 스페이스를 형성하는 단계;
상기 결과물에 살리사이드층을 이룰 금속막과 제1절연막을 차례로 전면 증착하는 단계;
사진공정으로 고저항 소자가 형성될 고저항 소자 형성영역을 정의한 후 식각공정을 사용하여 상기 정의된 고저항 소자 형성영역의 상부에만 존재하는 상기 제1절연막과 금속막을 제거하는 단계;
상기 결과물상에 열처리를 행하여 상기 제1절연막 및 금속막이 존재하는 소자영역에서만 상기 금속막이 실리콘을 포함하는 층과 반응하여 살리사이드층을 형성하도록 하는 단계; 및
상기 결과물상에 잔존하는 제1절연막 및 미반응 금속막을 식각공정으로 제거하는 단계를 구비함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자 제조방법을 순서대로 보인 단면도들이다.
도 2a를 참조하면, 각 도면의 좌측에 보여지는 A영역은 고저항 소자가 존재하는 영역이고, 우측에 보여지는 B영역은 살리사이드층을 가지는 반도체 소자가 존재하는 영역을 가리킨다.
먼저, 기판(2)상에 통상의 STI방식을 사용하여 도 2a와 같이 얕은 트렌치 절연층(4,6)을 이룬 후 게이트 전극(8)을 형성한다. 이어서, 도 2b와 같이 일부가 살리사이드층을 이룰 수 있도록 하기 위해 코발트나 티타늄 등과 같은 고융점 금속층(14)을 기판(2) 상부에 전면적으로 증착한다. 여기서, 상기 금속층(14)은 코발트나 티타늄이외에도 텅스텐, 몰리브덴등으로 이루어지는 그룹 중에서 어느 하나를 선택적으로 사용할 수 있다. 상기 고용점 금속층의 증착은, 예컨대 스퍼터링 공정을 통하여 형성될 수 있다.
그런 이후에, 상기 제1절연막(10)을 도 2c와 같이 전면에 증착하고, 도 2d와 같이 통상의 사진공정을 이용하여 선택적으로 살리사이드를 형성하지 않을 곳 즉 SBL영역을 정의한 후 식각공정을 이용하여 상기 금속층(14) 및 상기 제1절연막(10)의 일부를 식각한다. 이에 따라, 고저항 소자가 형성되는 영역 즉, A영역에만 상기 필드영역(4)이 노출된다.
이 후, 통상의 열처리(rapid thermal silicidation) 공정을 진행하여 자기정렬로 살리사이드 층(15)을 형성한 결과, 도 2e에 도시된 것과 같은 단면형상을 얻게 된다. 상기 열처리공정에서 열적안정화와 저저항 특성을 좋게 하기 위해 열처리는 300℃이상의 열처리로 한번 진행하거나, 300℃이상의 열처리를 한번 진행한 이후 추가로 700℃이상의 열처리를 한번 이상 진행할 수 있다. 또한, 형성되는 살리사이드 막 특성안정을 위해 금속층(14)과 제1절연막(10)사이에 한층이상으로 증착된 캡핑레이어로서의 금속 또는 절연막을 개재시킬 수 있다. 상기 열처리 공정시 상기 금속층(14)은 하부의 폴리 실리콘과 반응하고, 절연물질층과는 반응하지 않는다. 상기 도 2e의 결과물에서 살리사이드층 형성공정에서 반응이 이루어지지 않은 부분 즉, 상기 B영역에 존재하는 상기 제1절연막(10) 및 미반응된 금속층(14)을 제거하여 도 2f와 같이 B영역에만 살리사이드 층을 선택적으로 형성한 구조를 얻는다. 상기 금속층(14)의 제거에는 황산등을 사용한 습식식각을 이용할 수 있다.
상기 도 2a 내지 도 2f를 통해 설명되어진 본 발명에 의하면, 상기 살리사이드층을 가지는 반도체 소자가 존재하는 영역에서의 STI 리세스가 거의 없음을 알 수 있다. 따라서, 살리사이드가 형성된 소자의 드레쉬홀드 전압 감소, 서브 드레쉬홀드 리키지 증가, 험프 현상등이 방지 또는 최소화되어진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 열처리 공정의 조건을 변경하거나, 각 공정단계에서 공정조건이나 기법을 사안에 따라 적절히 변화할 수 있음은 물론이다.
상기한 바와 같은 본 발명에 의하면, 제조공정을 증가함이 없이도 살리사이드층 및 고저항 소자영역을 함께 갖는 반도체 장치에서 살리사이드층 형성부분의 필드영역 리세스없이 고저항 소자를 용이하게 제조할 수 있는 효과가 있다. 그러므로, 살리사이드가 형성된 소자의 드레쉬홀드 전압 감소, 서브 드레쉬홀드 리키지 증가, 험프 현상등이 방지 또는 최소화되어 제조되는 반도체 소자의 성능 및 신뢰 도가 향상되는 이점을 갖는다.
Claims (6)
- 살리사이드층을 가지는 반도체소자를 제조하는 반도체소자 제조방법에 있어서:반도체 기판상에 소자 아이솔레이션을 형성하고 소자영역에 게이트 전극 및 측벽 스페이스를 형성하는 단계;상기 결과물에 살리사이드층을 이룰 금속막과 제1절연막을 차례로 전면 증착하는 단계;사진공정으로 고저항 소자가 형성될 고저항 소자 형성영역을 정의한 후 식각공정을 사용하여 상기 정의된 고저항 소자 형성영역의 상부에 존재하는 상기 제1절연막과 금속막을 제거하는 단계;상기 결과물상에 열처리를 행하여 상기 제1절연막 및 금속막이 존재하는 소자영역에서만 상기 금속막이 실리콘을 포함하는 층과 반응하여 살리사이드층을 형성하도록 하는 단계; 및상기 결과물상에 잔존하는 제1절연막 및 미반응 금속막을 식각공정으로 제거하는 단계를 구비함을 특징으로 하는 반도체소자 제조방법.
- 제 1항에 있어서, 상기 열처리는 300℃이상에 한번 진행함을 특징으로 하는 반도체소자 제조방법.
- 제 1항에 있어서, 상기 열처리는 300℃이상의 열처리를 한번 진행한 이후, 추가 700℃이상의 열처리를 한번 이상 진행함을 특징으로 하는 반도체소자 제조방법.
- 제 1항 또는 제 3항에 있어서, 상기 살리사이드 막 특성안정을 위해 금속막과 제1절연막 사이에 캡핑 레이어를 더 개재함을 특징으로 하는 반도체소자 제조방법.
- 제 1항에 있어서, 상기 금속막은 코발트, 티타늄, 텅스텐, 몰리브덴으로 이루어지는 그룹 중에서 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 살리사이드층을 갖는 소자영역 및 고저항 소자영역을 함께 갖는 반도체집적회로소자를 제조시에 고저항 소자의 제조에 기인하여 살리사이드층 소자영역의 아이솔레이션 필드의 리세스 또는 그루빙을 방지하기 위한 방법에 있어서:상기 고저항 소자영역 및 살리사이드 층을 갖는 소자영역에 형성될 소자들에 대한 실리콘 막까지를 형성한 후, 살리사이드층을 이룰 금속막과 제1절연막을 차례로 전면 증착하는 단계;사진식각공정으로 상기 고저항 소자 형성영역의 상부에만 존재하는 상기 제1절연막과 금속막을 제거하고, 열처리를 행하여 살리사이드층을 형성하도록 하는 단계; 및상기 결과물상에 잔존하는 제1절연막 및 미반응 금속막을 식각공정으로 제거하는 단계를 구비함을 특징으로 하는 방법.
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| KR100215871B1 (ko) * | 1997-03-14 | 1999-08-16 | 구본준 | 반도체 소자의 제조방법 |
| KR19990074707A (ko) * | 1998-03-13 | 1999-10-05 | 김영환 | 반도체장치의 제조방법 |
| KR100226733B1 (ko) * | 1997-03-17 | 1999-10-15 | 구본준 | 반도체소자 제조방법 |
| JP2000031143A (ja) * | 1998-07-08 | 2000-01-28 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| KR20000039157A (ko) * | 1998-12-11 | 2000-07-05 | 김영환 | 반도체소자의 제조방법 |
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2000
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Patent Citations (5)
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|---|---|---|---|---|
| KR100215871B1 (ko) * | 1997-03-14 | 1999-08-16 | 구본준 | 반도체 소자의 제조방법 |
| KR100226733B1 (ko) * | 1997-03-17 | 1999-10-15 | 구본준 | 반도체소자 제조방법 |
| KR19990074707A (ko) * | 1998-03-13 | 1999-10-05 | 김영환 | 반도체장치의 제조방법 |
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