KR970077674A - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

Info

Publication number
KR970077674A
KR970077674A KR1019970021257A KR19970021257A KR970077674A KR 970077674 A KR970077674 A KR 970077674A KR 1019970021257 A KR1019970021257 A KR 1019970021257A KR 19970021257 A KR19970021257 A KR 19970021257A KR 970077674 A KR970077674 A KR 970077674A
Authority
KR
South Korea
Prior art keywords
film
insulating film
gate electrode
depositing
forming
Prior art date
Application number
KR1019970021257A
Other languages
English (en)
Other versions
KR100575180B1 (ko
Inventor
다카히로 구마우치
마코토 요시다
가즈히코 가지가야
Original Assignee
가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 츠토무, 히다치세사쿠쇼 가부시키가이샤 filed Critical 가나이 츠토무
Publication of KR970077674A publication Critical patent/KR970077674A/ko
Application granted granted Critical
Publication of KR100575180B1 publication Critical patent/KR100575180B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

MISFET를 갖는 반도체 집적회로장치의 제조기술에 관한 것으로서, 금속막을 포함한 게이트전극의 상부에 에칭스토퍼용의 절연막을 퇴적시킬 때 금속막의 표면에 산화되는 불합리를 방지할 수 있는 기술을 제공하기 위해서, 반도체기판상에 고융점 금속으로 이루어지는 금속막을 포함하는 게이트전극재료를 퇴적시킨 후 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, 포토레지스트를 마스크로 해서 제1절연막과 게이트전극재료를 에칭하는 것에 의해 게이트전극을 형성하는 공정, 반도체기판에 불순물을 이온주입하는 것에 의해 소오스영역, 드레인영역을 형성하는 공정, 게이트전극의 상부에 에칭율이 제1절연막과 대략 동일한 제2절연막을 500℃ 이하의 온도에서 퇴적시킨 후 제2절연막을 에칭하는 것에 의해 게이트전극과 제1절연막의 측벽에 사이드윌 스페이서를 형성하는 공정 및 게이트전극의 상부에 에칭율이 제1 및 제2절연막과 다른 제3절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 제3절연막을 에칭하는 것에 의해 소오스영역, 드레인영역의 한쪽에 배선을 접속하기 위한 접속구멍을 형성하는 공정을 포함하는 구성으로 하였다.
이러한 구성에 의해, 게이트전극을 저저항화해서 MISFET의 동작속도를 향상시킬 수 있고, 반도체 집적회로 장치의 제조공정의 열부하를 저감할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제2도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제3도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도,
제4도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제5도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제6도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제7도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제8도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제9도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제10도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제11도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도, 제14도는 본 발명의 실시형태 1인 DRAM의 제조방법을 도시한 반도체기판의 주요부 단면도.

Claims (26)

  1. MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 고융점 금속으로 이루어지는 금속막을 포함하는 게이트전극재료를 퇴적시킨 후, 상기 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (b) 포토레지스트를 마스크로 해서 상기 제1절연막과 상기 게이트전극재료를 에칭하는 것에 의해게이트전극을 형성하는 공정, (c) 상기 반도체기판에 불순물을 이온주입하는 것에 의해 소오스영역, 드레인영역을 형성하는 공정, (d) 상기 게이트전극의 상부에 에칭율이 상기 제1절연막과 대략 동일한 제2절연막을 500℃ 이하의 온도에서 퇴적시킨 후 상기 제2절연막을 에칭하는것에 의해, 상기 게이트전극과 상기 제1절연막의 측벽에 사이드월 스페이서를 형성하는 공정 및 (e)상기 게이트전극의 상부에 에칭율이 상기 제1 및 제2절연막과 다른 제3절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제3절연막을 에칭하는 것에 의해, 상기 소오스영역, 드레인영역의 한쪽에 배선을 접속하기 위한 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2절연막은 질화실리콘막이고, 상기 제3절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제2항에 있어서, 상기 질화실리콘막을 플라즈마CVD법에 의해 퇴적시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제1항에 있어서, 상기 제1 및 제2절연막은 산화실리콘막이고, 상기 제3절연막은 질화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제4항에 있어서, 상기 산화실리콘막을 플라즈마CVD법에 의해 퇴적시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 고융점금속으로 이루어지는 금속막을 포함하는 게이트전극재료를 퇴적시킨 후, 상기 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (b) 상기 제1절연막의 상부에 에칭율이 상기 제1절연막과 대략 동일한 제2절연막을 500℃ 이상의 온도에서 퇴적시킨 후 포토레지스트를 마스크로해서 상기 제2절연막, 상기 제1절연막 및 상기 게이트전극재료를 에칭하는 것에 의해 게이트전극을 형성하는 공정, (c) 상기 반도체기판에 불순물을 이온주입하는 것에 의해 소오스영역, 드레인영역을 형성하는 공정, (d) 상기 게이트전극의 상부에 에칭율이 상기 제1 및 제2절연막과 대략 동일한 제3절연막을 500℃ 이하의 온도에서 퇴적시키고, 다음에 상기 제3절연막의 상부에 에칭율이 상기 제3절연막과 대략 동일한 제4절연막을 500℃ 이상의 온도에서 퇴적시킨 후 상기 제4 및 제3절연막을 에칭하는 것에 의해, 상기 게이트전극과 상기 제1 및 제2절연막의 측벽에 사이드월 스페이서를 형성하는 공정 및 (e) 상기 게이트전극의 상부에 에칭율이 상기 제1∼제4절연막과 다른 제5절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제5절연막을 에칭하는 것에 의해, 상기 소오스영역, 드레인영역의 한쪽에 배선을 접속하기 위한 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제6항에 있어서, 상기 제1∼제4절연막을 질화실리콘막이고, 상기 제5절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제6항에 있어서, 상기 제1∼제4절연막을 산화실리콘막이고, 상기 제5절연막은 질화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 메모리셀 선택용 MISFET의 상부에 비트선을 배치하고, 상기 비트선의 상부에 정보축적용 용량소자를 배치하는 스택트 캐패시터구조의 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 고융점금속으로 이루어지는 금속막을 포함하는 게이트 전극재료를 퇴적시킨 후, 상기 게이트전극재료의 상부에 제1절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (b) 포토레지스트를 마스크로해서 상기 제1절연막과 상기 게이트전극재료를 에칭하는 것에 의해 메모리셀 선택용 MISFET의 게이트전극을 형성하는 공정, (c) 상기 반도체기판에 불순물을 이온주입하는 것에 의해, 메모리셀 선택용 MISFET의 소오스영역, 드레인영역을 형성하는 공정, (d) 상기 게이트전극의 상부에 에칭율이 상기 제1절연막과 대략 동일한 제2절연막을 500℃ 이하의 온도에서 퇴적시킨 후 상기 제2절연막을 에칭하는 것에 의해, 상기 게이트전극과 상기 제1절연막의 측벽에 사이드월 스페이서를 형성하는 공정, (e) 상기 게이트전극의 상부에 에칭율이 상기 제1 및 제2절연막과 다른 제3절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제3절연막을 에칭하는 것에 의해, 상기 소오스영역, 드레인영역의 한쪽에 비트선을 접속하기위한 제1접속구멍과 상기 소오스영역, 드레인영역의 다른쪽에 정보축적용 용량소자의 하부전극을 접속하기 위한 제2접속구멍을 형성하는 공정, (f) 상기 제1 및 제2접속구멍의 내부에 플러그를 매립한 후 상기 제3절연막의 상부에 적어도 1층의 금속막을 포함하는 비트선 재료를 퇴적시키고, 다음에 상기 비트선재료의 상부에 제4절연막을 500℃ 이하의 온도에서 퇴적시키는 공정, (g) 포토레지스트를 마스크로 해서 상기 제4절연막과 상기 비트선재료를 에칭하는 것에 의해 비트선을 형성하는 공정. (h) 상기 비트선의 상부에 에칭율이 상기 제4절연막과 대략 동일한 제5절연막을 500℃ 이하의 온도에서 퇴적시킨 후 상기 제5절연막을 에칭하는 것에 의해, 상기 비트선과 상기 제4절연막의 측벽에 사이드월 스페이서를 형성하는 공정 및 (i) 상기 비트선의 상부에 에칭율이 제4 및 제5절연막과 다른 제6절연막을 퇴적시킨 후 포토레지스트를 마스크로 해서 상기 제6절연막을 에칭하는 것에 의해, 상기 제2접속구멍의 상부에 상기 정보축적용 용량소자의 하부전극과 상기 제2접속구멍을 접속하기 위한 제3접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제9항에 있어서, 상기 제1, 제2, 제4 및 제5절연막은 질화실리콘막이고, 상기 제3 및 제6절연막은 산화실리콘막인 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  11. 제9항에 있어서, 상기 제1, 제2, 제4 및 제5절연막은 산화실리콘막이고, 상기 제3 및 제6절연막은 질화실리콘막인 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  12. 제1∼제11항 중 어느 한 항에 있어서, 상기 금속막이 텅스텐막인 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  13. 소오스, 드레인 및 게이트 갖는 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판의 주면상에 고융점금속의 제1도전막, 상기 제1도전막상에 플라즈마 CVD법에 의해 제1질화실리콘막을 퇴적시키는 공정, (b) 상기 제1도전막과 질화실리콘막을 소정의 패턴으로 가공하고 상기 MISFET의 게이트전극을 형성하는 공정, (c) 상기 소오스, 드레인으로서 기능하는 반도체 영역을 형성하기 위해 상기 게이트전극에 대해서 자기정합적으로 상기 반도체기판내에 불순물을 도입하는 공정, (d) 상기 게이트전극상에 제2질화실리콘막을 플라즈마 CVD법에 의해 퇴적시키는 공정, (e) 상기 제2질화실리콘막에 이방성에칭을 실시하는 것에 의해 상기 게이트전극의 측벽에 사이드월 스페이서를 형성하는 공정, (f) 상기 게이트전극 및 사이드월 스페이서상에 산화막을 퇴적시키는 공정 및 (g) 상기 반도체영역의 일부를 노출시키기 위한 열린구멍을 상기 산화막에 형성하기 위해 상기 산화막에 에칭을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  14. 제13항에 있어서, 상기 제1도전막은 고융점금속을 스퍼터법에 의해 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  15. 제14항에 있어서, 상기 제1도전막형성 전에 반도체기판상에 폴리실리콘막 및 상기 폴리실리콘막과 상기 도체막의 반응방지막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  16. 제15항에 있어서, 상기 반응방지막으로서 질화티탄막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  17. 제13항에 있어서, 상기 산화막에 퇴적후에 상기 산화막의 표면에 화학적이고 또한 기계적인 연마를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  18. 제17항에 있어서, 상기 열린구멍내에 제2도전막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  19. 소오스, 드레인 및 게이트를 갖는 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판의 주면상에 고융점금속의 제1도전막, 상기 제1도전막상에 플라즈마 CVD법에 의해 제1절연막을 퇴적시키는 공정, (b) 상기 제1도전막과 제1절연막을 소정의 패턴으로 가공하고 상기 MISFET의 게이트전극을 형성하는 공정, (c) 상기 소오스, 드레인으로서 기능하는 반도체영역을 활성하기 위해 상기 게이트전극에 대해서 자기정합적으로 상기 반도체기판내에 불순물을 도입하는 공정, (d) 상기 게이트전극상에 제2절연막을 플라즈마 CVD법에 의해 퇴적시키는 공정, (e) 상기 제2절연막에 이방성에칭을 실시하는 것에 의해 상기 게이트전극의 측벽에 사이드월 스페이서를 형성하는 공정, (f) 상기 게이트전극 및 사이드월 스페이서상에 제3절연막을퇴적시키는 공정 및 (g) 상기 반도체영역의 일부를 노출시키기 위한 열린구멍을 상기 제3절연막에 형성하기위해서 상기 제3절연막에 에칭을 실시하는 공정을 포함하고, 상기 열린 구멍을 형성하기 위한 에칭공정에 있어상기 제1 및 제2절연막의 에칭율은 상기 제3절연막의 에칭율보다 작은 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  20. 소오스, 드레인 및 게이트를 갖는 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판의 주면상에 고융점금속의 제1도전막, 상기 제1도전막상에 제1질화실리콘막, 상기 제1질화실리콘막상에 제2질화실리콘막을 퇴적시키는 공정, (b) 상기 제1도전막과 제1 및 제2질화실리콘막을 소정의 패턴으로 가공하고 상기 MISFET의 게이트전극을 형성하는 공정, (c) 상기 소오스, 드레인으로서 기능하는 반도체영역을 형성하기 위해 상기 게이트전극에 대해서 자기정합적으로 상기 반도체기판내에 불순물을 도입하는 공정, (d) 상기 게이트전극상에 제3질화실리콘막, 상기 제3질화실리콘막상에 제4질화실리콘막을 퇴적시키는 공정, (e) 상기 제3, 제4질화실리콘막에 이방성에칭을 실시하는 것에 의해, 상기 게이트전극의 측벽에 사이드월 스페이서를 형성하는 공정, (f) 상기 게이트전극 및 사이드월 스페이서상에 산화막을 퇴적시키는 공정 및 (g) 상기 반도체영역의 일부를 노출시키기 위한 열린구멍을 상기 산화막에 형성하기 위해 상기 산화막에 에칭을 실시하는 공정을 포함하고, 상기 제1질화실리콘막은 상기 제2질화실리콘막보다 저온에서 형성하고, 상기 제3질화실리콘막은 상기 제4질화실리콘막보다 저온에서 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  21. 제20항에 있어서, 상기 제1, 제3질화실리콘막은 플라즈마 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  22. 제20항에 있어서, 상기 열린구멍내에 제2도체막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  23. 제20항에 있어서, 상기 제1도전막은 고융점금속을 스퍼터법에 의해 형성하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  24. 제23항에 있어서, 상기 제1도전막형성전에 반도체기판상에 폴리실리콘막 및 상기 폴리실리콘막과 상기 도체막의 반응방지막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. 제24항에 있어서, 상기 반응방지막으로서 질화티탄막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
  26. 제20항에 있어서, 상기 산화막을 퇴적시킨 후에 상기 산화막의 표면에 화학적이고 또한 기계적인 연마를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 직접회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970021257A 1996-05-30 1997-05-28 반도체집적회로장치의제조방법 KR100575180B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8136044A JPH09321239A (ja) 1996-05-30 1996-05-30 半導体集積回路装置の製造方法
JP96-136044 1996-05-30

Publications (2)

Publication Number Publication Date
KR970077674A true KR970077674A (ko) 1997-12-12
KR100575180B1 KR100575180B1 (ko) 2007-05-14

Family

ID=15165871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970021257A KR100575180B1 (ko) 1996-05-30 1997-05-28 반도체집적회로장치의제조방법

Country Status (4)

Country Link
US (2) US20010001717A1 (ko)
JP (1) JPH09321239A (ko)
KR (1) KR100575180B1 (ko)
TW (1) TW326572B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
KR100403629B1 (ko) * 2001-05-29 2003-10-30 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
US6614116B1 (en) * 2002-06-04 2003-09-02 Micron Technology, Inc. Buried digit line stack and process for making same
JP2004179419A (ja) * 2002-11-27 2004-06-24 Toshiba Corp 半導体装置及びその製造方法
KR100919675B1 (ko) * 2002-12-26 2009-10-06 주식회사 하이닉스반도체 반도체소자 제조 방법
KR100548996B1 (ko) * 2003-07-14 2006-02-02 삼성전자주식회사 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법
KR100499175B1 (ko) * 2003-09-01 2005-07-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
US7470615B2 (en) * 2006-07-26 2008-12-30 International Business Machines Corporation Semiconductor structure with self-aligned device contacts
JP2008198935A (ja) 2007-02-15 2008-08-28 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法。
KR100949880B1 (ko) * 2007-10-31 2010-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9379057B2 (en) 2014-09-02 2016-06-28 International Business Machines Corporation Method and structure to reduce the electric field in semiconductor wiring interconnects
US10700072B2 (en) * 2018-10-18 2020-06-30 Applied Materials, Inc. Cap layer for bit line resistance reduction

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3914127A (en) * 1973-11-23 1975-10-21 Texas Instruments Inc Method of making charge-coupled devices
JP2657588B2 (ja) * 1991-01-11 1997-09-24 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2881267B2 (ja) * 1991-01-11 1999-04-12 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH04342164A (ja) * 1991-05-20 1992-11-27 Hitachi Ltd 半導体集積回路装置の形成方法
US5753530A (en) * 1992-04-21 1998-05-19 Seiko Instruments, Inc. Impurity doping method with diffusion source of boron-silicide film
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5733812A (en) * 1993-11-15 1998-03-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same
JPH08153880A (ja) * 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法
JP2586844B2 (ja) * 1994-12-28 1997-03-05 日本電気株式会社 半導体装置の製造方法
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
US20030157757A1 (en) 2003-08-21
US20010001717A1 (en) 2001-05-24
US6852579B2 (en) 2005-02-08
KR100575180B1 (ko) 2007-05-14
JPH09321239A (ja) 1997-12-12
TW326572B (en) 1998-02-11

Similar Documents

Publication Publication Date Title
US5057447A (en) Silicide/metal floating gate process
US6391750B1 (en) Method of selectively controlling contact resistance by controlling impurity concentration and silicide thickness
KR970077674A (ko) 반도체 집적회로장치의 제조방법
JP2585140B2 (ja) 半導体装置の配線接触構造
US4737831A (en) Semiconductor device with self-aligned gate structure and manufacturing process thereof
KR100334979B1 (ko) 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성
US6326691B1 (en) Semiconductor device and method for manufacturing the same
KR100236248B1 (ko) 반도체 장치와 그 제조 방법
KR100545144B1 (ko) 감소된시트저항을가지는신뢰할수있는폴리사이드게이트스택
US7078307B2 (en) Method for manufacturing single-sided buried strap in semiconductor devices
US20010005610A1 (en) Semiconductor device having metal silicide film and manufacturing method thereof
US5471094A (en) Self-aligned via structure
US5521416A (en) Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same
JPH1064898A (ja) 半導体装置の製造方法
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
KR100533378B1 (ko) 플러그폴리를 이용한 반도체소자의 수직 배선 형성방법
KR100390891B1 (ko) 고집적반도체소자의제조방법
JPH01201940A (ja) 半導体装置の電極配線形成方法
KR960000963B1 (ko) 반도체 집적회로장치의 제조방법
US20010018249A1 (en) Semiconductor device with low resistivity film embedded and manufacturing method for the same
KR100351895B1 (ko) 반도체 소자의 비트라인 형성방법
JPH0338732B2 (ko)
KR100676198B1 (ko) 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법
KR100236059B1 (ko) 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법
KR20020030338A (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 9

EXPY Expiration of term