JPH09321239A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH09321239A
JPH09321239A JP8136044A JP13604496A JPH09321239A JP H09321239 A JPH09321239 A JP H09321239A JP 8136044 A JP8136044 A JP 8136044A JP 13604496 A JP13604496 A JP 13604496A JP H09321239 A JPH09321239 A JP H09321239A
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film
gate electrode
manufacturing
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隆宏 熊内
Makoto Yoshida
吉田　　誠
Kazuhiko Kajitani
一彦 梶谷
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Abstract

(57)【要約】 【課題】 ＳＡＣ(Self Align Contact)技術を利用して
ＭＩＳＦＥＴのソース領域、ドレイン領域に配線を接続
するための接続孔を形成する際、メタル膜を含んだゲー
ト電極の上部にエッチングストッパ用の絶縁膜を堆積す
る工程でメタル膜の表面が酸化されるのを防止する。 【解決手段】 ゲート電極６（ワード線ＷＬ）のキャッ
プ絶縁膜を構成する窒化シリコン膜７を５００℃以下で
成膜することにより、ゲート電極６（ワード線ＷＬ）の
一部を構成するＷ膜の表面の酸化を抑制する。また、ゲ
ート電極６（ワード線ＷＬ）のサイドウォールスペーサ
９を構成する窒化シリコン膜を５００℃以下で成膜する
ことにより、ゲート電極６（ワード線ＷＬ）の側壁に露
出したＷ膜の表面の酸化を抑制する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、微細化されたＭＩＳＦＥＴ
(Metal Insulator Semiconductor Field Effect Transi
stor) を有する半導体集積回路装置の製造に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】近年、ディープ・サブミクロンの設計ル
ールで製造されるＬＳＩの製造工程では、露光装置のア
ライメント精度が限界に近づいていることから、ＭＩＳ
ＦＥＴのソース領域、ドレイン領域に配線を接続するた
めの接続孔（コンタクトホール）を形成する際に、接続
孔とゲート電極とのマスク合わせ余裕を確保することが
困難になっている。
【０００３】その対策として、酸化シリコン膜に対して
１０〜２０程度の高い選択比を持つ窒化シリコン膜をエ
ッチングのストッパに用いて自己整合で接続孔を形成す
るＳＡＣ(Self Align Contact)技術が注目されている。
これは、ゲート電極の上部の絶縁膜（キャップ絶縁膜）
と側壁絶縁膜（サイドウォールスペーサ）とを窒化シリ
コン膜で形成し、ゲート電極の上部に堆積した酸化シリ
コン膜をエッチングして接続孔を形成する際、上記窒化
シリコンのキャップ絶縁膜とサイドウォールスペーサと
をエッチングストッパにしてゲート電極の削れを防止す
ることにより、ゲート電極と接続孔との合わせ余裕を不
要とする技術である。
【０００４】なお、窒化シリコン膜を使ったＳＡＣ技術
については、特開平４−３４２１６４号公報などに記載
がある。
【０００５】
【発明が解決しようとする課題】上記したＳＡＣ技術で
は、キャップ絶縁膜とサイドウォールスペーサとを構成
する窒化シリコン膜をゲート電極上に堆積する際、７０
０〜８００℃程度の温度条件で成膜を行うＣＶＤ（Chem
ical Vapor Deposition)法が使われる。
【０００６】ところが、ゲート電極の配線遅延を改善す
るためにＷ（タングステン）やＴｉ（チタン）などのメ
タル材料でゲート電極を形成した場合、上記窒化シリコ
ン膜を成膜する際の高温雰囲気中でメタル材料の表面が
酸化され、ゲート電極の抵抗が増加してしまうことが本
発明者の検討によって明らかとなった。
【０００７】本発明の目的は、ＳＡＣ技術を利用してＭ
ＩＳＦＥＴのソース領域、ドレイン領域に配線を接続す
るための接続孔を形成する半導体集積回路装置の製造方
法において、メタル膜を含んだゲート電極の上部にエッ
チングストッパ用の絶縁膜を堆積する際にメタル膜の表
面が酸化される不具合を防止することのできる技術を提
供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】（１）本発明は、ＭＩＳＦＥＴを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に少なくとも１層のメタル膜を含むゲート電極材料
を堆積した後、前記ゲート電極材料の上部に第１の絶縁
膜を５００℃以下の温度で堆積する工程、（ｂ）フォト
レジストをマスクにして前記第１の絶縁膜と前記ゲート
電極材料とをエッチングすることにより、ゲート電極を
形成する工程、（ｃ）前記半導体基板に不純物をイオン
注入することにより、ソース領域、ドレイン領域を形成
する工程、（ｄ）前記ゲート電極の上部にエッチングレ
ートが前記第１の絶縁膜とほぼ等しい第２の絶縁膜を５
００℃以下の温度で堆積した後、前記第２の絶縁膜をエ
ッチングすることにより、前記ゲート電極と前記第１の
絶縁膜との側壁にサイドウォールスペーサを形成する工
程、（ｅ）前記ゲート電極の上部にエッチングレートが
前記第１および第２の絶縁膜と異なる第３の絶縁膜を堆
積した後、フォトレジストをマスクにして前記第３の絶
縁膜をエッチングすることにより、前記ソース領域、ド
レイン領域の一方に配線を接続するための接続孔を形成
する工程、を含んでいる。
【００１１】（２）本発明は、ＭＩＳＦＥＴを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に少なくとも１層のメタル膜を含むゲート電極材料
を堆積した後、前記ゲート電極材料の上部に第１の絶縁
膜を５００℃以下の温度で堆積する工程、（ｂ）前記第
１の絶縁膜の上部にエッチングレートが前記第１の絶縁
膜とほぼ等しい第２の絶縁膜を５００℃以上の温度で堆
積した後、フォトレジストをマスクにして前記第２の絶
縁膜と前記第１の絶縁膜と前記ゲート電極材料とをエッ
チングすることにより、ゲート電極を形成する工程、
（ｃ）前記半導体基板に不純物をイオン注入することに
より、ソース領域、ドレイン領域を形成する工程、
（ｄ）前記ゲート電極の上部にエッチングレートが前記
第１および第２の絶縁膜とほぼ等しい第３の絶縁膜を５
００℃以下の温度で堆積し、次いで前記第３の絶縁膜の
上部にエッチングレートが前記第３の絶縁膜とほぼ等し
い第４の絶縁膜を５００℃以上の温度で堆積した後、前
記第４および第３の絶縁膜をエッチングすることによ
り、前記ゲート電極と前記第１および第２の絶縁膜との
側壁にサイドウォールスペーサを形成する工程、（ｅ）
前記ゲート電極の上部にエッチングレートが前記第１〜
第４の絶縁膜と異なる第５の絶縁膜を堆積した後、フォ
トレジストをマスクにして前記第５の絶縁膜をエッチン
グすることにより、前記ソース領域、ドレイン領域の一
方に配線を接続するための接続孔を形成する工程、を含
んでいる。
【００１２】（３）本発明は、メモリセル選択用ＭＩＳ
ＦＥＴの上部にビット線を配置し、前記ビット線の上部
に情報蓄積用容量素子を配置するスタックド・キャパシ
タ構造のメモリセルを備えたＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板上に
少なくとも１層のメタル膜を含むゲート電極材料を堆積
した後、前記ゲート電極材料の上部に第１の絶縁膜を５
００℃以下の温度で堆積する工程、（ｂ）フォトレジス
トをマスクにして前記第１の絶縁膜と前記ゲート電極材
料とをエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極を形成する工程、（ｃ）前記半
導体基板に不純物をイオン注入することにより、前記メ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域を形成する工程、（ｄ）前記ゲート電極の上部にエッ
チングレートが前記第１の絶縁膜とほぼ等しい第２の絶
縁膜を５００℃以下の温度で堆積した後、前記第２の絶
縁膜をエッチングすることにより、前記ゲート電極と前
記第１の絶縁膜との側壁にサイドウォールスペーサを形
成する工程、（ｅ）前記ゲート電極の上部にエッチング
レートが前記第１および第２の絶縁膜と異なる第３の絶
縁膜を堆積した後、フォトレジストをマスクにして前記
第３の絶縁膜をエッチングすることにより、前記ソース
領域、ドレイン領域の一方にビット線を接続するための
第１の接続孔と、前記ソース領域、ドレイン領域の他方
に情報蓄積用容量素子の下部電極を接続するための第２
の接続孔とを形成する工程、（ｆ）前記第１および第２
の接続孔の内部にプラグを埋め込んだ後、前記第３の絶
縁膜の上部に少なくとも１層のメタル膜を含むビット線
材料を堆積し、次いで前記ビット線材料の上部に第４の
絶縁膜を５００℃以下の温度で堆積する工程、（ｇ）フ
ォトレジストをマスクにして前記第４の絶縁膜と前記ビ
ット線材料とをエッチングすることにより、ビット線を
形成する工程、（ｈ）前記ビット線の上部にエッチング
レートが前記第４の絶縁膜とほぼ等しい第５の絶縁膜を
５００℃以下の温度で堆積した後、前記第５の絶縁膜を
エッチングすることにより、前記ビット線と前記第４の
絶縁膜との側壁にサイドウォールスペーサを形成する工
程、（ｉ）前記ビット線の上部にエッチングレートが前
記第４および第５の絶縁膜と異なる第６の絶縁膜を堆積
した後、フォトレジストをマスクにして前記第６の絶縁
膜をエッチングすることにより、前記第２の接続孔の上
部に前記情報蓄積用容量素子の下部電極と前記第２の接
続孔とを接続するための第３の接続孔を形成する工程、
を含んでいる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１４】（実施の形態１）本実施の形態は、メモリ
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子
（キャパシタ）を配置するスタックド・キャパシタ(sta
cked capacitor) 構造のメモリセルを備えたＤＲＡＭの
製造方法に適用したものである。
【００１５】このＤＲＡＭのメモリセルを形成するに
は、まず図１に示すように、ｐ- 型の単結晶シリコンか
らなる半導体基板１を用意し、その表面に選択酸化（Ｌ
ＯＣＯＳ）法でフィールド酸化膜２を形成した後、半導
体基板１にｐ型不純物（Ｂ）をイオン注入してｐ型ウエ
ル３を形成する。続いて、ｐ型ウエル２にｐ型不純物
（Ｂ）をイオン注入してｐ型チャネルストッパ層４を形
成した後、フィールド酸化膜２で囲まれたｐ型ウエル３
の活性領域の表面に熱酸化法でゲート酸化膜５を形成す
る。
【００１６】次に、図２に示すように、メモリセル選択
用ＭＩＳＦＥＴのゲート電極６（ワード線ＷＬ）を形成
する。ゲート電極６（ワード線ＷＬ）は、半導体基板１
上にＣＶＤ法で多結晶シリコン膜を堆積し、次いでスパ
ッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにキャ
ップ絶縁膜となる窒化シリコン膜７をプラズマＣＶＤ法
で堆積した後、フォトレジストをマスクにしたエッチン
グでこれらの膜をパターニングして形成する。ゲート電
極６（ワード線ＷＬ）の一部を構成する多結晶シリコン
膜には、その抵抗値を低減するためにｎ型の不純物
（Ｐ）をドープする。
【００１７】図３は、Ｗの酸化の温度依存性を示すグラ
フ、図４は、Ｗの酸化の時間依存性（温度＝４６９℃）
を示すグラフである。図示のように、Ｗ膜が酸素を含ん
だ高温雰囲気に晒されるとその表面に酸化膜が形成され
る。また、この酸化膜の膜厚は、温度および時間にほぼ
比例して厚くなる。
【００１８】そこで、本実施の形態では、上記Ｗ膜上に
プラズマＣＶＤ法で窒化シリコン膜７を堆積する際、プ
ラズマＣＶＤ装置のチャンバ内の温度を５００℃以下に
設定することで、ゲート電極６（ワード線ＷＬ）の一部
を構成するＷ膜の表面の酸化を抑制する。
【００１９】ただし、図５（日本学術振興会薄膜第１３
１委員会編、オーム社発行の「薄膜ハンドブック」より
抜粋）に示すように、窒化シリコン膜の成膜温度が低す
ぎる場合はエッチング速度が増大し、酸化シリコン膜に
対するエッチングの選択比が小さくなってしまうため、
窒化シリコン膜の成膜温度は５００℃を大幅に下回らな
いようにする必要がある。
【００２０】次に、図６に示すように、ｐ型ウエル２に
ｎ型不純物（Ｐ）をイオン注入してゲート電極６（ワー
ド線ＷＬ）の両側のｐ型ウエル２にメモリセル選択用Ｍ
ＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、ドレ
イン領域）を形成する。
【００２１】次に、図７に示すように、ゲート電極６
（ワード線ＷＬ）の側壁にサイドウォールスペーサ９を
形成する。サイドウォールスペーサ９は、ゲート電極６
（ワード線ＷＬ）の上部にプラズマＣＶＤ法で堆積した
窒化シリコン膜を異方性エッチングで加工して形成す
る。
【００２２】本実施の形態では、ゲート電極６（ワード
線ＷＬ）の上部にプラズマＣＶＤ法で上記窒化シリコン
膜を堆積する際、プラズマＣＶＤ装置のチャンバ内の温
度を５００℃以下に設定することで、ゲート電極６（ワ
ード線ＷＬ）の側壁に露出したＷ膜の表面の酸化を抑制
する。
【００２３】次に、図８に示すように、メモリセル選択
用ＭＩＳＦＥＴの上部にＣＶＤ法で酸化シリコン膜１０
とＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜１
１とを堆積した後、化学的機械研磨法(Chemical Mechan
ical Polishing; ＣＭＰ）法でＢＰＳＧ膜１１を研磨し
てその表面を平坦化する。
【００２４】次に、図９に示すように、ＢＰＳＧ膜１１
上にＣＶＤ法で多結晶シリコン膜１２を堆積した後、フ
ォトレジストをマスクにして多結晶シリコン膜１２をエ
ッチングし、フォトレジストを除去する。次に、多結晶
シリコン膜１２をマスクとして、ＢＰＳＧ膜１１、酸化
シリコン膜１０およびゲート酸化膜５をエッチングする
ことにより、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の一方（ｎ型半導体領域８）の上部に
接続孔１３を形成し、他方（ｎ型半導体領域８）の上部
に接続孔１４を形成する。このとき、メモリセル選択用
ＭＩＳＦＥＴのゲート電極６（ワード線ＷＬ）の上部に
形成された窒化シリコン膜７と側壁に形成された窒化シ
リコンのサイドウォールスペーサ９は、わずかにエッチ
ングされるだけなので、接続孔１３、１４とゲート電極
６（ワード線ＷＬ）との合わせ余裕を設けなくとも、微
細な径の接続孔１３、１４が自己整合（セルフアライ
ン）で形成できる。
【００２５】次に、図１０に示すように、接続孔１３、
１４の内部に多結晶シリコンのプラグ１５を埋め込む。
このプラグ１５は、前記多結晶シリコン膜１２の上部に
ＣＶＤ法で多結晶シリコン膜を堆積し、この多結晶シリ
コン膜と多結晶シリコン膜１２とをエッチバックで除去
して形成する。プラグ１５を構成する多結晶シリコン膜
にはｎ型の不純物（Ｐ）をドープする。この不純物は、
接続孔１３、１４を通じてメモリセル選択用ＭＩＳＦＥ
Ｔのｎ型半導体領域８、８（ソース領域、ドレイン領
域）に拡散し、ソース領域、ドレイン領域を低抵抗化す
る。
【００２６】次に、図１１に示すように、ＢＰＳＧ膜１
１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、次
いでフォトレジストをマスクにしたエッチングで接続孔
１４の上部の酸化シリコン膜１６を除去した後、図１２
に示すように、接続孔１４の上部にビット線ＢＬを形成
する。ビット線ＢＬは、酸化シリコン膜１６の上部にス
パッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにキ
ャップ絶縁膜となる窒化シリコン膜１７をプラズマＣＶ
Ｄ法で堆積した後、フォトレジストをマスクにしたエッ
チングでこれらの膜をパターニングして形成する。
【００２７】本実施の形態では、上記Ｗ膜上にプラズマ
ＣＶＤ法で窒化シリコン膜１７を堆積する際、プラズマ
ＣＶＤ装置のチャンバ内の温度を５００℃以下に設定す
ることで、ビット線ＢＬの一部を構成するＷ膜の表面の
酸化を抑制する。
【００２８】次に、図１３に示すように、ビット線ＢＬ
の側壁にサイドウォールスペーサ１８を形成する。サイ
ドウォールスペーサ１８は、ビット線ＢＬの上部にプラ
ズマＣＶＤ法で堆積した窒化シリコン膜を異方性エッチ
ングで加工して形成する。
【００２９】本実施の形態では、ビット線ＢＬの上部に
プラズマＣＶＤ法で上記窒化シリコン膜を堆積する際、
プラズマＣＶＤ装置のチャンバ内の温度を５００℃以下
に設定することで、ビット線ＢＬの側壁に露出したＷ膜
の表面の酸化を抑制する。
【００３０】次に、図１４に示すように、ビット線ＢＬ
の上部にＣＶＤ法で堆積した酸化シリコン膜１９を化学
的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化し
た後、フォトレジストをマスクにして酸化シリコン膜１
９および酸化シリコン膜１６をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、
ドレイン領域の他方（ｎ型半導体領域８）の上部に形成
された前記接続孔１３の上部に接続孔２０を形成する。
このとき、ビット線ＢＬの上部の窒化シリコン膜１７お
よび側壁のサイドウォールスペーサ１８がエッチングス
トッパとなるので、接続孔２０は、前記接続孔１３、１
４と同様、自己整合（セルフアライン）で形成される。
【００３１】次に、図１５に示すように、接続孔２０の
内部にプラグ２１を埋め込んだ後、接続孔２０の上部に
蓄積電極（下部電極）２２を形成する。プラグ２１は、
酸化シリコン膜１９の上部にスパッタリング法でＴｉＮ
膜とＷ膜とを堆積した後、これらの膜をエッチバックし
て形成する。蓄積電極２２は、酸化シリコン膜１９の上
部にスパッタリング法でＷ膜を堆積した後、フォトレジ
ストをマスクにしたエッチングでこのＷ膜をパターニン
グして形成する。
【００３２】次に、図１６に示すように、蓄積電極２２
の上部に容量絶縁膜２３とプレート電極（上部電極）２
４とを形成する。容量絶縁膜２３とプレート電極（上部
電極）２４は、蓄積電極２２の上部にプラズマＣＶＤ法
でＴａ2 Ｏ5 （酸化タンタル）膜を堆積し、次いでこの
Ｔａ2 Ｏ5 膜の上部にスパッタリング法でＴｉＮ膜を堆
積した後、フォトレジストをマスクにしたエッチングで
これらの膜をパターニングして同時に形成する。これに
より、蓄積電極２２と容量絶縁膜２３とプレート電極２
４とで構成されたメモリセルの情報蓄積用容量素子Ｃが
完成する。
【００３３】次に、図１７に示すように、情報蓄積用容
量素子Ｃの上部に層間絶縁膜２５を形成した後、層間絶
縁膜２５の上部にＹセレクト線ＹＳを形成する。層間絶
縁膜２５は、ＣＶＤ法で堆積した酸化シリコン膜、スピ
ン塗布法で堆積したスピンオングラス(Spin On Glass;
ＳＯＧ）膜、ＣＶＤ法で堆積した酸化シリコン膜の３層
膜で構成する。Ｙセレクト線ＹＳは、層間絶縁膜２５の
上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜および
ＴｉＮ膜を堆積した後、フォトレジストをマスクにした
エッチングでこれらの膜をパターニングして形成する。
以上の工程により、本実施の形態のＤＲＡＭのメモリセ
ルが略完成する。
【００３４】本実施の形態の製造方法によれば、ゲート
電極６（ワード線ＷＬ）の上部を覆う窒化シリコン膜７
（キャップ絶縁膜）とサイドウォールスペーサ１１を構
成する窒化シリコン膜とを５００℃以下の低温で堆積す
ることにより、ゲート電極６（ワード線ＷＬ）の一部を
構成するＷ膜の表面の酸化を抑制することができるの
で、ゲート電極６（ワード線ＷＬ）を低抵抗化してＤＲ
ＡＭの動作速度を向上させることができる。
【００３５】また、本実施の形態の製造方法によれば、
ビット線ＢＬの上部を覆う窒化シリコン膜１７（キャッ
プ絶縁膜）とサイドウォールスペーサ１８を構成する窒
化シリコン膜とを５００℃以下の低温で堆積することに
より、ビット線ＢＬの一部を構成するＷ膜の表面の酸化
を抑制することができるので、ビット線ＢＬを低抵抗化
してＤＲＡＭの動作速度を向上させることができる。
【００３６】また、本実施の形態の製造方法によれば、
ゲート電極６（ワード線ＷＬ）の上部を覆う窒化シリコ
ン膜７（キャップ絶縁膜）とサイドウォールスペーサ１
１を構成する窒化シリコン膜とを５００℃以下の低温で
堆積し、ビット線ＢＬの上部を覆う窒化シリコン膜１７
（キャップ絶縁膜）とサイドウォールスペーサ１８を構
成する窒化シリコン膜とを５００℃以下の低温で堆積す
ることにより、これらの窒化シリコン膜を７００〜８０
０℃の高温で堆積する場合に比べて、ＤＲＡＭの製造工
程の熱負荷を低減することができる。
【００３７】（実施の形態２）本実施の形態によるＤＲ
ＡＭのメモリセルの製造方法は、まず図１８に示すよう
に、ｐ型ウエル３上にメモリセル選択用ＭＩＳＦＥＴの
ゲート電極６（ワード線ＷＬ）を形成する。
【００３８】ゲート電極６（ワード線ＷＬ）は、前記実
施の形態１と同様、多結晶シリコン膜とＴｉＮ膜とＷ膜
との積層膜で形成する。一方、ゲート電極６（ワード線
ＷＬ）の上部のキャップ絶縁膜は、プラズマＣＶＤ法で
堆積した窒化シリコン膜７とＣＶＤ法で堆積した窒化シ
リコン膜３０の積層膜で形成する。
【００３９】窒化シリコン膜７を堆積する際は、前記実
施の形態１と同様、プラズマＣＶＤ装置のチャンバ内の
温度を５００℃以下に設定し、ゲート電極６（ワード線
ＷＬ）の一部を構成するＷ膜の表面の酸化を抑制する。
一方、窒化シリコン膜３０は、７００〜８００℃の温度
条件で堆積し、窒化シリコン膜７に比べて厚い膜厚で堆
積する。窒化シリコン膜３０を堆積する際は、Ｗ膜の表
面が窒化シリコン膜７で覆われているので、７００〜８
００℃の高温で成膜を行ってもＷ膜の表面が酸化する虞
れはない。
【００４０】次に、図１９に示すように、ｐ型ウエル２
にｎ型不純物（Ｐ）をイオン注入してゲート電極６（ワ
ード線ＷＬ）の両側のｐ型ウエル２にメモリセル選択用
ＭＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、ド
レイン領域）を形成した後、ゲート電極６（ワード線Ｗ
Ｌ）の上部にプラズマＣＶＤ法で窒化シリコン膜３１を
堆積する。窒化シリコン膜３１を堆積する際は、前記実
施の形態１と同様、プラズマＣＶＤ装置のチャンバ内の
温度を５００℃以下に設定し、ゲート電極６（ワード線
ＷＬ）の側壁に露出したＷ膜の表面の酸化を抑制する。
【００４１】次に、図２０に示すように、窒化シリコン
膜３１の上部に窒化シリコン膜３２を堆積する。窒化シ
リコン膜３２は、７００〜８００℃の温度条件で堆積
し、窒化シリコン膜３１よりも厚い膜厚で堆積する。窒
化シリコン膜３２を堆積する際は、ゲート電極６（ワー
ド線ＷＬ）の側壁が窒化シリコン膜７で覆われているの
で、Ｗ膜の表面が酸化する虞れはない。
【００４２】次に、図２１に示すように、窒化シリコン
膜３１と窒化シリコン膜３２とを異方性エッチングで加
工してゲート電極６（ワード線ＷＬ）の側壁にサイドウ
ォールスペーサ３３を形成する。
【００４３】次に、図２２に示すように、メモリセル選
択用ＭＩＳＦＥＴの上部にＣＶＤ法で酸化シリコン膜１
０とＢＰＳＧ膜１１とを堆積し、化学的機械研磨（ＣＭ
Ｐ）法でＢＰＳＧ膜１１を研磨してその表面を平坦化し
た後、ＢＰＳＧ膜１１上にＣＶＤ法で多結晶シリコン膜
１２を堆積し、フォトレジストをマスクにして多結晶シ
リコン膜１２をエッチングし、フォトレジストを除去す
る。次に、多結晶シリコン膜１２をマスクとして、ＢＰ
ＳＧ膜１１、酸化シリコン膜１０およびゲート酸化膜５
をエッチングすることにより、メモリセル選択用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域の一方（ｎ型半導体
領域８）の上部に接続孔１３を形成し、他方（ｎ型半導
体領域８）の上部に接続孔１４を形成する。このとき、
ゲート電極６（ワード線ＷＬ）の側壁のサイドウォール
スペーサ３３がエッチングストッパとなるので、接続孔
１３、１４は、前記実施の形態１と同様、自己整合（セ
ルフアライン）で形成される。
【００４４】次に、図２３に示すように、接続孔１３、
１４の内部に多結晶シリコンのプラグ１５を埋め込んだ
後、ＢＰＳＧ膜１１の上部にＣＶＤ法で酸化シリコン膜
１６を堆積し、次いでフォトレジストをマスクにしたエ
ッチングで接続孔１４の上部の酸化シリコン膜１６を除
去した後、接続孔１４の上部にビット線ＢＬを形成す
る。
【００４５】ビット線ＢＬを形成するには、酸化シリコ
ン膜１６の上部にスパッタリング法でＴｉＮ膜とＷ膜と
を堆積し、次いでＷ膜の上部にキャップ絶縁膜を堆積し
た後、フォトレジストをマスクにしたエッチングでこれ
らの膜をパターニングして形成する。ビット線ＢＬの上
部のキャップ絶縁膜は、プラズマＣＶＤ法で堆積した窒
化シリコン膜３４とＣＶＤ法で堆積した窒化シリコン膜
３５の積層膜で形成する。
【００４６】窒化シリコン膜３４を堆積する際は、前記
実施の形態１と同様、プラズマＣＶＤ装置のチャンバ内
の温度を５００℃以下に設定し、ビット線ＢＬの一部を
構成するＷ膜の表面の酸化を抑制する。一方、窒化シリ
コン膜３５は、７００〜８００℃の温度条件で堆積し、
窒化シリコン膜３４に比べて厚い膜厚で堆積する。窒化
シリコン膜３５を堆積する際は、Ｗ膜の表面が窒化シリ
コン膜３４で覆われているので、７００〜８００℃の高
温で成膜を行ってもＷ膜の表面が酸化する虞れはない。
【００４７】次に、図２４に示すように、ビット線ＢＬ
の側壁にサイドウォールスペーサ３６を形成する。サイ
ドウォールスペーサ３６は、ビット線ＢＬの上部にプラ
ズマＣＶＤ法で窒化シリコン膜３７を堆積し、次いで窒
化シリコン膜３７の上部にＣＶＤ法で窒化シリコン膜３
８を堆積した後、窒化シリコン膜３７と窒化シリコン膜
３８とを異方性エッチングで加工して形成する。
【００４８】窒化シリコン膜３７を堆積する際は、プラ
ズマＣＶＤ装置のチャンバ内の温度を５００℃以下に設
定し、ビット線ＢＬの一部を構成するＷ膜の表面の酸化
を抑制する。一方、窒化シリコン膜３８は、７００〜８
００℃の温度条件で堆積し、窒化シリコン膜３７に比べ
て厚い膜厚で堆積する。窒化シリコン膜３８を堆積する
際は、ビット線ＢＬの側壁が窒化シリコン膜３７で覆わ
れているので、７００〜８００℃の高温で成膜を行って
もＷ膜の表面が酸化する虞れはない。
【００４９】次に、図２５に示すように、ビット線ＢＬ
の上部にＣＶＤ法で堆積した酸化シリコン膜１９を化学
的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化し
た後、フォトレジストをマスクにして酸化シリコン膜１
９および酸化シリコン膜１６をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、
ドレイン領域の他方（ｎ型半導体領域８）の上部に形成
された前記接続孔１３の上部に接続孔２０を形成する。
このとき、ビット線ＢＬの側壁のサイドウォールスペー
サ３６がエッチングストッパとなるので、接続孔２０
は、前記接続孔１３、１４と同様、自己整合（セルフア
ライン）で形成される。これ以後の工程は、前記実施の
形態１と同様である。
【００５０】本実施の形態の製造方法によれば、ゲート
電極６（ワード線ＷＬ）の一部を構成するＷ膜の表面の
酸化を抑制することができるので、前記実施の形態１と
同様、ゲート電極６（ワード線ＷＬ）を低抵抗化してＤ
ＲＡＭの動作速度を向上させることができる。
【００５１】また、ゲート電極６（ワード線ＷＬ）の上
部を覆うキャップ絶縁膜を、窒化シリコン膜７と、酸化
シリコン膜に対するエッチングの選択比がこの窒化シリ
コン膜７よりも高い窒化シリコン膜３０との積層膜で形
成し、サイドウォールスペーサ３３を、窒化シリコン膜
３１と、酸化シリコン膜に対するエッチングの選択比が
この窒化シリコン膜３１よりも高い窒化シリコン膜３２
との積層膜で形成したことにより、前記実施の形態１に
比べて接続孔１３、１４を高精度に形成することができ
る。
【００５２】本実施の形態の製造方法によれば、ビット
線ＢＬの一部を構成するＷ膜の表面の酸化を抑制するこ
とができるので、前記実施の形態１と同様、ビット線Ｂ
Ｌを低抵抗化してＤＲＡＭの動作速度を向上させること
ができる。
【００５３】また、本実施の形態の製造方法によれば、
ビット線ＢＬの上部を覆うキャップ絶縁膜を、窒化シリ
コン膜３４と、酸化シリコン膜に対するエッチングの選
択比がこの窒化シリコン膜３４よりも高い窒化シリコン
膜３５との積層膜で形成し、サイドウォールスペーサ３
６を、窒化シリコン膜３７と、酸化シリコン膜に対する
エッチングの選択比がこの窒化シリコン膜３７よりも高
い窒化シリコン膜３８との積層膜で形成したことによ
り、前記実施の形態１に比べて接続孔２１を高精度に形
成することができる。
【００５４】（実施の形態３）図２６は、本実施の形態
によるＤＲＡＭのメモリセルの製造方法を示す半導体基
板の要部断面図である。
【００５５】前記実施の形態１と異なる第１の点は、ゲ
ート電極６（ワード線ＷＬ）の上部を覆うキャップ絶縁
膜を酸化シリコン膜４０で構成すると共に、サイドウォ
ールスペーサ４１を酸化シリコン膜で構成し、キャップ
絶縁膜（酸化シリコン膜４０）の上部の絶縁膜を窒化シ
リコン膜４２で構成したことにある。キャップ絶縁膜を
構成する酸化シリコン膜４０とサイドウォールスペーサ
４１を構成する酸化シリコン膜とは、ゲート電極６（ワ
ード線ＷＬ）の一部を構成するＷ膜の表面の酸化を抑制
するために、プラズマＣＶＤ装置のチャンバ内の温度を
５００℃以下に設定して堆積する。
【００５６】前記実施の形態１と異なる第２の点は、ビ
ット線ＢＬの上部を覆うキャップ絶縁膜を酸化シリコン
膜４３で構成すると共に、サイドウォールスペーサ４４
を酸化シリコン膜で構成し、キャップ絶縁膜（酸化シリ
コン膜４３）の上部の絶縁膜を窒化シリコン膜４５で構
成したことにある。キャップ絶縁膜を構成する酸化シリ
コン膜４３とサイドウォールスペーサ４４を構成する酸
化シリコン膜とは、ビット線ＢＬの一部を構成するＷ膜
の表面の酸化を抑制するために、プラズマＣＶＤ装置の
チャンバ内の温度を５００℃以下に設定して堆積する。
【００５７】すなわち、本実施の形態の製造方法は、ゲ
ート電極６（ワード線ＷＬ）の上部の窒化シリコン膜４
２をエッチングして接続孔１３、１４を形成する際に、
ゲート電極６（ワード線ＷＬ）の上部を覆う酸化シリコ
ン膜４０（キャップ絶縁膜）と酸化シリコンのサイドウ
ォールスペーサ４１とをエッチングストッパに用いて接
続孔１３、１４を自己整合（セルフアライン）で形成す
る。また、ビット線ＢＬの上部の窒化シリコン膜４５を
エッチングして接続孔２０を形成する際に、ビット線Ｂ
Ｌの上部を覆う酸化シリコン膜４３（キャップ絶縁膜）
と酸化シリコンのサイドウォールスペーサ４４とをエッ
チングストッパに用いて接続孔２０を自己整合（セルフ
アライン）で形成する。
【００５８】本実施の形態の製造方法によれば、ゲート
電極６（ワード線ＷＬ）の一部を構成するＷ膜の表面の
酸化を抑制し、ビット線ＢＬの一部を構成するＷ膜の表
面の酸化を抑制することができるので、前記実施の形態
１、２と同様、ゲート電極６（ワード線ＷＬ）およびビ
ット線ＢＬを低抵抗化してＤＲＡＭの動作速度を向上さ
せることができる。
【００５９】また、本実施の形態の製造方法によれば、
ゲート電極６（ワード線ＷＬ）を囲むキャップ絶縁膜と
サイドウォールスペーサとを窒化シリコン膜よりも誘電
率が小さい酸化シリコン膜で構成し、ビット線ＢＬを囲
むキャップ絶縁膜とサイドウォールスペーサとを窒化シ
リコン膜よりも誘電率が小さい酸化シリコン膜で構成す
ることにより、ゲート電極６（ワード線ＷＬ）の寄生容
量およびビット線ＢＬの寄生容量を低減することができ
るので、ＤＲＡＭの動作速度をさらに向上させることが
できる。
【００６０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６１】例えば、前記実施の形態３では、ゲート電
極（ワード線）の上部を覆うキャップ絶縁膜を５００℃
以下の温度で堆積した酸化シリコン膜で構成すると共
に、サイドウォールスペーサを５００℃以下の温度で堆
積した酸化シリコン膜で構成し、キャップ絶縁膜の上部
の絶縁膜を窒化シリコン膜で構成したが、この絶縁膜を
窒化シリコン膜と酸化シリコン膜の積層膜で構成しても
よい。すなわち、ゲート電極（ワード線）の上部の酸化
シリコン膜をエッチングして接続孔を形成する際に、そ
の下層の窒化シリコン膜をエッチングストッパに用いて
接続孔を自己整合（セルフアライン）で形成するように
してもよい。このとき、窒化シリコン膜を７００〜８０
０℃の高温で堆積することにより、酸化シリコン膜に対
する窒化シリコン膜のエッチング選択比を大きくするこ
とができる。
【００６２】キャップ絶縁膜の上部の絶縁膜を窒化シリ
コン膜とそれよりも膜の応力が小さい酸化シリコン膜の
積層膜で構成することにより、この絶縁膜を窒化シリコ
ン膜のみで構成した場合に比べてゲート電極（ワード
線）に加わる絶縁膜のストレスを低減することができる
ので、ゲート電極（ワード線）の信頼性を向上させるこ
とができる。
【００６３】同様に、ビット線の上部を覆うキャップ絶
縁膜の上部の絶縁膜を窒化シリコン膜とそれよりも膜の
応力が小さい酸化シリコン膜の積層膜で構成することに
より、この絶縁膜を窒化シリコン膜のみで構成した場合
に比べてビット線に加わる絶縁膜のストレスを低減する
ことができるので、ビット線の信頼性を向上させること
ができる。
【００６４】前記実施の形態では、ゲート電極（ワード
線）やビット線の一部を構成するメタル膜をＷとした場
合について説明したが、Ｗ以外のメタル（例えばＴｉや
Ｃｕなど）を用いる場合にも適用することができる。
【００６５】前記実施の形態ではＤＲＡＭに適用した場
合について説明したが、ＭＩＳＦＥＴのゲート電極を少
なくとも１層のメタル膜を含む導電膜で構成し、ソース
領域、ドレイン領域の一方に配線を接続するための接続
孔を自己整合（セルフアライン）で形成する半導体集積
回路装置の製造方法に広く適用することができる。
【００６６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６７】本発明の製造方法によれば、ＭＩＳＦＥＴ
のゲート電極の上部を覆う窒化シリコン膜（キャップ絶
縁膜）とサイドウォールスペーサを構成する窒化シリコ
ン膜とを５００℃以下の低温で堆積することにより、ゲ
ート電極の一部を構成するメタル膜の表面の酸化を抑制
することができるので、ゲート電極を低抵抗化してＭＩ
ＳＦＥＴの動作速度を向上させることができる。
【００６８】本発明の製造方法によれば、ＭＩＳＦＥＴ
のゲート電極の上部を覆う窒化シリコン膜（キャップ絶
縁膜）とサイドウォールスペーサを構成する窒化シリコ
ン膜とを５００℃以下の低温で堆積することにより、半
導体集積回路装置の製造工程の熱負荷を低減することが
できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図３】Ｗの酸化の温度依存性を示すグラフである。
【図４】Ｗの酸化の時間依存性を示すグラフである。
【図５】窒化シリコン膜の成膜温度とエッチング速度と
の関係を示すグラフである。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｐ型チャネルストッパ層 ５ ゲート酸化膜 ６ ゲート電極 ７ 窒化シリコン膜 ８ ｎ型半導体領域 ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ ＢＰＳＧ膜 １２ 多結晶シリコン膜 １３ 接続孔 １４ 接続孔 １５ プラグ １６ 酸化シリコン膜 １７ 窒化シリコン膜 １８ サイドウォールスペーサ １９ 酸化シリコン膜 ２０ 接続孔 ２１ プラグ ２２ 蓄積電極（下部電極） ２３ 容量絶縁膜 ２４ プレート電極（上部電極） ２５ 層間絶縁膜 ３０ 窒化シリコン膜 ３１ 窒化シリコン膜 ３２ 窒化シリコン膜 ３３ サイドウォールスペーサ ３４ 窒化シリコン膜 ３５ 窒化シリコン膜 ３６ サイドウォールスペーサ ３７ 窒化シリコン膜 ３８ 窒化シリコン膜 ４０ 酸化シリコン膜 ４１ サイドウォールスペーサ ４２ 窒化シリコン膜 ４３ 酸化シリコン膜 ４４ サイドウォールスペーサ ４５ 窒化シリコン膜 ４６ 窒化シリコン膜 ４７ 酸化シリコン膜 ４８ 窒化シリコン膜 ４９ 酸化シリコン膜 Ｃ 情報蓄積用容量素子 ＢＬ ビット線 ＷＬ ワード線 ＹＳ Ｙセレクト線

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ＭＩＳＦＥＴを有する半導体集積回路装
    置の製造方法であって、（ａ）半導体基板上に少なくと
    も１層のメタル膜を含むゲート電極材料を堆積した後、
    前記ゲート電極材料の上部に第１の絶縁膜を５００℃以
    下の温度で堆積する工程、（ｂ）フォトレジストをマス
    クにして前記第１の絶縁膜と前記ゲート電極材料とをエ
    ッチングすることにより、ゲート電極を形成する工程、
    （ｃ）前記半導体基板に不純物をイオン注入することに
    より、ソース領域、ドレイン領域を形成する工程、
    （ｄ）前記ゲート電極の上部にエッチングレートが前記
    第１の絶縁膜とほぼ等しい第２の絶縁膜を５００℃以下
    の温度で堆積した後、前記第２の絶縁膜をエッチングす
    ることにより、前記ゲート電極と前記第１の絶縁膜との
    側壁にサイドウォールスペーサを形成する工程、（ｅ）
    前記ゲート電極の上部にエッチングレートが前記第１お
    よび第２の絶縁膜と異なる第３の絶縁膜を堆積した後、
    フォトレジストをマスクにして前記第３の絶縁膜をエッ
    チングすることにより、前記ソース領域、ドレイン領域
    の一方に配線を接続するための接続孔を形成する工程、
    を含むことを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１および第２の絶縁膜が窒化シ
    リコン膜であり、前記第３の絶縁膜が酸化シリコン膜で
    あることを特徴とする半導体集積回路装置の製造方法。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記窒化シリコン膜をプラズマＣＶＤ
    法で堆積することを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１および第２の絶縁膜が酸化シ
    リコン膜であり、前記第３の絶縁膜が窒化シリコン膜で
    あることを特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法であって、前記酸化シリコン膜をプラズマＣＶＤ
    法で堆積することを特徴とする半導体集積回路装置の製
    造方法。
  6. 【請求項６】 ＭＩＳＦＥＴを有する半導体集積回路装
    置の製造方法であって、（ａ）半導体基板上に少なくと
    も１層のメタル膜を含むゲート電極材料を堆積した後、
    前記ゲート電極材料の上部に第１の絶縁膜を５００℃以
    下の温度で堆積する工程、（ｂ）前記第１の絶縁膜の上
    部にエッチングレートが前記第１の絶縁膜とほぼ等しい
    第２の絶縁膜を５００℃以上の温度で堆積した後、フォ
    トレジストをマスクにして前記第２の絶縁膜と前記第１
    の絶縁膜と前記ゲート電極材料とをエッチングすること
    により、ゲート電極を形成する工程、（ｃ）前記半導体
    基板に不純物をイオン注入することにより、ソース領
    域、ドレイン領域を形成する工程、（ｄ）前記ゲート電
    極の上部にエッチングレートが前記第１および第２の絶
    縁膜とほぼ等しい第３の絶縁膜を５００℃以下の温度で
    堆積し、次いで前記第３の絶縁膜の上部にエッチングレ
    ートが前記第３の絶縁膜とほぼ等しい第４の絶縁膜を５
    ００℃以上の温度で堆積した後、前記第４および第３の
    絶縁膜をエッチングすることにより、前記ゲート電極と
    前記第１および第２の絶縁膜との側壁にサイドウォール
    スペーサを形成する工程、（ｅ）前記ゲート電極の上部
    にエッチングレートが前記第１〜第４の絶縁膜と異なる
    第５の絶縁膜を堆積した後、フォトレジストをマスクに
    して前記第５の絶縁膜をエッチングすることにより、前
    記ソース領域、ドレイン領域の一方に配線を接続するた
    めの接続孔を形成する工程、を含むことを特徴とする半
    導体集積回路装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記第１〜第４の絶縁膜が窒化シリコ
    ン膜であり、前記第５の絶縁膜が酸化シリコン膜である
    ことを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記第１〜第４の絶縁膜が酸化シリコ
    ン膜であり、前記第５の絶縁膜が窒化シリコン膜である
    ことを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 メモリセル選択用ＭＩＳＦＥＴの上部に
    ビット線を配置し、前記ビット線の上部に情報蓄積用容
    量素子を配置するスタックド・キャパシタ構造のメモリ
    セルを備えたＤＲＡＭを有する半導体集積回路装置の製
    造方法であって、（ａ）半導体基板上に少なくとも１層
    のメタル膜を含むゲート電極材料を堆積した後、前記ゲ
    ート電極材料の上部に第１の絶縁膜を５００℃以下の温
    度で堆積する工程、（ｂ）フォトレジストをマスクにし
    て前記第１の絶縁膜と前記ゲート電極材料とをエッチン
    グすることにより、メモリセル選択用ＭＩＳＦＥＴのゲ
    ート電極を形成する工程、（ｃ）前記半導体基板に不純
    物をイオン注入することにより、前記メモリセル選択用
    ＭＩＳＦＥＴのソース領域、ドレイン領域を形成する工
    程、（ｄ）前記ゲート電極の上部にエッチングレートが
    前記第１の絶縁膜とほぼ等しい第２の絶縁膜を５００℃
    以下の温度で堆積した後、前記第２の絶縁膜をエッチン
    グすることにより、前記ゲート電極と前記第１の絶縁膜
    との側壁にサイドウォールスペーサを形成する工程、
    （ｅ）前記ゲート電極の上部にエッチングレートが前記
    第１および第２の絶縁膜と異なる第３の絶縁膜を堆積し
    た後、フォトレジストをマスクにして前記第３の絶縁膜
    をエッチングすることにより、前記ソース領域、ドレイ
    ン領域の一方にビット線を接続するための第１の接続孔
    と、前記ソース領域、ドレイン領域の他方に情報蓄積用
    容量素子の下部電極を接続するための第２の接続孔とを
    形成する工程、（ｆ）前記第１および第２の接続孔の内
    部にプラグを埋め込んだ後、前記第３の絶縁膜の上部に
    少なくとも１層のメタル膜を含むビット線材料を堆積
    し、次いで前記ビット線材料の上部に第４の絶縁膜を５
    ００℃以下の温度で堆積する工程、（ｇ）フォトレジス
    トをマスクにして前記第４の絶縁膜と前記ビット線材料
    とをエッチングすることにより、ビット線を形成する工
    程、（ｈ）前記ビット線の上部にエッチングレートが前
    記第４の絶縁膜とほぼ等しい第５の絶縁膜を５００℃以
    下の温度で堆積した後、前記第５の絶縁膜をエッチング
    することにより、前記ビット線と前記第４の絶縁膜との
    側壁にサイドウォールスペーサを形成する工程、（ｉ）
    前記ビット線の上部にエッチングレートが前記第４およ
    び第５の絶縁膜と異なる第６の絶縁膜を堆積した後、フ
    ォトレジストをマスクにして前記第６の絶縁膜をエッチ
    ングすることにより、前記第２の接続孔の上部に前記情
    報蓄積用容量素子の下部電極と前記第２の接続孔とを接
    続するための第３の接続孔を形成する工程、を含むこと
    を特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記第１、第２、第４および第５の
    絶縁膜が窒化シリコン膜であり、前記第３および第６の
    絶縁膜が酸化シリコン膜であることを特徴とする半導体
    集積回路装置の製造方法。
  11. 【請求項１１】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記第１、第２、第４および第５の
    絶縁膜が酸化シリコン膜であり、前記第３および第６の
    絶縁膜が窒化シリコン膜であることを特徴とする半導体
    集積回路装置の製造方法。
  12. 【請求項１２】 請求項１〜１１のいずれか１項に記載
    の半導体集積回路装置の製造方法であって、前記メタル
    膜がタングステン膜であることを特徴とする半導体集積
    回路装置の製造方法。
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