KR0157044B1 - 금속판 캐패시터 및 이의 제조 방법 - Google Patents

금속판 캐패시터 및 이의 제조 방법

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KR0157044B1
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KR
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capacitor
layer
dielectric
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metal layer
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KR890017734A (ko
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엘. 패터슨 제임스
엘. 티겔라 하위드
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용없음.

Description

금속판 캐패시터 및 이의 제조방법
제1도는 본 발명의 양호한 실시예에 따라 구성된 완성된 캐패시터의 단면도.
제2a도 내지 제2h도는 제1도의 캐패시터 형성시의 여러가지 스텝을 도시한 단면도.
제3도는 본 발명에 따라 구성된 플로팅 게이트 트랜지스터의 단면도.
제4도는 제3도의 플로팅 게이트 트랜지스터의 평면도.
제5도는 본 발명에 따라 구성된 캐패시터의 다른 실시예의 단면도.
제6도는 본 발명에 따라 구성된 캐패시터의 또 다른 실시예의 단면도.
제7도는 본 발명에 따라 제조된 금속 폴리실리콘 캐패시터 및 금속 실리사이드 폴리실리콘 캐패시터에 대한 인가 전압 대 캐패시턴스의 변화를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
2,20 : 캐패시터 6 : 확산부
8 : 필드 산화물 구조물 12 : 폴리실리콘 구조물
16 : 다중 레벨 유전체층 22 : 실리콘 질화물층
24, 30 : 금속층 28 : 접촉 위치
30 : 알루미늄 합금층 40, 42 : n형 확산 영역
112 : 국부 상호 접속부
본 발명은 집적 회로 분야에 관한 것으로, 특히 집적 회로 내의 캐패시터 제조 방법에 관한 것이다.
집적 회로 분야내에서는 작은 집적 회로 칩 크기로 고도의 회로 복잡성을 실현하기 위해서 최소 달성가능 표면적 내에 회로 소자들을 형성하여 기능당 비용을 낮추게 되었다. 아날로그·디지탈 변환기(ADC) 및 제어 게이트와 플로팅 게이트 사이에 용량성 결합을 사용하는 비휘발성 메모리에서 요구되는 것과 같은 캐패시터를 포함하는 회로의 경우에, 대규모 집적 목적은 단면적이 작지만 캐패시턴스가 큰 캐패시터를 제공하는 것이다. 특히 ADC 분야에서, 인가 전압 범위 및 소정의 온도 범위에 걸친 캐패시턴스값이 안정성은 신속 정확한 변환을 제공할 때 부수적으로 중요하다.
집적 회로 제조 비용면에서의 다른 고려 대상은 제조 공정의 복잡성이다. 처리 공정의 복잡성은 상호 접속 레벨의 수를 증가시킴으로써 표면적을 절약하고자 할 때 증가될 수 있다. 예를 들어, 소정의 집적 회로의 표면적은 상부 금속층 하부에 1개가 아닌 2개의 폴리실리콘 게이트 및 상호 접속 레벨을 사용함으로써 감소될 수 있다. 그러나, 처리 공정의 복잡성은 부수적인 폴리실리콘층의 피착, 부수적인 유전층의 피착, 및 부수적인 폴리실리콘층 및 접촉부를 패턴 및 에칭하는 추가된 처리 공정 스텝으로 인해 부수적인 폴리실리콘층을 포함함으로써 증가된다.
더욱이, 확산 접합부의 형성 후에 수행된 부수적인 고온 처리 공정 스텝은 이 부수적인 고온 처리 스텝이 접합부 형성시에 사용된 확산 도펀트를 더욱 확산시키게 하여, 더 깊은 접합부 및 더 넓은 측방 확산을 발생시키게 되므로, 집적 회로 내의 트랜지스터를 스케일(scale)할 수 있는 능력을 감소시킨다.
더욱이, ADC와 같은 집적 회로의 제조를 위한 제조 공정 흐름은 디지탈 논리 회로와 같은 다른 집적 회로의 제조 공정과 가능한 호환성을 가질 수 있게 되는 것이 바람직하다. 그러나, ADC내에 필요한 것과 같은 큰 값 및 저전압 계수 캐패시터들은 일반적으로 기존의 디지탈 논리 회로에는 요구되지 않는다. 처리 공정의 초기 단계에서의 이러한 캐패시터의 제조에 대한 특수 처리 공정 흐름의 사용은 디지탈 논리 회로를 제조하기 위한 처리 공정과 ADC를 제조하기 위한 처리 공정의 호환성을 감소시키게 된다.
그러므로, 본 발명의 장점은 높은 특수 캐패시턴스를 가지므로, 표면적비에 비해 높은 캐패시턴스를 갖는 캐패시터를 제공하기 위한 것이다.
본 발명의 다른 목적은 이러한 캐패시터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 비교적 낮은 온도 처리 공정을 요구하는 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 캐패시터를 형성하기 위해 폴리실리콘의 단일 레벨만을 요구하는방법을 제공하기 위한 것이다
본 발명의 또 다른 목적은 캐패시턴스의 저전압 계수를 갖는 캐패시터를 제공하기 위한 것이다.
본 발명의 다른 목적은 제조 처리 공정의 나중 단계에서 제조될 수 있으므로, 캐패시터 형성전에 집적회로의 제조 스텝이 이러한 캐패시터를 포함하지 않는 집적 회로용 제조 스텝으로 표준화될 수 있는 캐패시터를 제공하기 위한 것이다.
본 발명은 하부판으로서 폴리실리콘 전극 및 상부판으로서 금속층을 갖는 집적 회로 캐패시터에 이용될 수 있다. 패턴된 폴리실리콘층의 형성 후에, 다중 레벨(multilevel) 유전체가 형성되고, 비아(via)를 통해 폴리실리콘 하부 전극까지 에칭된다. 그다음 캐패시터 유전체가 피착되는데, 이러한 유전체는 양호하게 산화물/질화물층으로 된 유전체로 구성된다. 접촉부는 요구에 따라 확산부 및 폴리실리콘 전극까지 에칭되고, 캐패시터 유전체 상에 캐패시터의 상부 전극을 형성하여 필요에 따라 확산부 및 폴리실리콘 전극에 접촉하도록 피착 및 패턴된다.
이하, 첨부 도면을 참조하여 본 발명의 다른 목적 및 장점에 대해 상세히 설명하겠다.
제1도를 참조하면, 본 발명에 따라 구성된 금속 폴리실리콘 캐패시터(2)의 단면도가 도시되어 있다. 캐패시터(2)는 본 실시예에서 P형 기판(4)의 표면에 배치되는 필드 산화물(8)의 상부에 형성된다. 캐패시터(2)는 본 실시예에서 내화성 금속 실리사이드(14)로 피복(clad)되는 폴리실리콘으로 형성된 하부판을 갖고 있다. 실리사이드(14)는 캐패시터(2)의 구성시에 필수적인 것은 아니지만, 실리사이드 피복물이 후술한 바와 같이 집적 회로 내장 캐패시터(2)의 다른 위치에 필요하게 되는 경우 폴리실리콘(10) 상에 형성될 수 있는데, 이러한 피복물은 캐패시터(2)의 부수적인 안정성을 제공하기도 한다. 캐패시터(2)에 대한 캐패시터 유전체는 실리콘 질화물층(22)의 하부에 있는 실리콘 이산화물층(20)으로 구성된다.
두께가 이산화물(20)의 경우에 25nm이고, 두께가 질화물(22)의 경우에 25nm인 제1도가 도시된 실시예는 스퀘어 미크론당 약 1fF의 특수 캐패시턴스를 제공한다. 캐패시터(2)의 상부판은 알루미늄 또는 알루미늄 합금층(30) 하부에 있는 티타늄, 텅스텐 합금층(24)로 양호하게 구성된다. 층(24)의 제공은 후술한 바와 같이 캐패시터(2)의 제조를 용이하게 하지만, 캐패시터(2)의 구성시에 필수적인 것은 아니다. 층(24 및 30)은 선택적으로, 순수 알루미늄; 도프된 알루미늄(구리 도프된 알루미늄 및 실리콘 도프된 알루미늄)과 같은 집적 회로의 금속화시에 사용된 소수의 표준 금속들 중 소정의 금속, 또는 구리 도프된 알루미늄층 하부에 있는 티타늄 텅스텐의 합금층으로 구성된 것과 같은 다층 금속 시스템으로 형성될 수 있다.
제1도에 도시된 바와 같이 금속 폴리 캐패시터로서 구성된 캐패시터(2)는 폴리-폴리(poly-to-poly) 캐패시터로 구성된 것에 비해 캐패시턴스 전압, 및 캐패시턴스 온도 계수가 감소되어 개량되었다. 이 안정성은 하부 폴리실리콘이 실리사이드막으로 피복되는 경우에 더욱 향상된다. 실리사이드 폴리실리콘에 비해 언실리사이드 폴리실리콘(unsilicided polysilicon)에 대한 전압 계수가 더 약해지는 것은 인가된 전압이 증가하여 캐패시턴스를 감소시키고, 캐패시터의 전압 게수를 증가시킬 때 캐패시터 유전체 인접한 폴리실리콘 입자의 공핍 때문이다. 제7도에는 등가 유전체막을 갖고 있는 금속 언실리사이드 폴리실리콘 캐패시터 및 금속 실리사이드 폴리실리콘(폴리사이드) 캐패시터에 대한 인가 전압 대 캐패시턴스의 변화 그래프가 도시되어 있다. 캐패시터(2)를 형성하기 위해 사용된 방법의 설명에서 명백히 알 수 있는 바와 같이, 캐패시터(2)의 유전체 및 상부판의 형성은 기존의 폴리-폴리 캐패시터에 비해 비교적 낮은 온도에서 실시될 수 있다.
제2a도 내지 제2h도를 참조하면, 제1도의 캐패시터(2)의 형성 방법이 상세하게 도시되어 있다. 제2a도에는 P형기판(4)내에 형성되어 부분적으로 제조된 집적회로의단면도가 도시되어 있다. 필드 산화물 구조물(8)은 널리 공지된 국부 산화(LOCOS) 방법과 같은 본 분야에 널리 공지된 방식으로 형성된다. 폴리실리콘층이 전체에 걸쳐 피착되고, 폴리실리콘 구조물(10 및 12)를 형성하기 위해 패턴되어 에칭된다. 상술한 바와 같이, 폴리실리콘 구조물(10)은 캐패시터의 하부판으로 이용되고, 폴리실리콘 구조물(12)는 캐피시터(2)와 무관한 구조물이지만, 설명을 하기 위해 도면에 도시되어 있다. 구조물(10 및 12)의 형성시에 사용된 폴리실리콘층은 양호하게, 종래의 집적 회로에서와 같이 비교적 도전성을 갖도록 농후하게 도프되는데, 일반적으로, 폴리실리콘층은 n은 도프되고, n형 도펀트가 주입되거나, 이것의 피착 중에 원 위치에 도프될수 있다. N형 확산부(6)은 이온 주입, 및 필드 산화물(8)에 의해 덮혀지지않은 P형 기판(4)의 표면의 소정 위치 내로 후속 확산에 의해 형성되는데, 확산부(6)은 일반적으로 폴리실리콘 게이트 전극을 갖는 자체 정렬 방식으로 MOS 트랜지스터의소스 및 드레인 영역을 형성하기 위해 상술한 폴리실리콘층의 형성 및 패터닝 후에 형성된다.
제2a도 내의 확산부(6) 및 폴리실리콘 구조물(10 및 12)는 내화 금속 실리사이드막(14)로 피복된 것으로 각각 도시되어 있다. 본 분야에 널리 공지된 바와 같이, 후속 실리사이드화가 MOS 트랜지스터내의 폴리실리콘 게이트 전극을 소스 및 드레인 확산부에 쇼트 아웃시키지 않도록 폴리실리콘 구조물(10 및 12)의 측면상에 측벽 산화물 필라멘트(13)을 형성하는 것이 바람직하다. 실리사이드막은 실리사이드 피복물용으로 사용된 티타늄, 몰리브덴 또는 소정의 내화 금속과 같은 내화 금속의 피착에 의해 형성되는데, 본분야에 공지된 직접 반응 실리사이드화와 같은 실리사이드막(14)를 형성하기 위해 하부 실리콘과의 내화 금속의 직접 반응을 야기시키기 위한 어닐링이 뒤따르게 된다. 필드 산화물(8)상을 덮는 비반응 내화 금속 또는 내화 금속 화합물은 후속적으로 제거되어, 제2a도에 도시된 구조물이 남게된다. 상술한 바와 같이, 하부판 폴리실리콘(10)의 실리사이드화는 필수적인 것은 아니지만, 제1도 및 제2a도에 도시된 바와 같이, 이러한 실리사이드화는 폴리실리콘 구조물(10) 및 확산부(6)이 직접 회로 내의 어느 지점에서 실리사이드 되는 것이 필요할 경우 실행될 수 있다. 상술한 바와 같이, 캐패시터(2)의 전압 안정성은 폴리실리콘 전극(10)의 실리사이드화에 의해 향상된다.
실리사이드화 후에, 다중 레벨 유전체층(16)은 제2b도에 도시된 바와 같이 집적 회로의 표면 상에, 화학 진공 피착 및 다른 종래 방법에 의해 피착된다. 다중 레벨 유전체층(16)은 상부 금속으로부터 폴리실리콘층을 절연시키기 위해 사용된 종래의 유전체 물질로 될 수 있다. 종래의 다중레벨 유전체층(16)의 일례는 인도프된 실리콘 이산화물(phosphorous-doped silicon dioxide: PSG), 또는 붕소 및 인 도프된 실리콘 이산화물(boron and phosphorous -doped silicon dioxide: BPSG)이다. 이러한 다중 레벨 유전체는나트륨과 같은 이동 이온 오염물용 게터(getter)를 제공하기 위해 도프되므로, 이러한 오염물이 하부능동 부품에 도달하지 못하게 된다. 이때, 비아(18)은 캐패시터(2)가 제2c도에 도시된 바와 같이 형성될 위치에서 다중 레벨 유전체층(16)을 통해 실리사이드막(14) [존재한다면, 폴리실리콘(10)]까지 형성된다. 비아(18)은 접촉비아와 동시에 폴리실리콘 구조물(12) 또는 확산부(6)에 형성되지 않는데, 이러한 접촉부는 후술한 바와 같이 나중에 형성된다. 비아(18)은 종래의 포토리소그래픽 기술에 따라 패턴되고, 다중 레벨 유전체층(16)의 특정물질로 종래의 습식 또는 플라즈마 에치에 의해 에칭된다.
캐패시터 유전체 물질은 집적 회로의 표면 및 캐패시터(2)가 제2d도에 도시된 바와 같이 형성될 위치에 접촉 실리사이드막(14)상에 피착된다. 본 실시예내에서, 캐패시터 유전체는 25nm 두께의 실리콘 질화물층(22)가 형성되는 25nm두께의 실리콘 이산화물층(20)으로 구성된다. 양호하게, 층(20)과 층(22)는 비교적 낮은 온도(예를 들어, 약 80℃)에서 실행될 수 있는 저압 화학 진공 피착에 의해 형성된다. 층(20 및 22)를 형성하기 위한 이러한 방법의 일례는 Texas Instruments Incorporated사에게 양도되고, 1987.10.6자 허여된 미합중국 특허 제4,697,330호에 기술되어 있다. CVD에 의한 층(20 및 22)의 피착 후에, 약 800℃의 온도에서의 불활성 또는 산소 분위기에서 치밀화(densification)가 실행될 수 있다. LPCVD에 의한 층(20 및 22)의 저온 형성은 확산부(6)의부수적인 수직 및 측방 확산을 감소시킨다.
단일 실리콘 이산화물층 또는 산화된 실리콘 질화물층과 같은 단일 유전체 물질층이 캐패시터(2)의 유전체용으로 선택적으로 사용될 수 있다. 1988.3.29자 출원된 계류중인 특허 출원 제174,751호에 기술된 바와 같은 산화물/질화물/산화물층으로 된 유전체, 또는 질화물/산화물/질화물층으로 된 유전체와 같은 부수적인 유전체 물질층이 캐패시터 유전체용으로 선택적으로 사용될 수도 있다.
캐패시터(2)의 형성시에 양호한 선택적 스텝은 폴리실리콘 구조물(12) 및 확산부(6)과의 접촉 에칭 전에 유전체 층(20 및 22)상에 금속층(24)를 형성하는 스텝이다. 제2e도에는 이렇게 형성된 층(24)를 갖고 있는 집적 회로가 도시되어 있다. 층(24)를 형성하기에 적합한 금속은 약 50nm의 두께로 피착된 텅스텐 티타늄 합금이다. 더욱 상세하게 후술한 바와 같이, 캐패시터 영역상의 층(24)의 존재는 접촉 형성 스텝중에 유전체층(20 및 22)를 보호하게된다.
제2f도를 참조하면, 마스킹 물질층(27), 예를 들어 포토레지스트는 금속층(24)의 표면상에 있는 것으로 도시되어 있다. 마스킹 물질층(27)은 [폴리실리콘 구조물(12)와의] 점촉위치(26) 및 [확산부(6) 과의] 접촉 위치(28)을 한정하기 위해 종래의 포토리스그래픽 기술에 따라 노출 및 현상된다. 그다음, 이 구조물은 접촉 위치(26)에서 폴리실리콘 구조물(12), 및 접촉위치(28)에서 확산부(6)을 노출시키기 위해서 금속층(24) 및 유전체층(20, 22 및 16)을 통해 에칭되도록 플라즈마 에칭(또는, 선택적으로 습식 에칭)을 받게 된다. 그다음, 마스킹 물질(27)이 제거되어, 제2g도에 도시된 바와 같은 구조물이 형성된다. 물론, 실리사이드 피복물 폴리실리콘(12) 및 확산부(6)의 도시된 예내에서 실리사이드막(14) 상에서 접촉 에칭을 정지키시는 것이 양호하다.
금속층(24)는 캐패시터(2)가 형성될 위치 내의 유전체층(20 및 22)상의 제위치에 남게된다. 종래의 반도체 처리시에는, 예를 들어 접촉 비아의 에칭 후 금속 피착 전에 플라즈마 스퍼터 에칭 또는 플루오르화 수소산 내의 웨이퍼 침지(dip)를 포함하는 디글레이즈(deglaze)를 수행하는 것이 통상적이다. 이러한 디글레이즈는 접촉부가 형성될 구조물, 예를 들어 접촉 에칭 후 및 금속 피착 전에 형성될 수 있는 소정의 천연 산화물의 접촉 위치(26)에서의 폴리실리콘(12) 및 접촉 위치(28)로서의 확산부(6)을 세척한다.
물론, 접촉 위치(26 및 28)에서의 천연 산화물의 존재는 접촉부가 저항성으로 되게한다. 물론, 이 드글레이지는 다른 노출된 유전체 물질을 에칭시키게 된다. 즉, 캐패시터 유전체층(20 및 22)가 디글레이즈에 노출된 경우, 층(20 및 22)는 이것에 의해 스스로 에칭된다. 그러나, 금속층(24)의 존재는 디글레이즈로부터 층(22)를 보호하여, 캐패시터(2)의 유전체를 피착된 채로 유지하게 된다.
티타늄 텅스텐 합금이 금속층(24)로서 사용되는 상술한 실시예내에서, 플루오르화 수소산의 습식 디글레이즈 또느 플라즈마 스퍼터 디글레이즈가 사용될 수도 있다. 금속층(24)는 알루미늄, 또는 실리콘 도프된 알루미늄과 같은 도프된 알루미늄층으로 형성될 수 있는데, 어느 경우에도 플라즈마 스퍼터 디글레이즈가 적합하다.
금속층(24)를 제공하는 대신에, 층(20 및 22)의 최종 두께가 디글레이즈 스텝 후에 요구된 대로 될 정도로 더 두껍게 층(22)가 피착될 수 있는데, 이것은 디글레이즈가 제어된 상태하에서 실행될 것을 요구한다. 또한, 선택적으로 웨이퍼는 접촉 에칭 후 및 금속 피착 전에 무 산소 환경내에 유지될수 있으므로, 접촉위치(26 및 28)에서의 천연 산화물의 형성을 억제하게 된다. 그러나, 금속층(24)를 사용하면, 부수적인 마스크 스텝을 필요로 하지 않고서 접촉 에칭후의 물질의 저장 및 디글레이즈에 대한 이 제한 조건을 제거시키게 된다.
제2h도를 참조하면, 금속층(30)은 접촉 에칭 및 디글레이즈후에 구조물 상에 피착된다. 금속층(30)은 집적회로 형성에 적합한 공지된 조성물로 될 수 있다. 금속층(30)의 일례는 약 750nm의 두께로 된 스퍼터된 층 구리 도프된 알루미늄 하부에 있는 약 300nm 두께의 티타늄 텅스텐 합금이다. 일반적으로, 금속층(30)의 스퍼터링은 비교적 낮은 온도(약 350℃)에서도 실행된다. 물론, 금속층(30)의두께는 캐패시터(2)의 위치 내의 폴리실리콘 구조물(10)상의 침강부(depression)내의 금속층(24)를 덮을 뿐만 아니라 폴리실리콘 구조물(12) 및 확산부(6)과의 접촉위치(26 및 28)을 채우기에 충분하다. 마스크는 집적 회로 상의 금속 라인의 위치를 한정하기 위해 금속층(30)상에 패턴되고, 금속층(30)과 금속층(24)는 공지된 금속 에칭 기술에 의해 에칭된다. 물론, 금속층(24 및 30)은 금속 접속부가 전혀 형성되지 않을 위치에서 유전체층(20 및 22)의 표면으로부터 세척된다. 그 결과, 제1도에 도시된 구조물이 제조된다. 제3도 및 제4도를 참조하면, 플로팅 게이트트랜지스터가 상숭한 바와 같이 형성된 캐패시터(2)를 사용하는 것으로 도시되어 있다. 제3도 및 제4도의 트랜지스터는상술한 실리사이드막(14)의 형성 방법을 사용하지 않는데, 실리사이드막(14)의 사용은 요구시에 제3도 및 제4도의 트랜지스터에 사용될 수도 있다. 제3도 및 제4도에서, 제1도 및 제2a도 내지 제2h도와 유사한 부분에는 유사한 참조번호를 붙였다.
제3도를 첨가하면, 캐패시터(2)가 제1도와 거의 동일하게 도시되어 있다. 그러나, 폴리실리콘(10)은 모우트(moat) 영역 내의 얇은 게이트 산화물층(9) 상부에 배치되도록 필드 산화물(8)의 연부로부터 떨어져 캐패시터(2) 하부로부터 연장된다. 제4도의 평면도 내에 도시된 바와 같이, 폴리실리콘(10)은 n형 확산영역(40 및 42)를 분리시키는데, 확산부(40)은 MOS 트랜지스터의 드레인으로서 작용하고, 확산부(42)는 소스로서 작용한다. 폴리실리콘(10)은 캐패시터(2)로부터 모우트 영역의 대향측 사이의 필드 산화물(8)상으로 연장되고, 전기적으로 분리된다.
그러므로, 제3도 및 제4도의 플로팅 게이트 트랜지스터는 플로팅 게이트로서 폴리실리콘(10), 제어 게이트로서 금속층(24 및 30)[즉, 캐패시터(2)의 상부파)을 갖고 있다. 캐패시터(2)는 금속층상에 배치된 신호를 폴리실리콘(10)에 용량성 결합시키므로, 전기적으로 프로그램가능한 판독-전용-메모리 (EPROM) 디바이스 및 전기적으로 소거가능한 프로그램 가능 판독 전용 메모리(EPROM) 디바이스에 대한 종래 방식으로 제3도 및 제4도의 플로팅 게이트 트랜지스터의 프로그래밍 및 판독을 허용하게 된다.
제5도를 참조하면, 본 발명에 따라 구성된 캐패시터의 선택적인 실시예가 도시되어 있다. 이 캐패시터(2)는 비반응된 내화 금속, 또는 상술한 직접 반응 실리사이드화 스텝내에서 필드 산화물(8) 상에 형성되는 비반응된 내화 금속의 도전성 화합물로 구성되는 제1판(110)을 갖고 있다. 미합중국 특허 출원 제938,653호내에 기술된 바와 같이, 티타늄이 실리사이화용 금속으로서 사용될 때, 질화 티타늄층은 실리사이드화가 질소 분위기 내에서 수행될 때 금속이 실리콘과 접촉되는 위치에 형성된 실리사이드의 상부 상에서 뿐만 아니라, 티타늄 금속이 실리콘과 접촉되지 않은 위치 상에 형성된다. 선택적으로, 산화 티타늄, 티타늄 산소/질화물 또는 질화티타늄과의 이들이 혼합물과 같은 도전성 조성물은 처리 공정 조건에 따라 실리사이드와 처리 공정에 의해 필드 산화물(8)상에 형성될 수 있다. 미합중국 특허 출원 제938,653호내에 기술된 바와 같이, 도전성 조성물은 [확산부(6)을 폴리실리콘 구조물(12)에 접속시키는]국부 상호 접속부(112)를 형성하고, 제1 캐패시터판(110)을 형성하기 위해 패턴 및 에칭될 수 있다. 국부 상호 접속부(112) 및 제1판(110)을 형성하기 위한 패터닝 스텝후에, 캐패시터(2)의형성이 제2b도 내지 제2h도에 관련하여 상술된 바와 같이 계속되어, 제5도의 구조물을 발생시키게 된다.
상술한 바와 같이, 제1판(110)은 실리사이드화가 실리사이드를 형성하는데 사용된 내화 금속층과의 반응을 야기시키지 않는 환경내에서 실행될 경우에 실리사이드화 반응으로부터의 비활성화된 금속으로 형성될수 있다. 예를 들어, 몰리브덴이 집적 반응시에 몰르브덴 실리사이막(14)를 형성하기 위해 내화 금속으로서 사용되는 경우, 국부 상호 접속부(112) 및 제1판(110)은 도전성화합물이 아니라 몰리브덴으로 형성된다.
제6도를 참조하면, 본 발명에 따라 형성된 캐패시터의 다른 실시예가 도시되어 있다. 본 실시예내에서, 캐패시터(2)의 하부판을 상술한 바와 같이 내화 금속 실리사이드(14)로 피복되는 확산영역(6)에 의해 형성된다. 캐패시터는 상술한 실시예에서와 같이 다중 레벨 유전체(16)을 통하는 접촉부의 에칭에 의해 형성되는데, 에칭은 전과 같이 폴리실리콘층 상에서가 아니라 실리사이드 피복확산 영역(6) 상에서 행해진다. 캐패시터 유전체는 종래 실시예내에서와 같이 질화물층(22) 하부에 있는 피착된 산화물층(20)에 의해 형성되고, 캐패시터(2)의 상부판은 상술한 바와 같이 2개의 레벨의 금속(24 및 30)에 의해 형성된다. 하부판이 확산부(6) 내에 형성되더라도, 캐패시터의 형성은 전과 같이 다층 유전체(16)의 피착후에 실행된다.
각각의 상술한 실시예의 경우, 캐패시터는 제조 공정 흐름내의 비교적 후단에서, 즉, 트랜지스터 및 하부 폴리실리콘 상호 접속부레벨의 형성 후에 형성된다. 따라서, 다층 유전체(16) 내의 개구가 수행되는 지점까지, 본 발명에 따른 캐패시터를 포함하는 집적 회로를 형성하는데 사용된 제조 처리 공정은 캐패시터를 포함하지 않는 다른 집적 회로에 대한 제조 처리 공정과 동일하게 제조될 수 있다. 이제조 공정을 표준화할 수 있는 능력은 캐패시터의 성능에 관련하여 상술한 다른 장점들외에 본 발명에 의해 제공된 우수한 장점이다.
지금까지, 본 발명에 대해서 양호한 실시예에 관련하여 본 명세서에 상세하게 기술하였지만, 이 설명은 예시적인 것으로, 제한적인 것은 아니다. 본 분야에 숙련된 기술자들은 본 발명의 실시예를 여러 가지 형태로 변경시킬수 있고, 본 발명의 부수적인 실시예를 행할 수 있다. 이러한 변경 및 부수적인 실시예들은 첨부된 청구 범위내에서 청구된 바와 같은 본 발명의 원리 및 범위내에 있다.

Claims (70)

  1. 반도체 본체의 표면에서의 선정된 위치에 형성된 캐패시터에 있어서, 상기 표면에 형성된 필드 유전체 구조물, 상기 필드 유전체 구조물 상에 배치되고, 금속 실리사이드막을 포 함하는 하부판, 상기 하부판의 연부에 중첩되어 있지만, 상기 하부판의 일부분에는 존재하지 않게 상기 표면 상에 배치된 다중 레벨 유전체, 상기 다중 레벨 유전체가 배치되어 있지 않은 상기 하부판의 일부상에 접촉되게 배치되고, 그리고 상기 다중 레벨 유전체 상에 배치된 캐패시터 유전체층, 및 상기 캐패시터 유전체층상에 접촉되게 배치된 금속층을 포함하는 상부판을 포함하는 것을 특징으로 하는 캐패시터.
  2. 제1항에 있어서, 상기 상부판이 상기 캐패시터 유전체와 접촉되는 제1금속층 및 상기 제1금속층과 접촉되는 제2 금속층을 포함하는 것을 특징으로 하는 캐패시터.
  3. 제2항에 있어서, 상기 제1금속층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 캐패시터.
  4. 제2항에 있어서, 상기 제1금속층이 알루미늄을 포함하는 것을 특징으로 하는 캐패시터.
  5. 제1항에 있어서, 상기 하부판이 확산 영역 상을 덮는 실리사이드막을 포함하는 것을 특징으로 하는 캐패시터.
  6. 제1항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물을 포함하는 것을 특징으로 하는 캐패시터.
  7. 제1항에 있어서, 상기 캐패시터 유전체가 실리콘 질화물을 포함하는 것을 특징으로 하는 캐패시터.
  8. 제7항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물을 포함하는 것을 특징으로 하는 캐패시터.
  9. 제1항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물층 및 실리콘 질화물층을 포함하는 것을 특징으로 하는 캐패시터.
  10. 제9항에 있어서, 상기 실리콘 질화물층이 실리콘 이산화물층 상을 덮는 것을 특징으로 하는 캐패시터.
  11. 제10항에 있어서, 상기 캐패시터 유전체가 상기 실리콘 질화물층 상을 덮는 제2 실리콘 이산화물층을 더 포함하는 것을 특징으로 하는 캐패시터.
  12. 제9항에 있어서, 상기 실리콘 이산화물층이 상기 실리콘 질화물층 상을 덮는 것을 특징으로 하는 캐패시터.
  13. 제12항에 있어서, 상기 캐패시터 유전체가 상기 실리콘 이산화물층 상을 덮는 제2 실리콘 질화물층을 더 포함하는 것을 특징으로 하는 캐패시터.
  14. 반도체 본체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 상기 표면의 선택된 부분에 필드 유전체 구조물을 형성하는 스텝, 상기 필드 유전체 구조물 및 상기 반도체 본체의 실리콘 기판과 접촉되게 이들 상에 내화 금속층을 형성하는 스텝, 상기 실리콘 표면과 접촉하는 곳에 실리사이드를 형성하기 위하여 내화 금속층을 반응시키는 스텝, 상기 필드 유전체 구조물을 덮는 하부판을 한정하기 위하여 실리사이드를 형성하는데 반응하지 않는 내화 금속층의 선택된 일부분을 제거하는 스텝, 레벨간 유전체 층을 전체에 형성하는 스텝, 상기 하부판의 부분을 노출시키기 위하여 상기 하부판 상의 상기 레벨간 유전체 층의 부분을 제거하는 스텝, 상기 하부판의 상기 노출된 부분 상에 캐패시터 유전체를 형성하는 스텝, 및 상기 하부판 상의 상기 캐패시터 유전체와 접촉되는 금속층을 포함하는 상부판을 형성하는 스텝을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 제14항에 있어서, 상기 캐패시터 유전체를 형성하는 스텝이 전체에 실리콘 이산화물층을 형성하는 스텝, 및 상기 실리콘 이산화물층 상에 실리콘 질화물층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 캐패시터의 유전체를 형성하는 스텝이 전체에 실리콘 이산화물층을 피착시키는 스텝, 및 상기 실리콘 이산화물층 상에 실리콘 질화물층을 피착시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 피착 스텝이 저압 화학 진공피착에 의해 수행되는 것을 특징으로 하는 방법.
  18. 반도체 본체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 필드 유전체 구조물에 의해 덮혀지지 않은 모우트 영역을 한정하기 위해 표면에 필드 유전체 구조물을 형성하는 스텝, 상기 필드 유전체 구조물 상을 덮는 다결정성 실리콘을 포함하는 하부판을 형성하는 스텝, 전체에 다중 레벨 유전체층을 형성하는 스텝, 일부분을 노출시키기 위해 상기 하부판상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝, 상기 하부판의 상기 노출된 부분 상에 캐패시터 유전체를 형성하는 스텝, 상기 캐패시터 유전체와 접촉되는 제1 금속층을 형성하는 스텝, 상기 캐패시터로부터 떨어져 있는 상기 다중 레벨 유전체층의 일부분을 노출시키기 위해 패턴된 마스크층을 제공하는 스텝, 상기 다중 레벨 유전체층의 상기 노출된 부분을 제거하는 스텝, 상기 패턴된 마스크층을 제거하는 스텝, 상기 패턴된 마스크층을 제거한 후에 디글레이즈 에치를 수행하는 스텝 및 상기 모우트 영역상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝 후에 제1 금속층과 접촉되는 제2 금속층을 형성하는 스텝을 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  19. 제18항에 있어서, 상기 제1 금속층이 티타늄 및 텅스텐합금을 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 디글레이즈 에치를 수행하는 스텝이 플루오르화 수소산의 습식 에치를 포함하는 것을 특징으로 하는 방법.
  21. 제19항에 있어서, 상기 디글레이즈 에치를 수행하는 스텝이 플라즈마 스퍼터 에치를 포함하는 것을 특징으로 하는 방법.
  22. 제18항에 있어서, 상기 제1 금속층이 알루미늄을 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 상기 디글레이즈 에치를 수행하는 스텝이 플라즈마 스퍼터 에치를 포함하는 것을 특징으로 하는 방법.
  24. 반도체 본체의 표면에서의 선정된 위치에 형성된 캐패시터에 있어서, 상기 표면에 형성된 필드 유전체 구조물, 금속 실리사이드막을 포함하고, 상기 필드 유전체 구조물 상에 배치된 하부판, 상기 하부판의 연부와 중첩되어 있지만, 상기 하부판의 일부분상에는 존재하지 않게 상기 표면 상에 배치된 다층 유전체, 상기 다중 레벨 유전체가 배치되지 않는 상기 하부판 부분에서 상기 하부판과 접촉되어 배치되고, 상기 다층 유전체 상에 배치된 캐패시터 유전체층, 및 상기 캐패시터 유전체층과 접촉되어 배치된 금속층을 포함하는 상부판을 포함하는 것을 특징으로 하는 캐패시터.
  25. 제24항에 있어서, 상기 상부판이 상기 캐패시터 유전체와 접촉되는 제1 금속층,및 상기 제1 금속층과 접촉되는 제2 금속층을 포함하는 것을 특징으로하는 캐패시터.
  26. 제25항에 있어서, 상기 제1 금속층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 캐패시터.
  27. 제24항에 있어서, 상기 하부판이 상기 금속 실리사이드막으로 피복된 폴리실리콘을 포함하는 것을 특징으로 하는 캐패시터.
  28. 제24항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물을 포함하는 것을 특징으로 하는 캐패시터.
  29. 제24항에 있어서, 상기 캐패시터 유전체가 실리콘질화물을 포함하는 것을 특징으로 하는 캐패시터.
  30. 제29항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물을 포함하는 것을 특징으로 하는 캐패시터.
  31. 제24항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물층, 및 실리콘 질화물층을 포함하는 것을 특징으로 하는 캐패시터.
  32. 제8항에 있어서, 상기 실리콘 질화물층이 상기 실리콘 이산화물층 상을 덮는 것을 특징으로 하는 캐패시터.
  33. 제31항에 있어서, 상기 캐패시터 유전체가 상기 실리콘 질화물층 상을 덮는 제2 실리콘 이산화물층을 더 포함하는 것을 특징으로 하는 캐패시터.
  34. 제31항에 있어서, 상기 실리콘 이산화물층이 상기 실리콘 질화물층 상을 덮는 것을 특징으로 하는 캐패시터.
  35. 제34항에 있어서, 상기 캐패시터 유전체가 상기 실리콘 이산화물층을 덮는 제2 실리콘 질화물층을 포함하는 것을 특징으로 하는 캐패시터.
  36. 제24항에 있어서, 상기 하부판이 내화 금속의 도전성 화합물을 포함하는 것을 특징으로 하는 캐패시터.
  37. 제24항에 있어서, 상기 하부판이 티타늄 질화물을 포함하는 것을 특징으로 하는 캐패시터.
  38. 반도체 본체의 표면에 형성된 플로팅 게이트 트랜지스터에 있어서, 상기 표면에 형성된 필드 유전체 구조물, 상기 표면에 형성된 소스 확산 영역, 상기 표면에 형성된 드레인 확산 영역, 상기 필드 유전에 구조물 상에 배치된 캐패시터 부분을 갖고 있고, 상기 필드 유전체로부터 벗어나 연장되고 상기 소스 확산 영역과 드레인 확산영역 사이에 배치된 게이트 부분을 갖고 있는 플로팅 게이트, 상기 플로팅 게이트의 캐패시터 부분으로부터 떨어진 위치의 상기 필드 유전체 구조물 상에 배치되고, 상기 플로팅 게이트의 연부와 중첩되는 다중 레벨 유전체, 상기 플로팅 게이트의 캐패시터 부분 상에 접촉되게 배치되고, 상기 플로팅 게이트로부터 떨어져서 다중 레벨 유전체상에 배치된 캐피시터 유전체, 및 상기 캐패시터 유전체와 접촉되어 배치된 금속을 포함하는제어 게이트를 포함하는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
  39. 제38항에 있어서, 상기 제어 게이트가 상기 캐패시터 유전체와 접촉되는 제1 금속층, 및 상기 제1 금속층과 접촉되는 제2 금속층을 포함하는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
  40. 제39항에 있어서, 상기 제1 금속층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
  41. 제38항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물 및 실리콘 질화물을 포함하는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
  42. 제38항에 있어서, 상기 캐패시터 유전체가 실리콘 이산화물층 및 실리콘 질화물층을 포함하는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
  43. 제42항에 있어서, 상기 실리콘 질화물층이 상기 실리콘 이산화물층 상을 덮는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
  44. 반도체 본체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 상기 필드 유전체 구조물에 의해 덮혀지지 않은 모우트 영역을 한정하기 위해 상기 표면에 필드 유전체 구조물을 형성하는 스텝, 상기 필드 유전체 구조물 상을 덮는 다결정성 실리콘을 포함하는 하부판을 형성하는 스텝, 전체에 다중 레벨 유전체층을 형성하는 스텝, 일부분을 노출시키기 위해 상기 하부판 상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝, 상기 하부판의 상기 노출된 부분상에 캐패시터 유전체를 형성하는 스텝, 일부분을 노출시키기 위해 상기 모우트 영역 상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝, 및 상기 하부판 상에 상기 캐패시터 유전체와 접촉되는 금속층을 포함하는 상부판을 형성하는 캐패시터의 제조 스텝을 포함하는 것을 특징으로 하는 방법.
  45. 제44항에 있어서, 상기 금속층이 상기 모우트 영역의 상기 노출된 부분과 또한 접촉되고, 상호 접속 패턴을 한정하기 위해 상기 금속층의 선택된 부분을 제거하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  46. 제44항에 있어서, 상기 상부판을 형성하는 스텝이 상기 모우트 영역 상에 상기 다중 레벨 유전체 층의 일부분을 제거하는 스텝 전에 상기 캐패시터 유전체와 접촉되는 제1 금속층을 형성하는 스텝, 및 상기 모우트 영역 상에 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝 후에 상기 제1 금속층과 접촉되는 제2 금속층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  47. 제46항에 있어서, 상기 제2 금속층이 상기 모우트 영역의 상기 노출된 부분과 접촉되고, 상호 접속 패턴을 한정하기 위해 상기 제1 및 제2 금속층의 선택된 부분을 제거하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  48. 제47항에 있어서, 상기 제1 금속층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 방법.
  49. 제44항에 있어서, 상기 캐패시터 유전체를 형성하는 스텝이 전체에 실리콘 이산화물층을 형성하는 스텝, 및 상기 실리콘 이산화물층 상에 실리콘 질화물층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  50. 제44항에 있어서, 상기 캐패시터 유전체를 형성하는 스텝이 전체에 실리콘 이산화물층을 피착시키는 스텝, 및 상기 실리콘 이산화물층 상에 실리콘 질화물층을 피착시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  51. 제50항에 있어서, 상기 피착 스텝이 저압 화학 진공피착에 의해 수행되는 것을 특징으로 하는 방법.
  52. 제44항에 있어서, 전체에 상기 다중 레벨 유전체를 형성하는 스텝 전에 상기 하부판으로부터 떨어진 위치에서 상기 필드 유전체 구조물 상을 덮는 폴리실리콘 구조물을 형성하는 스텝을 더 포함하고, 일부분을 노출시키기 위해 상기 모우트 영역 상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝이 일부분을 노출시키기 위해 폴리실리콘 구조물 상의 상기 다중 레벨 유전체층의 일부분을 제거하는 것을 특징으로 하는 방법.
  53. 제52항에 있어서, 상기 금속층이 상기 모우트 영역 및 상기 폴리실리콘 구조물의 상기 노출된 부분과 접촉되고, 상호 접촉 패턴을 한정하기 위해 상기 금속층의 선택된 부분을 제거하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  54. 제52항에 있어서, 상기 상부판을 형성하는 스텝이 상기 모우트 영역 및 상기 폴리실리콘 구조물 상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝 전에 상기 캐패시터 유전체와 접촉되는 제1 금속층을 형성하는 스텝, 및 상기 모우트 영역 상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝 후에 상기 제1 금속층과 접촉되는 제2 금속층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  55. 제53항에 있어서, 상기 제2 금속층이 상기 모우트 영역의 상기 노출된 부분과 접촉되고, 상호 접속 패턴을 한정하기 위해 제1 및 제2 금속층의 선택된 부분을 제거하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  56. 제54항에 있어서, 상기 제1 금속층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 방법.
  57. 반도체 본체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 상기 표면에 필드 유전체 구조물을 형성하는 스텝, 상기 필드 유전체 구조물 상을 덮는 폴리실리콘을 포함하는 하부판 및 상기 하부판으로부터 떨어진 폴리실리콘 전극을 형성하는 스텝, 전체에 다중 레벨 유전체층을 형성하는 스텝, 일부분을 노출시키기 위해 상기 하부판상의 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝, 상기 하부판의 상기 노출된 부분상에 캐패시터 유전체를 형성하는 스텝, 일부분을 노출시키기 위해 상기 폴리실리콘 전극상의 상기 다중 레벨층 유전체층의 일부분을 제거하는 스텝, 및 상기 하부판 상에 상기 캐패시터 유전체와 접촉되는 금속층을 포함하는 상부판을 형성하는 스텝을 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  58. 제57항에 있어서, 상기 금속층이 상기 폴리실리콘 전극의 노출된 부분과 접촉되고, 상호 접속 패턴을 한정하기 위해 상기 금속층의 상기 노출된 부분을 제거하는 스텝을 더 포함하는 것을 특징으로하는 방법.
  59. 제57항에 있어서, 상기 상부판을 형성하는 스텝이 상기 폴리실리콘 전극 상에 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝 전에 상기 캐패시터 유전체와 접촉되는 제1 금속층을 형성하는 스텝, 및 상기 폴리실리콘 전극 상에 상기 다중 레벨 유전체층의 일부분을 제거하는 스텝 후에 상기 제1 금속층과 접촉되는 제2 금속층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  60. 제57항에 있어서, 상기 제2 금속층이 상기 폴리실리콘 전극의 노출된 부분과 접촉되고, 상호 접속 패턴을 한정하기 위해 상기 제1 및 제2 금속층의 선택된 부분을 제거하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  61. 제60항에 있어서, 상기 제1 금속층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 방법.
  62. 제57항에 있어서, 상기 캐패시터 유전체를 형성하는 스텝이 전체에 실리콘 이산화물층을 형성하는 스텝, 및 상기 실리콘 이산화물층 상에 실리콘 질화물층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  63. 제57항에 있어서, 상기 캐패시터 유전체를 형성하는 스텝이 전체에 실리콘 이산화물층을 피착시키는 스텝, 및 상기 실리콘 이산화물층상에 실리콘 질화물층을 피착시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  64. 제63항에 있어서, 상기 피착 스텝이 저압 화학 진공 피착에 의해 수행되는 것을 특징으로 하는 방법.
  65. 반도체 본체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 상기 표면의 선택된 부분에 필드 유전체 구조물을 형성하는 스텝, 상기 필드 유전체 구조물 및 상기 반도체 본체의 실리콘 표면과 접촉되는 내화 금속층을 형성하는 스텝, 상기 실리콘 표면과 접촉되는 실리사이드를 형성하기 위해 내화 금속층을 반응시키는 스텝, 상기 필드 유전체 구조물을 덮는 하부판을 한정하기 위해, 실리사이드를 형성하기 위해 반응되지 않은 내화 금속층의 선택된 부분을 제거하는 스텝, 레벨간 유전체층을 형성하는 스텝, 일부분을 노출시키기 위해 상기 하부판 상의 레벨간 유전체층의 일부분을 제거하는 스텝, 상기 하부판의 상기 노출된 부분상에 캐패시터 유전체를 형성하는 스텝, 및 상기 하부판 상에 상기 캐패시터 유전체층과 접촉되는 금속층을 포함하는 상부판을 형성하는 스텝을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  66. 제65항에 있어서, 상기 내화 금속층이 티타늄을 포함하는 것을 특징으로 하는 방법.
  67. 제65항에 있어서, 상기 필드 유전체 구조물 상을 덮는 상기 내화 금속층 부분이 티타늄의 도전성 화합물을 포함하는 것을 특징으로 하는 방법.
  68. 제67항에 있어서, 상기 티타늄의 도전성 화합물이 티타늄 질화물인 것을 특징으로 하는 방법.
  69. 제24항에 있어서, 상기 상부판이 알루미늄을 포함하는 것을 특징으로 하는 캐패시터.
  70. 제38항에 있어서, 상기 제어 게이트가 알루미늄을 포함하는 것을 특징으로 하는 플로팅 게이트 트랜지스터.
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