JPH09205180A - キャパシタを有する集積回路の製造方法 - Google Patents
キャパシタを有する集積回路の製造方法Info
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- JPH09205180A JPH09205180A JP8296204A JP29620496A JPH09205180A JP H09205180 A JPH09205180 A JP H09205180A JP 8296204 A JP8296204 A JP 8296204A JP 29620496 A JP29620496 A JP 29620496A JP H09205180 A JPH09205180 A JP H09205180A
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- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
Abstract
(57)【要約】
【課題】 ２個の金属層のみでキャパシタとゲート構造
体を形成する半導体集積回路の製造プロセスを提供す
る。 【解決手段】 ＭＯＳ製造プロセス中でキャパシタ構造
体を形成する方法は、キャパシタの第１プレートを形成
するために、ＭＯＳゲート電極堆積ステップを用いるこ
とである。このキャパシタ誘電体は、ハードマスク層を
用いて形成され、これによりキャパシタの特性に対し、
設計上の自由度が得られる。次に第２キャパシタプレー
トは、第２段階の金属形成ステップで形成される。この
本発明の製造手順を用いることにより、キャパシタは、
ゲートからは独立して相互接続することができ、キャパ
シタの誘電体に対する制限は、ＭＯＳキャパシタをＭＯ
Ｓトランジスタと同時に形成する従来のプロセスに比較
して緩和される。
体を形成する半導体集積回路の製造プロセスを提供す
る。 【解決手段】 ＭＯＳ製造プロセス中でキャパシタ構造
体を形成する方法は、キャパシタの第１プレートを形成
するために、ＭＯＳゲート電極堆積ステップを用いるこ
とである。このキャパシタ誘電体は、ハードマスク層を
用いて形成され、これによりキャパシタの特性に対し、
設計上の自由度が得られる。次に第２キャパシタプレー
トは、第２段階の金属形成ステップで形成される。この
本発明の製造手順を用いることにより、キャパシタは、
ゲートからは独立して相互接続することができ、キャパ
シタの誘電体に対する制限は、ＭＯＳキャパシタをＭＯ
Ｓトランジスタと同時に形成する従来のプロセスに比較
して緩和される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートキャ
パシタと直列にキャパシタ構造体を形成する集積回路プ
ロセスに関する。本発明のキャパシタは、従来のＭＯＳ
トランジスタ素子を形成するのと同一のステップを用い
て形成される。
パシタと直列にキャパシタ構造体を形成する集積回路プ
ロセスに関する。本発明のキャパシタは、従来のＭＯＳ
トランジスタ素子を形成するのと同一のステップを用い
て形成される。
【０００２】
【従来の技術】従来と共通のプロセスを用いて、単一の
集積回路内に様々な機能素子を集積する技術は公知であ
る。ＭＯＳ製造プロセス中にキャパシタを形成する共通
のアプローチは、チップ上の他の場所にＭＯＳゲート構
造体を形成することである。このような構造体において
は、基板は、１つのキャパシタプレートであり、ゲート
ポリシリコン堆積プロセスの間に形成されたポリシリコ
ン製プレートは、別のキャパシタプレートを形成する。
このようなアプローチにおいて、キャパシタ誘電体の特
徴（例、厚さ）は、ＭＯＳゲート誘電体層の厚さでもっ
て制限されてしまう。さらにまたこのような製造プロセ
スを用いることにより、可能な回路構成の選択の幅が制
限されてしまう。さらに別の欠点は、余分の基板接点が
通常必要とされることである。別のアプローチとして、
キャパシタを３段階の金属プロセスを用いて形成するこ
とは公知である。このような場合、ゲートから電気的に
分離したキャパシタが形成される、即ち、キャパシタは
独自に設計され、相互接続されるが、余分の金属層がゲ
ート−キャパシタ構造体に必要となる、即ち、ゲート−
キャパシタの組み合わせが３段階の金属層を使用するこ
とになる。
集積回路内に様々な機能素子を集積する技術は公知であ
る。ＭＯＳ製造プロセス中にキャパシタを形成する共通
のアプローチは、チップ上の他の場所にＭＯＳゲート構
造体を形成することである。このような構造体において
は、基板は、１つのキャパシタプレートであり、ゲート
ポリシリコン堆積プロセスの間に形成されたポリシリコ
ン製プレートは、別のキャパシタプレートを形成する。
このようなアプローチにおいて、キャパシタ誘電体の特
徴（例、厚さ）は、ＭＯＳゲート誘電体層の厚さでもっ
て制限されてしまう。さらにまたこのような製造プロセ
スを用いることにより、可能な回路構成の選択の幅が制
限されてしまう。さらに別の欠点は、余分の基板接点が
通常必要とされることである。別のアプローチとして、
キャパシタを３段階の金属プロセスを用いて形成するこ
とは公知である。このような場合、ゲートから電気的に
分離したキャパシタが形成される、即ち、キャパシタは
独自に設計され、相互接続されるが、余分の金属層がゲ
ート−キャパシタ構造体に必要となる、即ち、ゲート−
キャパシタの組み合わせが３段階の金属層を使用するこ
とになる。
【０００３】
【発明が解決しようとする課題】したがって本発明の目
的は、キャパシタとゲート構造体を形成するのに、２個
の金属層のみで充分であるような半導体集積回路の製造
プロセスを提供することである。
的は、キャパシタとゲート構造体を形成するのに、２個
の金属層のみで充分であるような半導体集積回路の製造
プロセスを提供することである。
【０００４】
【課題を解決するための手段】本発明によれば、ＭＯＳ
製造プロセス中でキャパシタ構造体を形成する方法は、
キャパシタの第１プレートを形成するために、ＭＯＳゲ
ート電極堆積ステップを用いることである。このキャパ
シタ誘電体は、ハードマスク層を用いて形成され、これ
によりキャパシタの特性に対し、設計上の自由度が得ら
れる。次に第２キャパシタプレートは、第２段階の金属
形成ステップで形成される。この本発明の製造手順を用
いることにより、キャパシタは、ゲートからは独立して
相互接続することができ、キャパシタの誘電体に対する
制限は、ＭＯＳキャパシタをＭＯＳトランジスタと同時
に形成する従来のプロセスに比較して緩和される。
製造プロセス中でキャパシタ構造体を形成する方法は、
キャパシタの第１プレートを形成するために、ＭＯＳゲ
ート電極堆積ステップを用いることである。このキャパ
シタ誘電体は、ハードマスク層を用いて形成され、これ
によりキャパシタの特性に対し、設計上の自由度が得ら
れる。次に第２キャパシタプレートは、第２段階の金属
形成ステップで形成される。この本発明の製造手順を用
いることにより、キャパシタは、ゲートからは独立して
相互接続することができ、キャパシタの誘電体に対する
制限は、ＭＯＳキャパシタをＭＯＳトランジスタと同時
に形成する従来のプロセスに比較して緩和される。
【０００５】
【発明の実施の形態】図１には、通常シリコン製半導体
基板１１の上に二酸化シリコン層１２を形成した図が示
されている。この二酸化シリコン層１２は、集積回路内
のフィールド酸化物で、その厚さは、０．１から３．０
μｍである。この二酸化シリコン層１２は、公知の熱堆
積あるいはプラズマ堆積技術を用いて成長され、その後
パターン化され、このパターン化ステップにより露出し
た領域に薄いゲート誘電体層が成長される。別法として
二酸化シリコン層１２は、ゲート誘電体を表し、即ちゲ
ート誘電体の成長ステップの間に形成されたものでもあ
る。このような場合この二酸化シリコン層１２は、通常
１０オングストロームから５００オングストロームの厚
さでもって成長される。フィールド領域に形成するキャ
パシタの場所あるいは、ゲート上に形成するキャパシタ
の場所の選択は、全体回路内のキャパシタの容量によっ
て決められる。例えば、キャパシタをゲート構造体に組
み込んで、プログラマブル素子用のフローティングゲー
トを形成することもできる。一般的には、キャパシタ
は、フィールド誘電体層上に形成され、これによりより
大きな設計のフレキシビリティとプロセスの自由度を与
える。
基板１１の上に二酸化シリコン層１２を形成した図が示
されている。この二酸化シリコン層１２は、集積回路内
のフィールド酸化物で、その厚さは、０．１から３．０
μｍである。この二酸化シリコン層１２は、公知の熱堆
積あるいはプラズマ堆積技術を用いて成長され、その後
パターン化され、このパターン化ステップにより露出し
た領域に薄いゲート誘電体層が成長される。別法として
二酸化シリコン層１２は、ゲート誘電体を表し、即ちゲ
ート誘電体の成長ステップの間に形成されたものでもあ
る。このような場合この二酸化シリコン層１２は、通常
１０オングストロームから５００オングストロームの厚
さでもって成長される。フィールド領域に形成するキャ
パシタの場所あるいは、ゲート上に形成するキャパシタ
の場所の選択は、全体回路内のキャパシタの容量によっ
て決められる。例えば、キャパシタをゲート構造体に組
み込んで、プログラマブル素子用のフローティングゲー
トを形成することもできる。一般的には、キャパシタ
は、フィールド誘電体層上に形成され、これによりより
大きな設計のフレキシビリティとプロセスの自由度を与
える。
【０００６】次に図２において、ポリシリコン層２２が
二酸化シリコン層１２の上に堆積される。このポリシリ
コン層２２は、トランジスタ（図示せず）のゲートを形
成するゲートポリレイヤであり、通常その厚さは、２０
０オングストロームから５０００オングストロームの範
囲内にある。このポリシリコン層２２は、公知の技術、
例えばＣＶＤにより堆積される。
二酸化シリコン層１２の上に堆積される。このポリシリ
コン層２２は、トランジスタ（図示せず）のゲートを形
成するゲートポリレイヤであり、通常その厚さは、２０
０オングストロームから５０００オングストロームの範
囲内にある。このポリシリコン層２２は、公知の技術、
例えばＣＶＤにより堆積される。
【０００７】このゲートの導電性は、高濃度のドーピン
グにより、ソースドレイン注入ステップにより必要なレ
ベルにまで高められる。より最近のプロセスでは、ポリ
ゲートとポリＩの相互接続レベルを形成するポリランナ
を珪素化する（siliciding）ことにより導電性を高める
ことができる。したがってオプションとして珪素化ステ
ップ（siliciding step） を本発明のプロセスに用いる
こともできる。
グにより、ソースドレイン注入ステップにより必要なレ
ベルにまで高められる。より最近のプロセスでは、ポリ
ゲートとポリＩの相互接続レベルを形成するポリランナ
を珪素化する（siliciding）ことにより導電性を高める
ことができる。したがってオプションとして珪素化ステ
ップ（siliciding step） を本発明のプロセスに用いる
こともできる。
【０００８】ゲートレベルのポリシリコン層をパターン
化するには、ポリシリコン層の上にフォトレジストを用
いることにより行われる。
化するには、ポリシリコン層の上にフォトレジストを用
いることにより行われる。
【０００９】あるいはこれは、酸化物マスク層を用いる
ことによっても行うことができる。以下の説明から明ら
かなように、本発明のプロセスのポリパターン化ステッ
プは、必ず酸化物ハードマスク層を必要とするが、その
理由は、酸化物ハードマスクは、最終構造体のキャパシ
タの誘電体として機能するからである。その後マスク目
的のための酸化物層の要件は、余り厳しくないのでハー
ドマスクの特性と厚さは、キャパシタの誘電体の機能の
ために選択することができ、このため設計上のフレキシ
ビリティを与えることができる。例えば、ハードマスク
の材料は、二酸化シリコン（例、ＴＥＯＳ），ＢＰＴＥ
ＯＳとＴＥＯＳ／Ｓｉ3Ｎ4とＴＥＯＳ／ＢＰＴＥＯＳの
ような二重層からなるグループからキャパシタの必要な
特性に基づいて選択可能である。本明細書においては、
ハードマスクとキャパシタの誘電体は、ＳｉＯ2であ
る。
ことによっても行うことができる。以下の説明から明ら
かなように、本発明のプロセスのポリパターン化ステッ
プは、必ず酸化物ハードマスク層を必要とするが、その
理由は、酸化物ハードマスクは、最終構造体のキャパシ
タの誘電体として機能するからである。その後マスク目
的のための酸化物層の要件は、余り厳しくないのでハー
ドマスクの特性と厚さは、キャパシタの誘電体の機能の
ために選択することができ、このため設計上のフレキシ
ビリティを与えることができる。例えば、ハードマスク
の材料は、二酸化シリコン（例、ＴＥＯＳ），ＢＰＴＥ
ＯＳとＴＥＯＳ／Ｓｉ3Ｎ4とＴＥＯＳ／ＢＰＴＥＯＳの
ような二重層からなるグループからキャパシタの必要な
特性に基づいて選択可能である。本明細書においては、
ハードマスクとキャパシタの誘電体は、ＳｉＯ2であ
る。
【００１０】図３は、パターン化プロセスの前のポリシ
リコン層２２の上に形成された堆積酸化物製ハードマス
ク層３２を表す。この堆積酸化物製ハードマスク層３２
は、その厚さが通常３００オングストロームから５００
０オングストロームの間で、従来技術例えばＣＶＤによ
り堆積される。
リコン層２２の上に形成された堆積酸化物製ハードマス
ク層３２を表す。この堆積酸化物製ハードマスク層３２
は、その厚さが通常３００オングストロームから５００
０オングストロームの間で、従来技術例えばＣＶＤによ
り堆積される。
【００１１】パターン化する事により形成されたマスク
パターン４３を図４に示す。
パターン４３を図４に示す。
【００１２】このマスクパターン４３を形成するため
に、堆積酸化物製ハードマスク層３２をパターン化する
エッチングステップは、フォトレジストを用いた公知の
プラズマエッチングである。堆積酸化物製ハードマスク
層３２をパターン化するに際し、パターン化されたフォ
トレジストにより露出した部分が完全に除去されるま
で、あるいは堆積酸化物製ハードマスク層３２がその厚
さの分だけ部分的にエッチングされ、その堆積酸化物製
ハードマスク層３２の残りの部分が後続のポリエッチン
グステップの間フォトレジストが除去されるまで行われ
る。
に、堆積酸化物製ハードマスク層３２をパターン化する
エッチングステップは、フォトレジストを用いた公知の
プラズマエッチングである。堆積酸化物製ハードマスク
層３２をパターン化するに際し、パターン化されたフォ
トレジストにより露出した部分が完全に除去されるま
で、あるいは堆積酸化物製ハードマスク層３２がその厚
さの分だけ部分的にエッチングされ、その堆積酸化物製
ハードマスク層３２の残りの部分が後続のポリエッチン
グステップの間フォトレジストが除去されるまで行われ
る。
【００１３】マスクパターン４３をマスクとして用いる
ことにより、ポリシリコン層２２が公知の技術によりエ
ッチングされ、その後の状態を図５に示す。二酸化シリ
コン層１２は、エッチングされずに残ったままである。
このエッチングステップは、従来の自己整合ゲートプロ
セスにおけるポリシリコン製ゲートの形成の際に用いら
れるステップである。
ことにより、ポリシリコン層２２が公知の技術によりエ
ッチングされ、その後の状態を図５に示す。二酸化シリ
コン層１２は、エッチングされずに残ったままである。
このエッチングステップは、従来の自己整合ゲートプロ
セスにおけるポリシリコン製ゲートの形成の際に用いら
れるステップである。
【００１４】本発明のプロセスのこの時点でトランジス
タのソースウィンドウとドレインウィンドウが開口さ
れ、薄くドープしたソースドレイン注入が行われる。こ
れは間接的には本発明の一部であるが、以上のプロセス
は、ＩＣプロセス全体と本発明のプロセスのシーケンス
とが適合することを意味し、そしてこれは本発明の重要
な特徴である。
タのソースウィンドウとドレインウィンドウが開口さ
れ、薄くドープしたソースドレイン注入が行われる。こ
れは間接的には本発明の一部であるが、以上のプロセス
は、ＩＣプロセス全体と本発明のプロセスのシーケンス
とが適合することを意味し、そしてこれは本発明の重要
な特徴である。
【００１５】さらに従来技術との適合性は、図６，７の
ステップでも明かである。側壁スペーサ７２（図７）
が、スタック構造体の側壁に形成される。この側壁スペ
ーサ７２は、トランジスタのゲート上に従来形成される
側面スペーサと同時に形成される。これらのスペーサが
あるために薄くドープしたドレインをトランジスタゲー
トに隣接して形成でき、かつ濃くドープした領域をゲー
トからスペーサのマスク効果の分だけ離間することがで
きる。本発明によるキャパシタ構造体内の側壁スペーサ
７２は、同様な機能を実行するものではないが、後続の
プロセスにおける良好なステップカバレッジを得るため
には好ましい。この側壁スペーサ７２は、図６のＴＥＯ
Ｓのような酸化物層６１を堆積することにより従来法に
より形成され、そしてこの酸化物層６１を違法性プラズ
マエッチングを用いてエッチングして、平面上の酸化物
層を除去し、側壁の酸化物層を残すことにより図７に示
す側壁スペーサ７２を形成する。
ステップでも明かである。側壁スペーサ７２（図７）
が、スタック構造体の側壁に形成される。この側壁スペ
ーサ７２は、トランジスタのゲート上に従来形成される
側面スペーサと同時に形成される。これらのスペーサが
あるために薄くドープしたドレインをトランジスタゲー
トに隣接して形成でき、かつ濃くドープした領域をゲー
トからスペーサのマスク効果の分だけ離間することがで
きる。本発明によるキャパシタ構造体内の側壁スペーサ
７２は、同様な機能を実行するものではないが、後続の
プロセスにおける良好なステップカバレッジを得るため
には好ましい。この側壁スペーサ７２は、図６のＴＥＯ
Ｓのような酸化物層６１を堆積することにより従来法に
より形成され、そしてこの酸化物層６１を違法性プラズ
マエッチングを用いてエッチングして、平面上の酸化物
層を除去し、側壁の酸化物層を残すことにより図７に示
す側壁スペーサ７２を形成する。
【００１６】本発明のプロセスの次のステップは、キャ
パシタの上部導電性プレートを形成することである。こ
の上部導電性プレートは、図８のブランケット堆積層８
２から形成された窒化チタン製である。ブランケット堆
積層８２であるＴｉＮ層の厚さは、５００から５０００
オングストロームのオーダーで通常のプラズマＣＶＤを
用いて堆積される。このブランケット堆積層８２は、図
５のハードマスク５３を形成するために用いられたのと
同一のマスクを用いて形成され、公知のプラズマエッチ
ングステップを用いてパターン化されて図９の構造体を
形成する。この導電性プレートの別の材料は、当業者に
は公知である。
パシタの上部導電性プレートを形成することである。こ
の上部導電性プレートは、図８のブランケット堆積層８
２から形成された窒化チタン製である。ブランケット堆
積層８２であるＴｉＮ層の厚さは、５００から５０００
オングストロームのオーダーで通常のプラズマＣＶＤを
用いて堆積される。このブランケット堆積層８２は、図
５のハードマスク５３を形成するために用いられたのと
同一のマスクを用いて形成され、公知のプラズマエッチ
ングステップを用いてパターン化されて図９の構造体を
形成する。この導電性プレートの別の材料は、当業者に
は公知である。
【００１７】次のステップは、例えばＴＥＯＳのような
別の厚い酸化物層を堆積し、この酸化物層をマスクし、
エッチングして、プレート９３に対する接触ウィンドウ
を有する酸化物層１０２を生成することである（図１
０）。
別の厚い酸化物層を堆積し、この酸化物層をマスクし、
エッチングして、プレート９３に対する接触ウィンドウ
を有する酸化物層１０２を生成することである（図１
０）。
【００１８】この酸化物層は、ＩＣプロセス全体では、
５レベル間の誘電体として機能し、その厚さは、通常
０．１μｍから３．０μｍの範囲である。酸化物層１０
２は、ＴＥＯＳとＢＰＴＥＯＳの二重層でもよい。
５レベル間の誘電体として機能し、その厚さは、通常
０．１μｍから３．０μｍの範囲である。酸化物層１０
２は、ＴＥＯＳとＢＰＴＥＯＳの二重層でもよい。
【００１９】金属接点１１２が図１１に示すように、接
触ウィンドウ内に形成される。接点は従来の堆積プロセ
ス，マスキングプロセス，エッチングプロセスにより形
成される。金属層が形成される場合には、その金属はア
ルミあるいはポリシリコン，珪化チタン，珪化コバルト
のような耐火金属製の層である。
触ウィンドウ内に形成される。接点は従来の堆積プロセ
ス，マスキングプロセス，エッチングプロセスにより形
成される。金属層が形成される場合には、その金属はア
ルミあるいはポリシリコン，珪化チタン，珪化コバルト
のような耐火金属製の層である。
【００２０】
【発明の効果】上記の方法により形成されたキャパシタ
は、フローティングしており、即ち容量的に上部導電層
あるいは下部導電層に接続されるか、あるいは図１０，
１１のステップにより相互接続されてもよい。
は、フローティングしており、即ち容量的に上部導電層
あるいは下部導電層に接続されるか、あるいは図１０，
１１のステップにより相互接続されてもよい。
【図１】本発明の製造プロセスの（ａ）のステップを表
す図
す図
【図２】本発明の製造プロセスの（ｂ）のステップを表
す図
す図
【図３】本発明の製造プロセスの（ｃ）のステップを表
す図
す図
【図４】本発明の製造プロセスの（ｄ）のステップを表
す図
す図
【図５】本発明の製造プロセスの（ｅ）のステップを表
す図
す図
【図６】本発明の製造プロセスの（ｆ）のステップを表
す図
す図
【図７】本発明の製造プロセスの（ｇ）のステップを表
す図
す図
【図８】本発明の製造プロセスの（ｈ）のステップを表
す図
す図
【図９】本発明の製造プロセスの（ｊ）のステップを表
す図
す図
【図１０】本発明の製造プロセスの（ｌ）のステップを
表す図
表す図
【図１１】本発明の製造プロセスの（ｎ）のステップを
表す図
表す図
１１ 半導体基板 １２ 二酸化シリコン層 ２２ ポリシリコン層 ３２ 堆積酸化物製ハードマスク層 ４３ マスクパターン ５３ ハードマスク ６１ 酸化物層 ７２ 側壁スペーサ ８２ ブランケット堆積層 ９３ プレート １０２ 酸化物層 １１２ 金属接点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (6)
- 【請求項１】 第１プレートと誘電体層と第２プレート
からなるキャパシタを含む集積回路の製造方法におい
て、 （ａ）半導体基板（１１）の上にフィールド酸化物層
（１２）を形成するステップ（図１）と、 （ｂ）前記フィールド酸化物層（１２）の上にポリシリ
コン層（２２）を形成するステップ（図２）と、 （ｃ）前記ポリシリコン層（２２）上に二酸化シリコン
を含むキャパシタ用誘電体層（３２）を堆積するステッ
プ（図３）と、 （ｄ）ハードマスク（５３）を形成するために、前記キ
ャパシタ用誘電体層（３２）からリソグラフ技法を用い
てマスクパターン（４３）を形成するステップ（図４）
と、前記マスクパターン（４３）は、前記キャパシタの
第１プレート用のマスクを規定し、前記酸化物ハードマ
スク（５３）は、前記キャパシタ用の誘電体層として機
能し、 （ｅ）前記マスクパターン（４３）をエッチングマスク
として用いることにより、前記マスクパターン（４３）
のマスクされてない領域を除去し、これによりフィール
ド酸化物（１２）の一部を露出するステップ（図５）
と、 （ｆ）前記マスクパターン（４３）と、フィールド酸化
物（１２）の露出部分上にブランケット絶縁層（６１）
を形成するステップ（図６）と、 （ｇ）ポリシリコン製マスクパターン（４３）とハード
マスク（５３）の垂直端部上に側壁スペーサ（７２）を
形成するために、前記ブランケット絶縁層を異方性エッ
チングするステップ（図７）と、 （ｈ）前記マスクパターン（４３）と側壁スペーサ（７
２）上に窒化チタン製のブランケット層（８２）を堆積
するステップ（図８）と、 （ｉ）ハードマスクを形成するために用いられたマスク
に対応するマスクでもって、窒化チタン層をマスクする
ステップと、 （ｊ）キャパシタの第２プレートを形成するために、前
記窒化チタン層（８２）をパターン化するステップ（図
９）と、 （ｋ）このパターン化された窒化チタン層上に絶縁層
（１０２）を堆積するステップと、 （ｌ）キャパシタの前記第２プレートに対し、前記絶縁
層（１０２）に接点ウィンドウを開口するステップ（図
１０）と、 （ｍ）金属層（１１２）を堆積するステップと、 （ｎ）前記第２プレートに対する接点を形成するため
に、前記金属層をエッチングするステップ（図１１）と
からなることを特徴とするキャパシタを有する集積回路
の製造方法。 - 【請求項２】 前記キャパシタの誘電体層は、二酸化シ
リコン製であることを特徴とする請求項１の方法。 - 【請求項３】 前記キャパシタの誘電体層は、二酸化シ
リコン，ＴＥＯＳ，ＢＰＴＥＯＳ，Ｓｉ3Ｎ4およびそれ
らの組み合わせからなるグループから選択された材料製
であることを特徴とする請求項２の方法。 - 【請求項４】 前記（ｋ）のステップの絶縁層は、ＴＥ
ＯＳ製であることを特徴とする請求項１の方法。 - 【請求項５】 前記（ｋ）のステップの絶縁層は、ＴＥ
ＯＳとＢＰＴＥＯＳの二重層であることを特徴とする請
求項４の方法。 - 【請求項６】 前記（ｈ）ステップの前記窒化チタン製
のブランケット層（８２）は、５００から５０００オン
グストロームの範囲内の厚さでプラズマＣＶＤにより形
成されることを特徴とする請求項１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US568040 | 1995-12-06 | ||
| US08/568,040 US5589416A (en) | 1995-12-06 | 1995-12-06 | Process for forming integrated capacitors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205180A true JPH09205180A (ja) | 1997-08-05 |
Family
ID=24269693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8296204A Pending JPH09205180A (ja) | 1995-12-06 | 1996-11-08 | キャパシタを有する集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5589416A (ja) |
| EP (1) | EP0778614A2 (ja) |
| JP (1) | JPH09205180A (ja) |
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- 1995-12-06 US US08/568,040 patent/US5589416A/en not_active Expired - Lifetime
-
1996
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- 1996-11-27 EP EP96308555A patent/EP0778614A2/en not_active Withdrawn
Also Published As
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