KR0185375B1 - 분리 금속 플레이트 캐패시터 및 이의 제조 방법 - Google Patents

분리 금속 플레이트 캐패시터 및 이의 제조 방법 Download PDF

Info

Publication number
KR0185375B1
KR0185375B1 KR1019900007335A KR900007335A KR0185375B1 KR 0185375 B1 KR0185375 B1 KR 0185375B1 KR 1019900007335 A KR1019900007335 A KR 1019900007335A KR 900007335 A KR900007335 A KR 900007335A KR 0185375 B1 KR0185375 B1 KR 0185375B1
Authority
KR
South Korea
Prior art keywords
capacitor
layer
metal
forming
dielectric
Prior art date
Application number
KR1019900007335A
Other languages
English (en)
Other versions
KR900019264A (ko
Inventor
카야 세틴
엘. 티겔라 하워드
Original Assignee
엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레트
Publication of KR900019264A publication Critical patent/KR900019264A/ko
Application granted granted Critical
Publication of KR0185375B1 publication Critical patent/KR0185375B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

분리 금속 플레이트 캐패시터 및 이의 제조 방법
제1도는 본 발명의 양호한 실시예에 따라 구성된 완성된 캐패시터의 횡단면도.
제2a도 내지 제2f도는 제1도의 캐패시터의 형성시의 다수의 단계를 도시한 단면도.
제3도는 본 발명에 따라 구성된 부동-게이트 트랜지스터의 횡단면도.
제4도는 제3도의 부동 게이트 트랜지스터의 평면도.
제5도는 본 발명에 따라 구성된 캐패시터의 다른 실시예의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 금속-대-폴리실리콘 캐패시터 4 : 기판
6 : 확산 영역 8 : 필드 산화물 기판
10,12 : 폴리실리콘 구조물 14 : 규화물
13 : 측벽 산화물 필라멘트 16 : 다중 레벨 유전체
18 : 비아 21 : 규화물 유전체
24 : 제1금속층 30 : 금속층
본 발명은 집적 회로 분야에 관한 것으로, 특히, 집적 회로 내의 캐패시터의 형성에 관한 것이다.
본 출원은 1988년 12월 9일 출원되어, 출원 계류중인 미합중국 특허출원 제282,173호 및 동 특허출원 제198,930호에 관련된다. 이 두 출원 모두는 텍사스 인스트루먼츠 인코포레이티드에 양도되었다.
집적 회로 분야에서는, 작은 집적 회로 칩 크기 내에 고도의 회로 복합성(circuit complexity)을 실현하기 위해, 최소한의 크기로 달성가능한 표면 영역 내에 회로 소자들을 형성하여 결과적으로 기능당 저단가를 이루는 것이 바람직하다. 아날로그-대-디지탈 변환기(ADC) 및 제어 게이트와 부동 게이트(floating gate) 사이에 용량성 결합(capacitive coupling)을 이용하는 비-휘발성 메모리(non-volatile memory)에 필요한 캐패시터와 같은 캐패시터 내장 회로에서는, 보다 큰 집적도를 위해 단면적은 작지만 용량은 큰 캐패시터를 필요로 한다. 특히, ADC 분야에서는, 인가된 전압의 범위와 소정의 온도 범위에 대한 캐패시턴스 값의 안정성이 신속하고 정확한 변환의 제공시 매우 중요하다.
집적 회로의 제조 비용에 대한 다른 고려 사항으로는 제조 프로세스의 복합성이 있다. 프로세스의 복합성은 상호 접속 레벨(interconnect level)수를 증가시킴으로써 표면 영역을 줄이기 위한 시도시 증가될 수 있다. 예를 들어, 소정의 집적 회로의 표면 영역을 중첩 금속화층(overlying metallization layer) 하부에 1개보다는 2개의 레벨의 폴리실리콘 게이트 및 상호 접속부를 사용함으로써 감소될 수 있다. 그러나, 프로세스 복합성은 추가적인 폴리실리콘층의 증착 단계, 추가적인 유전체층의 증착 단계 및 추가적인 폴리실리콘층 및 이에 대한 콘택트층의 태터닝 및 에칭의 추가 프로세스 단계로 인해 추가의 폴리실리콘층이 포함되어 증가되게 된다.
또한, 확산 접합부의 형성 이후에 수행된 부수적인 고온 프로세스 단계들은, 추가의 고온 단계들이 집합 형성시에 사용되는 확산 도펀트들이 더욱 확산되게 하기 때문에, 집적 회로 내의 트랜지스터를 스케일하는 능력이 손실되므로, 결과적으로 집합이 보다 깊게 되고, 측방향 확산은 보다 넓어지게 된다.
또한, ADS와 같은 집적 회로의 제조시의 제조 프로세스 흐름이 디지털 논리 회로와 같은 다른 집적 회로 제조시의 제조 프로세스 흐름과 가능한한 호환 가능한 것이 바람직하다. 그러나, ADC에 필요한 큰 값 및 낮은 전압 계수의 캐패시터들은 통상적으로 현재의 디지털 논리 회로에는 필요하지 않다. 프로세스 내의 초기 단계에서 이러한 캐패시터의 제조를 위한 특정 프로세스 흐름의 사용은 디지털 논리 회로를 제조하기 위한 프로세스와 ADC를 제조하기 위한 프로세스의 호환성을 감소시키는 경향이 있다.
또한, 캐패시터 어레이들을 사용하는 ADC의 정확성이 어레이 내의 캐패시터 중에서 캐패시턴스의 정합 지율에 좌우된다. 캐패시터의 값은 단면적에 비례하는 것이 원칙이다. 그러므로, ADC에서는, 직접 회로 캐패시터의 영역의 증가된 조절이 ADC의 정확성을 직접적으로 개선한다. 본 발명에 참고로서 사용된 상기 참조된 계류중인 출원인 단면적이(예를 들어, 1000nm 두께의) 다중 레벨 유전체의 두께로 인하여 다중 레벨 유전체층을 관통하여 에칭된 접촉 비아(contact via)의 크기에 의해 정해지는 높은 비용량의 캐패시터를 제공한다. 이 캐패시터들이 아주 정확하게 형성될 수 있을지라도, 다중 레벨 유전체를 관통하는 접촉 비아들의 크기는 제조 프로세스에 따라 변화된다.
그러므로, 본 발명의 목적은 제조 프로세스시에 보다 정확히 조절될 수 있는 크기를 갖는 높은 특정 캐패시턴스를 갖는 캐패시터를 제공하기 위한 것이다.
본 발명의 다른 목적은 이러한 캐패시터를 형성하는 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 비교적 낮은 온도 프로세싱을 필요로 하는 방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 캐패시터를 형성하기 위해 단일 레벨의 폴리실리콘만을 필요로 하는 방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 캐패시터의 저전압 계수를 갖는 캐패시터를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 캐패시터의 형성전에 집적 회로의 제조 단계들이 이러한 캐패시터들을 포함하지 않는 집적 회로용 제조 단계들로 표준화될 수 있도록 제조 프로세스 단계의 후반 단계에서 제조될 수 있는 캐패시터를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 비교적 간단한 접촉 에칭 프로세싱에 의해 제조될 수 있는 캐패시터를 제공하기 위한 것이다.
본 발명의 다른 목적들의 장점들은 도면들과 관련하여 아래의 설명을 참조함으로써 본분야에 숙련된 기술자들에게 명백해질 것이다.
본 발명은 하부 플레이트로서 폴리실리콘 전극 및 상부 플레이트로서 분리 금속층(spilt metal layer)을 갖는 집적 회로 캐패시터로 실현된다. 패턴된 폴리실리콘층, 양호하게는 규화물 피복(silicide clad)층의 형성 후에 캐패시터 유전체가 이 위에 증착된다. 내열성 금속(예를 들어, Mo, W 또는 Ti)으로 형성된 제1금속층, 합금(티타늄: 텅스텐) 또는 화합물(티타늄 질화물)은 캐패시터 유전체 위에 증착된다. 제1금속층은 폴리실리콘/규화물 캐패시터에서 금속의 크기를 정하기 위해 패턴되고 에칭된다. PSG 또는 BPSG와 같은 다중 레벨 유전체가 제1금속층 위에 증착되고, 접촉 비아는 제1금속층을 관통하여 에칭된다. 이와 동시에 접촉부가 필요에 따라 폴리실리콘 전극으로 확산하기 위헤 에칭된다. 그 다음, 제2금속층은 캐패시터 유전체 위의 캐패시터의 상부 플레이트에 접촉하고, 필요할 때, 확산 폴리실리콘에 접촉하기 위해 증착되고 패턴된다.
본 발명에 따라 구성된 금속-대-폴리실리콘 캐패시터(2)의 단면도를 제1도에서 도시한다. 캐패시터(2)는 이 실시예에서 p-형 기판(4)의 표면에 증착된 필드 산화물의 상부상에 형성된다. 캐패시터(2)는 이 실시예에서 내열성 금속 규화물(14)에 의해 피복된 다결정질 실리콘으로 형성된 하부 플레이트를 갖는다. 규화물(14)는 캐패시터(2) 구성시 필수적인 것은 아니지만, 후술하는 바와 같이 규화물 피복이 집적 회로 내장 캐패시터(2)의 다른 위치에 대해 요구되는 경우 폴리실리콘(10)상에 형성될 수 있는데, 이러한 피복은 또한 캐패시터(2)에 대해 낮은 전압계수를 제공한다. 캐패시터(2)의 캐패시터 유전체(21)은 약 70nm 정도의 두께를 갖고 있는 이산화 실리콘층으로 양호하게 이루어진다. 다르게는 실리콘 질화물, 또는 이산화 실리콘 및 실리콘 질화물의 다중층과 같은 집적 회로 캐패시터들에 사용된 다른 공지된 유전체 물질이 사용될 수 있다. 단일 이산화 실리콘의 단일층의 유전 완화(dielectric relaxation)가 이산화 실리콘/실리콘 질화물 적층에 대한 완화를 감소시키기 때문에 단일 이산화 실리콘층이 고 해상도의 ADC(hish resolution ADC)의 커패시터 유전체(21)에 대해 바람직하는 것을 인지해야 한다. 그러나, 유전 완화가 관심밖을 경우, 이것은 산화물/질화물 적층을 사용하기 위한 프로세스 간단화의 관점에서 볼 때 양호하다. 이산화 실리콘 또는 다른 것을 이용함으로써, 캐패시터(2)는 약 1fF/미크론2의 특정 캐패시턴스를 제공하기 위해 본 발명에 따라 구성될 수 있다.
캐패시터(2)의 상부 플레이트는 다중 레벨 유전체(16) 하부에 놓인 제1금속층(24)로 이루어진다. 제1금속층(24)는 현재의 어떤 집적 회로 기술에 의해서도 형성될 수 있다. 다중 레벨 산화물층(16) 하부에 위치함으로써, 제1금속층(24)는 티타늄, 텅스텐, 백금(platinum), 또는 다른 이외의 물질과 같은 내열성 금속을 내장한다. 내열성 금속 합금(예를 들어, 1974년 9월 3일 허여되고, 텍사스 인스투르먼츠 인코포레이티드에 양도된 미합중국 특허 제3,833,842에 기술된 티타늄-텅스텐 합금), 또는 (내열성 금속 질화물과 같은) 도전성 금속 화합물 또는 다른 질화물(티타늄 질화물과 같은)이 사용될 수 있다. 양호한 실시예에서, 제1금속층(24)는 스퍼터된 티타늄 질화물로 구성된다. 질화물 티타늄은 순차적인 열 프로세싱 단계에서 하부 캐패시터 유전체와 반응하지 않기 때문에 제1금속층(24)로서 양호한데, 이러한 반응은 캐패시터 유전체(21)에 대해 저하된 집적도를 발생시킨다.
다중 레벨 유전체(16)을 관통하는 접촉 비아는 제1 금속(24)와 알루미늄, 또는 알루미늄 합금층(30)이 접속되게 한다. 다르게는, 층(30)이 순수 알루미늄, (구리-도프된 알루미늄 및 실리콘-도프된 알루미늄과 같은) 도프된 알루미늄, 또는 구리 도프된 알루미늄층 하부에 놓인 티타늄-텅스텐의 합금 중 한 층으로 이루어진 것과 같은 다층 금속 시스템과 같은 집적 회로의 금속화에 사용된 다수의 표준 금속 중 어느 한 금속으로 형성될 수 있다.
제1도에 도시한 바와 같이, 금속 상부 플레이트 및 규화물-피복 폴리실리콘 하부 플레이트를 갖고 있는 캐패시터(2)는 유사한 크기의 폴리-대-폴리 캐패시터(poly-to-poly capacitor)보다 전압에 대한 캐패시턴스의 낮은 계수를 갖는다는 것을 알았다. 하부 플레이트가 비규화물화 폴리실리콘으로 구성된 경우에, 인가된 전압이 증가할 때 캐패시터 유전체에 인접한 폴리실리콘 입자(polysilicon grain)의 공핍(depletion)으로 인해 전압 계수는 보다 높아지고, 이러한 공핍은 캐패시턴스를 감소시키고, 차례로 캐패시터의 전압 계수를 증가시킨다. 아래에서 설명하는 바와 같이, 캐패시터(2)를 형성하기 위해 사용된 방법의 설명에서 유전체 및 캐패시터(2)의 상부 플레이트의 형성은 현재의 폴리-대-폴리 캐패시터들의 형성 방법과 비교하여 볼 때, 비교적 저온에서 수행될 수 있다.
제2a도 내지 제2h도를 참조하면, 제1도의 캐패시터(2)를 형성하는 방법이 상세히 기술되었다. 제2a도는 p-형 기판(4)내에 형성된 부분적으로 제조된 집적 회로의 단면도를 도시한 것이다. 필드 산화물 구조물(8)은 널리 공지된 국부 산화(LOCOS) 방법과 같은 종래 기술로 공지된 방식으로 형성된다. 다결정질층은 전체에 증착되고, 폴리실리콘 구조물(10 및 12)를 형성하기 위해 패턴 및 에칭된다. 상술한 바와 같이, 폴리실리콘 구조물(10)은 캐패시터(2)의 하부 플레이트로서 작용하고, 폴리실리콘 구조(12)는 캐패시터와 관련없는 구조물이지만 여기에서는 설명을 위해서만 도시한 것이다. 구조물(10 및 12)의 형성에 사용된 폴리실리콘층은 종래의 집적 회로에서와 같이, 상대적으로 도전성이 되도록 무겁게 도프되는 것이 양호하고; 통상적으로, 폴리실리콘층은 n-형으로 도프되며, n-형 도펀트로 주입되거나 증착 중에 본래의 자리에 도프될 수 있다. n-형 확산부(6)은 이온 주입 방법 및 필드 산화물(3)에 의해 피복되지 않고 p-형 기판(4)의 표면의 표면 위치 내로의 뒤이은 확산으로 형성되고; 확산부(6)는 통상적으로 폴리실리콘 게이트 전극을 갖는 자기 정렬 방식(self-aligned fashion)으로 MOS 트랜지스터들의 소스 및 드레인 영역들을 형성하기 위해 상술한 폴리실리콘층을 형성하고 패터닝한 후에 형성된다.
제2a도 내의 확산부(6) 및 폴리실리콘 구조물(10 및 12)는 각각 도시한 내열성 금속 규화물 박막(14)에 의해 피복된다. 종래의 기술에서와 같이, 후속의 규화(silicidation)가 MOS 트랜지스터 내의 소스 및 드레인 확산부에 폴리실리콘 게이트 전극을 단락시키기 않도록 폴리실리콘 구조물 (10 및 12)의 측면들상에 측벽 산화물 필라멘트(13)들을 형성하는 것이 양호하다. 규화물막은 티타늄, 몰리브덴 또는 종래에 규화물-피복용으로 사용된 소정의 내열성 금속과 같은 내열성 금속의 증착에 의해 형성된 후, 규화물막(14)를 형성하도록 내열성 금속과 하부 실리콘의 직접 반응을 일으키기 위해 아닐링되는데, 이러한 직접 반응 규화는 종래의 기술로 공지되어 있다. 필드 산화물(8) 위에 놓인 반응하지 않는 내열성 금속 또는 내열성 금속 화합물은 제2a도에 도시한 구조물을 남겨놓고 제거된다. 상술한 바와 같이, 하부 플레이트(10)의 규화는 필수적인 것은 아니나 전압 계수를 감소시키기에 유용한 것이다. 제1도 및 제2a도에 도시한 바와 같이, 하부 플레이트(10)은 폴리실리콘 구조물(12) 및 확산부(6)과 동시에 규화될 수 있다.
규화 후에 캐패시터 유전체(21)가 집적 회로의 표면 위에 증착되어 제2b도에 도시한 바와 같이, 캐패시터(2)가 형성될 위치에서 규화물막(14)과의 접촉이 형성된다. 이 실시예에서, 도면에는 단일층으로 도시하였지만 캐패시터 유전체(21)는 70nm 두께의 이산화 실리콘층으로 이루어지는 것이 바람직하다. 양호하게, 이산화 실리콘 캐패시터 유전체는 비교적 저온 (예를 들어, 약 800℃)에서 수행될 수 있는 저압화학 진공 증착(low pressure chemical vapor deposition) 방법으로 형성된다. CVD법에 의한 캐패시터 유전체(21)의 증착 후, 약 800℃ 상의 온도에서 불활성 또는 산소 기체 내의 조밀화(densification)가 행해진다. LPCVD에 의한 캐패시터 유전체의 저온 형성은 확산부(6)의 부수적인 수평 및 측방향 확산을 감소시킨다.
열 이산화 실리콘의 단일층, 실리콘 질화문 또는 산화된 실리콘 질화물의 층과 같은 다른 유전체 물질들이 캐패시터(2)의 유전체용으로 사용될 수 있다는 것을 인지해야 한다. LPCVD를 사용하여 산화물/질화물 캐패시터 유전체(21)을 형성하기 위한 방법의 일예가 1987년 10월 6일 허여되고, 텍사스 인스투르먼츠 인코포레이티드에 양도된 미합중국 특허 제4,697,330호에 기술되어 있다. 1989년 3월 29일 출원되어 계류중인 미합중국 특허 출원 제174,751호에 기술된 바와 같은 산화물/질화물/산화물층으로 된 유전체, 또는 질화물/산화물/질화물층으로 된 유전체와 같은 유전체 물질의 부수적인 층들이 또한 캐패시터 유전체용으로 별도로 사용될 수 있다.
그 다음, 제1금속층(24)는 제2c도에 도시한 바와 같이 구조물의 표면 위에 형성된다. 상술한 바와 같이, 제1금속층(24)는 종래의 집적 회로 제조에 사용된 공지된 금속 및 금속 합금 중 어느 하나로 이루어질 수 있다. 그러나, 제1금속층(24)용 티타늄 질화물의 스퍼터된 막을 사용하는 것이, 이러한 막이 후속의 열 프로세싱 동안, 또는 금속층(24)의 형성 동안 하부 캐패시터 유전체(21) 구조물(constituents)과 반응하지 않기 때문에 양호한 것으로 생각된다. 제1금속층(24)의 예시적인 두께는 약 100내지 200nm이다.
다르게는, 질소 분위기 내에서 티타늄 금속의 직접 반응 중에 형성된 티타늄 질화물이 제1금속층(24)에 사용될 수 있다. 1989년 4월 11일 허여되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제4,821,085호에 기술된 바와 같이 티타늄 질화물은 직접 반응 규화 중에, 티타늄 금속이 실리콘과 접촉하지 않는 위치에 형성한다. 티타늄 질화물은 국부적인 상호접속부가 남아있도록 패턴되어 에칭될 수 있고; 캐패시터(2)의 상부 플레이트는 원하는 위치에 티타늄 질화물을 남김으로써 형성될 수 있다. 스퍼터된 티타늄 질화물이 티타늄 금속과 하부의 캐패시터 유전체(21) 사이의 반응 가능성이 스퍼터된 티타늄 질화물로 제거되기 때문에, 질소 분위기에서 직접 반응에 의해 형성된 티타늄 질화문 위에 캐패시터(2)의 상부 플레이트로 바람직하리라 믿어진다.
그 다음, 포토레지스트와 같은 마스킹 물질, 또는 다르게는 실리콘 산화물로 형성된 하드 마스크(hard mask)는 제1금속층(24) 위에 배치되고, 캐패시터(2)의 상부 플레이트의 위치를 정하기 위한 공지된 사진 석판 인쇄술(photolithographic techniques)에 따라 패턴된다. 그 다음, 제1금속층(24)는 이곳의 마스킹 물질에 의해 캐패시터(2)의 하부 플레이트, 또는 이러한 금속층을 이용할 수 있는 다른 회로소자(도시하지 않음)들 용으로 사용되지 않는 부분들을 제거하기 위해 에칭된다.(스퍼터되거나 직접 반응하는) 티타늄 질화물로 형성된 제1금속층(24)의 양호한 에칭은 1988년 12월 27일 허여되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 제4,793,896호에 기술된 바와 같이 CCl4와 같은 염소-기 에천트(chlorine-based etchant)를 사용하여 플라즈마 에칭된다. 이러한 에칭 후 최종 구조물은 제2d도에 도시한 바와 같다.
캐패시터(2)의 단면적의 크기가 제1금속층(24)에 의해 정해진다는 것을 인지해야 한다. 상기 참조된 계류중인 출원에 기술된 바와 같은 종래의 방법에 있어서, 캐패시터(2)의 크기는 다중 레벨 유전체(16)을 관통하는 접촉 비아의 크기에 의해 정해진다. 그러나, 다중 레벨 유전체(16)과 같은 두꺼운 유전체를 관통하는 접촉 비아의 하부의 크기를 조절하는 능력은 제1금속층(24)와 같은 금속층을 정하여 에칭하는 능력 보다 작다. 제1금속층(24)로 형성된 하부 플레이트의 크기를 조절하는 일차적인 원인 약 100nm 정도의 두께를 갖고, 다중 레벨 유전체(16)이 전형적으로, 약 제1 미크론 정도의 두께를 갖는다는 것이다. 그러므로, 캐패시터 플레이트의 크기를 정확하게 정하기 위한 방법은 막들의 상대적인 두께로 인해 개량된다. 부수적으로, 구조물의 표면이 제1금속층(24)의 증착 후보다 다중 레벨 유전체(16)의 증착 후에 덜 평탄하기 때문에, 다중 레벨 유전체(16)의 에칭은 제1금속층(24)의 에칭에 비해 제어하는 것이 더 어렵다. 이러한 이유로, 캐패시터의 크기를 정하는 데에 제1금속층(24)을 사용하게 되면 캐패시터 크기의 조절이 개선되고 이에 따라 캐패시터들을 포함하여 제조된 ADC의 제어가 개선될 수 있게 된다.
그 다음, 다중 레벨 유전체층(16)은 화학 진공 증착 또는 종래의 방법에 의해 제2e도에 도시한 바와 같이, 집적 회로의 표면 위에 증착된다. 다중 레벨(16)은 중첩하는 금속화로부터 폴리실리콘층들의 절연에 사용되는 종래의 유전체 물질일 수 있다. 종래의 다중 레벨 유전체(16)의 한 예는 인-도프된 이산화 실리콘(phosphorous-doped silicon dioxide; PAG) 또는 붕소 및 인-도프된 이산화 실리콘(boron and phosphorous-doped silicon dioxide; BPSG)이다. 이러한 다중 레벨 유전체는 나트륨과 같은 이동성 이온 오염 물질(mobile ion contaminats)에 게테(getter)를 제공하는데, 이러한 오염 물질이 하부 능동 소자에 도달하는 것을 방지하기 위해 도프된다. 온도가 과도할 경우 이곳을 관통하는 제1금속층(24)의 스파이킹에 의해 발생될 수 있는 캐패시터 유전체(21)의 손상을 방지하기 위해 LPCVD가 다중 레벨 유전체(16)의 증착에 사용하는 것이 양호하다. 다중 레벨 유전체(16)에 대한 종래의 LPCVD는 약 800℃에서 수행될 수 있는데, 이러한 온도는 캐패시터 유전체(21)에서의 손상을 최소로 하기 위해 충분히 낮은 것이라 여겨진다. 상술한 바와 같이, 다중 레벨 유전체(16)의 두께는 약1미크론이다.
그 다음, 비아(18)은 제2f도에 도시한 바와 같이 캐패시터(2)가 형성될 위치에서 다중 레벨(16)을 통해 상부 플레이트(24)까지 형성된다. 필요한 경우에 접촉부(18)가 또한 동일 접촉부 에칭 중에 규화물 막(14) [존재하는 경우, 존재하지 않는 경우 폴리실리콘(12) 및 확산부(6)]에 형성될 수 있다는 것을 인지해야 한다. 비아(18)은 종래의 사진석판 인쇄술에 따라 패턴되고, 다중 레벨(16)의 특정 물질에 따라 종래의 습식 또는 플라즈마 에칭(wet or plasma etch)에 의해 에칭된다. 제1금속층(24)의 두께는 다중 레벨 유전체(16)의 에칭에 충분한 내성(withstand)을 가져야하므로, 제1금속층(24)의 물질에 대한 산화물 에칭의 선택도에 좌우된다는 것을 인지해야 한다.
종래의 반도체 프로세싱에서는, 예를 들어, 접촉 비아의 에칭 후 및 금속화 증착 이전에, 플라즈마 스퍼터 에칭, 또는 플루오르화 수소산(hydrofluoric acid)내에 웨이퍼를 담금(dip)으로 이루어지는 디글레이즈(deglaze)을 수행하는 것이 통상적이다. 이러한 디글레이즈는 접촉이 접촉 에칭 이후 및 금속화 이전에 형성되는 소정의 원 산화물(native oxide), 예를 들어, 폴리실리콘(12) 및 확산부(6)로 이루어진 구조물이라는 것이 명백하다. 물론, 이러한 원 산화물의 존재는 접촉부가 내성을 갖게 된다. 사용된 디글레이즈 형태는 소정의 디글레이즈가 제1금속층(24)를 침범할 뿐만 아니라 원 산화물을 제거하기 때문에 제1금속층(24)의 물질에 따라 좌우된다. 티타늄 질화물 또는 티타늄-텅스텐 합금이 제1금속층(24)로서 사용된 곳에서, 플루오르화수소산의 습식 디글레이즈 또는 플라즈마 스퍼터 디글레이즈가 사용될 수 있다. 제1금속층(24)이 알루미늄 또는 실리콘-도프된 알루미늄과 같은 도프된 알루미늄층으로 형성되는 경우에 플라즈마 스퍼터 디글레이즈가 양호하다는 것을 인지해야 한다.
제1도의 구조는 제1금속층(24) 뿐만 아니라 폴리실리콘(12) 및 확산부(6)과 접촉하는 제2금속층(30)을 도시한 것이다. 금속층(30)은 집적 회로의 형성에 적합한 소정의 공지된 구성일 수 있다. 금속층(30)의 한 예는 약 300nm 두께의 티타늄-텅스텐 합금이고, 약 750nm 정도의 두께로 스퍼터된 구리-도프된 알루미늄층 하부에 놓인다. 제2금속층(30)의 스퍼터링이 통상적으로 비교적 저온(약 350℃)에서 수행될 수 있다는 것을 인지해야 한다. 물론 제2금속층(30)의 두께는 폴리실리콘 구조(12) 및 확산부(6) 뿐만 아니라 캐패시터(2)의 위치 내의 제1금속층(24)와 접촉하기에 충분하다. 마스크는 집적 회로상의 금속 라인의 위치를 정하기 위해 제2금속층(30) 위에 패턴되고, 그 다음 제2금속층(30)은 공지된 금속 에칭에 의해 에칭된다. 결과적으로, 제1도에 도시한 구조가 제조된다.
이제, 제3도 및 제4도를 참조하면, 부동 게이트 트랜지스터는 상술한 바와 같이 실제로 형성된 캐패시터(2)를 구비하는 것을 도시한 것이다. 제3도 및 제4도의 트랜지스터는 상술한 규화물막(14)의 형성을 포함하지 않고, 물론 규화물막(14)의 사용은 필요한 경우 제3도 및 제4도의 트랜지스터에 사용될 수 있다. 동일한 참조번호가 제1도 및 제2a도 내지 제2b도 내에 사용된 바와 같이 제3도 및 제4도에도 사용된다.
제3도를 참조함으로써, 캐패시터(2)는 제1도에서와 거의 같게 도시되었다. 그러나, 폴리실리콘(10)은 캐패시터(2) 하부로부터 필드 산화물(8)의 단부를 지나 연장되어 있어 외호 영역(moat region) 내의 얇은 게이트 산화물층(9) 위에 놓이게 한다. 제4도 내의 평면도에 도시한 바와 같이, 폴리실리콘(10)은 n-형 확산 영역(40 및 42)를 분리하는데, 확산 영역(40)은 MOS 트랜지스터의 드레인으로서 작용하고, 확산 영역(42)는 소스로서 작용한다. 폴리실리콘(10)은 캐패시터(2)로부터의 외화 영역의 반대 측면상의 필드 산화물(8)에 연장되어 있어 전기적으로 분리된다. 접촉비아(18)은 제4도에서 점선으로 도시되어, 제2금속층(30)과 제1금속층(24) 사이의 접속의 위치를 나타낸다.
그러므로, 제3도 및 제4도의 부동 게이트 트랜지스터는 폴리실리콘(10)을 부동 게이트로 및 제1금속층(24)[즉, 캐패시터(2)의 상부 플레이트]을 제어 게이트로 갖고 있다. 캐패시터(2)는 폴리실리콘(10)에 대한 금속층(30)상에 배치된 신호를 결합하여 전기적으로 프로그램 가능한 판독-전용-메모리(electrically programmable read-memory; EPROM) 및 전기적으로 소거가능한 프로그램 가능한 판독-전용-메모리(EEPROH) 디바이스에 대한 종래의 방법의 제3도 및 제4도의 부동-게이트 트랜지스터의 프로그램 및 판독을 허용한다.
제5도를 참조하면, 본 발명에 따라 형성된 캐패시터의 다른 실시예를 도시한 것이다. 이 실시예에서, 캐패시터(2)의 하부 플레이트는 상술한 바와 같이 내열성 금속 규화물로 피복된 확산 영역(6)으로 형성된다. 캐패시터 유전체(21)은 규화물 피복 확산 영역(6) 위에 형성되고, 제1금속층(24)는 이전의 실시예에서와 같이 캐패시터의 하부 플레이트를 형성하기 위해 이 위에 형성된다. 그 다음, 캐패시터(2)는 상술한 방법으로 다중 레벨(16)의 증착, 제1금속층(24)와 접촉하기 위해 이곳을 관통하는 비아의 에칭 및 제2금속층(30)의 증착 및 패터닝에 의해 완성된다. 그러므로, 제1금속층(24)를 에칭함으로써 캐패시터(2)의 크기를 정하는 장점은 금속-대-확산 캐패시터 뿐만 아니라 금속-대-폴리실리콘 캐패시터에 적합하다.
상술한 규화물-피복 폴리실리콘 및 확산 영역 뿐만 아니라, 다른 물질이 캐패시터의 하부 플레이트에 사용될 수 있다는 것을 알 수 있을 것이다. 예를 들어, 내열성 금속과 같은 다른 물질이 트랜지스터 게이트 전극의 형성에 사용되면, 별도의 게이트 금속이 캐패시터의 하부 플레이트를 형성하기 위해 사용될 수 있다.
본 명세서에 기술된 캐패시터들의 완성 후에, 접속은 종래의 방법에 따라, 칩의 연부 부근의 제2금속층(30)으로 형성된 접착 패드 또는 부수적인 금속층들로 형성된 접착 패드(bond pad)에서 제조될 수 있다. 개별적인 칩들은 기판(4) 부분에서 분리되고, 외부 접속은 본 분야에 널리 공지된 와이어 접착, 직접 범프 접속(direct bump connection), 또는 이와 유사한 방법에 의해 접속된다. 그 다음 각각의 회로들은 듀얼-인-라인(dual-in-line) 패키지, 칩 캐리어, 또 다른 형태의 패키지로 패키지될 수 있다. 이러한 패키지의 한 예가 1985년 1월 22일 허여되고 텍사스 인스투르먼츠 인코포레이티드에 양도된 미합중국 특허 제 4,495,371호에 기술되어 있다.
본 발명이 양호한 실시예를 참조하여 본 명세서에 상세히 기술되었을지라도, 본 설명은 단지 예시적으로만 제공되었고, 본 발명을 제한하는 범위 내에 구성된 것이 아니라는 것을 이해하여야 한다. 본 발명의 상세한 실시예들의 다수의 변형예 및 본 발명의 부수적인 실시예들이 본 설명을 참조로 하여 본 분야 숙련된 기술자들에 의해 제조될 수 있음이 명백하다. 이러한 변형 및 부수적인 실시예들은 첨부된 본 발명의 특허청구의 범위의 배경 및 범위 내에 있는 것으로 해석해야 한다.

Claims (16)

  1. 반도체 몸체의 표면에 형성된 캐패시터에 있어서, 상기 표면 상에 형성된 실리콘으로 구성된 하부 플레이트; 상기 하부 플레이트와 접촉되게, 상기 하부 플레이트 위에 증착된 캐패시터 유전체층; 상기 하부 플레이트 위에 가로놓이는 위치에서, 상기 캐패시터 유전체층과 접촉되게 상기 캐패시터 유전체층 위에 증착되며, 금속으로 이루어진 상부 플레이트; 상기 상부 플레이트 위에 증착된 두꺼운 절연체층; 및 상기 두꺼운 절연체층 위에 증착되어 있으며, 상기 두꺼운 절연체을 관통하여 에칭된 접촉 비아를 통해 상기 상부 플레이트와 접촉하는 금속 라인을 포함하는 것을 특징으로 하는 캐패시터.
  2. 제1항에 있어서, 상기 하부 플레이트가 금속 규화물로 피복되는 것을 특징으로 하는 캐패시터.
  3. 제1항에 있어서, 상기 하부 플레이트가 다결정질 실리콘을 포함하고, 상기 다결정질 실리콘이 필드 산화물층에 의해 상기 표면으로부터 절연되는 것을 특징으로 하는 캐패시터.
  4. 제3항에 있어서, 상기 다결정질 실리콘이 금속 규화물에 의해 피복되는 것을 특징으로 하는 캐패시터.
  5. 제1항에 있어서, 상기 하부 플레이트는 상기 표면이 도프된 영역인 것을 특징으로 하는 캐패시터.
  6. 제5항에 있어서, 상기 도프된 영역이 금속 규화물로 피복되는 것을 특징으로 하는 캐패시터.
  7. 제1항에 있어서, 상기 상부 플레이트가 티타늄과 텅스텐의 합금을 포함하는 것을 특징으로 하는 캐패시터.
  8. 제1항에 있어서, 상기 상부 플레이트가 도전성 내열성 금속 화합물을 포함하는 것을 특징으로 하는 캐패시터.
  9. 제8항에 있어서, 상기 도전성 내열 금속 화합물이 티타늄 질화물인 것을 특징으로 하는 캐패시터.
  10. 반도체 몸체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 상기 표면 상에 실리콘으로 이루어진 하부 플레이를 형성하는 단계; 상기 하부 플레이트 위에 캐패시터 유전체를 형성하는 단계; 금속층, 금속 화합물층 및 합금층으로 이루어진 그룹 중에서 선택된 제1층을 상기 캐패시터 유전체 위에 형성하는 단계; 상기 제1층 중 선택된 부분들을 제거하여 상기 캐패시터 유전체 및 상기 하부 플레이트 위에 놓이는 상부 플레이트를 형성하는 단계; 상기 단계들 후에 상기 제1층과 비교하여 상대적 두께가 1인 경우 10인 다중 레벨의 유전체층을 형성하고, 상기 상부 플레이트 위에 있는 상기 다중 레벨의 유전체층의 일부를 제거하여 노출시키는 단계; 및 상기 상부 플레이트와 접속하는 제2금속층 - 상기 제2금속층은 상기 다중레벨의 유전체층에 상기 하부 플레이트로부터 분리됨 -을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  11. 제10항에 있어서, 상기 표면에 필드 유전체 구조를 형성하는 단계를 더 포함하고; 상기 하부 플레이트를 형성하는 단계는 상기 필드 유전체 구조 위에 다결정질 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  12. 제11항에 있어서, 상기 하부 플레이트 위에 금속 규화물막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  13. 제10항에 있어서, 상기 하부 플레이트 위에 금속 규화물막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  14. 제10항에 있어서, 상기 제1금속층을 형성하는 단계는 상기 캐패시터 유전체 위에 티타늄 질화물을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  15. 제10항에 있어서, 상기 제1금속층을 형성하는 단계는, 티타늄층을 전체에 형성하는 단계; 및 상기 티타늄이 질소와 반응하여 티타늄 질화물을 형성하도록 질소 분위기에서 상기 구조물을 가열하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  16. 제10항에 있어서, 상기 제1금속이 티타늄과 텅스텐의 합금을 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
KR1019900007335A 1989-05-23 1990-05-22 분리 금속 플레이트 캐패시터 및 이의 제조 방법 KR0185375B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US35594189A 1989-05-23 1989-05-23
US355,941 1989-05-23
US355941 1989-05-23

Publications (2)

Publication Number Publication Date
KR900019264A KR900019264A (ko) 1990-12-24
KR0185375B1 true KR0185375B1 (ko) 1999-03-20

Family

ID=23399425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900007335A KR0185375B1 (ko) 1989-05-23 1990-05-22 분리 금속 플레이트 캐패시터 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US5130267A (ko)
JP (1) JP3033979B2 (ko)
KR (1) KR0185375B1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2601022B2 (ja) * 1990-11-30 1997-04-16 日本電気株式会社 半導体装置の製造方法
US5262662A (en) * 1991-10-31 1993-11-16 Micron Technology, Inc. Storage node capacitor having tungsten and etched tin storage node capacitor plate
US5674771A (en) * 1992-04-20 1997-10-07 Nippon Telegraph And Telephone Corporation Capacitor and method of manufacturing the same
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5304506A (en) * 1993-03-10 1994-04-19 Micron Semiconductor, Inc. On chip decoupling capacitor
US5421974A (en) * 1993-04-01 1995-06-06 Advanced Micro Devices, Inc. Integrated circuit having silicide-nitride based multi-layer metallization
US5393691A (en) * 1993-07-28 1995-02-28 Taiwan Semiconductor Manufacturing Company Fabrication of w-polycide-to-poly capacitors with high linearity
US5773368A (en) * 1996-01-22 1998-06-30 Motorola, Inc. Method of etching adjacent layers
US5624868A (en) * 1994-04-15 1997-04-29 Micron Technology, Inc. Techniques for improving adhesion of silicon dioxide to titanium
EP0715345A1 (en) * 1994-11-30 1996-06-05 AT&T Corp. Integrated circuit capacitor fabrication
US5804488A (en) * 1995-08-24 1998-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a tungsten silicide capacitor having a high breakdown voltage
US5589416A (en) * 1995-12-06 1996-12-31 Lucent Technologies Inc. Process for forming integrated capacitors
US5972804A (en) * 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
US5969382A (en) 1997-11-03 1999-10-19 Delco Electronics Corporation EPROM in high density CMOS having added substrate diffusion
US6051475A (en) * 1998-06-03 2000-04-18 Taiwan Semiconductor Manufacturing Company Method for manufacturing a silicide to silicide capacitor
US6146939A (en) 1998-09-18 2000-11-14 Tritech Microelectronics, Ltd. Metal-polycrystalline silicon-N-well multiple layered capacitor
TW503568B (en) * 1999-04-07 2002-09-21 Taiwan Semiconductor Mfg Manufacture method of capacitor with low voltage coefficient
US6124199A (en) * 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
US6239006B1 (en) * 1999-07-09 2001-05-29 Advanced Micro Devices, Inc. Native oxide removal with fluorinated chemistry before cobalt silicide formation
US6380609B1 (en) 1999-10-28 2002-04-30 Texas Instruments Incorporated Silicided undoped polysilicon for capacitor bottom plate
DE10210044A1 (de) * 2002-03-07 2003-09-18 Philips Intellectual Property Integrierte monolithische SOI-Schaltung mit Kondensator
US6998670B2 (en) * 2003-04-25 2006-02-14 Atmel Corporation Twin EEPROM memory transistors with subsurface stepped floating gates
US6999298B2 (en) * 2003-09-18 2006-02-14 American Semiconductor, Inc. MIM multilayer capacitor
US8916435B2 (en) 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory
US9525020B2 (en) * 2014-04-10 2016-12-20 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410867A (en) * 1978-12-28 1983-10-18 Western Electric Company, Inc. Alpha tantalum thin film circuit device
JPS57159055A (en) * 1981-03-25 1982-10-01 Toshiba Corp Manufacture of semiconductor device
US4372034B1 (en) * 1981-03-26 1998-07-21 Intel Corp Process for forming contact openings through oxide layers
US4472726A (en) * 1981-05-06 1984-09-18 The United States Of America As Represented By The Secretary Of The Air Force Two carrier dual injector apparatus
US4419812A (en) * 1982-08-23 1983-12-13 Ncr Corporation Method of fabricating an integrated circuit voltage multiplier containing a parallel plate capacitor
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
US4443930A (en) * 1982-11-30 1984-04-24 Ncr Corporation Manufacturing method of silicide gates and interconnects for integrated circuits
US4577390A (en) * 1983-02-23 1986-03-25 Texas Instruments Incorporated Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
JPS6010644A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置の製造方法
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
US4505026A (en) * 1983-07-14 1985-03-19 Intel Corporation CMOS Process for fabricating integrated circuits, particularly dynamic memory cells
JPS60148168A (ja) * 1984-01-13 1985-08-05 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ
US4582745A (en) * 1984-01-17 1986-04-15 Rca Corporation Dielectric layers in multilayer refractory metallization structure
US4581815A (en) * 1984-03-01 1986-04-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer and method of making same
US4560436A (en) * 1984-07-02 1985-12-24 Motorola, Inc. Process for etching tapered polyimide vias
US4589056A (en) * 1984-10-15 1986-05-13 National Semiconductor Corporation Tantalum silicide capacitor
JPS61136274A (ja) * 1984-12-07 1986-06-24 Toshiba Corp 半導体装置
US4614666A (en) * 1985-02-07 1986-09-30 Sperry Corporation Semi-conductor device with sandwich passivation coating
DD235751A1 (de) * 1985-03-29 1986-05-14 Erfurt Mikroelektronik Verfahren zum herstellen spannungsunabhaengiger kondensatoren in integrierten mos-schaltungen
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
US4676866A (en) * 1985-05-01 1987-06-30 Texas Instruments Incorporated Process to increase tin thickness
US4931411A (en) * 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
US4628405A (en) * 1985-08-19 1986-12-09 National Semiconductor Corporation Integrated circuit precision capacitor
US4638400A (en) * 1985-10-24 1987-01-20 General Electric Company Refractory metal capacitor structures, particularly for analog integrated circuit devices
JPS6394664A (ja) * 1986-10-08 1988-04-25 Sony Corp 半導体装置
US4721548A (en) * 1987-05-13 1988-01-26 Intel Corporation Semiconductor planarization process
NL8701357A (nl) * 1987-06-11 1989-01-02 Philips Nv Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag.
US4760034A (en) * 1987-06-15 1988-07-26 Motorola, Inc. Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer
US5006480A (en) * 1988-08-08 1991-04-09 Hughes Aircraft Company Metal gate capacitor fabricated with a silicon gate MOS process

Also Published As

Publication number Publication date
JP3033979B2 (ja) 2000-04-17
US5130267A (en) 1992-07-14
KR900019264A (ko) 1990-12-24
JPH0374868A (ja) 1991-03-29

Similar Documents

Publication Publication Date Title
KR0185375B1 (ko) 분리 금속 플레이트 캐패시터 및 이의 제조 방법
US5065220A (en) Metal-to-polysilicon capacitor and method for making the same
US5057447A (en) Silicide/metal floating gate process
US5108941A (en) Method of making metal-to-polysilicon capacitor
US4971924A (en) Metal plate capacitor and method for making the same
US5079670A (en) Metal plate capacitor and method for making the same
US6188098B1 (en) Semiconductor device and method of manufacturing the same
US4931411A (en) Integrated circuit process with TiN-gate transistor
US6872627B2 (en) Selective formation of metal gate for dual gate oxide application
JP3369827B2 (ja) 半導体装置及びその製造方法
US5365095A (en) Semiconductor memory device and process
US4814854A (en) Integrated circuit device and process with tin-gate transistor
US7518173B2 (en) Semiconductor device having ferroelectric capacitor and its manufacture method
EP0971393A1 (en) Capacitor for integrated circuit and its fabrication method
US6746912B2 (en) MIM capacitor and manufacturing method therefor
JPS61198780A (ja) 半導体装置の製造方法
GB2077993A (en) Low sheet resistivity composite conductor gate MOS device
JPH09321239A (ja) 半導体集積回路装置の製造方法
US6040616A (en) Device and method of forming a metal to metal capacitor within an integrated circuit
US6455373B1 (en) Semiconductor device having gate edges protected from charge gain/loss
US5866937A (en) Double half via antifuse
JPH03104274A (ja) 半導体装置の製造方法
JP3120983B2 (ja) 集積回路中のキャパシタ
US6548406B2 (en) Method for forming integrated circuit having MONOS device and mixed-signal circuit
US6835615B2 (en) Method of manufacturing buried gate MOS semiconductor device having PIP capacitor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 15

EXPY Expiration of term