JPH03104274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03104274A JPH03104274A JP2233431A JP23343190A JPH03104274A JP H03104274 A JPH03104274 A JP H03104274A JP 2233431 A JP2233431 A JP 2233431A JP 23343190 A JP23343190 A JP 23343190A JP H03104274 A JPH03104274 A JP H03104274A
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- silicon
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は表面に絶縁ゲート電界効果トランジスタと、誘
電体層で互いに分離された第１及び第２キャパシタンス
電極を有するキャパシタとが設けられた半導体本体を具
える半導体装置の製造に当たり、半導体本体表面に比較
的厚いフィールド酸化物層を形成し、該フィールド酸化
物層に局部的に開口を設け、該開口の区域内の半導体本
体表面上に比較的薄い絶縁層を設け、該絶縁層から前記
トランジスタのゲート絶縁層を形成し、前記キャパシタ
ンスの第１キャパシタンス電極及び前記ゲート絶縁層上
のゲート電極を多結晶シリコン層のマスキング及びエッ
チングにより設け、該多結晶シリコン層の、少なくとも
前記第１キャパシタンス電極を構成する部分を誘電体層
で被覆し、前記トランジスタのソース及びドレイン領域
を前記ゲート電極の両側の半導体本体内への局部的ドー
ピングにより形成する半導体装置の製造方法に関するも
のである。
電体層で互いに分離された第１及び第２キャパシタンス
電極を有するキャパシタとが設けられた半導体本体を具
える半導体装置の製造に当たり、半導体本体表面に比較
的厚いフィールド酸化物層を形成し、該フィールド酸化
物層に局部的に開口を設け、該開口の区域内の半導体本
体表面上に比較的薄い絶縁層を設け、該絶縁層から前記
トランジスタのゲート絶縁層を形成し、前記キャパシタ
ンスの第１キャパシタンス電極及び前記ゲート絶縁層上
のゲート電極を多結晶シリコン層のマスキング及びエッ
チングにより設け、該多結晶シリコン層の、少なくとも
前記第１キャパシタンス電極を構成する部分を誘電体層
で被覆し、前記トランジスタのソース及びドレイン領域
を前記ゲート電極の両側の半導体本体内への局部的ドー
ピングにより形成する半導体装置の製造方法に関するも
のである。
本発明はキャパシタと電界効果トランジスタの組み合わ
せか頻繁に使われる広範囲の集積回路に用いることがで
きる。特に、本発明はいわゆる“スイッチトキャパシタ
”及び（Ｅ）ＥＦＲＯＭ回路に極めて良好に適用し得る
。
せか頻繁に使われる広範囲の集積回路に用いることがで
きる。特に、本発明はいわゆる“スイッチトキャパシタ
”及び（Ｅ）ＥＦＲＯＭ回路に極めて良好に適用し得る
。
（従来の技術）
上述した方法は米国特許第４６９８７８７号明細書から
既知であり、これにはＥＥＦＲＯＭのメモリ素子を構成
するトランジスタの製造方法か開示されている。
既知であり、これにはＥＥＦＲＯＭのメモリ素子を構成
するトランジスタの製造方法か開示されている。
このトランジスタは誘電体層で互いに分離されたフロー
ティングゲート電極及び制御電極を具えている。このよ
うなトランジスタはキャパシタと電界効果トランジスタ
とを単一構造に組み合わせたものとみなすことができる
。フローティングゲート電極は電界効果トランジスタの
絶縁ゲート電極とキャパシタの第１キャパシタンス電極
の双方を構成し、キャパシタの第２キャパシタンス電極
は制御電極で構成される。
ティングゲート電極及び制御電極を具えている。このよ
うなトランジスタはキャパシタと電界効果トランジスタ
とを単一構造に組み合わせたものとみなすことができる
。フローティングゲート電極は電界効果トランジスタの
絶縁ゲート電極とキャパシタの第１キャパシタンス電極
の双方を構成し、キャパシタの第２キャパシタンス電極
は制御電極で構成される。
既知の方法ては、フローティングゲート電極を形成する
ためのドープ多結晶シリコン層を設け、絶縁層で被覆し
た後に、制御電極を形成するための第２多結晶シリコン
層を設ける。同時に、装置内の他の場所に存在する電界
効果トランジスタのゲート電極を第２多結晶シリコン層
から形成する。
ためのドープ多結晶シリコン層を設け、絶縁層で被覆し
た後に、制御電極を形成するための第２多結晶シリコン
層を設ける。同時に、装置内の他の場所に存在する電界
効果トランジスタのゲート電極を第２多結晶シリコン層
から形成する。
次に、ＥＥＦＲＯＭ ｝ランジスタのソース及びドレイ
ン領域をフローティングゲート電極の両側の半導体本体
内へのイオン注入によって設け、斯る後に全体をガラス
層で被覆し、ソース及びドレイン領域に接点電極を設け
る。
ン領域をフローティングゲート電極の両側の半導体本体
内へのイオン注入によって設け、斯る後に全体をガラス
層で被覆し、ソース及びドレイン領域に接点電極を設け
る。
（発明が解決しようとする課題）
この既知の方法は、第１キャパシタンス電極のために、
他の場所に存在する電界効果トランジスタのために使用
されない層（本例では第１多結晶シリコン層）を設ける
必要があるという欠点を有する。つまり、電界効果トラ
ンジスタの製造方法から出発すると、既知の方法では少
なくとも１つの追加の堆積、マスキング及びエッチング
工程を実施してキャパシタを形成し得るようにする必要
かある。
他の場所に存在する電界効果トランジスタのために使用
されない層（本例では第１多結晶シリコン層）を設ける
必要があるという欠点を有する。つまり、電界効果トラ
ンジスタの製造方法から出発すると、既知の方法では少
なくとも１つの追加の堆積、マスキング及びエッチング
工程を実施してキャパシタを形成し得るようにする必要
かある。
更に、第２キャパシタンス電極のために多結晶シリコン
を使用することは、十分高い導電率を得るためにこの電
極の厚さをかなり大きくする必要かあり、装置の平坦度
か犠牲になるという欠点を有する。これと関連して生ず
る大きな段差は後から設ける層、特に最終メタライズ層
の段差被覆性を不良にし得る。最も極端な場合には配線
に破断を生じ、装置を使いものにならなくし得る。更に
、段差は後からエッチングする配線トラックの幅に大き
なバラツキを導き、不所望な抵抗値変化を生じ得る。
を使用することは、十分高い導電率を得るためにこの電
極の厚さをかなり大きくする必要かあり、装置の平坦度
か犠牲になるという欠点を有する。これと関連して生ず
る大きな段差は後から設ける層、特に最終メタライズ層
の段差被覆性を不良にし得る。最も極端な場合には配線
に破断を生じ、装置を使いものにならなくし得る。更に
、段差は後からエッチングする配線トラックの幅に大き
なバラツキを導き、不所望な抵抗値変化を生じ得る。
断る段差は、ｒｓｅｍｉｃｏｄｕｃｔｏｒ Ｍｅｍｏｒ
ｉｅｓＪ Ｂ．Ｐｒｉｎｃｅ及びＧ． Ｄｕｅ−Ｇｕｎ
ｄｅｒｓｅｎ著、Ｊ， Ｗｉｌｅｙａｎｄ Ｓｏｎｓ発
行、１９８５年、Ｐ． １３８． Ｆｉｇ， ？．１４
ｄに示されているように、第２キャパシタンス電極をア
ルミニウムで構成すれば著しく小さくすることができる
。この刊行物にはアルミニウム制御電極か設けられたト
ランジスタを具えるＥＥＦＲＯＭか示されている。アル
ミニウムはシリコンと比較して抵抗率か著しく低いため
にアルミニウム制御電極はシリコンの制御電極より著し
く薄くすることがてきる。
ｉｅｓＪ Ｂ．Ｐｒｉｎｃｅ及びＧ． Ｄｕｅ−Ｇｕｎ
ｄｅｒｓｅｎ著、Ｊ， Ｗｉｌｅｙａｎｄ Ｓｏｎｓ発
行、１９８５年、Ｐ． １３８． Ｆｉｇ， ？．１４
ｄに示されているように、第２キャパシタンス電極をア
ルミニウムで構成すれば著しく小さくすることができる
。この刊行物にはアルミニウム制御電極か設けられたト
ランジスタを具えるＥＥＦＲＯＭか示されている。アル
ミニウムはシリコンと比較して抵抗率か著しく低いため
にアルミニウム制御電極はシリコンの制御電極より著し
く薄くすることがてきる。
しかし、アルミニウムの第２キャパシタンス電極の場合
、この電極はよく使われるガラス層、例えばＴＥＯＳ，
ＰＳＧ又はＢＰＳＧ層か堆積された後でなければ設け
ることができないという欠点がある。アルミニウムの比
較的低い融点（約６ ６ ０ ’Ｃてすてに溶融する）
ために、この電極はこのようなガラス層を形成する際の
比較的高い温度に耐えられない。
、この電極はよく使われるガラス層、例えばＴＥＯＳ，
ＰＳＧ又はＢＰＳＧ層か堆積された後でなければ設け
ることができないという欠点がある。アルミニウムの比
較的低い融点（約６ ６ ０ ’Ｃてすてに溶融する）
ために、この電極はこのようなガラス層を形成する際の
比較的高い温度に耐えられない。
このような場合には、第２キャパシタンス電極はガラス
層にあけた窓を介してキャパシタの誘電体層上に設ける
必要かある。この場合、窓を第１キャパシタンス電極と
整列させる必要があり、この際アライメント公差を考慮
しなければならず、これにより余分のスペースか必要に
なると共に製造プロセスが一層複雑になる。
層にあけた窓を介してキャパシタの誘電体層上に設ける
必要かある。この場合、窓を第１キャパシタンス電極と
整列させる必要があり、この際アライメント公差を考慮
しなければならず、これにより余分のスペースか必要に
なると共に製造プロセスが一層複雑になる。
本発明の目的は、電界効果トランジスタを具えた半導体
装置の既存の製造プロセスにおいてキャパシタもほぼ完
全に製造し得ると共に上述の２つの方法に固有の欠点を
生じない半導体装置の製造方法を提供することにある。
装置の既存の製造プロセスにおいてキャパシタもほぼ完
全に製造し得ると共に上述の２つの方法に固有の欠点を
生じない半導体装置の製造方法を提供することにある。
（課題を解決するための手段）
本発明は頭書に記載した種類の半導体装置の製造方法に
おいて、ソース及びドレイン領域を少なくとも部分的に
露出させた後に、金属層を設け、該金属層は第１キャパ
シタンス電極から誘電体層で分離し、次いで熱処理を実
施して前記金属層をシリコンと接触する区域で少なくと
も部分的に金属シリサイドに変換し、第２キャパシタン
ス電極とソース及びドレイン領域の接続電極とを少なく
とも部分的に変換されたこの金属層から形成することを
特徴とする。
おいて、ソース及びドレイン領域を少なくとも部分的に
露出させた後に、金属層を設け、該金属層は第１キャパ
シタンス電極から誘電体層で分離し、次いで熱処理を実
施して前記金属層をシリコンと接触する区域で少なくと
も部分的に金属シリサイドに変換し、第２キャパシタン
ス電極とソース及びドレイン領域の接続電極とを少なく
とも部分的に変換されたこの金属層から形成することを
特徴とする。
電界効果トランジスタの多くの最新の製造プロセスは耐
熱金属化合物を形成し得る。極めて高い実装密度を有す
るＭＯＳ ｒＣにおいては今日では特に金属シリサイド
が慣例のアルミニウムメタライゼーションに加えて不可
欠になってきている。いわゆるＳＡＬＩＣＩＤＥ技術（
Ｓｅｌｆ−Ａｌｉｎｅｄ Ｓｉｌｉｓｉｄｅ）によれば
露出シリコンに金属シリサイドの良導電層をマスクを用
いないで設けることができる。そして、いわゆるストラ
ップ、例えば金属シリサイドの小細条により、トランジ
スタのソース及びドレイン領域に、少なくとも一部かフ
ィールド酸化物上に位置する接続電極を設けることがで
きる。本発明方法はこのような製造プロセスを少なくと
も本質的に拡張する必要なしにこのような製造プロセス
内で実施することもかできる。
熱金属化合物を形成し得る。極めて高い実装密度を有す
るＭＯＳ ｒＣにおいては今日では特に金属シリサイド
が慣例のアルミニウムメタライゼーションに加えて不可
欠になってきている。いわゆるＳＡＬＩＣＩＤＥ技術（
Ｓｅｌｆ−Ａｌｉｎｅｄ Ｓｉｌｉｓｉｄｅ）によれば
露出シリコンに金属シリサイドの良導電層をマスクを用
いないで設けることができる。そして、いわゆるストラ
ップ、例えば金属シリサイドの小細条により、トランジ
スタのソース及びドレイン領域に、少なくとも一部かフ
ィールド酸化物上に位置する接続電極を設けることがで
きる。本発明方法はこのような製造プロセスを少なくと
も本質的に拡張する必要なしにこのような製造プロセス
内で実施することもかできる。
第２キャパシタンス電極の金属化合物は、例えば、ソー
ス及びドレイン領域の接続電極と同様に、金属シリサイ
ドで構戒することができるが、第２キャパシタンス電極
は異なる材料、例えば窒化ハフニウム、窒化ジルコニウ
ム又は窒化チタンのような金属ニトライドで構成するこ
ともできる。本発明の特定の実施例においては、前記熱
処理を窒素雰囲気中で実施して、前記誘電体層上の前記
金属層を少なくとも部分的に金属ニトライドに変換し、
この変換された金属層から第２キャパシタンス電極をエ
ッチングし、これは追加の製造工程を何ら必要としない
。
ス及びドレイン領域の接続電極と同様に、金属シリサイ
ドで構戒することができるが、第２キャパシタンス電極
は異なる材料、例えば窒化ハフニウム、窒化ジルコニウ
ム又は窒化チタンのような金属ニトライドで構成するこ
ともできる。本発明の特定の実施例においては、前記熱
処理を窒素雰囲気中で実施して、前記誘電体層上の前記
金属層を少なくとも部分的に金属ニトライドに変換し、
この変換された金属層から第２キャパシタンス電極をエ
ッチングし、これは追加の製造工程を何ら必要としない
。
金属シリサイド及び金属ニトライドは一般に高温度に極
めて良好に耐えるため、本発明によれば第２キャパシタ
ンス電極をガラス層を設ける前に設けることができる。
めて良好に耐えるため、本発明によれば第２キャパシタ
ンス電極をガラス層を設ける前に設けることができる。
従って、第２キャパシタンス電極はガラス層の窓を介し
て設ける必要かないため、前述したアライメント公差が
不要になると共にスペースの節約か得られる。
て設ける必要かないため、前述したアライメント公差が
不要になると共にスペースの節約か得られる。
更に、ほぼすべての金属シリサイド及び金属ニトライド
はドープシリコンの抵抗率より１桁以上低い抵抗率を有
する。従って、本発明の第２キャパシタンス電極はその
導電率を悪化することなくシリコンの電極よりも著しく
小さい厚さに設けることができる。このことは後から設
ける層の段差被覆性にとって好適であり、これらの層の
破断の慣れを低減すると共に、後からエッチングして得
られる配線トラックの幅を一層均一にすることができる
。
はドープシリコンの抵抗率より１桁以上低い抵抗率を有
する。従って、本発明の第２キャパシタンス電極はその
導電率を悪化することなくシリコンの電極よりも著しく
小さい厚さに設けることができる。このことは後から設
ける層の段差被覆性にとって好適であり、これらの層の
破断の慣れを低減すると共に、後からエッチングして得
られる配線トラックの幅を一層均一にすることができる
。
（実施例）
以下、図面を参照して本発明を詳細に説明する。
図面は純粋に略図であって、一定の率で拡大してない。
特に、図を明瞭とするために特定の寸法を著しく誇張し
てある。また、対応する部分は同一の符号で示してあり
、同一の導電型の半導体材料には同一の方向のクロスハ
ッチを付してある。
てある。また、対応する部分は同一の符号で示してあり
、同一の導電型の半導体材料には同一の方向のクロスハ
ッチを付してある。
第１の実施例では、本発明の方法を一般にＤＲＡＭ（ダ
イナミックランダムアクセスメモリ）と称されているダ
イナミックメモリか設けられた半導体装置の製造に用い
る。第１及び２図はこのメモリの基本セルの等価回路図
及び断面図を示す。この基本セルはソース電極３５、ド
レイン電極３６及びゲート電極３４を有する電界効果ト
ランジスタＴと、第１キャパシタンス電極２ｌ及び第２
キャパシタンス電極２２を有するキャパシタＣとを具え
る。この基本セルはメモリのビットライン５０とワード
ライン４０との間に接続される。ビットライン５０はト
ランジスタＴのソース電極３５に、ワードライン４０は
ゲート電極３４に結合される。トランジスタＴのドレイ
ン電極３６はキャパシタＣの第２キャパシタンス電極２
２に接続され、このコンデンサの第１キャパシタンス電
極２ｌは固定電位点、本例ではアース１に接続される。
イナミックランダムアクセスメモリ）と称されているダ
イナミックメモリか設けられた半導体装置の製造に用い
る。第１及び２図はこのメモリの基本セルの等価回路図
及び断面図を示す。この基本セルはソース電極３５、ド
レイン電極３６及びゲート電極３４を有する電界効果ト
ランジスタＴと、第１キャパシタンス電極２ｌ及び第２
キャパシタンス電極２２を有するキャパシタＣとを具え
る。この基本セルはメモリのビットライン５０とワード
ライン４０との間に接続される。ビットライン５０はト
ランジスタＴのソース電極３５に、ワードライン４０は
ゲート電極３４に結合される。トランジスタＴのドレイ
ン電極３６はキャパシタＣの第２キャパシタンス電極２
２に接続され、このコンデンサの第１キャパシタンス電
極２ｌは固定電位点、本例ではアース１に接続される。
第２図に示すように、このトランジスタＴはＭＩＳ（メ
タルー絶縁物一半導体）型であた、フィールド酸化物層
５の開口内に設ける。このトランジスタはゲート電極３
４の両側の半導体本体内に設けられたソース及びドレイ
ン領域３１及び３２を具える。
タルー絶縁物一半導体）型であた、フィールド酸化物層
５の開口内に設ける。このトランジスタはゲート電極３
４の両側の半導体本体内に設けられたソース及びドレイ
ン領域３１及び３２を具える。
ゲート電極３４はゲート絶縁層３３によりソース及びド
レイン領域３ｌ及び３２間に位置する半導体本体部分（
この部分かトランジスタのチャネル領域を構成する）か
ら分離する。
レイン領域３ｌ及び３２間に位置する半導体本体部分（
この部分かトランジスタのチャネル領域を構成する）か
ら分離する。
キャパシタＣはフィールド酸化物層５上に設け、その第
２キャパシタンス電極２２はトランジスタＴのドレイン
電極３６と一体にする。第１キャパシタンス電極２ｌは
図の外部でアースに接続することができる。
２キャパシタンス電極２２はトランジスタＴのドレイン
電極３６と一体にする。第１キャパシタンス電極２ｌは
図の外部でアースに接続することができる。
第２図の半導体装置の製造において、出発材料はホウ素
ドープシリコンの半導体本体である。半導体本体１の表
面２を清浄化した後に、軽い熱酸化処理を施して薄い酸
化層３を形成する。次いてこの酸化シリコン層上に窒化
シリコンの酸化マスク４を設けてフィールド酸化物層の
パターンを限界する（第３図）。マスク４の下側の酸化
シリコン層はマスク４と半導体本体ｌとの間のストレス
を軽減するためのもので、例えばシリコンオキシニトラ
イド層を用いることもできる。
ドープシリコンの半導体本体である。半導体本体１の表
面２を清浄化した後に、軽い熱酸化処理を施して薄い酸
化層３を形成する。次いてこの酸化シリコン層上に窒化
シリコンの酸化マスク４を設けてフィールド酸化物層の
パターンを限界する（第３図）。マスク４の下側の酸化
シリコン層はマスク４と半導体本体ｌとの間のストレス
を軽減するためのもので、例えばシリコンオキシニトラ
イド層を用いることもできる。
次に、このアセンブリに熱酸化処理を施し、この処理中
に、部分的に半導体本体ｌ内に埋設された比較的厚いフ
ィールド酸化物層５を形成し（第４図）、その開口内に
後にトランジスタＴを設ける。
に、部分的に半導体本体ｌ内に埋設された比較的厚いフ
ィールド酸化物層５を形成し（第４図）、その開口内に
後にトランジスタＴを設ける。
窒化マスク４と酸化層３を除去した後に半導体本体ｌに
酸化シリコンの比較的薄い絶縁層６を設け、この絶縁層
からトランジスタのゲート絶縁層を形成する。この酸化
シリコン層６は約２０ｎｍの厚さにする。次に、アセン
ブリをリンを比較的多量にドープした約４５０〜５００
ｎｍ厚の多結晶シリコン層７で被覆する。次いでこのシ
リコン層７上に約２５ｎｍ厚の酸化シリコンの誘電体層
８を設ける。誘電体層８に対しては、例えば窒化シリコ
ン又はシリコンオキシニトライドのような他の絶縁物を
用いることもできる。単一の誘電体層の代わりに多層構
造の誘電体層を設けることもできる。その既知の例には
いわゆるＯＮＯ層、即ち酸化シリコン層と窒化シリコン
層と酸化シリコン層を順に具えた３層構造の誘電体層が
ある。次に、エッチングマスク９を設け、これにより形
成すべきゲート電極と第１キャパシタンス電極を限界す
る（第４図）。
酸化シリコンの比較的薄い絶縁層６を設け、この絶縁層
からトランジスタのゲート絶縁層を形成する。この酸化
シリコン層６は約２０ｎｍの厚さにする。次に、アセン
ブリをリンを比較的多量にドープした約４５０〜５００
ｎｍ厚の多結晶シリコン層７で被覆する。次いでこのシ
リコン層７上に約２５ｎｍ厚の酸化シリコンの誘電体層
８を設ける。誘電体層８に対しては、例えば窒化シリコ
ン又はシリコンオキシニトライドのような他の絶縁物を
用いることもできる。単一の誘電体層の代わりに多層構
造の誘電体層を設けることもできる。その既知の例には
いわゆるＯＮＯ層、即ち酸化シリコン層と窒化シリコン
層と酸化シリコン層を順に具えた３層構造の誘電体層が
ある。次に、エッチングマスク９を設け、これにより形
成すべきゲート電極と第１キャパシタンス電極を限界す
る（第４図）。
マスク９でマスクしながら酸化シリコン層８及びシリコ
ン層７の露出部分を順次エッチング除去する。こうして
、単一の製造工程においてトランジスタのゲート電極３
４とキャパシタの第１キャパシタンス電極２１をシリコ
ン層７から形成する（第５図）。第１キャパシタンス電
極２１は酸化シリコン層８の部分２０で被覆されている
。
ン層７の露出部分を順次エッチング除去する。こうして
、単一の製造工程においてトランジスタのゲート電極３
４とキャパシタの第１キャパシタンス電極２１をシリコ
ン層７から形成する（第５図）。第１キャパシタンス電
極２１は酸化シリコン層８の部分２０で被覆されている
。
エッチングマスク９を除去した後に、ヒ素をゲート電極
３４の両側の半導体本体内に注入し、これを第２図に点
線１０で表わしてある。ゲート電極３４とフィールド酸
化物層５の双方がこの注入をマスクする。ヒ素の代わり
に、リンのような他のｎ型ドーパントを用いることもで
きる。
３４の両側の半導体本体内に注入し、これを第２図に点
線１０で表わしてある。ゲート電極３４とフィールド酸
化物層５の双方がこの注入をマスクする。ヒ素の代わり
に、リンのような他のｎ型ドーパントを用いることもで
きる。
次に比較的厚い酸化シリコン層をアセンブリ上に堆積し
、次いでこの層を異方性エッチングし、その結果として
ゲート電極３４及び第１キャパシタンス電極２１に沿っ
て位置するエッジ部分１１ （スベーサとも称される）
のみを最終的に残存させる（第６図）。
、次いでこの層を異方性エッチングし、その結果として
ゲート電極３４及び第１キャパシタンス電極２１に沿っ
て位置するエッジ部分１１ （スベーサとも称される）
のみを最終的に残存させる（第６図）。
次に、２回目のヒ素注入を１回目の注入より高いエネル
ギー及び高いドーズで行なう。この注入中、エッジ部分
１１もこのヒ素注入をマスクするためヒ素は半導体本体
ｌ内に、ゲート電極３４から所定の距離離れたところに
注入される。高い注入エネルギーのために、ヒ素は前回
注入された不純物１０より僅かに大きな深さに半導体本
体ｌ内に注入される。２回目の注入に対してもヒ素の代
わりに他の不純物を選択することができる。次に、熱処
理を行い、この処理中に注入不純物を半導体本体内に更
に拡散させ、その結果としてトランジスタのソース領域
３１及びドレイン領域３２をゲート電極の両側に形成す
る。こうして得られた構造を第６図に示す。
ギー及び高いドーズで行なう。この注入中、エッジ部分
１１もこのヒ素注入をマスクするためヒ素は半導体本体
ｌ内に、ゲート電極３４から所定の距離離れたところに
注入される。高い注入エネルギーのために、ヒ素は前回
注入された不純物１０より僅かに大きな深さに半導体本
体ｌ内に注入される。２回目の注入に対してもヒ素の代
わりに他の不純物を選択することができる。次に、熱処
理を行い、この処理中に注入不純物を半導体本体内に更
に拡散させ、その結果としてトランジスタのソース領域
３１及びドレイン領域３２をゲート電極の両側に形成す
る。こうして得られた構造を第６図に示す。
次に、軽いエッチング処理によってソース及びドレイン
領域３ｌ及び３２を露出させ、斯る後にアセンブリを約
４０ｎｍ厚のチタン層ｌ２で被覆する。このチタン層ｌ
２は第１キャパシタンス電極２ｌから酸化シリコン層２
０により分離される（第７図）。次いでこのチタン層ｌ
２上にアモルファスシリコン層を堆積し、このシリコン
層から、形成すべき第２キャパシタンス電極及びソース
及びドレイン領域３ｌ及び３２の区域にストリップｌ３
をエッチングにより形成する。次に、熱処理を行い、こ
の処理中温度を５５０〜６００゜Ｃに増大させる。この
とき、チタン層ｌ２はシリコンと接触する区域において
少なくともその大部分がチタンシリサイドに変換される
。
領域３ｌ及び３２を露出させ、斯る後にアセンブリを約
４０ｎｍ厚のチタン層ｌ２で被覆する。このチタン層ｌ
２は第１キャパシタンス電極２ｌから酸化シリコン層２
０により分離される（第７図）。次いでこのチタン層ｌ
２上にアモルファスシリコン層を堆積し、このシリコン
層から、形成すべき第２キャパシタンス電極及びソース
及びドレイン領域３ｌ及び３２の区域にストリップｌ３
をエッチングにより形成する。次に、熱処理を行い、こ
の処理中温度を５５０〜６００゜Ｃに増大させる。この
とき、チタン層ｌ２はシリコンと接触する区域において
少なくともその大部分がチタンシリサイドに変換される
。
次に変換されなかったチタンをチタンシリサイドに対し
選択的にエッチング除去することができる。
選択的にエッチング除去することができる。
この目的のために好適なエッチャントは、例えば水酸化
アンモニウムと過酸化水素の水溶液である。
アンモニウムと過酸化水素の水溶液である。
従って、本発明によれば、第２キャパシタンス電極２２
、ソース電極３５及びドレイン電極３６がチタンシリサ
イドから単一の製造工程で形威される（第２図）。
、ソース電極３５及びドレイン電極３６がチタンシリサ
イドから単一の製造工程で形威される（第２図）。
尚、本願明細書では“金属化合物” （例えば金属ニト
ライド又は金属シリサイド）なる語を用いているか、こ
の語は原則として単一の化学量論化合物のみを意味する
のではなく、化合物の元素を任意の比率で含む任意の材
料も意味するものと理解されたい。上記の例では、チタ
ンシリサイドは主としてチタンジシリサイド（ＴｉＳｉ
ｚ）から成るか、例えばチタンモノシリサイド（ＴｉＳ
ｉ）及びチタントリシリサイド（ＴｉｓＳｔ２）のよう
な他のシリサイドも含むことができる。
ライド又は金属シリサイド）なる語を用いているか、こ
の語は原則として単一の化学量論化合物のみを意味する
のではなく、化合物の元素を任意の比率で含む任意の材
料も意味するものと理解されたい。上記の例では、チタ
ンシリサイドは主としてチタンジシリサイド（ＴｉＳｉ
ｚ）から成るか、例えばチタンモノシリサイド（ＴｉＳ
ｉ）及びチタントリシリサイド（ＴｉｓＳｔ２）のよう
な他のシリサイドも含むことができる。
また、チタンの代わりに、シリサイド化し得る他の金属
、例えはタングステン、タンタル、コバルト又はモリブ
デンを用いることもできる。
、例えはタングステン、タンタル、コバルト又はモリブ
デンを用いることもできる。
次に、全体をパッシベーション用のホウ素リンケイ酸ガ
ラス（ＢＰＳＧ）の比較的厚い層１４で被覆する。
ラス（ＢＰＳＧ）の比較的厚い層１４で被覆する。
この層ｌ４に対しては純粋な酸化シリコンのような他の
種類のガラス、例えば気相成長されるテトラエチルオル
トシリケート（ＴＥＯＳ）又はリン化ケイ酸ガラス（Ｐ
ＳＧ）を用いることもできる。バッシベーション層ｌ４
に一般に用いられているこれらのガラスは種類に応じて
６５０〜９００℃の温度で気相成長により形成される。
種類のガラス、例えば気相成長されるテトラエチルオル
トシリケート（ＴＥＯＳ）又はリン化ケイ酸ガラス（Ｐ
ＳＧ）を用いることもできる。バッシベーション層ｌ４
に一般に用いられているこれらのガラスは種類に応じて
６５０〜９００℃の温度で気相成長により形成される。
次に、熱処理を行ってガラスをリフローして段差被覆を
良好にする。ここで使用するＢＰＳＧの場合には、この
熱処理に８００〜９００゜Ｃの温度を必要とするが、Ｐ
ＳＧの場合には温度を１１５０゜Ｃ以上にする必要かあ
る。本発明において第２キャパシタンス電極２２に用い
るチタンシリサイドの高い融点（約１５４０℃）のため
に、この熱処理は既に設けられているキャパシタンス電
極に不所望な影響を及ぼさない。既知の方法に従って第
２キャパシタンス電極に約６００℃の融点を有するアル
ミニウムを使用する場合、この電極はガラス層１４を設
けた後にしか設けることはできず、このためこの電極形
成用の窓に所定のアライメント公差を必要とし、従って
余分のスペースを必要とする。
良好にする。ここで使用するＢＰＳＧの場合には、この
熱処理に８００〜９００゜Ｃの温度を必要とするが、Ｐ
ＳＧの場合には温度を１１５０゜Ｃ以上にする必要かあ
る。本発明において第２キャパシタンス電極２２に用い
るチタンシリサイドの高い融点（約１５４０℃）のため
に、この熱処理は既に設けられているキャパシタンス電
極に不所望な影響を及ぼさない。既知の方法に従って第
２キャパシタンス電極に約６００℃の融点を有するアル
ミニウムを使用する場合、この電極はガラス層１４を設
けた後にしか設けることはできず、このためこの電極形
成用の窓に所定のアライメント公差を必要とし、従って
余分のスペースを必要とする。
本発明において第２キャパシタンス電極に使用する材料
の他の利点は、別の既知の方法で第２ギヤバシタンス電
極に用いるドープシリコンより抵抗率か著しく低い点に
ある。少なくともｌ０００μΩ・国程度の抵抗率を有す
るシリコンの電極は一般に約５００ｎｍの厚さを有する
。これと同一の導電率を得るのに、約１３〜１６μΩ・
０の抵抗率を有するチタンシリサイドから威る本発明で
使用する電極は１００分の１の薄さにすることができる
。本例では、第２キャパシタンス電極は約４０〜５０ｎ
ｍの厚さになるため、キャパシタは約４５０〜５００ｎ
ｍの厚さを有する第１キャパシタンス電極より僅かに高
くなるだけである。これはガラス層ｌ４の段差被覆性を
良くし、その結果としてかなり平坦な表面か得られる。
の他の利点は、別の既知の方法で第２ギヤバシタンス電
極に用いるドープシリコンより抵抗率か著しく低い点に
ある。少なくともｌ０００μΩ・国程度の抵抗率を有す
るシリコンの電極は一般に約５００ｎｍの厚さを有する
。これと同一の導電率を得るのに、約１３〜１６μΩ・
０の抵抗率を有するチタンシリサイドから威る本発明で
使用する電極は１００分の１の薄さにすることができる
。本例では、第２キャパシタンス電極は約４０〜５０ｎ
ｍの厚さになるため、キャパシタは約４５０〜５００ｎ
ｍの厚さを有する第１キャパシタンス電極より僅かに高
くなるだけである。これはガラス層ｌ４の段差被覆性を
良くし、その結果としてかなり平坦な表面か得られる。
次に、ガラス層ｌ４に、例えばソース電極の区域に接点
窓を設け、接点窓をタングステンｌ５で部分的に満たす
。場合によっては先にチタンータングステンの薄い層を
設けて最終的な電気接続の信頼性を向上させることがで
きる。次に、アルミニウム層ｌ６をアセンブリ上に設け
、このアルミニウム層から配線ｌ６をエッチングにより
形成する。第２キャパシタンス電極が薄い結果として得
られる装置表面の平坦化のために、エッチング処理かア
ルミニウム層にかなり均等に作用する。こうしてエッチ
ングされた配線トラック１６は、特にキャパシ夕を横切
る配線区域でも均一な幅を有し、その結果としてこれら
トラックの不所望な抵抗値変化が抑制される。こうして
得られた構造を第２図に示す。
窓を設け、接点窓をタングステンｌ５で部分的に満たす
。場合によっては先にチタンータングステンの薄い層を
設けて最終的な電気接続の信頼性を向上させることがで
きる。次に、アルミニウム層ｌ６をアセンブリ上に設け
、このアルミニウム層から配線ｌ６をエッチングにより
形成する。第２キャパシタンス電極が薄い結果として得
られる装置表面の平坦化のために、エッチング処理かア
ルミニウム層にかなり均等に作用する。こうしてエッチ
ングされた配線トラック１６は、特にキャパシ夕を横切
る配線区域でも均一な幅を有し、その結果としてこれら
トラックの不所望な抵抗値変化が抑制される。こうして
得られた構造を第２図に示す。
第２の実施例では、本発明の方法をＥＥＦＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）の
製造に用いる。第８図は、ｎ型ソース領域及びｎ型ドレ
イン領域３２を有し、これら領域をフローティングゲー
ト電極３４の両側においてシリコンのｐ型半導体本体ｌ
内に設けて成るトランジスタを具えたＥＥＰＲＯＭメモ
リ素子の平面図及び断面図を示す。フローティングゲー
ト３４は約２０ｎｍ厚の酸化シリコンのゲート絶縁層に
よりソース及びドレイン領域３ｌ及び３２間のチャネル
領域を構成する半導体本体部分から分離する。フローテ
ィングゲート電極３４はトランジスタのドレイン領域３
２に接する注入領域３７の上方に部分的に位置させると
共にこの領域から約１ ０ｎｍの厚さを有するいわゆる
トンネル酸化物の薄い層６ｌで分離する。このような薄
い酸化シリコン層６１は注入領域３７とフローティング
ゲート電極３４との間で電荷キャリアのファウラー・ノ
ルドハイムトンネリングを発生し得る。この現象を用い
てトランジスタをプログラム及び消去する。この種のＥ
ＥＦＲＯＭの動作のもっと詳細な説明については前述の
ハンドブックｒｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏ
ｒｉｅｓＪを参照されたい。フローティングゲート３４
は約５０ｎｍ厚のシリコンオキシニトライド層２０で被
覆し、その上にチタンシリサイドの制御電極２２を設け
る。このトランジスタは絶縁フローティングゲート電極
３４を有する電界効果トランジスタとキャパシタとを単
一構造に組み合わせたものとみなせる。フローティング
ゲート電桶３４及び制御電極２２はキャパシタの第１及
び第２キャパシタンス電楓を構成する。フローティング
電極との容量結合を利用して制御電極２２に適当な電圧
を供給することにより、電荷キャリアを酸化シリコン層
６ｌを通してトンネリングさせてトランジスタを消去及
びプログラムすることができる。
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）の
製造に用いる。第８図は、ｎ型ソース領域及びｎ型ドレ
イン領域３２を有し、これら領域をフローティングゲー
ト電極３４の両側においてシリコンのｐ型半導体本体ｌ
内に設けて成るトランジスタを具えたＥＥＰＲＯＭメモ
リ素子の平面図及び断面図を示す。フローティングゲー
ト３４は約２０ｎｍ厚の酸化シリコンのゲート絶縁層に
よりソース及びドレイン領域３ｌ及び３２間のチャネル
領域を構成する半導体本体部分から分離する。フローテ
ィングゲート電極３４はトランジスタのドレイン領域３
２に接する注入領域３７の上方に部分的に位置させると
共にこの領域から約１ ０ｎｍの厚さを有するいわゆる
トンネル酸化物の薄い層６ｌで分離する。このような薄
い酸化シリコン層６１は注入領域３７とフローティング
ゲート電極３４との間で電荷キャリアのファウラー・ノ
ルドハイムトンネリングを発生し得る。この現象を用い
てトランジスタをプログラム及び消去する。この種のＥ
ＥＦＲＯＭの動作のもっと詳細な説明については前述の
ハンドブックｒｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏ
ｒｉｅｓＪを参照されたい。フローティングゲート３４
は約５０ｎｍ厚のシリコンオキシニトライド層２０で被
覆し、その上にチタンシリサイドの制御電極２２を設け
る。このトランジスタは絶縁フローティングゲート電極
３４を有する電界効果トランジスタとキャパシタとを単
一構造に組み合わせたものとみなせる。フローティング
ゲート電桶３４及び制御電極２２はキャパシタの第１及
び第２キャパシタンス電楓を構成する。フローティング
電極との容量結合を利用して制御電極２２に適当な電圧
を供給することにより、電荷キャリアを酸化シリコン層
６ｌを通してトンネリングさせてトランジスタを消去及
びプログラムすることができる。
第８及び９図に示す装置の製造においては、シリコンの
半導体本体ｌから出発し、その表面２上に薄い酸化シリ
コン層３及び窒化シリコンの酸化マスク４を順次に形成
する。次に、アセンブリを酸化媒質の流れに数時間さら
して表面２に比較的厚いフィールド酸化物層５を成長さ
せる（第１０図）。
半導体本体ｌから出発し、その表面２上に薄い酸化シリ
コン層３及び窒化シリコンの酸化マスク４を順次に形成
する。次に、アセンブリを酸化媒質の流れに数時間さら
して表面２に比較的厚いフィールド酸化物層５を成長さ
せる（第１０図）。
酸化マスク４及びその下側の酸化層３を除去した後に、
約２０ｎｍ厚の酸化シリコン層６をフィールド酸化物層
５の開口内の露出シリコン上に成長させ（第１１図）、
この酸化層から後の工程でトランジスタのゲート絶縁層
を形成する。次に、注入マスク９ｌを酸化シリコン層６
上に設け、斯る後にヒ素をフィールド酸化物層５の開口
内の半導体本体ｌ内に注入してトランジスタの比較的高
ドープのｎ型注入領域を形成する。注入ドーパントを第
１１図に点線ｌＯＯで示してある。
約２０ｎｍ厚の酸化シリコン層６をフィールド酸化物層
５の開口内の露出シリコン上に成長させ（第１１図）、
この酸化層から後の工程でトランジスタのゲート絶縁層
を形成する。次に、注入マスク９ｌを酸化シリコン層６
上に設け、斯る後にヒ素をフィールド酸化物層５の開口
内の半導体本体ｌ内に注入してトランジスタの比較的高
ドープのｎ型注入領域を形成する。注入ドーパントを第
１１図に点線ｌＯＯで示してある。
次に、酸化シリコン層６を形成すべき注入領域の区域か
らエッチングで除去し、斯る後に第２の熱酸化処理を行
い、約１ ０ｎｍ厚の薄い酸化シリコン層６ｌを半導体
本体ｌの露出部分上に形成し（第１２図）、これにより
ファウラー・ノルドハイムトンネリングか生じ得るよう
にする。この熱酸化中、ヒ素１００は半導体本体ｌ内に
更に拡散し、その結果として注入領域３７か形成される
。
らエッチングで除去し、斯る後に第２の熱酸化処理を行
い、約１ ０ｎｍ厚の薄い酸化シリコン層６ｌを半導体
本体ｌの露出部分上に形成し（第１２図）、これにより
ファウラー・ノルドハイムトンネリングか生じ得るよう
にする。この熱酸化中、ヒ素１００は半導体本体ｌ内に
更に拡散し、その結果として注入領域３７か形成される
。
本発明の方法はＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ
−Ｏｎｌｙ Ｍｅｍｏｒｙ）の製造に用いることもでき
る。このメモリはファウラー・ノルドハイムトンネリン
グの代わりにいわゆる“ホット”電荷キャリアのトンネ
リングを用い、トランジスタをプログラムするにはこれ
らホットキャリアをドレイン領域の空乏電界で加速する
必要があるものである。このメモリの場合には、トンネ
ル酸化物及び注入領域か不要であるため、上述の工程は
実施する必要がない。
ＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ
−Ｏｎｌｙ Ｍｅｍｏｒｙ）の製造に用いることもでき
る。このメモリはファウラー・ノルドハイムトンネリン
グの代わりにいわゆる“ホット”電荷キャリアのトンネ
リングを用い、トランジスタをプログラムするにはこれ
らホットキャリアをドレイン領域の空乏電界で加速する
必要があるものである。このメモリの場合には、トンネ
ル酸化物及び注入領域か不要であるため、上述の工程は
実施する必要がない。
次に、約４５０〜５００ｎｍ厚のｎ型多結晶シリコン層
７をアセンブリ上に設ける。このシリコン層７上に約５
０ｎｍ厚のシリコンオキシニトライドの誘電体層８をＬ
ＰＧＶＤにより設ける。
７をアセンブリ上に設ける。このシリコン層７上に約５
０ｎｍ厚のシリコンオキシニトライドの誘電体層８をＬ
ＰＧＶＤにより設ける。
次にシリコンオキシニトライド層８及びシリコン層７を
マスク９２を用いてエッチングによりパターン化してシ
リコンオキシニトライド層８の部分２０で被覆されたフ
ローティングゲート電極３４を形成する（第１３図）。
マスク９２を用いてエッチングによりパターン化してシ
リコンオキシニトライド層８の部分２０で被覆されたフ
ローティングゲート電極３４を形成する（第１３図）。
シリコンオキシニトライドの代わりに、異なる誘電体材
料の層、例えば酸化シリコン又は窒化シリコン、又はＯ
ＮＯ層を用いることもできる。シリコンオキシニトライ
ドは酸化シリコンと比較して約２倍の誘電率を有するた
めに、シリコンオキシニトライド層は同一の容量結合を
得るのに酸化シリコン層の２倍の厚さにすることができ
る。厚い層は一層容易に均一の厚さに設けることができ
、完成トランジスタのリーク電流か一層小さくなる。Ｏ
ＮＯ層は同一の利点を有するが、シリコンオキシニトラ
イド層はＯＮＯ層と異なり一工程で設けることができる
。従って、ここではシリコンオキシニトライドが好適で
ある。
料の層、例えば酸化シリコン又は窒化シリコン、又はＯ
ＮＯ層を用いることもできる。シリコンオキシニトライ
ドは酸化シリコンと比較して約２倍の誘電率を有するた
めに、シリコンオキシニトライド層は同一の容量結合を
得るのに酸化シリコン層の２倍の厚さにすることができ
る。厚い層は一層容易に均一の厚さに設けることができ
、完成トランジスタのリーク電流か一層小さくなる。Ｏ
ＮＯ層は同一の利点を有するが、シリコンオキシニトラ
イド層はＯＮＯ層と異なり一工程で設けることができる
。従って、ここではシリコンオキシニトライドが好適で
ある。
次に、ヒ素をフローティングゲート電極３４の両側の半
導体本体内に注入し、これを第１３図に点線１０で示し
てある。次に比較的緻密な酸化シリコン層をアセンブリ
上に例えばＣＶＤにより設ける。次いでこの酸化シリコ
ン層を異方性エッチングし、フローティングゲート電極
３４に沿って位置するこの酸化層のエッジ部分１１のみ
を残存させる。
導体本体内に注入し、これを第１３図に点線１０で示し
てある。次に比較的緻密な酸化シリコン層をアセンブリ
上に例えばＣＶＤにより設ける。次いでこの酸化シリコ
ン層を異方性エッチングし、フローティングゲート電極
３４に沿って位置するこの酸化層のエッジ部分１１のみ
を残存させる。
エッジ部分１１及びゲート電極をマスクとして２回目の
ヒ素注入を前回の注入より高いエネルギー及びドーズで
行なう。次いで短時間の熱処理により注入したヒ素を基
板内に更に拡散させ、フローティングゲート電極３４の
両側にソース及びドレイン領域を形成する（第１４図）
。ソース領域は図面の外部に位置するため第１４図に示
されていない。
ヒ素注入を前回の注入より高いエネルギー及びドーズで
行なう。次いで短時間の熱処理により注入したヒ素を基
板内に更に拡散させ、フローティングゲート電極３４の
両側にソース及びドレイン領域を形成する（第１４図）
。ソース領域は図面の外部に位置するため第１４図に示
されていない。
トランジスタのドレイン領域３２及び注入領域３７は互
いに接触するためこれらの間に別個の電気接続を設ける
必要はない。短時間のエッチング処理によりソース及び
ドレイン領域３２の表面を露出させた後に、アセンブリ
を約４０ｎｍ厚のチタンの金属層ｌ２で被覆する（第１
４図）。このチタン層ｌ２はフローティングゲート電極
３４からシリコンオキシニトライドにより分離される。
いに接触するためこれらの間に別個の電気接続を設ける
必要はない。短時間のエッチング処理によりソース及び
ドレイン領域３２の表面を露出させた後に、アセンブリ
を約４０ｎｍ厚のチタンの金属層ｌ２で被覆する（第１
４図）。このチタン層ｌ２はフローティングゲート電極
３４からシリコンオキシニトライドにより分離される。
次いでアセンブリを窒素雰囲気中で約６００’Ｃの温度
で熱処理する。このときチタン層ｌ２がシリコンと接触
する区域で部分的にチタンシリサイド１２１に変換され
る（第１５図）。
で熱処理する。このときチタン層ｌ２がシリコンと接触
する区域で部分的にチタンシリサイド１２１に変換され
る（第１５図）。
チタン層ｌ２の他の部分、特にシリコンニトライド層２
０上の部分ではチタンは窒素と反応してチタンニトライ
ドになる。従って、この段階においては部分的にチタン
シリサイド及びチタンニトライドの一様な導電層か得ら
れる。次に、マスク９３を用いて第２キャパシタンス電
極２２及びソース及びドレイン電極３５． ３６をこの
導電層からエッチングする（第８及び９図）。チタンニ
トライドは適切なエッチャントによりチタンシリサイド
に対し選択的にエッチングすることができる。前述した
ように、第２キャパシタンス電極２２はＥＰＲＯＭ ｝
ランジスタの制御ゲートを構成する。
０上の部分ではチタンは窒素と反応してチタンニトライ
ドになる。従って、この段階においては部分的にチタン
シリサイド及びチタンニトライドの一様な導電層か得ら
れる。次に、マスク９３を用いて第２キャパシタンス電
極２２及びソース及びドレイン電極３５． ３６をこの
導電層からエッチングする（第８及び９図）。チタンニ
トライドは適切なエッチャントによりチタンシリサイド
に対し選択的にエッチングすることができる。前述した
ように、第２キャパシタンス電極２２はＥＰＲＯＭ ｝
ランジスタの制御ゲートを構成する。
チタンシリサイドと同様に、チタンニトライドは極めて
高温度に耐える。チタンニトライドの融点は約２９３０
℃である。また、チタンシリサイドと同様に、チタンニ
トライドはドープシリコンの抵抗率より著しく低い約２
１．７μΩ・側の抵抗率を有する。
高温度に耐える。チタンニトライドの融点は約２９３０
℃である。また、チタンシリサイドと同様に、チタンニ
トライドはドープシリコンの抵抗率より著しく低い約２
１．７μΩ・側の抵抗率を有する。
この実施例でも、チタンの代わりにシリサイド化し得る
と共にそのニトライドが比較的低い抵抗率を有する他の
材料、例えばジルコニウム又は夕ンタルを用いることも
できる。
と共にそのニトライドが比較的低い抵抗率を有する他の
材料、例えばジルコニウム又は夕ンタルを用いることも
できる。
リンケイ酸ガラス（ＰＳＧ）のパッシベーション層ｌ４
をアセンブリ上に気相成長させ、斯る後にアセンブリを
約ｔｉｏｏ℃に加熱してガラスをリフローさせる。制御
ゲー｝２１の極めて優れた耐熱性のために、この最終熱
処理により悪影響を受けることはない。ガラス層に接点
窓を設け、これをタングステンｌ５で部分的に満たす。
をアセンブリ上に気相成長させ、斯る後にアセンブリを
約ｔｉｏｏ℃に加熱してガラスをリフローさせる。制御
ゲー｝２１の極めて優れた耐熱性のために、この最終熱
処理により悪影響を受けることはない。ガラス層に接点
窓を設け、これをタングステンｌ５で部分的に満たす。
次いでアルミニウム層をスパッタンリグにより被着し、
このアルミニウム層からマスクを用いて配線ｌ６をエッ
チングする。
このアルミニウム層からマスクを用いて配線ｌ６をエッ
チングする。
斯くして第８及び９図に示すＥＦＲＯＭ トランジスタ
が得られ、これは制御ゲート２２の厚さが小さいために
比較的平坦になると共に、制御ゲート２２をガラス層ｌ
４の形成前に設けることができる事実のために慣例のＥ
ＦＲＯＭ トランジスタより遥に小さくすることができ
る。
が得られ、これは制御ゲート２２の厚さが小さいために
比較的平坦になると共に、制御ゲート２２をガラス層ｌ
４の形成前に設けることができる事実のために慣例のＥ
ＦＲＯＭ トランジスタより遥に小さくすることができ
る。
本発明は上述した実施例にのみ限定されるものでなく、
多くの変形が可能であること勿論である。
多くの変形が可能であること勿論である。
例えば上述の実施例において導電型を反対導電型に交換
することができる。
することができる。
最後の実施例においては、ＥＦＲＯＭ ｝ランジスタと
同時に別個の電界効果トランジスタ及び／又は別個のキ
ャパシタを設けることができる。このような電界効果ト
ランジスタは例えばＥＦＲＯＭのアクセストランジスタ
として用いることができ、また半導体本体の他の部分の
論理集積回路の一部を形成するものとすることができる
。最後に述べた例は多くの場合「埋込ＥＰＲＯＭＪとし
て設計されている。
同時に別個の電界効果トランジスタ及び／又は別個のキ
ャパシタを設けることができる。このような電界効果ト
ランジスタは例えばＥＦＲＯＭのアクセストランジスタ
として用いることができ、また半導体本体の他の部分の
論理集積回路の一部を形成するものとすることができる
。最後に述べた例は多くの場合「埋込ＥＰＲＯＭＪとし
て設計されている。
本発明は他のタイプの集積回路、例えば前述したいわゆ
る「スイッチトキャパシタ」回路に有利に使用すること
ができる。一般に、本発明はキャパシタと電界効果トラ
ンジスタとを具える全ての集積回路に使用することがで
きる。
る「スイッチトキャパシタ」回路に有利に使用すること
ができる。一般に、本発明はキャパシタと電界効果トラ
ンジスタとを具える全ての集積回路に使用することがで
きる。
第１図はダイナミックメモリを構成する基本セルの電気
等価回路図、 第２図は本発明方法により製造した第１図の基本セルを
具える半導体装置の断面図、 第３〜７図は本発明方法に従って第２図の半導体装置を
製造する順次の製造工程を示す図、第８図はＥＥＦＲＯ
Ｍのメモリ素子の平面図、第９図は第８図のメモリ素子
のＩＸ−ＩＸ線上の断面図、 第１Ｏ〜１５図は本発明方法に従って第８及び９図のメ
モリ素子を製造する順次の製造工程を示す図である。 Ｔ・・・電界効果トランジスタ Ｃ・・・キャパシタ １・・・半導体本体 ５・・・フィールド酸化物 ２ｌ・・・第１キャパシタンス電極 ２０・・・誘電体層 ２２・・・第２キャパシタンス電極 ３ｌ・・・ソース領域 ３２・・・ドレイン領域 ３３・・・ゲート絶縁層 ３４・・・ゲート電極 ３５・・・ソース電極 ３６・・・ドレイン電極 ｌ４・・・ガラス層 ｌ５・・・接点 ｌ６・・・配線 ３７・・・注入領域 ６ｌ・・・トンネル酸化物薄層 ＦＩＧ．４ ＦＩＧ．２ ＦＩＧ．３ １ ＦＩ６．５ ＦＩＧ．８ ＦＩ６．１０
等価回路図、 第２図は本発明方法により製造した第１図の基本セルを
具える半導体装置の断面図、 第３〜７図は本発明方法に従って第２図の半導体装置を
製造する順次の製造工程を示す図、第８図はＥＥＦＲＯ
Ｍのメモリ素子の平面図、第９図は第８図のメモリ素子
のＩＸ−ＩＸ線上の断面図、 第１Ｏ〜１５図は本発明方法に従って第８及び９図のメ
モリ素子を製造する順次の製造工程を示す図である。 Ｔ・・・電界効果トランジスタ Ｃ・・・キャパシタ １・・・半導体本体 ５・・・フィールド酸化物 ２ｌ・・・第１キャパシタンス電極 ２０・・・誘電体層 ２２・・・第２キャパシタンス電極 ３ｌ・・・ソース領域 ３２・・・ドレイン領域 ３３・・・ゲート絶縁層 ３４・・・ゲート電極 ３５・・・ソース電極 ３６・・・ドレイン電極 ｌ４・・・ガラス層 ｌ５・・・接点 ｌ６・・・配線 ３７・・・注入領域 ６ｌ・・・トンネル酸化物薄層 ＦＩＧ．４ ＦＩＧ．２ ＦＩＧ．３ １ ＦＩ６．５ ＦＩＧ．８ ＦＩ６．１０
Claims (1)
- 【特許請求の範囲】 １、表面に絶縁ゲート電界効果トランジスタと、誘電体
層で互いに分離された第１及び第２キャパシタンス電極
を有するキャパシタとが設けられた半導体本体を具える
半導体装置の製造に当たり、半導体本体表面に比較的厚
いフィールド酸化物層を形成し、該フィールド酸化物層
に局部的に開口を設け、該開口の区域内の半導体本体表
面上に比較的薄い絶縁層を設け、該絶縁層から前記トラ
ンジスタのゲート絶縁層を形成し、前記キャパシタの第
１キャパシタンス電極及び前記ゲート絶縁層上のゲート
電極を多結晶シリコン層のマスキング及びエッチングに
より設け、該多結晶シリコン層の、少なくとも前記第１
キャパシタンス電極を構成する部分を誘電体層で被覆し
、前記トランジスタのソース及びドレイン領域を前記ゲ
ート電極の両側の半導体本体内への局部的ドーピングに
より形成する半導体装置の製造方法において、 ソース及びドレイン領域を少なくとも部分 的に露出させた後に、金属層を設け、該金属層は第１キ
ャパシタンス電極から誘電体層で分離し、次いで熱処理
を実施して前記金属層をシリコンと接触する区域で少な
くとも部分的に金属シリサイドに変換し、第２キャパシ
タンス電極とソース及びドレイン領域の接続電極とを少
なくとも部分的に変換されたこの金属層から形成するこ
とを特徴とする半導体装置の製造方法。 ２、前記金属層はチタン、ハフニウム、タンタル、コバ
ルト、モリブデン及びタングステンから成る群から選択
した耐熱金属を用いることを特徴とする請求項１に記載
の方法。 ３、前記熱処理を窒素含有雰囲気中で実施して前記誘電
体層上の前記金属層を少なくとも部分的に金属ニトライ
ドに変換し、この変換された金属層から第２キャパシタ
ンス電極をエッチングすることを特徴とする請求項１又
は２に記載の方法。 ４、前記金属層を設けた後に、この金属層上に、第１キ
ャパシタンス電極の区域及びソース及び／又はドレイン
領域の区域にシリコン細条を設け、次いで、前記熱処理
中に前記シリコン細条の少なくともその大部分を金属シ
リサイドに変換して第２キャパシタンス電極及びソース
及び／又はドレイン領域の接続電極を形成することを特
徴とする請求項１又は２記載の方法。 ５、前記誘電体層を電界効果トランジスタのゲート電極
上にも設け、斯る後に第２キャパシタンス電極と同時に
、ゲート電極から該誘電体層で分離された導体トラック
を形成することを特徴とする請求項１〜４の何れかに記
載の方法。 ６、第２キャパシタンス電極を設けた後に、ガラス層を
全面に堆積し、次いでこのガラス層に接点窓を設け、更
にこのガラス層上に、接点窓を介して第２キャパシタン
ス電極又は接続電極に接触する金属化パターンを形成す
ることを特徴とする請求項１〜５の何れか記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8902254 | 1989-09-08 | ||
| NL8902254A NL8902254A (nl) | 1989-09-08 | 1989-09-08 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een veldeffecttransistor en een condensator. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104274A true JPH03104274A (ja) | 1991-05-01 |
Family
ID=19855283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233431A Pending JPH03104274A (ja) | 1989-09-08 | 1990-09-05 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0416707A1 (ja) |
| JP (1) | JPH03104274A (ja) |
| KR (1) | KR910007083A (ja) |
| IE (1) | IE903227A1 (ja) |
| NL (1) | NL8902254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794596A (ja) * | 1993-09-20 | 1995-04-07 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JPH09139479A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218511A (en) * | 1992-06-22 | 1993-06-08 | Vlsi Technology, Inc. | Inter-silicide capacitor |
| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| US5661085A (en) * | 1996-06-17 | 1997-08-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming a low contact leakage and low contact resistance integrated circuit device electrode |
| KR19980060638A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 제조 방법 |
| DE19945433C2 (de) * | 1999-09-22 | 2002-03-28 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit Speicher- und Logiktransistoren |
| KR100923947B1 (ko) * | 2007-12-10 | 2009-10-29 | 한국전자통신연구원 | 검출 소자 및 검출 시스템 |
| FR3018944A1 (fr) * | 2014-03-21 | 2015-09-25 | St Microelectronics Rousset | Dispositif de memoire associant un plan memoire du type sram et un plan-memoire du type non volatil, durci contre des basculements accidentels |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231853A (ja) * | 1983-06-14 | 1984-12-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US4811078A (en) * | 1985-05-01 | 1989-03-07 | Texas Instruments Incorporated | Integrated circuit device and process with tin capacitors |
| FR2601817B1 (fr) * | 1986-07-18 | 1988-09-16 | Bois Daniel | Procede de fabrication d'un circuit integre comportant un transistor a effet de champ a doubles jonctions et un condensateur |
-
1989
- 1989-09-08 NL NL8902254A patent/NL8902254A/nl not_active Application Discontinuation
-
1990
- 1990-09-05 EP EP90202355A patent/EP0416707A1/en not_active Withdrawn
- 1990-09-05 JP JP2233431A patent/JPH03104274A/ja active Pending
- 1990-09-05 IE IE322790A patent/IE903227A1/en unknown
- 1990-09-07 KR KR1019900014113A patent/KR910007083A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794596A (ja) * | 1993-09-20 | 1995-04-07 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JPH09139479A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0416707A1 (en) | 1991-03-13 |
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| IE903227A1 (en) | 1991-03-13 |
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