JPS59231853A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に配線電極の
形成工程を改良した半導体装置の製造方法に係る。

〔発明の技術的背景とその問題点〕

半導体装置、例えばＭＯＳ型半導体装置においては、従
来よりケ゛ート電極及び配線の材料として多結晶シリコ
ンを用いている。しかしながら、多結晶シリコンからな
るケ゛ート電極や配線は抵抗が比較的高いために、トラ
ンゾスタの高速動作の妨けとなる。

このようなことから、高融点金員シリサイドからなるケ
゛ート電極を（ｉｉｉえたＭＯＳ型半導体装ｒイが開発
されている。かかる半導体装置とし，て（ｒよ、例えば
第１１シ１〜第３ン１に示す二層電極構造のグイナミノ
ク型ＭＯＳメモリが知られている。このグイナミノク型
ＭＯＳメモリｄ以下に示す方Ｖ−により製造される。

まず、ｐ型シリコン基板ｌを選択酸化法１「Ｉによりフ
ィールド酸化膜２を形成１〜７ζ後、熱酸化処理を施し
てフィールド酸化膜２で分離された基板１の島領域に薄
い酸化膜３を形成する。つづいて、全面に多結晶シリコ
ン膜を堆積し、これをパターニングして島領域のンース
、ドレイン領域予定部及びその周辺のフィールド酸化膜
２を除く部分、つまシ島領域のキャパシタ領域４上の酸
化膜３とフィールド酸化膜２の大部分の領域にキャパシ
タ電極５を形成する。ひきつづき、全面にＣＶＤ　−Ｓ
ｉＯ□膜を堆積し、これを・やターニングしてンース、
ドレイン領域予定部及びその周辺のフィールド酸化膜２
を除く領域に層間絶縁膜６を前記キャパシタ電極５の大
部分を覆うように形成する。

次いで、高融点金属シリサイド膜を堆積し、これを・ぐ
ターニングして前記露出した酸化膜３上を横切ってフィ
ールド酸化膜２及び層間絶縁膜６上に延出しだケ゛−ト
電極７及びキャパシタ領域４上の層間絶縁膜６に他のセ
ルから延出したダート’１１ｉ極７′を夫々形成する。

つづいて、ケ゛−１−電極７、フィールド酸化膜２等を
マスクとしてｎ型不純物を島領域の一部にイオン注入し
、活性化（〜でｎ型のンース、ドレイン領域８，９を形
成する（第１図〜第３図図示）。この後、図示しないが
高温熱処理を施］−１更に別の層間絶縁膜を堆積し、Ａ
ｔ配線等を形成してＭＯＳメモリを製造する。

ところで、高融点金属シリサイドは一般的にスパッタリ
ング法等で形成されるが、膜堆積時における高融点金属
シリサイドは非晶質であることが知られている。しかる
に、前述（〜だ従来方法において、膜堆枦後パターニン
グされたゲート電ｉ７は非晶質の高融点金属シリサイド
からなり、第３図に示す如くフィールド酸化膜２の段差
１０、層間絶１縁膜６の段差１１及びキャパシタ電極５
の段差に対応する同絶縁膜６の段差１２上でも連続膜と
して形成されている。こうした非晶質の高融点金属シリ
サイドからなるケ゛−ト１！Ｌ極７等は抵抗が高いため
に、高温熱処理を施して結晶化して固有抵抗を１けるこ
とが行なわれている。しかしながら、高温熱死ｙ１′に
よる結晶化においては高融点金属シリツーイド膜のスト
レスが増大（ユ１．０ＸＩＯ”ｄｙｎｅ／−以上）する
ため、高温熱処理中に、第４図に示す如く前記各段差１
０〜１２に対応する高融点金属シリ丈イドのゲート成極
７の箇所にクランクが発生し、ひどい時には断線を招く
。このように高融点金属シリサイドは固有抵抗を下げる
ために高温熱処理が不可欠であるが、該高温紘処理によ
り膜自身のストレスが増大し、基板上の段差部でクラン
クが生じ、素子／Ｉ？性を著しく劣化させる。

〔発明の目的〕

本発明はクラック発生を招くことなく低抵抗の高融点金
属シリサイドからなる電極配線を形成した高性能、高信
頼性の半導体装＋Ｗの製造方法を提供しようとするもの
である。

〔発明の棚要〕

本発明は段差構造を有する半導体基体上に高融点金属を
堆積させながら結晶化して高融点金／ 鵬シリサイド膜を形成することによって、これを４ター
ニングした後の高温熱処理における膜のストレスの増大
を著しく抑制して段差上でのクンツク発生のない低抵抗
の高融点金属シリ丈イドからなる電極配線をノに成する
ことを骨子とするものである。

〔発明の実施例〕

次に、本発明をダイナミック型ｎチャンネルＭＯＳメモ
リに適用した例について第５ＦＱＩ（ａ）〜（ｅ）を参
照して説明する。

（１）まず、ｐ型シリコン基鈑２ノに選択酸化法等によ
りフィールド酸化膜２２を形成した後、熱酸化処理を施
してフィールド醇化＃２２で分離さノまた基板２１の島
領域（素子領域）に例、えは厚さ４００にの酸化膜２３
を形成した（第５図（ａ）図示）。

（１１）次いで、全面にＬＰＣＶＤ法によりし１１えげ
Ｊ９さ４０００λの多結晶シリコン膜を堆積した後、Ｐ
ＯＣｔｓ雰囲気にＢ蛙してリン拡散を行ないリンドープ
多結晶シリコン膜とした。つづいて、リンドープ多結晶
シリコン膜をフォトエツチング技術によりパターニング
して島領域のキャパシタ領域（図示せず）上の酸化膜２
３とフィー化ド酸化膜２２の大部分の領域にキャパシタ
１桟極２４を形成した。ひきつづき、全面にＬＰＣＶＤ
法により例えば厚さ３０００人の５ｉ０２膜を堆積した
後、この５ｉ０２膜をフォトエンチング技術によりノや
ターニングして前記キャ／・？シタ電極２４の大部分を
■うＳｉｎ、膜・やターン（第１層間絶縁膜）２５を形
成した（第５図（ｂ）図示）。

（ｉｉｉ）次いで、基板２１を４（）０〜６００℃に加
熱した状態で全面にスパッタリング法もしくは真空蒸着
法により例えば厚さ４０００人のモリブデン、シリサイ
ドを堆ｆｈシた。この時、モリブデンシリサイドは基板
２１の加熱により堆積しながら結晶化され、るため、結
晶化し、たモリブデンシリサイド膜２６が形成された（
第５図（Ｃ）図示）。

（ｉｖ）次いで、結晶化したモリブデンシリサイド膜２
６をフォトエンチング技術によりパターニングして基板
２ノの酸化膜２３」二及びキャパシタ電極２４の大部分
をグｔうＳ　ｊ０２膜パターン（第１層間絶縁膜）２５
上にケ゛−１・電極２７を形成した。つづいてソース、
じレイン形成予定部上の酸化膜−２３をエツチングによ
り除去したのち、ケ゛−１−電極２７等をマスクとし、
てｎ型不純物、例えば砒素を力［（速π・圧４０　Ｋｅ
Ｖ、ドーズ量３ＸｉＯ／、ＪのΦ件で島領域部分にイオ
ン注入して討型のソース、ドレイン領域（いずれも図示
せず）を形成した。ひきつづき、８００〜１０００℃の
高温酸化処理を行なって、ケ゛−ト電極２７を構成する
結晶化したモリブデンシリツーイドのグレインザイズを
大きくして低抵抗化させるとともに、ｎケ゛−１−電極
２７、等の周囲にり゛−ト耐圧の向」二化のだめの酸化
層２８を形Ｄ’；　した（第５１？ｌ（＋ｌ）図示）０
、（ｖ）次いで、全面１ｃ　ＣＶＤ　　Ｓ　ｉ　０２膜
（第２層間絶縁膜）２９を堆積じ、フォｉ・エツチング
技術によりコンククトポール（図示せず）を形成した後
、全面に厚さ１μｍのｋｔ膜を蒸着し、・やターニング
してＡ７電極３０を形成しダイナミック形ｎチャンネル
ＭＯＳメモリを製造した（第５図Ｆｅ）図示）。

しかして、本発明によればモリブデンシリサイドを堆積
しながら結晶化させるため、結晶化しプζモリブデンシ
リサイトル・１２６は５　Ｘ　１０”　ｄｙｎｅ　／　
ｃＡ前後の膜ストレスを内在した状態であり、フィール
ド酸化ｊ藤２２の段差、Ｓ　ｉｏ、パターン２５の、段
差及びキャパシタ電極２４の段差に対応するＳｉｎ、・
やターン２５の段差上でも連続膜として形成できる。そ
の結果、結晶化モリブデンシリサイｌ゛朕２６をパター
ニングしてダート電極を形成１〜／ζ後、グレインーリ
イズを増大させるために乱線１酸化処理を行なっても、
該ケ゛−ト電棒は堆積しながら結晶化さ、ローだモリブ
デンシリサイドからなるため、膜ストレスの増加分が少
なく前記省段差上でのクランク発生を防止できる。事実
、前述した第１図１〜第３図に示す従来方法により形成
されたモリブデンシリサイドからなるダート１１モ極及
び本実施例の方法により形成されたケ゛−ト′Ｌｌｉ、
極についてクランク発生率を調べたところ、第６図に示
す如く本発明のケゝ−ト電極のクラック発生率は従来法
により形成されたそれに比べて、飛躍的に改善されてい
ることがわかる。したがって、ＬＸ　４上でのクラック
発生がなく、かつ低携抗化されたモリブデンシリサイド
からなるり一゛−１・”１０、棒等を備えた高性能、高
信頼性のＭＯＳ　７士りを得ることができる。

なお、・高融点金員ンリザイドからなるケ゛−１−＋ｊ
ｉ’、　４＃の別の形成方法として、ス・ａツタリング
法等により非晶質の高融点金属シリサイド膜を形成した
後、低ｉ局プロセス（４００〜６００　’Ｃ）で熱処理
して結晶化させ、これをパターニングしてケ゛−１・電
極を形成１、更にグｌツインサイズを大きくさせるため
に高γ島熱処理（８００〜１０００℃）を飾す方法も考
えられる。しかしながら、こうした方法では予め低温フ
゛ロセスで非晶質の高融点全屈シリサイド膜を結晶化し
たにもかかわらず、結晶化しに高融点金属シリサイドか
らなるケ゛−１−■１棒の品温熱処理時において、前記
低温プロ十スの結晶化過程で生じる膜ストレスと同等の
Ｆストレスが生じて段差上でクラックが発生した。

上記実施例でＣよ高側１点金属ンリッーイ］゛としてモ
リブデンシリザイ１゛を用いたが、こノ１．に（展定さ
れず、例えばタングステンシリ“リイド、タンタルシリ
サイド、チタンシリサイド、白金シリサイド等の他の高
融点金属シリサイドを用いてもよい。又、醪すサイドグ
ートについても同様に適用できる。

本発明は上記実施例の９１１クグイナミソク型ｎチャン
ネルＭＯＳメモリの製造方法に限定されずｎチャンネル
ＭＯＳトランジスタ、ｐチャンネルＭＯＳトランジスタ
、ＣＭＯ３或イｉｄ：　ＭＮＯＳ　ＸｇＨにはバイポー
ラ素子等の製造にも同様に適用できる。

し発明の効果〕 以上詳述した如く、本発明によれば半導体基体の段差上
でのクランク発生を招くことなく低抵抗の高８中点金属
シリーリーイドからなる電棒配紳を形成した高性能、高
仏頼性の半導体装置の製造方法を提供できる。

【図面の簡単な説明】

第１図は従来法により製造されたタ゛イナミノク型ＭＯ
Ｓメモリの平面図、第２図は第１図のＩＩ　−ＩＩ純に
沿う断面図、第３図は第１図の和−■線に沿う断面図、
ａ；　４　＋％ｌ　ｕ　ｒｔ　＊法による問題点を説明
するためのＭＯＳメモリのＩｆｊ：面Ｎ、第５図（，１
〜（ｅ＋ｉ、Ｊ：本発明の実施例におけるクイナミッタ
型のｎチャンネルＭＯＳメモリの製造工程を示す断面図
、第６図しｔ本発明方法及７Ｊ−？九来法で形成された
モリブデンン′す４〕−イドからなるケ９−ト市極のク
ランク発生率を示す特性図である。 ２Ｊ−Ｐハ４ノシリコン基板、２２・フィールド酸化膜
、２３　・酸化膜、２４・・・キヤ・ヤシタ′１ｂ、極
、２５・・５１０２パターン（第１層間絶縁ｊ模）、２
６・・結晶化しプでモリブデンシリヅーイド１１！￥ｔ
、２７　・ゲート電極、３　θ・　Ａｔ電極。 出願人代理人　　弁理」：　鈴　江　武　彦第５図 第６図 技　　　　　　　■

Claims (2)

【特許請求の範囲】
1. （１）　　段差構造を有する半導体基体上に高融点金属
   シリサイドを堆積させながら結晶化して高融点金属シリ
   サイド膜を形成する工程と、この高融点金属シリサイド
   膜をパターニングして配線電極を形成する工程と、高温
   熱処理を施して前記配線電極を低抵抗化する工程とを具
   備したことをｌ特徴とする半導体装置の製造方法。
2. （２）　　高融点金属シリツーイドがモリブデンシリサ
   イド、タングステンシリサイド、タンタルシリサイド、
   チタンシリサイド、白金シリサイドのうちのいずれかで
   あることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。