JPH035066B2 - - Google Patents
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- JPH035066B2 JPH035066B2 JP61304944A JP30494486A JPH035066B2 JP H035066 B2 JPH035066 B2 JP H035066B2 JP 61304944 A JP61304944 A JP 61304944A JP 30494486 A JP30494486 A JP 30494486A JP H035066 B2 JPH035066 B2 JP H035066B2
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- 239000000758 substrate Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【発明の詳細な説明】
〔概要〕
本発明はエンハンスメントモード（Ｅモード）
MOSトランジスタ及びデイプレツシヨンモード
（Ｄモード）MOSトランジスタを含むＥ／Ｄモー
ドMOS集積回路（以下ICと略す）製造方法に関
し、特にゲート絶縁膜を任意に制御し得る製造方
法に関する。
MOSトランジスタ及びデイプレツシヨンモード
（Ｄモード）MOSトランジスタを含むＥ／Ｄモー
ドMOS集積回路（以下ICと略す）製造方法に関
し、特にゲート絶縁膜を任意に制御し得る製造方
法に関する。
本発明は、ＥモードMOSトランジスタ（以下、
Ｅモード素子とする）とＤモードMOSトランジ
スタ（以下、Ｄモード素子とする）を集積化し、
各モードのMOSトランジスタのしきい値電圧、
絶縁耐圧を任意に選択する場合に適した製造方法
である。
Ｅモード素子とする）とＤモードMOSトランジ
スタ（以下、Ｄモード素子とする）を集積化し、
各モードのMOSトランジスタのしきい値電圧、
絶縁耐圧を任意に選択する場合に適した製造方法
である。
従来エンハンスメント（Ｅ）／デイプレツシヨ
ン（Ｄ）モードMOSICの電極は、多結晶シリコ
ン層とアリミニウム層とで構成された平面配線構
造を用いた。
ン（Ｄ）モードMOSICの電極は、多結晶シリコ
ン層とアリミニウム層とで構成された平面配線構
造を用いた。
このような平面配線では配線に広い面積が必要
となり、ICの集積度を低下させチツプ面積を大
きくする一因となつていた。この欠点を除去する
には多層配線を採用すればよいが、その場合、一
般には下層配線層を構成する多結晶シリコン層の
表面に形成される配線間の絶縁分離用酸化膜をＥ
モードおよびＤモード素子のゲート酸化膜と同時
に形成するため、絶縁膜としての酸化膜を厚さを
自由に選ぶことが出来ず、絶縁耐圧などに制約を
生じ、設計の自由度を著しく阻害していた。また
強いて上記絶縁膜厚を任意に選ぼうとすると、従
来方法ではマスク工程が増加し、歩留以下という
問題を生じることになる。
となり、ICの集積度を低下させチツプ面積を大
きくする一因となつていた。この欠点を除去する
には多層配線を採用すればよいが、その場合、一
般には下層配線層を構成する多結晶シリコン層の
表面に形成される配線間の絶縁分離用酸化膜をＥ
モードおよびＤモード素子のゲート酸化膜と同時
に形成するため、絶縁膜としての酸化膜を厚さを
自由に選ぶことが出来ず、絶縁耐圧などに制約を
生じ、設計の自由度を著しく阻害していた。また
強いて上記絶縁膜厚を任意に選ぼうとすると、従
来方法ではマスク工程が増加し、歩留以下という
問題を生じることになる。
本発明の目的は上記問題点を除去して、マスク
工程をふやすことなく、各部の絶縁膜の厚さを任
意に制御した多層電極構造のＥ／Ｄモード
MOSIC製造方法を提供するにある。
工程をふやすことなく、各部の絶縁膜の厚さを任
意に制御した多層電極構造のＥ／Ｄモード
MOSIC製造方法を提供するにある。
上記の問題点は、
互いに異なるゲート絶縁膜厚のエンハンスメン
トモードトランジスタとデイプレツシヨンモード
トランジスタを備える半導体装置を製作するに際
し、 (イ) 一導電型を有する半導体基板表面に、各々の
トランジスタを分離するためのフイールド絶縁
膜を形成し、一方のモードのトランジスタを構
成するための膜厚を有すゲート絶縁膜を形成す
る工程と、 (ロ) 該一方のモードのトランジスタを実現するし
きい値電圧を与えるための不純物を半導体基板
表面に導入する工程と、 (ハ) 次いで、第１層配線用材料を半導体基板表面
に被着し、パターニングすることによつて、該
ゲート絶縁膜上にゲート電極を、フイールド絶
縁膜上に第１層配線体を同時に形成する工程
と、 (ニ) 次いで、前記第１層配線用材料で形成された
ゲート電極、第１層配線体を覆う絶縁膜及び他
方のモードのトランジスタを構成するための膜
厚を有するゲート絶縁膜を同時に形成する工程
と、 (ホ) 前記他方のモードのトランジスタを実現する
しきい値電圧を与えるための不純物を半導体基
板表面に導入する工程と、 (ヘ) 次いで、第１層配線用材料を前記(ニ)工程で形
成したゲート絶縁膜上及び前記第１層配線体を
覆う絶縁膜上に被膜し、パターニングすること
によつて、前記他方のモードのトランジスタを
構成するゲート電極、及び前記第１層配線体に
前記絶縁膜を介してオーバーラツプする第２層
配線体を同時に形成する工程と、 (ト) 両前記ゲート電極をマスクとして反対導電型
の不純物を半導体基板に導入して、両モードト
ランジスタのソースとドレイン領域を形成する
工程と、 (チ) 前記第１層配線体および第２層配線体上に絶
縁膜を形成し、両前記ゲート絶縁膜と、前記第
１層及び第２層配線体に到る開孔を形成する工
程と、 (リ) 両前記ゲート電極、前記第１層配線体および
第２層配線体に前記開孔を介して接触する第３
層配線体を形成する工程とを 含むことを特徴とする半導体装置の製造方法によ
つて解決される。
トモードトランジスタとデイプレツシヨンモード
トランジスタを備える半導体装置を製作するに際
し、 (イ) 一導電型を有する半導体基板表面に、各々の
トランジスタを分離するためのフイールド絶縁
膜を形成し、一方のモードのトランジスタを構
成するための膜厚を有すゲート絶縁膜を形成す
る工程と、 (ロ) 該一方のモードのトランジスタを実現するし
きい値電圧を与えるための不純物を半導体基板
表面に導入する工程と、 (ハ) 次いで、第１層配線用材料を半導体基板表面
に被着し、パターニングすることによつて、該
ゲート絶縁膜上にゲート電極を、フイールド絶
縁膜上に第１層配線体を同時に形成する工程
と、 (ニ) 次いで、前記第１層配線用材料で形成された
ゲート電極、第１層配線体を覆う絶縁膜及び他
方のモードのトランジスタを構成するための膜
厚を有するゲート絶縁膜を同時に形成する工程
と、 (ホ) 前記他方のモードのトランジスタを実現する
しきい値電圧を与えるための不純物を半導体基
板表面に導入する工程と、 (ヘ) 次いで、第１層配線用材料を前記(ニ)工程で形
成したゲート絶縁膜上及び前記第１層配線体を
覆う絶縁膜上に被膜し、パターニングすること
によつて、前記他方のモードのトランジスタを
構成するゲート電極、及び前記第１層配線体に
前記絶縁膜を介してオーバーラツプする第２層
配線体を同時に形成する工程と、 (ト) 両前記ゲート電極をマスクとして反対導電型
の不純物を半導体基板に導入して、両モードト
ランジスタのソースとドレイン領域を形成する
工程と、 (チ) 前記第１層配線体および第２層配線体上に絶
縁膜を形成し、両前記ゲート絶縁膜と、前記第
１層及び第２層配線体に到る開孔を形成する工
程と、 (リ) 両前記ゲート電極、前記第１層配線体および
第２層配線体に前記開孔を介して接触する第３
層配線体を形成する工程とを 含むことを特徴とする半導体装置の製造方法によ
つて解決される。
以下本発明の一実施例を従来技術と比較して図
面に基いて説明する。
面に基いて説明する。
第１図は従来構造のＮチヤネルＥ／Ｄモード
MOS ICの要部断面図である。
MOS ICの要部断面図である。
同図において、Ｉの領域はＥモード素子、の
領域はＤモード素子、１はＰ型シリコン基板、２
はフイールド酸化膜、３はＥモード素子およびＤ
モード素子のゲート絶縁膜で同一の熱酸化工程で
形成される。従つて厚さは同一である。また４は
該ゲート絶縁膜３上に形成される多結晶シリコン
層で作られたＥモード素子およびＤモード素子の
ゲート電極でこれも同一工程で作られる。そし
て、５及び６は該ゲート電極４及びフイールド酸
化膜２をマスクとして形成されたソース領域、ド
レイン領域であり、また７は燐シリケートガラス
（PSG）層、８は（Al）で作られた配線体であ
る。
領域はＤモード素子、１はＰ型シリコン基板、２
はフイールド酸化膜、３はＥモード素子およびＤ
モード素子のゲート絶縁膜で同一の熱酸化工程で
形成される。従つて厚さは同一である。また４は
該ゲート絶縁膜３上に形成される多結晶シリコン
層で作られたＥモード素子およびＤモード素子の
ゲート電極でこれも同一工程で作られる。そし
て、５及び６は該ゲート電極４及びフイールド酸
化膜２をマスクとして形成されたソース領域、ド
レイン領域であり、また７は燐シリケートガラス
（PSG）層、８は（Al）で作られた配線体であ
る。
同図から明らかなごとく、Al配線体８は交差
することなく平面上に配置されているので、配線
体の配置に広い面積を要する。またＥモード素子
とＤモード素子の特性から考えるＥモード素子の
ゲート絶縁膜よりＤモード素子のゲート絶縁膜は
薄い方が望ましいがこのような従来構造では同一
厚さであり、もし強いて膜厚を変えて閾値電圧
（Vth）を異ならしめようとすると、同図におけ
るの領域との領域をマスク工程を用いて別々
の工程により形成する必要があつた。
することなく平面上に配置されているので、配線
体の配置に広い面積を要する。またＥモード素子
とＤモード素子の特性から考えるＥモード素子の
ゲート絶縁膜よりＤモード素子のゲート絶縁膜は
薄い方が望ましいがこのような従来構造では同一
厚さであり、もし強いて膜厚を変えて閾値電圧
（Vth）を異ならしめようとすると、同図におけ
るの領域との領域をマスク工程を用いて別々
の工程により形成する必要があつた。
本発明はこれらの難点を解消しようとするもの
であつて、以下一実施例について第２図ないし第
７図により説明する。
であつて、以下一実施例について第２図ないし第
７図により説明する。
第２図はＰ型シリコン基板１の表面に形成され
たフイールド絶縁膜２により分離形成された素子
形成領域の表面に第１の絶縁膜３を形成し、イオ
ン注入法でＥモード素子の閾値電圧調整用Ｐ型不
純物例えばボロン(B)を打込んだ状態を示す。同図
の３１はボロンが打込まれた領域を示す。
たフイールド絶縁膜２により分離形成された素子
形成領域の表面に第１の絶縁膜３を形成し、イオ
ン注入法でＥモード素子の閾値電圧調整用Ｐ型不
純物例えばボロン(B)を打込んだ状態を示す。同図
の３１はボロンが打込まれた領域を示す。
次に第３図に示すように前記シリコン基板１の
表面に第１の多結晶シリコン層を形成し、その表
面に第２の絶縁膜９を形成した後、通常のホト・
エツチング法により前記第２の絶縁膜９、前記第
１の多結晶シリコン層、および前記第１の絶縁膜
３を選択的に除去して、Ｅモード素子形成領域Ｉ
にゲート絶縁膜３とゲート電極４を形成するとと
もにフイールド絶縁体２の上に第１配線体４′を
を形成する。次いで第４図に示すごとく、シリコ
ン基板１の表面に第３の絶縁膜１０を形成した
後、該第３の絶縁膜１０を通常のホト・エツチン
グ法により選択的に除去して、電気的接触をとる
部分、例えばシリコン基板１との接触部１１およ
び第１の配線体４′との接触部１２に開口部を設
ける。そして前記第１の多結晶シリコン層４′を
マスクとしてイオン注入法によりＤモード素子の
チヤネル形成用としてＮ型不純物のリン（Ｐ）を
打込み、Ｄモード素子形成領域の基板表面を、
先に打込んだボロンによるＰ型層を打消してＮ型
チヤネル層３２に変換する。この時前記Ｅモード
素子のソース領域形成部とドレイン領域形成部３
２（以下説明の第６図の３３，３４に対応）にも
リンが打込まれる。
表面に第１の多結晶シリコン層を形成し、その表
面に第２の絶縁膜９を形成した後、通常のホト・
エツチング法により前記第２の絶縁膜９、前記第
１の多結晶シリコン層、および前記第１の絶縁膜
３を選択的に除去して、Ｅモード素子形成領域Ｉ
にゲート絶縁膜３とゲート電極４を形成するとと
もにフイールド絶縁体２の上に第１配線体４′を
を形成する。次いで第４図に示すごとく、シリコ
ン基板１の表面に第３の絶縁膜１０を形成した
後、該第３の絶縁膜１０を通常のホト・エツチン
グ法により選択的に除去して、電気的接触をとる
部分、例えばシリコン基板１との接触部１１およ
び第１の配線体４′との接触部１２に開口部を設
ける。そして前記第１の多結晶シリコン層４′を
マスクとしてイオン注入法によりＤモード素子の
チヤネル形成用としてＮ型不純物のリン（Ｐ）を
打込み、Ｄモード素子形成領域の基板表面を、
先に打込んだボロンによるＰ型層を打消してＮ型
チヤネル層３２に変換する。この時前記Ｅモード
素子のソース領域形成部とドレイン領域形成部３
２（以下説明の第６図の３３，３４に対応）にも
リンが打込まれる。
次いで第５図に示すように、シリコン基板１の
表面に第２の多結晶シリコン層を形成し、通常の
ホト・エツチング法により該第２の多結晶シリコ
ン層１４と前記第３の酸化膜１０を選択的に除去
して、Ｄモード素子形成領域にゲート絶縁膜と
ゲード電極１３を形成するとともにフイールド絶
縁膜２の上の第一の配線体４′上に酸化膜を介し
て第２の配線体１４を多層構造に形成する。この
時前記開口部１１では該第２の配線体１４はシリ
コン基板１と、前記開口部１２では該第２の配線
体１４は第１の配線体４′と接触し電気的に接続
状態となる。
表面に第２の多結晶シリコン層を形成し、通常の
ホト・エツチング法により該第２の多結晶シリコ
ン層１４と前記第３の酸化膜１０を選択的に除去
して、Ｄモード素子形成領域にゲート絶縁膜と
ゲード電極１３を形成するとともにフイールド絶
縁膜２の上の第一の配線体４′上に酸化膜を介し
て第２の配線体１４を多層構造に形成する。この
時前記開口部１１では該第２の配線体１４はシリ
コン基板１と、前記開口部１２では該第２の配線
体１４は第１の配線体４′と接触し電気的に接続
状態となる。
次に第６図に示すようにPSG膜１５を前記シ
リコン基板１の表面に形成した後、該シリコン基
板１に対し熱処理を施し、PSG膜１５を不純物
源としてリンをシリコン基板１に拡散し、Ｅモー
ド素子のソース領域３３、ドレイン領域３４およ
びＤモード素子のソース領域３５、ドレイン領域
３６を形成する。
リコン基板１の表面に形成した後、該シリコン基
板１に対し熱処理を施し、PSG膜１５を不純物
源としてリンをシリコン基板１に拡散し、Ｅモー
ド素子のソース領域３３、ドレイン領域３４およ
びＤモード素子のソース領域３５、ドレイン領域
３６を形成する。
そのあと、通常のホト・エツチング法により前
記PSG膜８を選択的に除去して開口部１６，１
７，１８，１９，２０，２１，２２，２３，２４
を設ける。
記PSG膜８を選択的に除去して開口部１６，１
７，１８，１９，２０，２１，２２，２３，２４
を設ける。
次いで第７図に示すごとく、アルミニウム
（Al）を除去すべき部分にホト・レジスト膜を形
成してから、シリコン基板１の表面にAlを、蒸
着法により被着せしめ、前記ホト・レジスト膜を
除去することによりその上に被着されたAl層を
同時に除去して、Al配線体２５を形成する。該
Al配線体２５は前記第６図の開口部１６〜２４
において、シリコン基板１および第１の配線体
４′第２の配線体１４に接触している。
（Al）を除去すべき部分にホト・レジスト膜を形
成してから、シリコン基板１の表面にAlを、蒸
着法により被着せしめ、前記ホト・レジスト膜を
除去することによりその上に被着されたAl層を
同時に除去して、Al配線体２５を形成する。該
Al配線体２５は前記第６図の開口部１６〜２４
において、シリコン基板１および第１の配線体
４′第２の配線体１４に接触している。
以上によりAlと多結晶シリコンの多層配線を
構成することができ、配線に要する面積を大巾に
消滅することが可能となる。しかも従来の平面配
線方法に比しマスク工程をふやすことなく、ゲー
と絶縁膜の厚さも任意に制御することができた。
以上の効果により集積度を大巾に向上させ、且つ
特性も改善することができた。
構成することができ、配線に要する面積を大巾に
消滅することが可能となる。しかも従来の平面配
線方法に比しマスク工程をふやすことなく、ゲー
と絶縁膜の厚さも任意に制御することができた。
以上の効果により集積度を大巾に向上させ、且つ
特性も改善することができた。
本発明は上記実施例に限らず、種々変形実施で
きる。上記実施例ではＥモード素子を先に形成し
たが、Ｄモード素子を先に形成してもよい。その
場合は、最初に導入する不純物は半導体基板と逆
導電型を用い、次に同一導電型の不純物を導入す
ればよい。また第一層および第二層配線は多結晶
シリコンである必要はなく、配線形成後の熱処理
工程において、処理温度で溶融することなく、且
つ該配線が接触しているシリコン基板などの材料
と反応しない金属、即ちクローム、チタン、白
金、モリブデン、タングステンおよびこれらのシ
リサイドの中からえらばれた一つの金属またはシ
リサイドを用いてもよい。そして更に、前記ソー
ス領域、ドレイン領域の形成も、前述の如き拡散
法に限られずイオン注入法を適用し得ることはも
ちろんである。
きる。上記実施例ではＥモード素子を先に形成し
たが、Ｄモード素子を先に形成してもよい。その
場合は、最初に導入する不純物は半導体基板と逆
導電型を用い、次に同一導電型の不純物を導入す
ればよい。また第一層および第二層配線は多結晶
シリコンである必要はなく、配線形成後の熱処理
工程において、処理温度で溶融することなく、且
つ該配線が接触しているシリコン基板などの材料
と反応しない金属、即ちクローム、チタン、白
金、モリブデン、タングステンおよびこれらのシ
リサイドの中からえらばれた一つの金属またはシ
リサイドを用いてもよい。そして更に、前記ソー
ス領域、ドレイン領域の形成も、前述の如き拡散
法に限られずイオン注入法を適用し得ることはも
ちろんである。
第１図はＥ／ＤモードMOS集積回路の従来構
造を示す要部断面図、第２図ないし第７図は本発
明の一実施例を示す要部断面図である。 １……半導体基板、２……フイールド絶縁膜、
３，９，１０……絶縁膜、４，４′……第一層配
線、１４……第二層配線、１５……不純物を含ん
だ絶縁膜またはガラス層、２５……アルミニウム
配線、３１，３２……チヤネル形成のための不純
物導入層、３３，３４……Ｅモード素子のソース
及びドレイン領域、３５，３６……Ｄモード素子
のソースおよびドレイン領域、……エンハンス
メントモード素子形成領域、……デイプレツシ
ヨンモード素子形成領域。
造を示す要部断面図、第２図ないし第７図は本発
明の一実施例を示す要部断面図である。 １……半導体基板、２……フイールド絶縁膜、
３，９，１０……絶縁膜、４，４′……第一層配
線、１４……第二層配線、１５……不純物を含ん
だ絶縁膜またはガラス層、２５……アルミニウム
配線、３１，３２……チヤネル形成のための不純
物導入層、３３，３４……Ｅモード素子のソース
及びドレイン領域、３５，３６……Ｄモード素子
のソースおよびドレイン領域、……エンハンス
メントモード素子形成領域、……デイプレツシ
ヨンモード素子形成領域。
Claims (1)
- 【特許請求の範囲】 １ 互いに異なるゲート絶縁膜厚のエンハンスメ
ントモードトランジスタとデイプレツシヨンモー
ドトランジスタを備える半導体装置を製作するに
際し、 (イ) 一導電型を有する半導体基板表面に、各々の
トランジスタを分離するためのフイールド絶縁
膜を形成し、一方のモードのトランジスタを構
成するための膜厚を有すゲート絶縁膜を形成す
る工程と、 (ロ) 該一方のモードのトランジスタを実現するし
きい値電圧を与えるための不純物を半導体基板
表面に導入する工程と、 (ハ) 次いで、第１層配線用材料を半導体基板表面
に被着し、パターニングすることによつて、該
ゲート絶縁膜上にゲート電極を、フイールド絶
縁膜上に第１層配線体を同時に形成する工程
と、 (ニ) 次いで、前記第１層配線用材料で形成された
ゲート電極、第１層配線体を覆う絶縁膜及び他
方のモードのトランジスタを構成するための膜
厚を有するゲート絶縁膜を同時に形成する工程
と、 (ホ) 前記他方のモードのトランジスタを実現する
しきい値電圧を与えるための不純物を半導体基
板表面に導入する工程と、 (ヘ) 次いで、第２層配線用材料を前記(ニ)工程で形
成したゲート絶縁膜上及び前記第１層配線体を
覆う絶縁膜上に被着し、パターニングすること
によつて、前記他方のモードのトランジスタを
構成するゲート電極、及び前記第１層配線体に
前記絶縁膜を介してオーバーラツプする第２層
配線体を同時に形成する工程と、 (ト) 両前記ゲート電極をマスクとして反対導電型
の不純物を半導体基板に導入して、両モードト
ランジスタのソースとドレイン領域を形成する
工程と、 (チ) 前記第１層配線体および第２層配線体上に絶
縁膜を形成し、両前記ゲート絶縁膜と、前記第
１層及び第２層配線体に到る開孔を形成する工
程と、 (リ) 両前記ゲート電極、前記第１層配線体および
第２層配線体に前記開孔を介して接触する第３
層配線体を形成する工程とを 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304944A JPS6323348A (ja) | 1986-12-18 | 1986-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304944A JPS6323348A (ja) | 1986-12-18 | 1986-12-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15835478A Division JPS5583265A (en) | 1978-12-19 | 1978-12-19 | Semiconductor device and method of fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323348A JPS6323348A (ja) | 1988-01-30 |
| JPH035066B2 true JPH035066B2 (ja) | 1991-01-24 |
Family
ID=17939196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304944A Granted JPS6323348A (ja) | 1986-12-18 | 1986-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323348A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558144B2 (ja) * | 1988-04-22 | 1996-11-27 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS494990A (ja) * | 1972-04-26 | 1974-01-17 | ||
| JPS4931286A (ja) * | 1972-02-26 | 1974-03-20 | ||
| JPS5118483A (en) * | 1974-08-06 | 1976-02-14 | Matsushita Electric Ind Co Ltd | Zetsuengeeto fet shusekikairo |
| JPS5583265A (en) * | 1978-12-19 | 1980-06-23 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
-
1986
- 1986-12-18 JP JP61304944A patent/JPS6323348A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4931286A (ja) * | 1972-02-26 | 1974-03-20 | ||
| JPS494990A (ja) * | 1972-04-26 | 1974-01-17 | ||
| JPS5118483A (en) * | 1974-08-06 | 1976-02-14 | Matsushita Electric Ind Co Ltd | Zetsuengeeto fet shusekikairo |
| JPS5583265A (en) * | 1978-12-19 | 1980-06-23 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323348A (ja) | 1988-01-30 |
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