JPS58210656A - 積層型ｃｍｏｓインバ−タ装置 - Google Patents

積層型ｃｍｏｓインバ−タ装置

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JPS58210656A
JPS58210656A JP57092923A JP9292382A JPS58210656A JP S58210656 A JPS58210656 A JP S58210656A JP 57092923 A JP57092923 A JP 57092923A JP 9292382 A JP9292382 A JP 9292382A JP S58210656 A JPS58210656 A JP S58210656A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は積層型ＣＭＯＳインバータ装置に関する。
〔発明の技術的背景〕
従来よシシリコン基板を用いた積層型ＣＭＯＳインバー
タ装置としては第１図に示す構造のものが知られている
。即ち、図中の１はｐ型シリコン基板であり、この基板
１表面には素子分離のためのフィールド酸イｉ膜２が設
けられている。
フィールド酸化膜２によシ分離された島状の基板１領域
には互に電気的に分離されたｎ＋型のソース、ドレイン
領域３，４が設けられている。
これらソース、ドレイン領域３，４間の基板１上にはダ
ート酸化膜５を介してｒ−上電極６が設けられている。
このダート電極６を含む全面は、ダート絶縁膜として機
能する薄いＣＶＤ　−８１０２膜７によッテ被覆され、
かつ該ＣＶＤ　−８１０２膜７の前記ソース領域３に対
応する一部にはスルホール８が設けられている。また、
前記ダート電極６を含む周辺のＣＶＤ−８１０２膜７上
は多結晶シリコン膜９によって被覆され、かつ該多結晶
シリコン膜９の一部は前記スルホール８を介して基板１
０ソース領域３と接触してへる。
この多結晶シリコン膜９には前記ダート電極６と対向す
る多結晶シリコン膜９部分で互に電気的に分離されたｐ
＋型のソース、ドレイン領域１０．１１が設けられてい
る。なお、多結晶シリコン膜９に設けられたｐ＋型ソー
ス領域１０は前記ＣＶＤ　−８１０２膜７のスルホール
８を介して前記基板１　（２）　ｎ＋型ソース領域３と
接触している。
更に多結晶シリコン膜９を含む全面はＣＶＤ　−５ｔｏ
２等の層間絶縁膜１２によ）被覆されている。
そして、この層間絶縁膜１２上には該絶縁膜１２及び前
記ＣＶＤ−８ｓｏ２膜７を貫通したコンタクトホール１
３を介して前記ｎ＋型ドレイン領域４と接続するＡＩ！
配線（電源電極）１４が設けられている。同絶縁膜１２
上には該絶縁膜１２を貫通したコンタクトホール１３を
介して前記ｐ＋型ドレイン領域１１と接続したＡＡ’配
線（電源電極）１５が設けられている。更に、同絶縁膜
１２上には該絶縁膜１２を貫通したコンタクトホール１
３を介して前記ｐ＋型ソース領域１０と接続したＡＪ配
線（信号出力電極）１６が設けられている。かかるＣＭ
ＯＳインバータ装置は基板１側にｎチャンネルＭＯＳト
ランジスタを、積層した多結晶シリコン膜９にｐチャン
ネルＭＯ８）ランゾスタを、夫々形成すると共に、ダー
ト電極６がｎチャンネル、ｐチャンネルのＭＯＳ　トラ
ンジスタの共通電極となっている。
上述した第１図図示のインバータ装置を等価回路で示す
と、第２図の如くなる。ここでＱ！はｐチャンネルＭＯ
８？ランゾスタ、Ｑ２はｎチャンネルＭＯＳ　＋・ラン
リスタ、Ｇはダート端子、Ｏは出力信号端子、ＶＤＤ　
＋　ｖｓｇは夫々電源端子である。通常、電源端子Ｖｌ
ｌｌｌはアース電位に、ＶＤＤは１〜５ｖ程度に設定し
てインバータを動作させる。
〔背景技術の問題点〕
前述したＣＭＯＳインバータ装置にあっては、第１図に
示す如く、信号出力電極１６は通常ｐチャンネルＭＯＳ
トランジスタを構成する多結晶シリコンｌ！９のｐ＋型
ンース領域１０より取出されるが、ｎチャンネルＭＯＳ
　トランジスタのソース領域３と、ｐチャンネルＭＯＳ
トランジスタのソース領域１０とがスルホール８を通し
て直接接触され、それらの間にはｐｎ接合が形成されて
いるため、第２図に示す如く寄生ダイオードＤ１がｎチ
ャンネルトランジスタＱｉ　と出力信号端子０との間に
形成される。このような寄生ダイオードＤ１が存在する
と、出力信号端子０に出力される出力電圧はダート端子
Ｇに入力される入力電圧に対して第３図に示す応答特性
となる。即ち、ダート端子Ｇへの入力電圧が大きくなり
、ｐチャンネルｍ／［０８）ランリスタＱ１がオフ状１
！　、ｎチャンネルＭＯＳ　トランジスタＱ２がオン状
態となりた場合でも、出力電圧はＶ８８レベルとならず
、寄生ダイオードＤ１のｐｎ接合における電位差（ｖ８
）分だけ／−？イアスされることになる。したがって、
第１図図示のインバ−タ装置は出力信号振幅がその分だ
け小さくな５− シ、信号レベルの判別、つまシ＠０＃又は“１＃の判別
が難しくなる欠点を有する。通常、ｐｎ接合の接触電位
は０．７ｖ程度であることから、特に使用する電源電位
を低下させた場合、信号レベルの判別性の点で太き力問
題となる。
なお、前述した問題点はシリコン基板側にｐチャンネル
ＭＯ８トランジスタを形成し、多結晶シリコン膜にｎチ
ャンネルＭＯＳ　）ランリスタを形成したＣＭＯＳイン
バータ装置においても同様に生じる。この場合のインバ
−タ装置の等価回路を第４図に、その時の入力信号電圧
に対する出力信号電圧の応答特性を第５図に示す。第４
図中のＱｌ’はｐチャンネルＭＯＳトランジスタ、Ｑ２
′はｎチャンネルＭＯＳ　）ランリスタ、Ｄ２は寄生ダ
イオードである。
〔発明の目的〕
本発明は上記事情に鑑みなされたもので、ｎチャンネル
ＭＯＳ　）ランリスタと出力信号端子の間に形成される
寄生ダイオードを解消することにより、充分振幅の大き
な出力信号を得ること６− ができる積層型ＣＭＯＳインバータ装置を提供しようと
するものである。
〔発明の概要〕
本発明は互に積層状態にあるｎチャンネル題Ｓトランジ
スタとｐチャンネルＭＯＳトランジスタのソース領域間
を金属層もしくは金属シリサイド層を介して接触させる
ことによシ、それらソース領域間のｐｎ接合の発生を解
消すると共に、該領域のシート抵抗値を減少させ、もっ
て出力信号振幅が充分大きく良好な信号レベルの判別性
を有し、かつ高速動作が可能な積層型ＣＭＯＳインバー
タ装置を得ることを骨子とするものである。
〔発明の実施例〕
次に、本発明の実施例を第６図（−）〜（ｊ）図示の製
造方法を併記して詳細に説明する。
（１）　　まず、ｐ型シリコン基板１０ノを選択酸化し
て基板１０１を分離するためのフィールド酸化膜１０２
を形成した（第６図（ａ）図示）。つづいて、１０００
℃の酸素雰囲気中で熱酸化処理を施してフィールド酸化
膜１０２で分離された島状の基板１０１領域（素子領域
）に例えば厚さ２５０Ｘの酸化膜１０３を成長させ、更
に全面に例えばスフ４ツタ法にょシ厚さ３０００Ｘの白
金シリサイド膜（ＰｔＳｉ膜）を堆積した後、フォトエ
ツチング技術によりパターニングして酸化膜１０３上に
ｐｔｓｉからなるダート電極１０４を選択的に形成した
（第６図（ｂ）図示）。
（１１）　　次いで、ダート電極１０４及びフィールド
酸化膜１０２をマスクとしてｎ型不純物、例えば砒素を
加速電圧５０　ｋｅＶ、ドーズ１×１０１！／ｌ！２の
条件で酸化膜１０３を通して基板１０１にイオン注入し
た（第６図（ｃ）図示）。つづいて、熱処理を施して砒
素イオン注入層を活性化してｎ＋型のソース、ドレイン
領域１０５，１０６を形成した後、ダート電極１０４等
をマスクとして酸化膜１０３を選択的にエツチングして
ダート酸化膜１０７を形成した（第６図（ｄ）図示）。
（１１Ｄ　　次いで、全面にスフ４ツタ法にょ夛白金膜
（ｐｔ膜）ＩＯ２を蒸着した（第６図（・）図示）。
つづいて、７００℃のＮ２雰囲気中で３０分間熱処理を
施した。この時、露出したｎ＋型ソース。
ドレイン領域１０５，１０６表面と接触するｐｔがシリ
コンと反応してＰｔ８１層１０９１．１０９２が形成き
れた（第６図（ｆ）図示）。
６Ｖｌ　　次いで、未反応のｐｔ膜を王水で除去し、更
に全面にｐチャンネルＭＯ８トランジスタのダート絶縁
膜として作用する例えば厚さ２５０ＸのＣＶＤ　−Ｓ　
ｔｏ２薄膜１１０を堆積した後、フォトエツチング技術
によ、９ｎ＋型ソース領域１０５の一部に対向するＣＶ
Ｄ−８１０２薄膜１１０部分にスルホール１１１を選択
的に形成した（第６図（ｇ）図示）。つづいて、全面に
ＣＶＤ法によシ例えば厚さ３０００１の多結晶シリコン
膜を堆積した後フォトエツチング技術によシバターニン
グして前記スルホール１１１及びｒ−ト電極１０４を含
むＣＶＤ　−５ｔｏ２薄膜１１０上の領域に多結晶シリ
コン膜パターン１１２を形成した（第６図色）図示）。
（Ｖ）　　次いで、ダート電極１０４に対応する多−〇
− 結晶シリコン膜ハターン１１２上にレジストパターン１
１３を形成した後、該レジストパターン１１３をマスク
としてｐｍ不純物、例えばがロンを加速電圧４０　ｋｅ
Ｖ　、　　ドーズＩ　Ｘ　１０１０ｎの条件で多結晶シ
リコン膜ノ４ターン１１２にイオン注入した（傘６図（
１）図示）。なお、がロンのイオン注入に先立ってチャ
ンネル領域となる多結晶シリコン膜パターン１１２に閾
値制御のために砒素等のｎ型不純物をイオン注入したシ
、レーザビーム等のエネルギービームを照射して多結晶
シリコン膜ツヤターン１１２の単結晶化又は結晶性の改
善等を行なってもよい。つづいて、レジストｉＪ？ター
ン１１３を除去した後熱処理を施してボロンイオン注入
層を活性化して多結晶シリコン膜パターン１１２にｐ＋
型のソース、ドレイン領域１１４，１１５を形成した。
この時、多結晶シリコン膜パターン１１２のｐ＋型ソー
ス領域１１４はＣＶＤ　−５ｔｏ２薄膜１１０のスルホ
ール１１１を通してｐｔｓｔ層１０９１を介して基板１
０１のｎ＋型ソース領域１０５と接触する。
１０− ひきつづき、全面に例えば厚さ５ｏｏｏＸのＣＶＤ−８
１０２膜１１６を堆積し、コンタクトホール１１７・・
・を開孔した後、Ａｚ膜の蒸着、ノ臂ターニングを行な
ってｎ＋型ドレイン領域１０６上のｐｔｓｔ層１０９２
とコンタクトホール１１７を介して接続したＡｌ配線（
電源電極）１１８、ｐ＋型ドレイン領域１１５とコンタ
クトホール１１７を介して接続したＡｌ配線（電源電極
）１１９、及びｎ＋型ソース領域１０５上のｐｔｓｔ層
１０層重０９１タクトホール１１７を介して接続したＡ
ｌ配線（信号出力電極）１２０を形成して積層型ＣＭＯ
Ｓインバータ装置を製造した（第６図（ｊ）図示）。
しかして、本発明のインバータ装置は第６図（ｊ）に示
す如くｐ型シリコン基板１０１の島領域に互に電気的に
分離されたｎ＋型のソース、ドレイン領域１０５，１０
６を設け、これらソース。
ドレイン領域１０５，１０６間に挾まれた部分を少なく
とも含む基板１０１領域上にダート電極１０４をダート
酸化膜１０’７を介して設け、かつ、ダート電極１０４
を含む領域上にＣＶＤ　−８１０２薄膜１１０を介して
多結晶シリコン膜パターン１１２を設けると共に、該多
結晶シリコン膜パターン１１２に前記ダート電極１０４
と対向する該パターン１１２部分で互に電気的に分離さ
れたｐ＋型のソース、ドレイン領域１１４゜１１５を設
け、更に前記基板１０１のｎ＋型ソース領域１０５と多
結晶シリコン膜パターン１１２ノｐ＋型ソース領域１１
４とをＣＶＤ　−８１０２薄膜１１０のスルホール１１
１を通してＰｔ８１層１０９１を介し接触させた構造に
なっている。つまＬ　ｐ型シリコン基板ｌθ１に形成さ
れたｎチャンネルＭＯ８）ランリスタのソース領域１０
５と、基板１０１上に積層された多結晶シリコン膜パタ
ーン１１２のｐ＋型ソース領域１１４とはＰｔ８１層１
０９１を介して接触されているため、第１図図示の従来
のインバータ装置に発生する寄生ダイオード（第２図中
のＤｌ　）を解消できる。
したがって、共通のダート電極１０４へ電圧を入力して
インバータ装置を動作させた場合、信号出力電極１２０
よ多信号出力をＶＤＤ　ｅ　ｖｌｌｉｌの間でフルスイ
ングで出力でき、信号レベルの判別性を著しく改善でき
る。
また、前記各ＭＯＳトランジスタのソース領域１０５．
１１４間に介在させたｐｔｓｉ層１０９□中では不純物
の拡散速度が非常に小さいため、例えば多結晶シリコン
膜パターン１１２のｐ＋型ソース領域１１４中の？ロン
がシリコン基板１０１のｎ＋型ソース領域１０５に拡散
し、更に該領域１０５を突き抜けてｐ型シリコン基板１
０１とショー卜するのを防止できる。この事は素子領域
が微細化され、ｎ＋型のソース、ドレイン領域１０５，
１０６がシャロー化した場合、極めて有効である。しか
も、同様にソース、ドレイン領域１０５，１０６がシャ
ロー化した場合、シート抵抗値の増大を抑制する点でも
有効であると共に、高速動作が可能となる。
なお、上記実施例においては基板にｎチャンネルＭＯ８
）ランリスタを、基板上に積層した多結晶シリコン膜・
ぐターン（半導体膜）にｐチャンネルＭＯ８）ランリス
タを、夫々形成したが、１３− これとは逆に基板にｐチャンネルＭＯＳトランジスタを
、半導体膜にｎチャンネルＭＯＳトランジスタを、夫々
形成しても同様な効果を有するＣＭＯＳインバータ装置
を実現できる。
上記実施例ではダート電極をｐｔｓ　ｔで形成したが、
これに限定されず、例えばＭｏ　、　Ｗ　、　Ｐｄなど
の金属、もしくはそれらのシリサイド、或いは多結晶シ
リコンで形成してもよい。
上記実施例ではｎチャンネルＭＯＳトランジスタ及びｐ
チャンネルＭＯ８）ランリスタのソース領域間をｐｔｓ
ｉ層を介して接触させたが、Ｐｔ５１層に替えてＭｏ　
、　Ｗ、　Ｐｄなどの高融点金属層、或いはこれらのシ
リサイド層を用いてもよい。
上記実施例では第６図（ｊ）に示す如く信号出力電極１
２０をｎ＋型ンース領域１０５上のｐｔｓｔ層１０層重
０９１タクトホール１１７を介シて接続させたが、第７
図に示す如くＡｌ配線（信号出力電極）１２０′を多結
晶シリコン膜パターン１１２のｐ＋型ソース領域１１４
とコンタクトホール１１７′を介して接続した構造にし
てもよい。
１４− また、本発明に係る積層型ＣＭＯＳインバータ装置は上
記実施例の如くシリコン基板を用いた構造に限定されず
、絶縁基板上に半導体薄膜を被覆した、例えばＳＯＳ基
板を用いた構造のものでも同様な効果を有する。
〔発明の効果〕
以上詳述した如く、本発明によれば信号レベルの判別性
が良好な充分振幅の大きな出力信号を得ることができる
と共に、高速動作が可能な積層型ＣＭＯＳインバータ装
置を提供できる。
【図面の簡単な説明】
第１図は従来の積層型ＣＭＯＳインバータ装置の断面図
、第２図は第１図のインバータ装置の等価回路図、第３
図は第１図のインバータ装置の入力信号電圧と出力信号
電圧との関係を示す特性図、第４図は従来の別の積層型
ＣＭＯＳインバータ装置の等価回路図、第５図は第４図
のインバータ装置の入力信号電圧と出力信号電圧との関
係を示す特性図、第６図（−）〜（」）は本発明の一実
施例である積層型ＣＭＯＳインバータ装置を得るための
製造工程を示す断面図、第７図は本発明の他の実施例を
示す積層型ＣＭＯＳインバータ装置の断面図である。 １０１・・・１ｍシリコン基板、１０２・・・フィール
ド酸化膜、１０４・・・ダート電極、１０５・・・ｎ＋
型ンース領域、１θ６・・・ｎ＋型ドレイン領域、１０
７・・・ダート酸化膜、１０９１，１０９鵞・・・ｐｔ
ｓｔ層、ｚ　、ｚ　ｏ　・ＣＶＤ　−８１０２薄膜、１
１１−Ｚルホール、１１２・・・多結晶シリコン膜パタ
ーン（半導体膜）、１１４・・・ｐ＋型ソース領域、１
１５・・・ｐ＋型ドレイン領域、１１８，１１９・・・
Ａｌ配線（電源電極）、１２０　、１　ｊ　Ｏ’・・・
Ａｌ配線（信号出力電極）。 出願人代理人　　弁理士　鈴　江　武　彦篇　１　因 ｖｓｓ　　入Ｉ卵斤− ｆｉｉ４１！１ １ｉ５　　ＷＪ

Claims (1)

    【特許請求の範囲】
  1. 第１導電型の半導体基体と、この基体表面に互に電気的
    に分−して設けられた第２導電型のソース、ドレイン領
    域と、これらソース、ドレイン領域間に挾まれた部分を
    少なくとも含む領域上に第１の絶縁膜を介して設けられ
    たダート電極と、このｆ−上電極を含む領域上に第２の
    絶縁膜を介して積層された半導体膜と、この半導体膜に
    設けられ前記ダート電極と対向する半導体膜部分で互に
    電気的に分離された第１導電型のソース、ドレイン領域
    とを具備した積層型（ＭＯ８インバータ装置において、
    前記半導体基体のソース領域と前記半導体膜のソース領
    域とを金属層もしくは金属シリサイド層を介して接触さ
    せたことを特徴とする積層型ＣＭＯＳインバータ装置。
JP57092923A 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置 Expired JPS6051272B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57092923A JPS6051272B2 (ja) 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置
DE8383103407T DE3365398D1 (en) 1982-05-31 1983-04-07 Stacked complementary metal oxide semiconductor inverter
EP83103407A EP0096734B1 (en) 1982-05-31 1983-04-07 Stacked complementary metal oxide semiconductor inverter
US06/865,652 US4698659A (en) 1982-05-31 1986-05-16 Stacked complementary metal oxide semiconductor inverter

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Application Number Priority Date Filing Date Title
JP57092923A JPS6051272B2 (ja) 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置

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