JP2661143B2 - 集積回路装置とその製法 - Google Patents
集積回路装置とその製法Info
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- JP2661143B2 JP2661143B2 JP63134882A JP13488288A JP2661143B2 JP 2661143 B2 JP2661143 B2 JP 2661143B2 JP 63134882 A JP63134882 A JP 63134882A JP 13488288 A JP13488288 A JP 13488288A JP 2661143 B2 JP2661143 B2 JP 2661143B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、コンプリメンタリMOS型集積回路装置
（以下ではCMOSICと略記する）及びその製法に関し、特
に出力配線部の改良に関するものである。
（以下ではCMOSICと略記する）及びその製法に関し、特
に出力配線部の改良に関するものである。
［発明の概要］ この発明は、ポリシリコンにシリサイドを積層したも
の（ポリサイド）でゲート電極層を形成したCMOSICにお
いて、インバータの出力配線層をポリサイドで形成する
と共に該インバータを構成するコンプリメンタリなトラ
ンジスタの各ドレイン領域毎にそれに隣接してそれと同
一導電型の接触領域を設け、各接触領域には出力配線層
を構成するシリサイド層をオーミック接触させたことに
より少ない工程数増加で集積度の向上を図ったものであ
る。
の（ポリサイド）でゲート電極層を形成したCMOSICにお
いて、インバータの出力配線層をポリサイドで形成する
と共に該インバータを構成するコンプリメンタリなトラ
ンジスタの各ドレイン領域毎にそれに隣接してそれと同
一導電型の接触領域を設け、各接触領域には出力配線層
を構成するシリサイド層をオーミック接触させたことに
より少ない工程数増加で集積度の向上を図ったものであ
る。
［従来の技術］ 従来、CMOSICとしては、第９図に示す回路構成のもの
が知られている。第９図において、LSは電位源VSSに接
続される第１の電源ライン（配線層）、LDは電位源VDD
に接続される第２の電源ライン（配線層）、QP1及びQP2
はソース領域SPが電源ラインLDに接続されたＰチャンネ
ルMOS型トランジスタ、QN1及びQN2はソース領域SNが電
源ラインLSに接続されたＮチャンネルMOS型トランジス
タである。トランジスタQP1及びQN1は、ゲート同士がゲ
ートライン（配線層）GTにより相互接続されると共にド
レイン領域DP及びDNが出力ラインWBにより相互接続され
ることによりインバータIV1を構成するようになってお
り、同様にしてトランジスタQP2及びQN2もインバータIV
2を構成している。ゲートラインGTには、前段のインバ
ータの出力ラインWAが接続され、出力ラインWBはインバ
ータIV2のゲートラインに接続される。
が知られている。第９図において、LSは電位源VSSに接
続される第１の電源ライン（配線層）、LDは電位源VDD
に接続される第２の電源ライン（配線層）、QP1及びQP2
はソース領域SPが電源ラインLDに接続されたＰチャンネ
ルMOS型トランジスタ、QN1及びQN2はソース領域SNが電
源ラインLSに接続されたＮチャンネルMOS型トランジス
タである。トランジスタQP1及びQN1は、ゲート同士がゲ
ートライン（配線層）GTにより相互接続されると共にド
レイン領域DP及びDNが出力ラインWBにより相互接続され
ることによりインバータIV1を構成するようになってお
り、同様にしてトランジスタQP2及びQN2もインバータIV
2を構成している。ゲートラインGTには、前段のインバ
ータの出力ラインWAが接続され、出力ラインWBはインバ
ータIV2のゲートラインに接続される。
第10図は、インバータ部IV1の平面配置の一従来例を
示すもので、第９図におけると同様の部分には同様の符
号を付してある。
示すもので、第９図におけると同様の部分には同様の符
号を付してある。
PMOS用アクティブ領域配置孔AP内にはトランジスタQ
P1が配置され、そのP+型ソース領域SP及びP+型ドレイン
領域DPはそれぞれ接続孔CPS及びCPDを介して電源配線層
LD及び出力配線層WBに接続される。NMOS用アクティブ領
域配置孔AN内にはトランジスタQN1が配置され、そのN+
型ソース領域SN及びN+型ドレイン領域DNはそれぞれ接続
孔CNS及びCNDを介して電源配線層LS及び出力配線層WBに
接続される。ゲート配線層GTは、例えばポリシリコンに
より１層目配線として形成されるもので、配置孔APに重
なる部分がトランジスタQP1のゲート電極層20Bとして、
配置孔ANに重なる部分がトランジスタQN1のゲート電極
層20Aとしてそれぞれ作用する。出力配線層WA及びW
Bは、例えばAl−Si等の金属により２層目配線として形
成されるもので、配線層WAは接続孔CGを介してゲート配
線層GTに接続され、同様にして配線層WBもインバータIV
2のゲート配線層に接続される。
P1が配置され、そのP+型ソース領域SP及びP+型ドレイン
領域DPはそれぞれ接続孔CPS及びCPDを介して電源配線層
LD及び出力配線層WBに接続される。NMOS用アクティブ領
域配置孔AN内にはトランジスタQN1が配置され、そのN+
型ソース領域SN及びN+型ドレイン領域DNはそれぞれ接続
孔CNS及びCNDを介して電源配線層LS及び出力配線層WBに
接続される。ゲート配線層GTは、例えばポリシリコンに
より１層目配線として形成されるもので、配置孔APに重
なる部分がトランジスタQP1のゲート電極層20Bとして、
配置孔ANに重なる部分がトランジスタQN1のゲート電極
層20Aとしてそれぞれ作用する。出力配線層WA及びW
Bは、例えばAl−Si等の金属により２層目配線として形
成されるもので、配線層WAは接続孔CGを介してゲート配
線層GTに接続され、同様にして配線層WBもインバータIV
2のゲート配線層に接続される。
次に、第11図乃至第13図を参照して第10図のインバー
タ部の製法の一例を説明する。
タ部の製法の一例を説明する。
まず、第11図の工程では、Ｎ型シリコンからなる半導
体基板10の表面にそれ自体公知の方法でＰ型ウエル領域
12及びＮ型ウエル領域14を形成する。そして、選択酸化
処理等によりウエル領域12及び14の各一部に対応したア
クティブ領域配置孔AN及びAPを有するフィールド絶縁膜
（SiO2膜）16を形成する。この後、アクティブ領域配置
孔AN及びAP内の半導体表面を酸化して薄いゲート絶縁膜
（SiO2膜）18A及び18Bを形成してから、基板上面にCVD
（ケミカル・ベーパー・デポジション）法等によりポリ
シリコン層20を堆積し、さらにこのポリシリコン層20に
Ｎ型決定不純物（例えばリン）をドープする。
体基板10の表面にそれ自体公知の方法でＰ型ウエル領域
12及びＮ型ウエル領域14を形成する。そして、選択酸化
処理等によりウエル領域12及び14の各一部に対応したア
クティブ領域配置孔AN及びAPを有するフィールド絶縁膜
（SiO2膜）16を形成する。この後、アクティブ領域配置
孔AN及びAP内の半導体表面を酸化して薄いゲート絶縁膜
（SiO2膜）18A及び18Bを形成してから、基板上面にCVD
（ケミカル・ベーパー・デポジション）法等によりポリ
シリコン層20を堆積し、さらにこのポリシリコン層20に
Ｎ型決定不純物（例えばリン）をドープする。
次に、第12図の工程では、ホトリソグラフィ技術によ
り所望のゲート電極・配線パターンに従ってポリシリコ
ン層20をパターニングしてゲート電極層20A及び20Bを含
むゲート配線層（第10図のGT）を形成する。そして、ア
クティブ領域配置孔ANを露呈させるように基板上面にレ
ジスト膜を形成した後、このレジスト膜とフィールド絶
縁膜16とゲート電極層20Aとをマスクするイオン注入処
理によりＮ型決定不純物（例えばリン又はヒ素）をＰ型
ウエル領域12の表面に選択的に注入することによりN+型
ソース領域SN及びN+型ドレイン領域DNを形成する。この
後、上記レジスト膜を除去してから、アクティブ領域配
置孔APを露呈させるように基板上面に新たなレジスト膜
を形成し、このレジスト膜とフィールド絶縁膜16とゲー
ト電極層20Bとをマスクとするイオン注入処理によりＰ
型決定不純物（例えばボロン）をＮ型ウエル領域14の表
面に選択的に注入することによりP+型ソース領域SP及び
P+ドレイン領域DPを形成する。この後は、基板上面にPS
G（リンケイ酸ガラス）等の層間絶縁膜22を形成してか
ら、領域SN、DN、DP、SPの各一部を露呈させるような接
続孔CNS、CND、CPD、CPSを層間絶縁膜22及びその下の薄
いSiO2膜に形成する。
り所望のゲート電極・配線パターンに従ってポリシリコ
ン層20をパターニングしてゲート電極層20A及び20Bを含
むゲート配線層（第10図のGT）を形成する。そして、ア
クティブ領域配置孔ANを露呈させるように基板上面にレ
ジスト膜を形成した後、このレジスト膜とフィールド絶
縁膜16とゲート電極層20Aとをマスクするイオン注入処
理によりＮ型決定不純物（例えばリン又はヒ素）をＰ型
ウエル領域12の表面に選択的に注入することによりN+型
ソース領域SN及びN+型ドレイン領域DNを形成する。この
後、上記レジスト膜を除去してから、アクティブ領域配
置孔APを露呈させるように基板上面に新たなレジスト膜
を形成し、このレジスト膜とフィールド絶縁膜16とゲー
ト電極層20Bとをマスクとするイオン注入処理によりＰ
型決定不純物（例えばボロン）をＮ型ウエル領域14の表
面に選択的に注入することによりP+型ソース領域SP及び
P+ドレイン領域DPを形成する。この後は、基板上面にPS
G（リンケイ酸ガラス）等の層間絶縁膜22を形成してか
ら、領域SN、DN、DP、SPの各一部を露呈させるような接
続孔CNS、CND、CPD、CPSを層間絶縁膜22及びその下の薄
いSiO2膜に形成する。
この後、第13図の工程では、基板上面にAl−Si等の配
線用金属を堆積し、適宜パターニングして配線層LS、
WB、LDを形成する。この結果、配線層LS及びLDはそれぞ
れ接続孔CNS及びCPSを介してN+型ソース領域SN及びP+型
ソース領域SPとオーミック接触し、配線層WBは接続孔C
NDを介してN+型ドレイン領域DNとオーミック接触すると
共に接続孔CPDを介してP+型ドレイン領域DPとオーミッ
ク接触する。
線用金属を堆積し、適宜パターニングして配線層LS、
WB、LDを形成する。この結果、配線層LS及びLDはそれぞ
れ接続孔CNS及びCPSを介してN+型ソース領域SN及びP+型
ソース領域SPとオーミック接触し、配線層WBは接続孔C
NDを介してN+型ドレイン領域DNとオーミック接触すると
共に接続孔CPDを介してP+型ドレイン領域DPとオーミッ
ク接触する。
上記は、ゲート配線層がポリシリコン単層からなる場
合を示したが、第11図の工程でポリシリコン層20上にシ
リサイド層を堆積形成することによりゲート配線層をポ
リシリコン及びシリサイドの積層（ポリサイド）で構成
することも知られている。
合を示したが、第11図の工程でポリシリコン層20上にシ
リサイド層を堆積形成することによりゲート配線層をポ
リシリコン及びシリサイドの積層（ポリサイド）で構成
することも知られている。
第14図乃至第16図は、インバータ部の製法の他の従来
例を示すもので、平面配置は第10図のものと異なるが、
説明の便宜上第10図乃至第13図におけると同様の部分に
は同様の符号を付してある。
例を示すもので、平面配置は第10図のものと異なるが、
説明の便宜上第10図乃至第13図におけると同様の部分に
は同様の符号を付してある。
まず、第14図の工程では、第11図及び第12図で前述し
たと同様にＮ型半導体基板10の表面にＰ型ウエル領域1
2、Ｎ型ウエル領域14、フィールド絶縁膜16、ゲート絶
縁膜18A,18B、ゲート絶縁層20A,20B等を形成する。この
場合、ゲート電極層20A,20Bを形成する際には、フィー
ルド絶縁膜16上に出力配線用のポリシリコン層20Cを残
存させるようにパターニングを行なう。そして、いわゆ
るホットキャリアによる特性劣化防止対策としてLDD（L
ightly Doped Drain）構造を得るために、Ｎ型ウエル領
域14をレジストでマスクした状態でフィールド絶縁膜16
及びゲート電極層20AをマスクとするＮ型決定不純物の
イオン注入処理を行ない、比較的浅いＮ型領域Sn及びDn
を形成する。この後、基板上面にシリコンオキサイド等
を堆積形成してからエッチバックを行なうことによりゲ
ート電極層20Aの両側部、ポリシリコン層20Cの両側部及
びゲート電極層20Bの両側部にそれぞれサイドスペーサA
1,A2、C1,C2、B1,B2を形成すると共にウエル領域12及び
14においてソース・ドレイン形成位置を露呈させる。こ
の後、第12図で前述したと同様にしてN+型ソース領域SN
及びN+型ドレイン領域DNを形成し、さらにP+型ソース領
域SP及びP+型ドレイン領域DPを形成する。
たと同様にＮ型半導体基板10の表面にＰ型ウエル領域1
2、Ｎ型ウエル領域14、フィールド絶縁膜16、ゲート絶
縁膜18A,18B、ゲート絶縁層20A,20B等を形成する。この
場合、ゲート電極層20A,20Bを形成する際には、フィー
ルド絶縁膜16上に出力配線用のポリシリコン層20Cを残
存させるようにパターニングを行なう。そして、いわゆ
るホットキャリアによる特性劣化防止対策としてLDD（L
ightly Doped Drain）構造を得るために、Ｎ型ウエル領
域14をレジストでマスクした状態でフィールド絶縁膜16
及びゲート電極層20AをマスクとするＮ型決定不純物の
イオン注入処理を行ない、比較的浅いＮ型領域Sn及びDn
を形成する。この後、基板上面にシリコンオキサイド等
を堆積形成してからエッチバックを行なうことによりゲ
ート電極層20Aの両側部、ポリシリコン層20Cの両側部及
びゲート電極層20Bの両側部にそれぞれサイドスペーサA
1,A2、C1,C2、B1,B2を形成すると共にウエル領域12及び
14においてソース・ドレイン形成位置を露呈させる。こ
の後、第12図で前述したと同様にしてN+型ソース領域SN
及びN+型ドレイン領域DNを形成し、さらにP+型ソース領
域SP及びP+型ドレイン領域DPを形成する。
次に、第15図の工程では、基板上面にチタン（Ti）を
スパッタ法で堆積する。そして、窒素（N2）ガスを含む
雰囲気中で熱処理を行なうことによりチタンナイトライ
ド（TiN）層21を形成すると同時にTiとSiとの接触部に
はチタンシリサイド（TiSi2）層SA1〜SA3,SB1〜SB3,SC
を形成する。この結果、Si上では、TiSi2とTiNとの２層
構造となる。
スパッタ法で堆積する。そして、窒素（N2）ガスを含む
雰囲気中で熱処理を行なうことによりチタンナイトライ
ド（TiN）層21を形成すると同時にTiとSiとの接触部に
はチタンシリサイド（TiSi2）層SA1〜SA3,SB1〜SB3,SC
を形成する。この結果、Si上では、TiSi2とTiNとの２層
構造となる。
この後、第16図の工程では、フォトリソグラフィ技術
により、出力配線に必要なTiN膜部分21Cを残すようにTi
N膜21をエッチ除去する。この結果、出力配線層WBは、
ポリシリコンとTiSi2とTiNとの３層構造となり且つTiN
膜部分21Cがドレイン領域上のTiSi2層SA2及びSB1と直接
接触するようになる。この後は、基板上面に層間絶縁膜
22を堆積形成してから、TiSi2層SA1及びSB2の各一部を
露呈させるような接続孔を層間絶縁膜22に形成し、さら
に配線用の金属を堆積し、パターニングして電源配線層
LS及びLDを形成する。なお、第16図に示しような構成
は、IEDM1985、第590〜593頁に示されている。
により、出力配線に必要なTiN膜部分21Cを残すようにTi
N膜21をエッチ除去する。この結果、出力配線層WBは、
ポリシリコンとTiSi2とTiNとの３層構造となり且つTiN
膜部分21Cがドレイン領域上のTiSi2層SA2及びSB1と直接
接触するようになる。この後は、基板上面に層間絶縁膜
22を堆積形成してから、TiSi2層SA1及びSB2の各一部を
露呈させるような接続孔を層間絶縁膜22に形成し、さら
に配線用の金属を堆積し、パターニングして電源配線層
LS及びLDを形成する。なお、第16図に示しような構成
は、IEDM1985、第590〜593頁に示されている。
［発明が解決しようとする課題］ 第10図乃至第13図で述べた従来技術によると、出力配
線層WA,WBのために接続孔CG,CPD,CNDを設ける必要があ
るため、インバータ１段当りの占有面積を小さくでき
ず、集積度が低いという問題点があった。
線層WA,WBのために接続孔CG,CPD,CNDを設ける必要があ
るため、インバータ１段当りの占有面積を小さくでき
ず、集積度が低いという問題点があった。
他方、第14図乃至第16図で述べた従来技術によると、
出力配線層WBをゲート電極と下２層が共通したSi−TiSi
2−TiN構造で１層目配線として形成し、出力配線層WBの
一部をなすTiN膜部分21CをTiSi2層を介してドレイン領
域に接続するようにしたので、前述のCG,CPD,CNDに相当
する接続孔が不要となり、集積度を高めることができ
る。しかしながら、サイドスペーサ形成は、たとえLDD
構造を採用しないとしてもゲートとソース・ドレインと
を分離するために不可欠なものであり、第14図乃至第16
図の技術は、第10図乃至第13図で述べた従来技術に比べ
ると、サイドスペーサ形成のための堆積処理及びエッチ
ング処理、Si上にTiSi2層及びTi層を形成する処理等を
追加する必要があって、製造工程の複雑化を免れなかっ
た。その上、Si−TiSi2−TiNの３層構造は再現性よく作
るのが容易でなく、歩留り低下を免れなかった。
出力配線層WBをゲート電極と下２層が共通したSi−TiSi
2−TiN構造で１層目配線として形成し、出力配線層WBの
一部をなすTiN膜部分21CをTiSi2層を介してドレイン領
域に接続するようにしたので、前述のCG,CPD,CNDに相当
する接続孔が不要となり、集積度を高めることができ
る。しかしながら、サイドスペーサ形成は、たとえLDD
構造を採用しないとしてもゲートとソース・ドレインと
を分離するために不可欠なものであり、第14図乃至第16
図の技術は、第10図乃至第13図で述べた従来技術に比べ
ると、サイドスペーサ形成のための堆積処理及びエッチ
ング処理、Si上にTiSi2層及びTi層を形成する処理等を
追加する必要があって、製造工程の複雑化を免れなかっ
た。その上、Si−TiSi2−TiNの３層構造は再現性よく作
るのが容易でなく、歩留り低下を免れなかった。
この発明の目的は、ポリサイドゲートをそなえたCMOS
ICにおいて、製造容易性を確保しつつ集積度の向上を図
ることにある。
ICにおいて、製造容易性を確保しつつ集積度の向上を図
ることにある。
［課題を解決するための手段］ この発明による集積回路装置は、出力配線層をゲート
電極層と同様にポリシリコン層及びシリサイド層の積層
（ポリサイド）で形成すると共に、出力を必要とする各
ドレイン領域毎にそれに隣接してそれと同一導電型の接
触領域を設け、出力配線層を構成するシリサイド層を部
分的に各接触領域にかさねてオーミック接触させたこと
を特徴とするものである。
電極層と同様にポリシリコン層及びシリサイド層の積層
（ポリサイド）で形成すると共に、出力を必要とする各
ドレイン領域毎にそれに隣接してそれと同一導電型の接
触領域を設け、出力配線層を構成するシリサイド層を部
分的に各接触領域にかさねてオーミック接触させたこと
を特徴とするものである。
また、この発明による集積回路装置の製法は、通常の
ウエル領域形成、フィールド絶縁膜形成、ゲート絶縁膜
形成、ポリシリコン層堆積等の工程を経た後、各アクテ
ィブ領域配置孔毎にポリシリコン層及びゲート絶縁膜に
ドレイン導出孔を形成し、各ドレイン導出孔及びポリシ
リコン層をおおってシリサイド覆を堆積形成して該シリ
サイド層を各ドレイン導出孔内の半導体表面に接触さ
せ、この後ポリシリコン層及びシリサイド層の積層を所
定のゲート電極・配線パターンに従ってパターニングす
ることによりポリサイド構造のゲート電極層及び出力配
線層を形成し、さらにイオン注入処理により各アクティ
ブ領域配置孔毎にゲート電極層でセルフアラインされた
ソース・ドレイン領域を形成し、しかる後ドレイン導出
孔内のシリサイド層部分に先にイオン注入されているＰ
及びＮ型決定不純物を熱処理により半導体表面に拡散さ
せることによりＰ及びＮ型接触領域を導電型において対
応するドレイン領域にそれぞれ隣接させてセルフアライ
ン的に形成することを特徴とするものである。
ウエル領域形成、フィールド絶縁膜形成、ゲート絶縁膜
形成、ポリシリコン層堆積等の工程を経た後、各アクテ
ィブ領域配置孔毎にポリシリコン層及びゲート絶縁膜に
ドレイン導出孔を形成し、各ドレイン導出孔及びポリシ
リコン層をおおってシリサイド覆を堆積形成して該シリ
サイド層を各ドレイン導出孔内の半導体表面に接触さ
せ、この後ポリシリコン層及びシリサイド層の積層を所
定のゲート電極・配線パターンに従ってパターニングす
ることによりポリサイド構造のゲート電極層及び出力配
線層を形成し、さらにイオン注入処理により各アクティ
ブ領域配置孔毎にゲート電極層でセルフアラインされた
ソース・ドレイン領域を形成し、しかる後ドレイン導出
孔内のシリサイド層部分に先にイオン注入されているＰ
及びＮ型決定不純物を熱処理により半導体表面に拡散さ
せることによりＰ及びＮ型接触領域を導電型において対
応するドレイン領域にそれぞれ隣接させてセルフアライ
ン的に形成することを特徴とするものである。
［作 用］ この発明の集積回路装置によれば、出力配線層の一部
が半導体表面に直接接触するので、層間絶縁膜には出力
配線層のための接続孔を設けなくてよい。また、ゲート
電極層は、前段の回路の出力配線層をポリサイド構造と
すれば該出力配線層と一体的に形成でき、両者間の接続
のための接続孔は不要となる。従って、単位回路当りの
占有面積を縮少でき、集積度が向上する。その上、出力
配線層の大部分とゲート電極層とがいずれもポリサイド
構造であるため、多くの工程を共通にして工程数増加を
抑えることができ、しかも出力配線層はドレイン領域と
同一導電型の接触領域に接触させるので、Si−TiSi2−T
iNの３層構造を採用した場合のように製造上の困難を伴
うことがない。従って、製造の容易性が確保される。
が半導体表面に直接接触するので、層間絶縁膜には出力
配線層のための接続孔を設けなくてよい。また、ゲート
電極層は、前段の回路の出力配線層をポリサイド構造と
すれば該出力配線層と一体的に形成でき、両者間の接続
のための接続孔は不要となる。従って、単位回路当りの
占有面積を縮少でき、集積度が向上する。その上、出力
配線層の大部分とゲート電極層とがいずれもポリサイド
構造であるため、多くの工程を共通にして工程数増加を
抑えることができ、しかも出力配線層はドレイン領域と
同一導電型の接触領域に接触させるので、Si−TiSi2−T
iNの３層構造を採用した場合のように製造上の困難を伴
うことがない。従って、製造の容易性が確保される。
また、この発明の集積回路装置の製法によれば、通常
のポリサイドゲートプロセスに比べてドレイン導出孔形
成に要する工程が増加するのみで、簡略な工程で高集積
度のCMOSICを歩留りよく製造することができ、特に出力
配線層及びドレイン領域に対してセルフアライメントの
関係で接触領域を形成するようにしたことも集積度の向
上に寄与している。
のポリサイドゲートプロセスに比べてドレイン導出孔形
成に要する工程が増加するのみで、簡略な工程で高集積
度のCMOSICを歩留りよく製造することができ、特に出力
配線層及びドレイン領域に対してセルフアライメントの
関係で接触領域を形成するようにしたことも集積度の向
上に寄与している。
［実施例］ 第１図は、この発明の一実施例によるCMOSICにおける
インバータ部の断面構成を示すものであり、第２図は該
インバータ部の平面配置を、第３図乃至第８図は該イン
バータ部の製造工程をそれぞれ示している。第１図乃至
第８図において、第10図乃至第13図と同様の部分には同
様の符号を付してある。
インバータ部の断面構成を示すものであり、第２図は該
インバータ部の平面配置を、第３図乃至第８図は該イン
バータ部の製造工程をそれぞれ示している。第１図乃至
第８図において、第10図乃至第13図と同様の部分には同
様の符号を付してある。
第１図のCMOSICの特徴は、出力配線層WBをゲート電極
層20A及び20Bと同様にポリシリコン層19C及びシリサイ
ド層23Cの積層（ポリサイド）で形成すると共にN+型ド
レイン領域DN及びP+型ドレイン領域DPにそれぞれ隣接し
てＮ型接触領域CA及びＰ型接触領域CBを設け、これらの
接触領域CA及びCBには出力配線層WBを構成するシリサイ
ド層23Cを部分的に重ねてオーミック接触させたことで
ある。この場合、ゲート電極層20A,20Bと出力配線層WB
の大部分とがいずれもポリサイド構造であり、ポリシリ
コン層19Cは、ゲート電極層20Aを構成するポリシリコン
層19A及びゲート電極層20Bを構成するポリシリコン層19
Bと同時に形成されるものであり、シリサイド層23Cは、
ゲート電極層20Aを構成するシリサイド層23A及びゲート
電極層20Bを構成するシリサイド層23Bと同時に形成され
るものである。また、接触領域CA及びCBは、各々の周辺
に第２図に示すようなパターンで形成されたN+型ドレイ
ン領域の深い部分DNd及びP+型ドレイン領域の深い部分D
Pdにそれぞれ隣接するようになっている。
層20A及び20Bと同様にポリシリコン層19C及びシリサイ
ド層23Cの積層（ポリサイド）で形成すると共にN+型ド
レイン領域DN及びP+型ドレイン領域DPにそれぞれ隣接し
てＮ型接触領域CA及びＰ型接触領域CBを設け、これらの
接触領域CA及びCBには出力配線層WBを構成するシリサイ
ド層23Cを部分的に重ねてオーミック接触させたことで
ある。この場合、ゲート電極層20A,20Bと出力配線層WB
の大部分とがいずれもポリサイド構造であり、ポリシリ
コン層19Cは、ゲート電極層20Aを構成するポリシリコン
層19A及びゲート電極層20Bを構成するポリシリコン層19
Bと同時に形成されるものであり、シリサイド層23Cは、
ゲート電極層20Aを構成するシリサイド層23A及びゲート
電極層20Bを構成するシリサイド層23Bと同時に形成され
るものである。また、接触領域CA及びCBは、各々の周辺
に第２図に示すようなパターンで形成されたN+型ドレイ
ン領域の深い部分DNd及びP+型ドレイン領域の深い部分D
Pdにそれぞれ隣接するようになっている。
第２図の平面配置において、PGTは、ポリサイドから
なるゲート配線層であり、アクティブ領域配置孔ANに重
なる部分がゲート電極層20Aに相当し、アクティブ領域
配置孔APに重なる部分がゲート電極層20Bに相当する。
ゲート配線層PGT及び出力配線層WBは１層目配線層とし
て形成され、電源配線層LS及びLDは２層目配線層として
形成される。N+型ソース領域SNは接続孔CNSを介して電
源配線層LSに接続され、P+型ソース領域SPは接続孔CPS
を介して電源配線層LDに接続される。
なるゲート配線層であり、アクティブ領域配置孔ANに重
なる部分がゲート電極層20Aに相当し、アクティブ領域
配置孔APに重なる部分がゲート電極層20Bに相当する。
ゲート配線層PGT及び出力配線層WBは１層目配線層とし
て形成され、電源配線層LS及びLDは２層目配線層として
形成される。N+型ソース領域SNは接続孔CNSを介して電
源配線層LSに接続され、P+型ソース領域SPは接続孔CPS
を介して電源配線層LDに接続される。
上記した構成によれば、出力配線層WBの大部分をゲー
ト電極層20A,20Bと同様のポリサイド構造で１層目配線
として形成すると共に、出力配線層WBを構成するシリサ
イド層23CをＮ型及びＰ型の接触領域CA及びCBにオーミ
ック接触させるようにしたので、第10図に示したCG,
CPD,CNDのような接続孔が不要となって集積度が大幅に
向上すると共に、第15図で述べたSi−TiSi2−TiNの３層
構造形成のような特殊な工程が不要となり、通常の堆
積、パターニング、不純物ドーピング等の技術を用いて
歩留りの良い簡略な製造工程を採用可能となる。
ト電極層20A,20Bと同様のポリサイド構造で１層目配線
として形成すると共に、出力配線層WBを構成するシリサ
イド層23CをＮ型及びＰ型の接触領域CA及びCBにオーミ
ック接触させるようにしたので、第10図に示したCG,
CPD,CNDのような接続孔が不要となって集積度が大幅に
向上すると共に、第15図で述べたSi−TiSi2−TiNの３層
構造形成のような特殊な工程が不要となり、通常の堆
積、パターニング、不純物ドーピング等の技術を用いて
歩留りの良い簡略な製造工程を採用可能となる。
次に、第３図乃至第８図を参照して第１図の構造を得
るための製造工程の一例を説明する。
るための製造工程の一例を説明する。
まず、第３図の工程では、第11図で前述したと同様に
Ｎ型半導体基板10の表面にＰ型ウエル領域12、Ｎ型ウエ
ル領域14、フィールド絶縁膜16、ゲート絶縁膜18A,18B
等を形成する。そして、基板上面にCDV法等によりポリ
シリコン層19を堆積形成した後、ポリシリコン層19にリ
ン等のＮ型決定不純物を所要量ドープする。
Ｎ型半導体基板10の表面にＰ型ウエル領域12、Ｎ型ウエ
ル領域14、フィールド絶縁膜16、ゲート絶縁膜18A,18B
等を形成する。そして、基板上面にCDV法等によりポリ
シリコン層19を堆積形成した後、ポリシリコン層19にリ
ン等のＮ型決定不純物を所要量ドープする。
次に、第４図の工程では、ホトリソグラフィ技術によ
り、前述の接触領域CA,CBにそれぞれ対応したドレイン
導出用の孔Ca,Cbをポリシリコン層19に形成し、しかる
後残存するポリシリコン層19をマスクとしてゲート絶縁
膜18A,18Bをエッチングすることにより孔Ca,Cbにそれぞ
れ対応してＰ型ウエル領域12及びＮ型ウエル領域14の各
一部を露呈させる。この場合、第６図に示すようにゲー
ト電極層20A,20Bの直下に位置することとなるゲート絶
縁膜部分はポリシリコン層19でカバーされているので、
エッチング処理時に汚染や膜減りを受けることがない。
また、孔Ca,Cbの形成パターンとしては、破線で示すよ
うに各ウエル領域上にポリシリコン及びゲート絶縁材を
残存させるようなものであってもよい。なお、孔Ca,Cb
に対応して半導体表面部分を露呈させる別の方法として
は、ポリシリコンエッチングに用いたレジスト膜を残し
ておき、このレジスト膜をマスクとしてゲート絶縁膜の
エッチングを行なうものを採用してもよい。
り、前述の接触領域CA,CBにそれぞれ対応したドレイン
導出用の孔Ca,Cbをポリシリコン層19に形成し、しかる
後残存するポリシリコン層19をマスクとしてゲート絶縁
膜18A,18Bをエッチングすることにより孔Ca,Cbにそれぞ
れ対応してＰ型ウエル領域12及びＮ型ウエル領域14の各
一部を露呈させる。この場合、第６図に示すようにゲー
ト電極層20A,20Bの直下に位置することとなるゲート絶
縁膜部分はポリシリコン層19でカバーされているので、
エッチング処理時に汚染や膜減りを受けることがない。
また、孔Ca,Cbの形成パターンとしては、破線で示すよ
うに各ウエル領域上にポリシリコン及びゲート絶縁材を
残存させるようなものであってもよい。なお、孔Ca,Cb
に対応して半導体表面部分を露呈させる別の方法として
は、ポリシリコンエッチングに用いたレジスト膜を残し
ておき、このレジスト膜をマスクとしてゲート絶縁膜の
エッチングを行なうものを採用してもよい。
次に、第５図の工程では、基板上面にCVD法又はスパ
ッタ法により例えばタングステンシリサイドからなるシ
リサイド層23を形成する。この結果、シリサイド層23
は、孔Ca,Cbに対応する部分でウエル領域12及び14と直
接的に接触し、それ以外の部分ではポリシリコンと共に
ポリサイド構造を形成する。
ッタ法により例えばタングステンシリサイドからなるシ
リサイド層23を形成する。この結果、シリサイド層23
は、孔Ca,Cbに対応する部分でウエル領域12及び14と直
接的に接触し、それ以外の部分ではポリシリコンと共に
ポリサイド構造を形成する。
次に、第６図の工程では、基板上面に所望のゲート配
線・出力配線パターンに従ってレジスト膜25を形成した
後、このレジスト膜25をマスクとしてシリサイド層23及
びポリシリコン層19を選択的にエッチ除去する。この結
果、ポリシリコン層19A及びシリサイド層23Aからなるゲ
ート電極層20Aとポリシリコン層19B及びシリサイド層23
Bからなるゲート電極層20Bとを含むゲート配線層（第２
図のPGT）が形成されると共に、ポリシリコン層19C及び
シリサイド層23Cからなる出力配線層WBが形成される。
この場合、孔Ca内の半導体表面に接触するシリサイド層
部分を該半導体表面がゲート絶縁膜18Aの端縁に沿って
所定幅ｄの範囲で露呈されるようにパターニングすると
共に、孔Cb内の半導体表面に接触するシリサイド層部分
を該半導体表面がゲート絶縁膜18bの端縁に沿って所定
幅ｄの範囲で露呈されるようにパターニングすると、後
述するソース・ドレイン形成工程において、第１図及び
第２図に示したようにドレイン領域DN,DPの接触領域CA,
CBにそれぞれ隣接する部分DNd,DPdがいずれも深く形成
されるので、隣接する接触領域CA,CBと良好なオーミッ
ク接続を得ることができる。
線・出力配線パターンに従ってレジスト膜25を形成した
後、このレジスト膜25をマスクとしてシリサイド層23及
びポリシリコン層19を選択的にエッチ除去する。この結
果、ポリシリコン層19A及びシリサイド層23Aからなるゲ
ート電極層20Aとポリシリコン層19B及びシリサイド層23
Bからなるゲート電極層20Bとを含むゲート配線層（第２
図のPGT）が形成されると共に、ポリシリコン層19C及び
シリサイド層23Cからなる出力配線層WBが形成される。
この場合、孔Ca内の半導体表面に接触するシリサイド層
部分を該半導体表面がゲート絶縁膜18Aの端縁に沿って
所定幅ｄの範囲で露呈されるようにパターニングすると
共に、孔Cb内の半導体表面に接触するシリサイド層部分
を該半導体表面がゲート絶縁膜18bの端縁に沿って所定
幅ｄの範囲で露呈されるようにパターニングすると、後
述するソース・ドレイン形成工程において、第１図及び
第２図に示したようにドレイン領域DN,DPの接触領域CA,
CBにそれぞれ隣接する部分DNd,DPdがいずれも深く形成
されるので、隣接する接触領域CA,CBと良好なオーミッ
ク接続を得ることができる。
次に、第７図の工程では、基板上面にアクティブ領域
配置孔ANを露呈されるようにレジスト膜26を形成した
後、このレジスト膜26をフィールド絶縁膜16とゲート電
極層20Aとシリサイド層23CとをマスクとしてＮ型決定不
純物（リン又はヒ素）をウエル領域12に選択的にイオン
注入することによりN+型ソース領域SN及びN+型ドレイン
領域DNを形成する。このとき、ドレイン領域DNは、前述
の所定幅ｄに対応した部分DNdにおいて他の部分より深
く形成される。また、シリサイド層23Cと接触したシリ
コン表面には注入イオンが到達しない。
配置孔ANを露呈されるようにレジスト膜26を形成した
後、このレジスト膜26をフィールド絶縁膜16とゲート電
極層20Aとシリサイド層23CとをマスクとしてＮ型決定不
純物（リン又はヒ素）をウエル領域12に選択的にイオン
注入することによりN+型ソース領域SN及びN+型ドレイン
領域DNを形成する。このとき、ドレイン領域DNは、前述
の所定幅ｄに対応した部分DNdにおいて他の部分より深
く形成される。また、シリサイド層23Cと接触したシリ
コン表面には注入イオンが到達しない。
次に、第８図の工程では、レジスト膜26を除去してか
ら、アクティブ領域配置孔APを露呈させるように基板上
面に新たなレジスト膜を形成し、このレジスト膜とフィ
ールド絶縁膜16とゲート電極層20Bとシリサイド23Cとを
マスクとしてＰ型決定不純物（ボロン）をウエル領域14
に選択的にイオン注入することによりP+型ドレイン領域
DP及びP+型ソース領域SPを形成する。このとき、ドレイ
ン領域DPは、前述の所定幅ｄに対応した部分DPdにおい
て他の部分より深く形成される。また、シリサイド層23
Cと接触したシリコン表面には注入イオンが到達しな
い。この後、PSG等の層間絶縁膜22を基板上面に堆積形
成してから、注入イオンの活性化のための熱処理を行な
う。このときの熱処理によりシリサイド層23Cに先に注
入されているＮ型決定不純物及びＰ型決定不純物がウエ
ル領域12及び14の表面にそれぞれ拡散され、この結果と
してN+型ドレイン領域DN（特にDNd部分）に隣接したＮ
型接触領域CA及びP+型ドレイン領域DP特にDPd部分）に
隣接したＰ型接触領域CBが形成される。
ら、アクティブ領域配置孔APを露呈させるように基板上
面に新たなレジスト膜を形成し、このレジスト膜とフィ
ールド絶縁膜16とゲート電極層20Bとシリサイド23Cとを
マスクとしてＰ型決定不純物（ボロン）をウエル領域14
に選択的にイオン注入することによりP+型ドレイン領域
DP及びP+型ソース領域SPを形成する。このとき、ドレイ
ン領域DPは、前述の所定幅ｄに対応した部分DPdにおい
て他の部分より深く形成される。また、シリサイド層23
Cと接触したシリコン表面には注入イオンが到達しな
い。この後、PSG等の層間絶縁膜22を基板上面に堆積形
成してから、注入イオンの活性化のための熱処理を行な
う。このときの熱処理によりシリサイド層23Cに先に注
入されているＮ型決定不純物及びＰ型決定不純物がウエ
ル領域12及び14の表面にそれぞれ拡散され、この結果と
してN+型ドレイン領域DN（特にDNd部分）に隣接したＮ
型接触領域CA及びP+型ドレイン領域DP特にDPd部分）に
隣接したＰ型接触領域CBが形成される。
この後は、第１図に示すように、ソース領域SN及びSP
の各一部を露呈させるような接続孔CNS及びCPSを層間絶
縁膜22及びその下のゲート絶縁膜に形成する。そして、
基板上面にAl−Si等の配線用金属を堆積して適宜パター
ニングすることにより電源配線層LS及びLDを形成する。
の各一部を露呈させるような接続孔CNS及びCPSを層間絶
縁膜22及びその下のゲート絶縁膜に形成する。そして、
基板上面にAl−Si等の配線用金属を堆積して適宜パター
ニングすることにより電源配線層LS及びLDを形成する。
上記した製法によれば、第10図乃至第13図で述べた製
法においてポリサイドゲート構造を採用した場合に比べ
て第４図のホトリソグラフィ処理を追加するだけで工程
数増加が少なくて済み、しかも再現性良好な工程を使用
するので、高集積度のCMOSICを歩留り良く低コストで製
造することができる。また、接触領域CA,CBを出力配線
層WBのシリサイド層23C並びにドレイン領域DN及びDPに
対してセルフアライメントに形成するようにしたので、
マスク合せ余裕が不要となり、この点でも集積度の向上
が可能となる。
法においてポリサイドゲート構造を採用した場合に比べ
て第４図のホトリソグラフィ処理を追加するだけで工程
数増加が少なくて済み、しかも再現性良好な工程を使用
するので、高集積度のCMOSICを歩留り良く低コストで製
造することができる。また、接触領域CA,CBを出力配線
層WBのシリサイド層23C並びにドレイン領域DN及びDPに
対してセルフアライメントに形成するようにしたので、
マスク合せ余裕が不要となり、この点でも集積度の向上
が可能となる。
［発明の効果］ 以上のように、この発明によれば、ポリサイドゲート
構造のCMOSICにおいて製造容易性を確保しつつ集積度を
向上させることができ、しかも高集積度のポリサイドゲ
ートCMOSICを歩留りよく低コストで製造可能となる効果
が得られるものである。また、ポリシリコン層にシリサ
イド層を積層して成る出力配線層において、シリサイド
層は、ポリシリコン層の一方の側部を覆って第１の接触
領域まで延長して第１の接触領域に重なり且つオーミッ
ク接触する第１の延長部分と、ポリシリコン層の他方の
側部を覆って第２の接触領域まで延長して第２の接触領
域に重なり且つオーミック接触する第２の延長部分とを
有する構成にしたので、出力配線層の接続部及びその近
傍で配線厚さを低減できると共にステップカバレッジを
改善でき、しかもポリシリコン層の不介入により接続部
の抵抗を低減できる効果もある。
構造のCMOSICにおいて製造容易性を確保しつつ集積度を
向上させることができ、しかも高集積度のポリサイドゲ
ートCMOSICを歩留りよく低コストで製造可能となる効果
が得られるものである。また、ポリシリコン層にシリサ
イド層を積層して成る出力配線層において、シリサイド
層は、ポリシリコン層の一方の側部を覆って第１の接触
領域まで延長して第１の接触領域に重なり且つオーミッ
ク接触する第１の延長部分と、ポリシリコン層の他方の
側部を覆って第２の接触領域まで延長して第２の接触領
域に重なり且つオーミック接触する第２の延長部分とを
有する構成にしたので、出力配線層の接続部及びその近
傍で配線厚さを低減できると共にステップカバレッジを
改善でき、しかもポリシリコン層の不介入により接続部
の抵抗を低減できる効果もある。
第１図は、この発明の一実施例によるCMOSICを示す基板
断面図、 第２図は、第１図のCMOSICにおけるインバータ部の上面
図、 第３図乃至第８図は、第２図のインバータ部の製造工程
を示す基板断面図、 第９図は、CMOSICの等価回路図、 第10図は、インバータ部の一従来例を示す上面図、 第11図乃至第13図は、第10図のインバータ部の製法の一
例を示す基板断面図、 第14図乃至第16図は、インバータ部の製法の他の従来例
を示す基板断面図である。 10……Ｎ型半導体基板、12……Ｐ型ウエル領域、 14……Ｎ型ウエル領域、16……フィールド絶縁膜、 18A,18B……ゲート絶縁膜、19,20……ポリシリコン層、
22……層間絶縁膜、23……シリサイド層、 AP……PMOS用アクティブ領域配置孔、AN……NMOS用アク
ティブ領域配置孔、SP……P+型ソース領域、DP……P+型
ドレイン領域、SN……N+型ソース領域、DN……N+型ドレ
イン領域、 CA……Ｎ型接触領域、CB……Ｐ型接触領域、 LS,LD……電源配線層、GT,PGT……ゲート配線層、WA,WB
……出力配線層。
断面図、 第２図は、第１図のCMOSICにおけるインバータ部の上面
図、 第３図乃至第８図は、第２図のインバータ部の製造工程
を示す基板断面図、 第９図は、CMOSICの等価回路図、 第10図は、インバータ部の一従来例を示す上面図、 第11図乃至第13図は、第10図のインバータ部の製法の一
例を示す基板断面図、 第14図乃至第16図は、インバータ部の製法の他の従来例
を示す基板断面図である。 10……Ｎ型半導体基板、12……Ｐ型ウエル領域、 14……Ｎ型ウエル領域、16……フィールド絶縁膜、 18A,18B……ゲート絶縁膜、19,20……ポリシリコン層、
22……層間絶縁膜、23……シリサイド層、 AP……PMOS用アクティブ領域配置孔、AN……NMOS用アク
ティブ領域配置孔、SP……P+型ソース領域、DP……P+型
ドレイン領域、SN……N+型ソース領域、DN……N+型ドレ
イン領域、 CA……Ｎ型接触領域、CB……Ｐ型接触領域、 LS,LD……電源配線層、GT,PGT……ゲート配線層、WA,WB
……出力配線層。
Claims (4)
- 【請求項１】（ａ）第１導電型を有する半導体基板と、 （ｂ）この半導体基板の表面に形成され、前記第１導電
型とは反対の第２導電型を有するウエル領域と、 （ｃ）前記半導体基板の表面に形成されたフィールド絶
縁膜であって、前記ウエル領域の一部に対応した第１の
アクティブ領域配置孔及び前記第１導電型の基板表面の
一部に対応した第２のアクティブ領域配置孔を有するも
のと、 （ｄ）前記第１のアクティブ領域配置孔を二分するよう
にして前記ウエル領域上に第１のゲート絶縁膜を介して
形成された第１のゲート電極層であって、ポリシリコン
層にシリサイド層を積層して成るものと、 （ｅ）前記第１のゲート電極層をはさむようにして前記
ウエル領域に形成されたソース及びドレイン領域であっ
て、各々前記第１導電型を有するものと、 （ｆ）前記第１のアクティブ領域配置孔内で前記第１導
電型のドレイン領域に隣接して前記ウエル領域に形成さ
れ、該ドレイン領域と同一の導電型を有する第１の接触
領域と、 （ｇ）前記第２のアクティブ領域配置孔を二分するよう
にして前記第１導電型の基板表面上に第２のゲート絶縁
膜を介して形成された第２のゲート電極層であって、ポ
リシリコン層にシリサイド層を積層して成るものと、 （ｈ）前記第２のゲート電極層をはさむようにして前記
第１導電型の基板表面に形成されたソース及びドレイン
領域であって、各々前記第２導電型を有するものと （ｉ）前記第２のアクティブ領域配置孔内で前記第２導
電型のドレイン領域に隣接して前記第１導電型の基板表
面に形成され、該ドレイン領域と同一の導電型を有する
第２の接触領域と、 （ｊ）前記フィールド絶縁膜上に形成され、ポリシリコ
ン層にシリサイド層を積層して成る出力配線層であっ
て、前記シリサイド層は、前記ポリシリコン層の一方の
側部を覆って前記第１の接触領域まで延長して前記第１
の接触領域に重なり且つオーミック接触する第１の延長
部分と、前記ポリシリコン層の他方の側部を覆って前記
第２の接触領域まで延長して前記第２の接触領域に重な
り且つオーミック接触する第２の延長部分とを有するも
のと をそなえた集積回路装置。 - 【請求項２】前記第１及び第２の接触領域はそれぞれ前
記第１及び第２導電型のドレイン領域より浅く形成さ
れ、前記第１及び第２導電型のドレイン領域はそれぞれ
前記第１及び第２の接触領域に隣接する部分において他
の部分より深く形成されていることを特徴とする請求項
１記載の集積回路装置。 - 【請求項３】（ａ）第１導電型を有する半導体基板の表
面に、該第１導電型とは反対の第２導電型を有するウエ
ル領域を形成する工程と、 （ｂ）前記半導体基板の表面に、前記ウエル領域の一部
に対応した第１のアクティブ領域配置孔及び前記第１導
電型の基板表面の一部に対応した第２のアクティブ領域
配置孔を有するフィールド絶縁膜を形成する工程と、 （ｃ）前記第１及び第２のアクティブ領域配置孔内の半
導体表面をそれぞれおおって第１及び第２のゲート絶縁
膜を形成する工程と、 （ｄ）前記フィールド絶縁膜並びに前記第１及び第２の
ゲート絶縁膜をおおってポリシリコン層を堆積形成する
工程と、 （ｅ）選択エッチング処理により前記第１のアクティブ
領域配置孔内の第１のドレイン形成予定部で前記ポリシ
リコン層及び前記第１のゲート絶縁膜に第１のドレイン
導出孔を形成すると共に前記第２のアクティブ領域配置
孔内の第２のドレイン形成予定部で前記ポリシリコン層
及び前記第２のゲート絶縁膜に第２のドレイン導出孔を
形成することにより該第１及び第２のドレイン導出孔内
に半導体表面を露呈させる工程と、 （ｆ）前記ポリシリコン層並びに前記第１及び第２のド
レイン導出孔をおおってシリサイド層を堆積形成するこ
とにより該シリサイド層を該第１及び第２のドレイン導
出孔内の半導体表面に接触させる工程と、 （ｇ）前記ポリシリコン層及び前記シリサイド層からな
る積層を所定のゲート電極・出力配線パターンに従って
パターニングすることにより前記第１のアクティブ領域
配置孔内の第１のソース形成予定部及び前記第１のドレ
イン形成予定部にはさまれて残存した積層部分からなる
第１のゲート電極層と、前記第２のアクティブ領域配置
孔内の第２のソース形成予定部及び前記第２のドレイン
形成予定部にはさまれて残存した積層部分からなる第２
のゲート電極層と、前記フィールド絶縁膜上に残存した
積層部分及びこの積層部分のシリサイド層に連続して前
記第１及び第２のドレイン導出孔内に残存したシリサイ
ド層からなる出力配線層とを形成する工程と、 （ｈ）前記第２のアクティブ領域配置孔をマスクした状
態で前記フィールド絶縁膜と前記第１のゲート電極層と
前記出力配線層のシリサイド層とをマスクして前記ウエ
ル領域に前記第１導電型を決定する不純物を選択的にイ
オン注入することにより前記第１導電型を有するソース
及びドレイン領域を前記第１のソース及びドレイン形成
予定部にそれぞれ形成する工程と、 （ｉ）前記第１のアクティブ領域配置孔をマスクした状
態で前記フィールド絶縁膜と前記第２のゲート電極層と
前記出力配線層のシリサイド層とをマスクとして前記第
１導電型の基板表面に前記第２導電型を決定する不純物
を選択的にイオン注入することにより前記第２導電型を
有するソース及びドレイン領域を前記第２のソース及び
ドレイン形成予定部にそれぞれ形成する工程と、 （ｊ）前記（ｈ）及び（ｉ）の工程で前記出力配線層の
シリサイド層にイオン注入された第１及び第２導電型決
定不純物を熱処理により前記第１及び第２のドレイン導
出孔内の半導体表面に拡散させることにより前記第１導
電型のドレイン領域に隣接してそれと同一導電型の第１
の接触領域を形成すると共に前記第２導電型のドレイン
領域に隣接してそれと同一導電型の第２の接触領域を形
成する工程と を含む集積回路装置の製法。 - 【請求項４】前記（ｇ）のパターニング工程では、前記
第１のドレイン導出孔内の半導体表面に接触するシリサ
イド層部分を該半導体表面が前記第１のゲート絶縁膜の
端縁に沿って露呈されるように選択的に除去すると共
に、前記第２のドレイン導出孔内の半導体表面に接触す
るシリサイド層部分を該半導体表面が前記第２のゲート
絶縁膜の端縁に沿って露呈されるように選択的に除去
し、前記（ｈ）のソース・ドレイン形成工程では、前記
第１導電型のドレイン領域を前記第１のドレイン導出孔
内のシリサイド除去部に対応する部分において他の部分
より深く形成し、前記（ｉ）のソース・ドレイン形成工
程では、前記第２導電型のドレイン領域を前記第２のド
レイン導出孔内のシリサイド除去部に対応する部分にお
いて他の部分より深く形成し、前記（ｊ）の接触領域形
成工程では、前記第１及び第２の接触領域をそれぞれ前
記第１及び第２導電型のドレイン領域より浅く形成する
ことを特徴とする請求項３記載の集積回路装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134882A JP2661143B2 (ja) | 1988-05-31 | 1988-05-31 | 集積回路装置とその製法 |
| US08/291,728 US5418179A (en) | 1988-05-31 | 1994-08-16 | Process of fabricating complementary inverter circuit having multi-level interconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134882A JP2661143B2 (ja) | 1988-05-31 | 1988-05-31 | 集積回路装置とその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303748A JPH01303748A (ja) | 1989-12-07 |
| JP2661143B2 true JP2661143B2 (ja) | 1997-10-08 |
Family
ID=15138712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134882A Expired - Lifetime JP2661143B2 (ja) | 1988-05-31 | 1988-05-31 | 集積回路装置とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661143B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488779A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1988
- 1988-05-31 JP JP63134882A patent/JP2661143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01303748A (ja) | 1989-12-07 |
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