JPH03169022A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03169022A JPH03169022A JP1307679A JP30767989A JPH03169022A JP H03169022 A JPH03169022 A JP H03169022A JP 1307679 A JP1307679 A JP 1307679A JP 30767989 A JP30767989 A JP 30767989A JP H03169022 A JPH03169022 A JP H03169022A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はポリサード積層膜を配線層に用いた半導体集積
回路装置に関し、特に、導電型が互いに異なる2種類の
ポリサード積層膜を配線層に用いた半導体集積回路装置
に関する。
回路装置に関し、特に、導電型が互いに異なる2種類の
ポリサード積層膜を配線層に用いた半導体集積回路装置
に関する。
[従来の技術]
半導体集積回路装置のアルミ配線層に代えて、ポリシリ
コンと高融点金属/シリコンの化合物であるシリサイド
とから成るポリサード積層膜にて配線層を形成するよう
にしたものが周知である。
コンと高融点金属/シリコンの化合物であるシリサイド
とから成るポリサード積層膜にて配線層を形成するよう
にしたものが周知である。
一方、近年の半導体集積回路装置、特にC−MOS
LSI、Bi−CMOS LSI等にあっては、同一
の半導体基板表面にNチャネル型MOSFET,Pチャ
ネル型MO S F ETが配されている。斯る半導体
集積回路装置の配線層を上記ポリサード積層膜にて形或
するにあたっては、当該ポリサード積層膜の導電型をこ
れに接続されるNチャネル型MOSFET/Pチャネル
型MOSFETのit極(不純物領域)の導電型に夫々
一致させる必要がある。
LSI、Bi−CMOS LSI等にあっては、同一
の半導体基板表面にNチャネル型MOSFET,Pチャ
ネル型MO S F ETが配されている。斯る半導体
集積回路装置の配線層を上記ポリサード積層膜にて形或
するにあたっては、当該ポリサード積層膜の導電型をこ
れに接続されるNチャネル型MOSFET/Pチャネル
型MOSFETのit極(不純物領域)の導電型に夫々
一致させる必要がある。
このように夫々のMO S F ETの電極の導電型と
ポリサード積層膜の導電型とを一致させた場合には接続
されるポリサード積層膜同士の導電型が互いに異なる場
合が生じる。このようなポリサード積層膜同士を接続す
るに際しては、例えば第7図に示すような配線構造がと
られている。即ち、P型不純物領域(電極)に接続され
るP型ボリシリコン層100とN型不純物領域(電極)
に接続されるN型ボリシリコン層101とを同一層にて
構成するとともに、この両ポリシリコン層上に高融点金
属シリサイド層102を堆積してポリサード積層膜を形
成し、これによって両者を接続するものである。
ポリサード積層膜の導電型とを一致させた場合には接続
されるポリサード積層膜同士の導電型が互いに異なる場
合が生じる。このようなポリサード積層膜同士を接続す
るに際しては、例えば第7図に示すような配線構造がと
られている。即ち、P型不純物領域(電極)に接続され
るP型ボリシリコン層100とN型不純物領域(電極)
に接続されるN型ボリシリコン層101とを同一層にて
構成するとともに、この両ポリシリコン層上に高融点金
属シリサイド層102を堆積してポリサード積層膜を形
成し、これによって両者を接続するものである。
[発明が解決しようとする課題コ
ところで、上述のように、P型ポリシリコン層とN型ボ
リシリコン層とが同一層で構成され、その上に高融点金
属シリサイド層が存在する構成にあっては下記のような
問題が生じることがアイ・イー・ディー・エム、テクニ
カルダイジェスト、1986年、第252頁〜第255
頁に記載されている。
リシリコン層とが同一層で構成され、その上に高融点金
属シリサイド層が存在する構成にあっては下記のような
問題が生じることがアイ・イー・ディー・エム、テクニ
カルダイジェスト、1986年、第252頁〜第255
頁に記載されている。
即ち、高融点金属シリサイド層の形成によってポリサー
ド積層膜から成る導電層が完成した後に他の半導体製造
プロセスに係る熱処理(800℃以上)を行なった場合
、互いに導電型の異なる2つのポリシリコン層に含まれ
る拡散係数の高いP型不純物及び/又はN型不純物が高
融点シリサイド層中を移動し、該不純物はそれと逆導電
型のポリシリコン層に達することが知られている。例え
ば第7図に示すように、N型ボリシリコン層100中の
N型不純物(リン)が図中矢印で示す如くシリサイド層
102を介してP型ポリシリコン層101に移動する。
ド積層膜から成る導電層が完成した後に他の半導体製造
プロセスに係る熱処理(800℃以上)を行なった場合
、互いに導電型の異なる2つのポリシリコン層に含まれ
る拡散係数の高いP型不純物及び/又はN型不純物が高
融点シリサイド層中を移動し、該不純物はそれと逆導電
型のポリシリコン層に達することが知られている。例え
ば第7図に示すように、N型ボリシリコン層100中の
N型不純物(リン)が図中矢印で示す如くシリサイド層
102を介してP型ポリシリコン層101に移動する。
その結果当該P型ポリシリコン層101の表層は反転し
てN型化してN型薄膜101’ を形成するに至りP型
ポリシリコン10l中にPN接合が形成され、上記P型
ポリシリコン層100,N型ボリシリコン層101及び
シリサイド層102によって構成される配線層が高抵抗
化し、又、シリサイド/ボリシリコン間のオーミック接
続不良を起こすことにもなる。つまり、当該配線層にて
連接される互いに導電型の異なる不純物領域の間にコン
タクト不良が発生することとなる。
てN型化してN型薄膜101’ を形成するに至りP型
ポリシリコン10l中にPN接合が形成され、上記P型
ポリシリコン層100,N型ボリシリコン層101及び
シリサイド層102によって構成される配線層が高抵抗
化し、又、シリサイド/ボリシリコン間のオーミック接
続不良を起こすことにもなる。つまり、当該配線層にて
連接される互いに導電型の異なる不純物領域の間にコン
タクト不良が発生することとなる。
因に、実験によれば、高融点金属シリサイドl02中の
不純物の移動拡散は、非常に速く、800℃、300分
程度の通常行なわれる半導体製造プロセスの熱処理でP
型領域とN型領域の境界部(第7図103)から20μ
m程度まで拡散してしまうことが確認されている。
不純物の移動拡散は、非常に速く、800℃、300分
程度の通常行なわれる半導体製造プロセスの熱処理でP
型領域とN型領域の境界部(第7図103)から20μ
m程度まで拡散してしまうことが確認されている。
従って斯るコンタクト不良を防ぐには上記テクニカルダ
イジェストに記載の如くN型ポリシリコン層100とP
型ボリシリコン層101のうち少なくとも表面の導電型
が反転するポリシリコン層側(図示例では101側)の
長さを20μm以上にする必要がある。
イジェストに記載の如くN型ポリシリコン層100とP
型ボリシリコン層101のうち少なくとも表面の導電型
が反転するポリシリコン層側(図示例では101側)の
長さを20μm以上にする必要がある。
しかるに、一方では近年の半導体集積回路装置において
は、更なる高集積化を図るべくゲート電極をポリサード
積層膜にて形成して0.5μm以下の短チャネル構造を
実現したMOSFETが提案されており、斯るMOSF
ETが形成される半導体集積回路装置の配線層にポリサ
ード積層膜を適用することが望まれているが、互いに接
続されるMO S F ETの電極(不純物領域)の導
電型が逆の場合、上述の如く電極間の長さを少なくとも
20μm以上にする必要があり、上記短チャネル構造の
MOSFETを用いることによる高集積化が充分に図れ
ないという不具合がある。
は、更なる高集積化を図るべくゲート電極をポリサード
積層膜にて形成して0.5μm以下の短チャネル構造を
実現したMOSFETが提案されており、斯るMOSF
ETが形成される半導体集積回路装置の配線層にポリサ
ード積層膜を適用することが望まれているが、互いに接
続されるMO S F ETの電極(不純物領域)の導
電型が逆の場合、上述の如く電極間の長さを少なくとも
20μm以上にする必要があり、上記短チャネル構造の
MOSFETを用いることによる高集積化が充分に図れ
ないという不具合がある。
本発明は斯る事情に鑑みてなされたものでP型ボリシリ
コン層、N型ポリシリコン層及び高融点金属シリサイド
から成る配線層中のP型不純物およびN型不純物の相互
拡散を防止し、もって当該配線層の全長を伸ばすことな
く、互いに導電型の異なる不純物領域間の良好なコンタ
クトが得られる半導体集積回路装置を提供することを主
たる目的とする。
コン層、N型ポリシリコン層及び高融点金属シリサイド
から成る配線層中のP型不純物およびN型不純物の相互
拡散を防止し、もって当該配線層の全長を伸ばすことな
く、互いに導電型の異なる不純物領域間の良好なコンタ
クトが得られる半導体集積回路装置を提供することを主
たる目的とする。
本発明の別の目的は、0.5μm以下の短チャネル構造
を実現したMOSFETの電極がこれとは逆導電型の不
純物領域に接続される場合であっても、充分短い配線層
にて該接続を可能にし、もって、高集積化を図った半導
体集積回路装置を提供することにある。
を実現したMOSFETの電極がこれとは逆導電型の不
純物領域に接続される場合であっても、充分短い配線層
にて該接続を可能にし、もって、高集積化を図った半導
体集積回路装置を提供することにある。
本発明のさらに別の目的は、互いに逆導電型の異なる不
純物領域を短い配線層にて接続可能とした半導体集積回
路装置に適用して、更なる高集積化及び高性能化を可能
ならしめる新たな構或のMOSFETを形成した半導体
集積回路装置を提供することにある。
純物領域を短い配線層にて接続可能とした半導体集積回
路装置に適用して、更なる高集積化及び高性能化を可能
ならしめる新たな構或のMOSFETを形成した半導体
集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
即ち、上記主たる目的を達成するために請求項1に係る
半導体集積回路装置は、N型不純物が導入されたポリサ
ード層と、P型不純物が導入されたポリサード層とによ
り配線層を形成するにあたり、上記2つのポリサード層
を分離して形成し、当該2つのポリサード層の間に、夫
々の不純物の相互移動を防止すべく低抵抗拡散防止膜を
含んでなる導電層を形成するものである。
半導体集積回路装置は、N型不純物が導入されたポリサ
ード層と、P型不純物が導入されたポリサード層とによ
り配線層を形成するにあたり、上記2つのポリサード層
を分離して形成し、当該2つのポリサード層の間に、夫
々の不純物の相互移動を防止すべく低抵抗拡散防止膜を
含んでなる導電層を形成するものである。
又、上記別の目的を達威するために請求項2に係る半導
体集積回路装置は、半導体基板主面に少なくとも1つ以
上のPチャネル型MO S F ETと少なくとも1つ
以上のNチャネル型MOSFETとが形成されているも
のにおいて、当該Pチャネル型MO S F ETの電
極とNチャネル型MOSFETの電極とを上記低抵抗拡
散防止膜を含んでなる導電層を介して接続するものであ
る。
体集積回路装置は、半導体基板主面に少なくとも1つ以
上のPチャネル型MO S F ETと少なくとも1つ
以上のNチャネル型MOSFETとが形成されているも
のにおいて、当該Pチャネル型MO S F ETの電
極とNチャネル型MOSFETの電極とを上記低抵抗拡
散防止膜を含んでなる導電層を介して接続するものであ
る。
又、上記さらに別の目的を達成するために請求項3に係
る半導体集積回路装置は、半導体基板と逆導電型の1対
の不純物領域にて形成されたソース・ドレイン領域を有
し、ゲート電極が上記ソース・ドレイン領域と逆導電型
の導電層により形成されたMO S F ETを含んで
なり、上記一対の不純物領域の間に埋込チャネルが形成
されると共に当該一対の不純物領域の互いに対向する位
置に当該半導体基板と同導電型の高濃度不純物領域を設
けたものである。
る半導体集積回路装置は、半導体基板と逆導電型の1対
の不純物領域にて形成されたソース・ドレイン領域を有
し、ゲート電極が上記ソース・ドレイン領域と逆導電型
の導電層により形成されたMO S F ETを含んで
なり、上記一対の不純物領域の間に埋込チャネルが形成
されると共に当該一対の不純物領域の互いに対向する位
置に当該半導体基板と同導電型の高濃度不純物領域を設
けたものである。
[作用]
上記請求項lに記載の半導体集積回路装置は、配線層を
形成するN型不純物及びP型不純物が導入された2つの
ポリサード層の間に、不純物の相互移動を防止する低抵
抗拡散防止膜を含んでなる導電層が形成されているので
、仮に配線層形成後に熱処理を行なってもN型不純物が
導入されたポリサード層のP型化あるいは、P型不純物
が導入されたポリサード層のN型化が防止され、配線層
の高抵抗化が生じることがない。
形成するN型不純物及びP型不純物が導入された2つの
ポリサード層の間に、不純物の相互移動を防止する低抵
抗拡散防止膜を含んでなる導電層が形成されているので
、仮に配線層形成後に熱処理を行なってもN型不純物が
導入されたポリサード層のP型化あるいは、P型不純物
が導入されたポリサード層のN型化が防止され、配線層
の高抵抗化が生じることがない。
上記請求項2に記載の半導体集積回路装置は、半導体基
板主面に形成されたPチャネル型MOSFETの電極と
Nチャネル型MO S F ETの電極を上記導電層介
して接続しているので、2つのMOSFETの互いに接
続される電極間の長さを短くすることができるようにな
る。
板主面に形成されたPチャネル型MOSFETの電極と
Nチャネル型MO S F ETの電極を上記導電層介
して接続しているので、2つのMOSFETの互いに接
続される電極間の長さを短くすることができるようにな
る。
又、上記請求項3に記載の半導体集積回路装置は、MO
S F ETのソース・ドレイン領域を形成する一対
の不純物領域の間に埋込チャネルが形成されると共に当
該一対の不純物領域の互いに対向する位置に当該半導体
基板と同導電型の高濃度不純物領域を設けているので、
当該不純物領域の働きによりMO S F ETの空乏
層が短く抑えられるため(第5図参照)、スレッシュホ
ルド電圧を所望の゛値に保ったままでチャネル長の短い
高性能MOSFETが達威される。
S F ETのソース・ドレイン領域を形成する一対
の不純物領域の間に埋込チャネルが形成されると共に当
該一対の不純物領域の互いに対向する位置に当該半導体
基板と同導電型の高濃度不純物領域を設けているので、
当該不純物領域の働きによりMO S F ETの空乏
層が短く抑えられるため(第5図参照)、スレッシュホ
ルド電圧を所望の゛値に保ったままでチャネル長の短い
高性能MOSFETが達威される。
[実施例]
以下本発明の実施例を図面を参照して説明する。
第1図は本発明に係る半導体集積回路装置の縦断面図で
ある。当該集積回路装置の半導体基板1はN型半導体よ
り成り、当該N型半導体基板1にはP型ウェル領域2が
形成されている。そして、P型ウェル領域にチャネル埋
込型N−MOS 1 0が形成され、一方、前記P型ウ
ェル領域2以外の半導体基板l上にチャネル埋込型P−
MOS20が形成される。このチャネル埋込型MOSは
所謂表面チャネル型MOSに比べてチャネル領域が広く
、従ってモビリティが高いという特性を有するもので、
当該チャネル埋込型MOSを用いることにより、半導体
集積回路装置の高速化・高性能化が達成されている。こ
れら2つのMOSI0.20の間には酸化シリコンによ
りLOC,OS4 1が形成されて素子分離が行なわれ
、C−MOS IC(相補形回路)が形成されている
。
ある。当該集積回路装置の半導体基板1はN型半導体よ
り成り、当該N型半導体基板1にはP型ウェル領域2が
形成されている。そして、P型ウェル領域にチャネル埋
込型N−MOS 1 0が形成され、一方、前記P型ウ
ェル領域2以外の半導体基板l上にチャネル埋込型P−
MOS20が形成される。このチャネル埋込型MOSは
所謂表面チャネル型MOSに比べてチャネル領域が広く
、従ってモビリティが高いという特性を有するもので、
当該チャネル埋込型MOSを用いることにより、半導体
集積回路装置の高速化・高性能化が達成されている。こ
れら2つのMOSI0.20の間には酸化シリコンによ
りLOC,OS4 1が形成されて素子分離が行なわれ
、C−MOS IC(相補形回路)が形成されている
。
N−MOSIQは、ソース・ドレイン領域がP型ウェル
領域2に形成された一対のN型不純物領域11a,ll
bにて構成され、ゲート電極がP型不純物を導入した(
P型)ポリサード積層膜12にて構成されている。一方
、P−MOS20は、ソース・ドレイン領域がN型半導
体基板】に形成された一対のP型不純物領域21a,2
lbにて構成され、ゲート電極がN型不純物を導入した
(N型)ポリサード積層膜22にて構成されている。
領域2に形成された一対のN型不純物領域11a,ll
bにて構成され、ゲート電極がP型不純物を導入した(
P型)ポリサード積層膜12にて構成されている。一方
、P−MOS20は、ソース・ドレイン領域がN型半導
体基板】に形成された一対のP型不純物領域21a,2
lbにて構成され、ゲート電極がN型不純物を導入した
(N型)ポリサード積層膜22にて構成されている。
上記2つのMOSは互いのソース領域及び/又はドレイ
ン領域(図示例では不純物領域1lbと不純物領域2
l b)とが本発明特有のポリサード積層膜から成る配
線層30にて電気的に接続されている。
ン領域(図示例では不純物領域1lbと不純物領域2
l b)とが本発明特有のポリサード積層膜から成る配
線層30にて電気的に接続されている。
次に、上記構成の半導体集積回路装置の配線構造につい
て詳細に説明する。
て詳細に説明する。
上記配線層30は、N−MOS 1 0のN型不純物領
域1lbと直接的に接続される第1の配線層(N型ポリ
サード層)31、P−MOS20のP型不純物2lbと
直接的に接続される第2の配線層(P型ポリサード層)
32から成り、これらは詳細は後述する導電層40によ
って互いに接続されている。第1の配線層31はN型不
純物が導入されたポリシリコン層31aと高融点金属シ
リサイド(例えばWSi,)層3lbにて形成され、第
2の配線層32はP型不純物が導入されたポリシリコン
層32aと高融点金属シリサイド(WSf.)層3lb
にて形成される。
域1lbと直接的に接続される第1の配線層(N型ポリ
サード層)31、P−MOS20のP型不純物2lbと
直接的に接続される第2の配線層(P型ポリサード層)
32から成り、これらは詳細は後述する導電層40によ
って互いに接続されている。第1の配線層31はN型不
純物が導入されたポリシリコン層31aと高融点金属シ
リサイド(例えばWSi,)層3lbにて形成され、第
2の配線層32はP型不純物が導入されたポリシリコン
層32aと高融点金属シリサイド(WSf.)層3lb
にて形成される。
ここでN−MO S l Oのゲート電極12、P−M
OS20のゲート電極22、第1の配線層31及び第2
の配線層32は同一製造プロセス即ち、■C’VDによ
るポリシリコンの成膜、■当該ポリシリコンへのP型又
はN型不純物のイオン打込み、 ■CVD (又はスパッタリング)によるタングステン
シリサイドの成膜、 にて同一層に形成されるポリサード積層膜より成る。そ
の後,所定のマスクパターンに応じたホトリソグラフイ
又はエッチング技術により夫々の形状にバターニングさ
れ図示の如く例えば4分割される。尚、この分割は熱処
理(600℃以上)を施す前に行なわれるものである。
OS20のゲート電極22、第1の配線層31及び第2
の配線層32は同一製造プロセス即ち、■C’VDによ
るポリシリコンの成膜、■当該ポリシリコンへのP型又
はN型不純物のイオン打込み、 ■CVD (又はスパッタリング)によるタングステン
シリサイドの成膜、 にて同一層に形成されるポリサード積層膜より成る。そ
の後,所定のマスクパターンに応じたホトリソグラフイ
又はエッチング技術により夫々の形状にバターニングさ
れ図示の如く例えば4分割される。尚、この分割は熱処
理(600℃以上)を施す前に行なわれるものである。
又、上記4分割されたポリサード積層膜は、夫々のポリ
シリコン層(1 2a,20a,3 ].a,32a)
に導入される不純物の導電型に応じてN型又はP型に形
成されるが、夫々の領域に対応した不純物の打込み(リ
ン、ボロンのイオン打込み)は、ポリシリコン層の堆積
直後に夫々の領域に対応した所定のマスクを使って行な
われる。
シリコン層(1 2a,20a,3 ].a,32a)
に導入される不純物の導電型に応じてN型又はP型に形
成されるが、夫々の領域に対応した不純物の打込み(リ
ン、ボロンのイオン打込み)は、ポリシリコン層の堆積
直後に夫々の領域に対応した所定のマスクを使って行な
われる。
このように形成された半導体本体の全面には、上記N−
MOS 1 0,P−MOS2 0,第1の配線層31
及び第2の配線層32を覆うように、CVDにより、層
間絶縁膜であるシリコン酸化膜5が形成されている。こ
のシリコン酸化膜5には4つの接続孔(コンタクトホー
ル5a,5b,スルーホール5c,5d)が設けられて
いる。このうち、コンタクトホール5a,5bはN−M
OSIO及びP−MOS20のソース・ドレイン領域1
la,21aを夫々アルミ配線層6,7に接続するため
のものであり、上記アルミ配線6とN−MOSIOのソ
ース・ドレイン領域11aとの間、及びアルミ配線7と
P−MOS20のソース・ドレイン領域21aとの間に
は夫々低抵抗拡散防止膜としてのチタンナイトライド膜
8及び9が例えばスパッタリング技術にて形成されてい
る。このようにチタンナイトライド膜8及び9を形成し
ておくことにより半導体集積回路装置の他の製造プロセ
スに係る熱処理時に生じ得る、前記領域11aからアル
ミ配線6へのN型不純物(リン)の沸き上がり及び前記
領域21aからアルミ配線7へのP型不純物(ボロン)
の沸き上がりが防止される。
MOS 1 0,P−MOS2 0,第1の配線層31
及び第2の配線層32を覆うように、CVDにより、層
間絶縁膜であるシリコン酸化膜5が形成されている。こ
のシリコン酸化膜5には4つの接続孔(コンタクトホー
ル5a,5b,スルーホール5c,5d)が設けられて
いる。このうち、コンタクトホール5a,5bはN−M
OSIO及びP−MOS20のソース・ドレイン領域1
la,21aを夫々アルミ配線層6,7に接続するため
のものであり、上記アルミ配線6とN−MOSIOのソ
ース・ドレイン領域11aとの間、及びアルミ配線7と
P−MOS20のソース・ドレイン領域21aとの間に
は夫々低抵抗拡散防止膜としてのチタンナイトライド膜
8及び9が例えばスパッタリング技術にて形成されてい
る。このようにチタンナイトライド膜8及び9を形成し
ておくことにより半導体集積回路装置の他の製造プロセ
スに係る熱処理時に生じ得る、前記領域11aからアル
ミ配線6へのN型不純物(リン)の沸き上がり及び前記
領域21aからアルミ配線7へのP型不純物(ボロン)
の沸き上がりが防止される。
次にN−MOSIOの不純物領域1lb及びP−MO
S 2 0の不純物領域2lbに夫々接続される第1の
配線層31と第2の配線層32とを電気的に接続すべく
配された導電層40について説明する。
S 2 0の不純物領域2lbに夫々接続される第1の
配線層31と第2の配線層32とを電気的に接続すべく
配された導電層40について説明する。
この導電層40は、前述のスルーホール5Cを介して第
1の配線層31と電気的に接続し且つ、スルーホール5
dを介して第2の配線層32と電気的に接続するアルミ
配線42と、アルミ配線42と第1の配線層3lの間及
びアルミ配線42と第2の配線層32の間に配される低
抵抗拡散防止膜としてのチタンナイトライド膜43とか
ら或るもので、他のコンタクトホール5a,5bに形成
される電極部と同一製造プロセスにて形成される.この
ような構成によれば、半導体集積回路装置の製造時に於
いて、P型/N型両不純物を含む2種類のポリサード積
層膜31.32が同一の半導体本体上に形成された後、
アルミ配線の塗付等の高熱処理が半導体集積回路装置全
体に施された場合であってもN型ポリサード積層膜(第
1の配線層31)中の不純物(リン)が拡散してアルミ
配線42、第2の配線層32側へと移動することがなく
、又P型ポリサード積層膜(第2の配線層32)中の不
純物(ボロン)が拡散してアルミ配線42、第1の配線
層31側へと移動することはない。
1の配線層31と電気的に接続し且つ、スルーホール5
dを介して第2の配線層32と電気的に接続するアルミ
配線42と、アルミ配線42と第1の配線層3lの間及
びアルミ配線42と第2の配線層32の間に配される低
抵抗拡散防止膜としてのチタンナイトライド膜43とか
ら或るもので、他のコンタクトホール5a,5bに形成
される電極部と同一製造プロセスにて形成される.この
ような構成によれば、半導体集積回路装置の製造時に於
いて、P型/N型両不純物を含む2種類のポリサード積
層膜31.32が同一の半導体本体上に形成された後、
アルミ配線の塗付等の高熱処理が半導体集積回路装置全
体に施された場合であってもN型ポリサード積層膜(第
1の配線層31)中の不純物(リン)が拡散してアルミ
配線42、第2の配線層32側へと移動することがなく
、又P型ポリサード積層膜(第2の配線層32)中の不
純物(ボロン)が拡散してアルミ配線42、第1の配線
層31側へと移動することはない。
第2図(a),(b)は第1図に示す導電層40に代え
てチタンナイトライドのみから成る導電層50にて、第
1の配線層31と第2の配線層とを電気的に接続した変
形例を示すものであり、予めパターニングされたポリサ
ード積層膜30(31.32)にチタンナイトライド(
導電層)50を略同一平面に付加したものである。斯る
変形例によれば、第}図に示す如く導電層を別途堆積さ
せたものと比較して当該導電層50上に酸化シリコン等
の絶縁膜を堆積させた後に他のアルミ配線層を形成する
など集積回路装置の高密度化を図ることができる。
てチタンナイトライドのみから成る導電層50にて、第
1の配線層31と第2の配線層とを電気的に接続した変
形例を示すものであり、予めパターニングされたポリサ
ード積層膜30(31.32)にチタンナイトライド(
導電層)50を略同一平面に付加したものである。斯る
変形例によれば、第}図に示す如く導電層を別途堆積さ
せたものと比較して当該導電層50上に酸化シリコン等
の絶縁膜を堆積させた後に他のアルミ配線層を形成する
など集積回路装置の高密度化を図ることができる。
第3図(a),(b)は第2図の変形例と同様のチタン
ナイトライドのみから成る導電層60にて第1の配線層
31と第2の配線層32とを接続した他の変形例である
が、当該変形例に於いては、ポリシリコン層31a,3
2a、シリサイド層3lb,32b及び導電層60の3
層を予め形成した後パターニングして配線パターンを形
成する点が第2図の変形例と異なる。
ナイトライドのみから成る導電層60にて第1の配線層
31と第2の配線層32とを接続した他の変形例である
が、当該変形例に於いては、ポリシリコン層31a,3
2a、シリサイド層3lb,32b及び導電層60の3
層を予め形成した後パターニングして配線パターンを形
成する点が第2図の変形例と異なる。
次に、本発明の半導体集積回路装置に配される前述のチ
ャネル埋込型MOSFETについて説明する。
ャネル埋込型MOSFETについて説明する。
上記チャネル埋込型MOSFET I O及びチャネル
埋込型MOSFET20は高速性を図りつつ短チャネル
構造を達成するもので、第1図に示すように前者はその
ゲート電極(導電層)がN型ボリシリコン層と高融点金
属シリサイド層から成るポリサード積層膜にて形成され
(以下、「チャネル埋込型NゲートP−MOSJと称す
)後者はそのゲート電極(導電層)がP型ポリシリコン
層と高融点金属シリサイド層から成るポリサード積層膜
にて形成されている(以下「チャネル埋込型PゲートN
−MOSJと称す)。
埋込型MOSFET20は高速性を図りつつ短チャネル
構造を達成するもので、第1図に示すように前者はその
ゲート電極(導電層)がN型ボリシリコン層と高融点金
属シリサイド層から成るポリサード積層膜にて形成され
(以下、「チャネル埋込型NゲートP−MOSJと称す
)後者はそのゲート電極(導電層)がP型ポリシリコン
層と高融点金属シリサイド層から成るポリサード積層膜
にて形成されている(以下「チャネル埋込型PゲートN
−MOSJと称す)。
上記チャネル埋込型PゲートN−MOS 1 0に於い
てはソース・ドレイン領域11a,llbの互いに近接
する領域13a,13bにP型の高濃度不純物領域(P
+ポケット)が形成され、一方、上記チャネル埋込型N
ゲートP−MOS20に於いてはソース・ドレイン領域
21a,2lbの互いに近接する領域2 3 a,
2 3 bにN型の高濃度不純物領域(N+ポケット)
が形成されている。
てはソース・ドレイン領域11a,llbの互いに近接
する領域13a,13bにP型の高濃度不純物領域(P
+ポケット)が形成され、一方、上記チャネル埋込型N
ゲートP−MOS20に於いてはソース・ドレイン領域
21a,2lbの互いに近接する領域2 3 a,
2 3 bにN型の高濃度不純物領域(N+ポケット)
が形成されている。
これは、チャネル埋込型MOSは短チャネル効果により
安定した電気特性が得られないという課題に鑑みて改良
されたものであり、短チャネル効果を抑制する働きがあ
る。即ち、第5図に示すように、斯る構威のチャネル埋
込型MOSはそのポケットの働きにより空乏層(図中符
号17に示す)が短く抑えられるためスレッシュホルド
電圧Vthを所望の値に保ったままゲート長を短くする
ことができる。
安定した電気特性が得られないという課題に鑑みて改良
されたものであり、短チャネル効果を抑制する働きがあ
る。即ち、第5図に示すように、斯る構威のチャネル埋
込型MOSはそのポケットの働きにより空乏層(図中符
号17に示す)が短く抑えられるためスレッシュホルド
電圧Vthを所望の値に保ったままゲート長を短くする
ことができる。
第6図はチャネル埋込型NゲートP−MOSにおけるゲ
ート長Lgとスレッシュホルド電圧Vthとの関係及び
チャネル埋込型PゲートN−MOSにおけるゲート長L
gとスレッシュホルド電圧vthとの関係を示すグラフ
である。
ート長Lgとスレッシュホルド電圧Vthとの関係及び
チャネル埋込型PゲートN−MOSにおけるゲート長L
gとスレッシュホルド電圧vthとの関係を示すグラフ
である。
図中実線はN4ポケットを有するNゲートP−MOSの
特性、破線はN+ポケットを有しないNゲートP−MO
Sの特性を夫々を示し、一方、一点鎖線はP+ポケット
を有するPゲートN−MOSの特性、二点鎖線はP+ポ
ケットを有しないPゲートN−MOSの特性をそれぞれ
示す。
特性、破線はN+ポケットを有しないNゲートP−MO
Sの特性を夫々を示し、一方、一点鎖線はP+ポケット
を有するPゲートN−MOSの特性、二点鎖線はP+ポ
ケットを有しないPゲートN−MOSの特性をそれぞれ
示す。
図からも明らかなように同一のスレッシュホル・ド電圧
Vthを得ようとする場合、P”/N+ポケットを有す
るMOSに於いては、ゲート長LgをP”/N“ポケッ
トを有しないMOSに比して短くすることができる。
Vthを得ようとする場合、P”/N+ポケットを有す
るMOSに於いては、ゲート長LgをP”/N“ポケッ
トを有しないMOSに比して短くすることができる。
又、上記ポケットを有するMOSは第6図からも明らか
なように例えば、チャネル長LgをO.5μmとする場
合Lgの製造バラツキに対応するスレッシュホルド電圧
Vthの変化が従来のものに比して緩やかなため安定し
た電気特性が得られると云う利点を有する。
なように例えば、チャネル長LgをO.5μmとする場
合Lgの製造バラツキに対応するスレッシュホルド電圧
Vthの変化が従来のものに比して緩やかなため安定し
た電気特性が得られると云う利点を有する。
従って斯るP”/N+ポケットを有するMOSを適用し
た本発明の半導体集積回路装置は、一方で前述の如くコ
ンパクト化が図られた配線構造をも適用しているので、
従前のものに比して著しく高密度化、高集積化が図られ
ることになる。
た本発明の半導体集積回路装置は、一方で前述の如くコ
ンパクト化が図られた配線構造をも適用しているので、
従前のものに比して著しく高密度化、高集積化が図られ
ることになる。
第4図(a)乃至(d)は上述したチャネル埋込型MO
SのうちNチャネル埋込型N−MOSIOの製造プロセ
スの一例を示すものである。即ち、(1)先ずLOGO
Sにて素子分離された半導体基板1主面のP型ウェル領
域2の表層に埋込チャネル成形用の薄いN型不純物膜1
4を形成し、更にその上面に薄いシリコン酸化膜15を
形成する(第4図(a))。
SのうちNチャネル埋込型N−MOSIOの製造プロセ
スの一例を示すものである。即ち、(1)先ずLOGO
Sにて素子分離された半導体基板1主面のP型ウェル領
域2の表層に埋込チャネル成形用の薄いN型不純物膜1
4を形成し、更にその上面に薄いシリコン酸化膜15を
形成する(第4図(a))。
(2)次いで上記シリコン酸化膜l4の上部に、高濃度
のP型不純物が導入されたポリシリコン層12aとシリ
サイド(例えばWSj,)層12bとから成るポリサー
ド層12が形成され、更に当該ポリサード層12の上面
に、後述のイオン打込み時にマスクとして機能するシリ
コン酸化膜19が形成される。その後上記シリコン酸化
膜19をマスクとしたリン(P)の打込み(約30Ke
Vでの打込み)によってN型不純物領域16a,16b
が形成される(第4図(b))。
のP型不純物が導入されたポリシリコン層12aとシリ
サイド(例えばWSj,)層12bとから成るポリサー
ド層12が形成され、更に当該ポリサード層12の上面
に、後述のイオン打込み時にマスクとして機能するシリ
コン酸化膜19が形成される。その後上記シリコン酸化
膜19をマスクとしたリン(P)の打込み(約30Ke
Vでの打込み)によってN型不純物領域16a,16b
が形成される(第4図(b))。
(3)上記第4図(b)の状態で更にボロン(B)のイ
オン打込み(約100KeVでの打込み)を行なって、
上記N型不純物領域16a,16bの第2図中下側(P
型ウェル領域2との接合面近傍)にP+型不純物領域1
7a,17bを形成する。
オン打込み(約100KeVでの打込み)を行なって、
上記N型不純物領域16a,16bの第2図中下側(P
型ウェル領域2との接合面近傍)にP+型不純物領域1
7a,17bを形成する。
そして上記ポリサード層から成るゲート電極12の側面
に酸化シリコンから成るサイドウオールl8をCVD,
エッチング等の公知の手法により形成する(第4図(C
))。
に酸化シリコンから成るサイドウオールl8をCVD,
エッチング等の公知の手法により形成する(第4図(C
))。
(4)上記形成したサイドウオールl8をマスクとして
少なくとも上記P1型不純物領域17a,17bと同程
度の深度で且つ高濃度にて砒素(AS)をイオン打込み
し、P+型領域であったl7a,17bをN型不純物領
域に反転する。このとき上記サイドウオール18をによ
ってマスクされた領域13a,13bがP+型不純物領
域が残されることとなり、当該領域がN−MOSにおけ
るP+ポケットとなる。その後、半導体集積回路装置全
面をシリコン酸化膜5で覆い、P+ポケットを有するP
ゲートN−MOSを得る(第4図(d))。
少なくとも上記P1型不純物領域17a,17bと同程
度の深度で且つ高濃度にて砒素(AS)をイオン打込み
し、P+型領域であったl7a,17bをN型不純物領
域に反転する。このとき上記サイドウオール18をによ
ってマスクされた領域13a,13bがP+型不純物領
域が残されることとなり、当該領域がN−MOSにおけ
るP+ポケットとなる。その後、半導体集積回路装置全
面をシリコン酸化膜5で覆い、P+ポケットを有するP
ゲートN−MOSを得る(第4図(d))。
一方、N+ポケットを有するNゲートP−MOSは略上
記手順と同一の手順にて形成される。そのとき各領域内
の不純物の導電型は当然に上述のものとは全て逆の導電
型となる。尚、イオン打込みに関しては、ソース・ドレ
イン領域21a,2lbにはボロン(B)が打ち込まれ
、N+ポケット部にはリン(P)が打ち込まれることに
なるがこのとき前者は約30KeV,後者は約200K
eVにてイオン打込みがなされる。
記手順と同一の手順にて形成される。そのとき各領域内
の不純物の導電型は当然に上述のものとは全て逆の導電
型となる。尚、イオン打込みに関しては、ソース・ドレ
イン領域21a,2lbにはボロン(B)が打ち込まれ
、N+ポケット部にはリン(P)が打ち込まれることに
なるがこのとき前者は約30KeV,後者は約200K
eVにてイオン打込みがなされる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、本実施例においては、チタンナイトライド(低
抵抗拡散防止膜)43を第1の配線層31と第2の配線
層32の双方に直接的に接合させているが、これに限る
ことなく、当該チタンナイトライド43と第1の配線層
31の間及びチタンナイトライド43と第2の配線層3
2との間に他の低抵抗膜を配した後であっても第lの配
線層31から第2の配線層32及び/又ははその逆方向
への不純物の移動を十分防止することができる。
抵抗拡散防止膜)43を第1の配線層31と第2の配線
層32の双方に直接的に接合させているが、これに限る
ことなく、当該チタンナイトライド43と第1の配線層
31の間及びチタンナイトライド43と第2の配線層3
2との間に他の低抵抗膜を配した後であっても第lの配
線層31から第2の配線層32及び/又ははその逆方向
への不純物の移動を十分防止することができる。
従って、第1の実施例の如く導電層40をスルーホール
5c,5dを介して配するタイプのものにおいて、スル
ーホール5c,5dでのカバレッジを向上すべく、タン
グステン膜を他の低抵抗膜として配する等種々の変形例
が考えられる。
5c,5dを介して配するタイプのものにおいて、スル
ーホール5c,5dでのカバレッジを向上すべく、タン
グステン膜を他の低抵抗膜として配する等種々の変形例
が考えられる。
又、本実施例では導電層40のチタンナイトライド膜4
3は単一の膜となっているが夫々のスルーホール5c,
5d毎に別途形成するようにしても良い。
3は単一の膜となっているが夫々のスルーホール5c,
5d毎に別途形成するようにしても良い。
[発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、本願の請求項l記載の発明は、N型不純物が導入
されたポリサード層と、P型不純物が導入されたポリサ
ード層とにより配線層が形成される半導体集積回路装置
において、上記2つのポリサード層が分離して形成され
、当該2つのポリサード層の間に、夫々の不純物の相互
移動を防止すべく低抵抗拡散防止膜を含んでなる導電層
が形成されているので、上記配線層中のP型不純物およ
びN型不純物の相互拡散を防止し、もって当該配線層の
全長を伸ばすことなく、互いに導電型の異なる不純物領
域間の良好なコンタクトが得られ、半導体集積回路装置
の高集積化を図ることができる。
されたポリサード層と、P型不純物が導入されたポリサ
ード層とにより配線層が形成される半導体集積回路装置
において、上記2つのポリサード層が分離して形成され
、当該2つのポリサード層の間に、夫々の不純物の相互
移動を防止すべく低抵抗拡散防止膜を含んでなる導電層
が形成されているので、上記配線層中のP型不純物およ
びN型不純物の相互拡散を防止し、もって当該配線層の
全長を伸ばすことなく、互いに導電型の異なる不純物領
域間の良好なコンタクトが得られ、半導体集積回路装置
の高集積化を図ることができる。
又、本願の請求項2記載の発明は、半導体基板主面に少
なくとも1つ以上のPチャネル型MOSFETと少なく
とも1つ以上のNチャネル型MOSFETとが形成され
る半導体集積回路装置において、当該Pチャネル型MO
SFETの電極とNチャネル型MO S F ETの電
極とが上記低抵抗拡散防止膜を含んでなる導電層を介し
て接続されるようになっているので、例えば0.5μm
以下の短チャネル構造を実現したMOSFETの電極が
これとは逆導電型の不純物領域に接続される場合であっ
ても、充分短い配線層にて該接続を可能にし、もって、
半導体集積回路装置の高集積化を図ることができる。
なくとも1つ以上のPチャネル型MOSFETと少なく
とも1つ以上のNチャネル型MOSFETとが形成され
る半導体集積回路装置において、当該Pチャネル型MO
SFETの電極とNチャネル型MO S F ETの電
極とが上記低抵抗拡散防止膜を含んでなる導電層を介し
て接続されるようになっているので、例えば0.5μm
以下の短チャネル構造を実現したMOSFETの電極が
これとは逆導電型の不純物領域に接続される場合であっ
ても、充分短い配線層にて該接続を可能にし、もって、
半導体集積回路装置の高集積化を図ることができる。
又、本願の請求項3記載の発明は、半導体基板と逆導電
型の1対の不純物領域にて形成されたソース・ドレイン
領域を有し、ゲート電極が上記ソース・ドレイン領域と
逆導電型の導電層により形成されたMOSFETを含ん
でなる半導体集積回路装置において、上記一対の不純物
領域の間に埋込チャネルが形成されると共に当該一対の
不純物領域の互いに対向する位置に当該半導体基板と同
導電型の高濃度不純物領域が設けられるので、短チャネ
ル効果を抑制した高性能MOSFETの更なるコンパク
ト化が達成され、従って、例えば互いに逆導電型の異な
る不純物領域を短い配線層にて接続可能とした上記2つ
の発明に係る半導体集積回路装置に適用して、更なる高
集積化及び高性能化を可能ならしめる。
型の1対の不純物領域にて形成されたソース・ドレイン
領域を有し、ゲート電極が上記ソース・ドレイン領域と
逆導電型の導電層により形成されたMOSFETを含ん
でなる半導体集積回路装置において、上記一対の不純物
領域の間に埋込チャネルが形成されると共に当該一対の
不純物領域の互いに対向する位置に当該半導体基板と同
導電型の高濃度不純物領域が設けられるので、短チャネ
ル効果を抑制した高性能MOSFETの更なるコンパク
ト化が達成され、従って、例えば互いに逆導電型の異な
る不純物領域を短い配線層にて接続可能とした上記2つ
の発明に係る半導体集積回路装置に適用して、更なる高
集積化及び高性能化を可能ならしめる。
第1図は本発明に係る半導体集積回路装置の縦断面図、
第2図(a),(b)はチタンナイトライドのみから成
る導電層50を用いた変形例を示す縦断面図及び平面図
、 第3図(a),(b)はポリシリコン層、シリサイド層
、導電層の3層を予め形成した後パターニングを施して
所望の配線パターンを得るようにした第2図の変形例と
同様の他の変形例を示す縦ちNチャネル埋込型N−MO
S 1 0製造プロセスを示すための縦断面図、 第5図は第4図に示す製造プロセスにより形成されるP
+ポケットを有するN−MOSの要部拡大断面図、 第6図はチャネル埋込型NゲートP−MOSにおけるゲ
ート長Lgとスレッシュホルド電圧Vthとの関係及び
チャネル埋込型PゲートN−MOSにおけるゲート長L
gをとってスレッシュホルド電圧Vthとの関係を示す
グラフ、 第7図(a),(b)は従来のポリサード積層膜にて発
生する不純物の移動の様子を説明するための断面図であ
る。 1・・・・半導体基板、5c,5d・・・・スルーホー
ル、10・・・・チャネル埋込型N−MOS,1 1a
,llb・・・・ソース・ドレイン領域、12・・・・
ゲート電極、13a,13b・・・・P型高濃度不純物
領域(P+ポケット)、14・・・・N型埋込チャネル
領域、15・・・・ゲート酸化膜、l6a,16b・・
・・N一型ソース・ドレイン領域、17a,17b・・
・・P型高濃度不純物領域、18・・・・サイドウオー
ル、l9・・・・シリコン酸化膜(不純物インブラマス
ク)、2o・・・・チャネル埋込型P−MOS, 2
1 a, 2 l b−ソース・ドレイン領域、22・
・・・ゲート電極、23a,23b・・・・N型高濃度
不純物領域(N+ポケット)、30・・・・配線層(ポ
リサード積層膜)、31・・・・第1の配線層(N型ボ
リサイドM)、32第2の配線層(P型ポリサード層)
、31a,32a=ポリシリコン層、3lb,32b・
・・・シリサイド層、40,50,60・・・・導′¥
L層、42・・・・アルミ配線、43・・・・チタンナ
イトライド(低抵抗拡散防止膜)。 第 2 図 (bl 第 3 図 第 4 図 160 6b 第 4 図 第 0 図 第 6 図 第 ア 図 (01
る導電層50を用いた変形例を示す縦断面図及び平面図
、 第3図(a),(b)はポリシリコン層、シリサイド層
、導電層の3層を予め形成した後パターニングを施して
所望の配線パターンを得るようにした第2図の変形例と
同様の他の変形例を示す縦ちNチャネル埋込型N−MO
S 1 0製造プロセスを示すための縦断面図、 第5図は第4図に示す製造プロセスにより形成されるP
+ポケットを有するN−MOSの要部拡大断面図、 第6図はチャネル埋込型NゲートP−MOSにおけるゲ
ート長Lgとスレッシュホルド電圧Vthとの関係及び
チャネル埋込型PゲートN−MOSにおけるゲート長L
gをとってスレッシュホルド電圧Vthとの関係を示す
グラフ、 第7図(a),(b)は従来のポリサード積層膜にて発
生する不純物の移動の様子を説明するための断面図であ
る。 1・・・・半導体基板、5c,5d・・・・スルーホー
ル、10・・・・チャネル埋込型N−MOS,1 1a
,llb・・・・ソース・ドレイン領域、12・・・・
ゲート電極、13a,13b・・・・P型高濃度不純物
領域(P+ポケット)、14・・・・N型埋込チャネル
領域、15・・・・ゲート酸化膜、l6a,16b・・
・・N一型ソース・ドレイン領域、17a,17b・・
・・P型高濃度不純物領域、18・・・・サイドウオー
ル、l9・・・・シリコン酸化膜(不純物インブラマス
ク)、2o・・・・チャネル埋込型P−MOS, 2
1 a, 2 l b−ソース・ドレイン領域、22・
・・・ゲート電極、23a,23b・・・・N型高濃度
不純物領域(N+ポケット)、30・・・・配線層(ポ
リサード積層膜)、31・・・・第1の配線層(N型ボ
リサイドM)、32第2の配線層(P型ポリサード層)
、31a,32a=ポリシリコン層、3lb,32b・
・・・シリサイド層、40,50,60・・・・導′¥
L層、42・・・・アルミ配線、43・・・・チタンナ
イトライド(低抵抗拡散防止膜)。 第 2 図 (bl 第 3 図 第 4 図 160 6b 第 4 図 第 0 図 第 6 図 第 ア 図 (01
Claims (1)
- 【特許請求の範囲】 1、N型不純物が導入されたポリサード層と、P型不純
物が導入されたポリサード層とにより配線層が形成され
る半導体集積回路装置において、上記2つのポリサード
層が分離して形成され、当該2つのポリサード層の間に
、夫々の不純物の相互移動を防止すべく低抵抗拡散防止
膜を含んでなる導電層が形成されていることを特徴とす
る半導体集積回路装置。 2、半導体基板主面に少なくとも1つ以上のPチャネル
型MOSFETと少なくとも1つ以上のNチャネル型M
OSFETとが形成され、当該Pチャネル型MOSFE
Tの電極とNチャネル型MOSFETの電極とが上記低
抵抗拡散防止膜を含んでなる導電層を介して接続されて
いることを特徴とする請求項1記載の半導体集積回路装
置。 3、半導体基板と逆導電型の1対の不純物領域にて形成
されたソース・ドレイン領域を有し、ゲート電極が上記
ソース・ドレイン領域と逆導電型の導電層により形成さ
れたMOSFETを含んでなる半導体集積回路装置にお
いて、上記一対の不純物領域の間に埋込チャネルが形成
されると共に当該一対の不純物領域の互いに対向する位
置に当該半導体基板と同導電型の高濃度不純物領域を配
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1307679A JPH03169022A (ja) | 1989-11-29 | 1989-11-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1307679A JPH03169022A (ja) | 1989-11-29 | 1989-11-29 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03169022A true JPH03169022A (ja) | 1991-07-22 |
Family
ID=17971932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1307679A Pending JPH03169022A (ja) | 1989-11-29 | 1989-11-29 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03169022A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297296A (ja) * | 1994-04-23 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
US5498908A (en) * | 1991-11-22 | 1996-03-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus having an n-channel MOS transistor and a p-channel MOS transistor and method for manufacturing the semiconductor apparatus |
US6124638A (en) * | 1996-10-31 | 2000-09-26 | United Microelectronics | Semiconductor device and a method of manufacturing the same |
KR20020050970A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
KR100357198B1 (ko) * | 2000-12-29 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 고전압 소자의 격리영역 및 그 형성방법 |
JP2016046363A (ja) * | 2014-08-22 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1989
- 1989-11-29 JP JP1307679A patent/JPH03169022A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5498908A (en) * | 1991-11-22 | 1996-03-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus having an n-channel MOS transistor and a p-channel MOS transistor and method for manufacturing the semiconductor apparatus |
JPH07297296A (ja) * | 1994-04-23 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
US6124638A (en) * | 1996-10-31 | 2000-09-26 | United Microelectronics | Semiconductor device and a method of manufacturing the same |
KR20020050970A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
KR100357198B1 (ko) * | 2000-12-29 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 고전압 소자의 격리영역 및 그 형성방법 |
JP2016046363A (ja) * | 2014-08-22 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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