KR100701697B1 - 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법 - Google Patents

듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법 Download PDF

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Abstract

본 발명에 개시된 씨모스 소자의 제조방법은, 주변회로영역에서의 씨모스 소자 제조방법으로서, 셀지역 및 주변회로 지역으로 구획되고, 소자분리막 및 P-웰 및 N-웰이 형성된 실리콘기판을 제공하는 단계와, 상기 기판 상에 게이트산화막과 실리콘막을 차례로 형성하는 단계와, 상기 P-웰 영역 상에 형성된 실리콘막 부분에 n형 불순물을 이온주입함과 아울러 N-웰 영역 상에 형성된 실리콘막 부분에 p형 불순물을 이온주입하는 단계와, 상기 영역 별로 n형 및 p형 불순물이 각각 이온주입된 실리콘막 상에 금속실리사이드막을 형성하는 단계와, 상기 금속실리사이드막과 실리콘막 및 게이트산화막을 식각하여 주변회로 지역의 N-웰 및 P-웰 영역 상에 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트를 형성하는 단계와, 상기 기판 결과물 상에 층간절연막을 형성하는 단계와, 상기 N-웰 및 P-웰 영역 상에 형성된 층간절연막과 금속실리사이드막을 차례로 식각하여 N-웰 및 P-웰 영역의 폴리실리콘막을 노출시키는 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 매립하도록 금속막을 증착하여 상기 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트와 동시에 콘택되는 브릿지 구조의 비트라인을 형성하는 단계를 포함한다.

Description

듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법{METHOD OF MANUFACTURING CMOS DEVICE WITH DUAL POLYCIDE GATE}
도 1a 내지 도 1d는 종래 기술에 따른 씨모스 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 1e는 종래 기술에 따른 씨모스 소자의 제조방법을 설명하기 위한 평면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 씨모스 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2e는 본 발명의 실시예에 따른 씨모스 소자의 제조방법을 설명하기 위한 평면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 실리콘기판 22 : 소자분리막
23a : P-웰 23b : N-웰
24 : 게이트산화막 25 : 실리콘막
25a : n+ 폴리실리콘막 25b : p+ 폴리실리콘막
26 : 금속실리사이드막 27 : 하드마스크막
28 : 층간절연막 29 : 비트라인 콘택홀
30a, 30b : 폴리사이드 게이트 35 : 비트라인
본 발명은 씨모스(CMOS) 소자의 제조방법에 관한 것으로, 특히, 주변회로 지역의 게이트 특성 안정화를 도모할 수 있는 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 모스(MOS) 소자의 게이트는 주로 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 적용함에 있어서, 상기 폴리실리콘 재질의 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써 낮은 저항값을 구현하고 있다.
그러나, 모스 소자의 집적도가 증가함에 따라 게이트 선폭 및 저항값이 감소되고 있는 실정이므로, 미세 선폭 상에서 저저항을 구현하기 위해서 기존의 폴리실리콘 게이트 대신에, 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등과 같은 전이금속-실리사이드와 폴리실리콘의 적층 구조로 이루어진 전이금속 폴리사이드 게이트에 대한 연구가 활발히 진행되고 있다. 특히, 상기한 전이금속-폴리사이드 중에서, 텅스텐 실리사이드는 미세 선폭에 따른 낮은 저항의 구현이 가능하며, 게이트로서 요구하는 특성을 잘 만족시키고 있어서, 고집적 소자의 제조에 많이 활용될 것으로 기대된다.
한편, 씨모스(CMOS) 소자는 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 n+ 폴리실리콘 게이트를 형성하여 왔는데, 이 방법의 경우, PMOS 영역에서 카운터 도핑(Counter-doping)에 의한 매몰채널(Buried Channel)이 형성되어 단채널효과(Short Channel Effect)가 증대되는 문제점이 발생되었다.
이에 따라, 최근에는 NMOS 영역에는 n+ 폴리실리콘 게이트를, 그리고, PMOS 영역에는 p+ 폴리실리콘 게이트를 형성하는 듀얼 게이트(dual gate) 형성방법이 이용되고 있으며, 이러한 듀얼 게이트 형성방법의 경우, NMOS 및 PMOS 영역 모두에서 표면 채널(Surface Channel)을 형성시키는 것에 의해서 상기 매몰 채널로 인한 문제점이 해결된다.
최근에는, 상기한 듀얼 게이트 형성기술과 폴리사이드 게이트 형성기술을 접목시킨 듀얼 폴리사이드 형성기술이 제안되었다. 단채널효과가 억제됨은 물론 저저항을 갖는 고집적 소자의 게이트를 구현하기 위해서는 상기한 듀얼 폴리사이드 형성기술이 필수적이다.
도 1a 내지 도 1d는 듀얼 폴리사이드 게이트를 갖는 종래 기술에 따른 씨모스 소자의 제조방법에서, 특히, 주변회로 지역의 씨모스 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 실리콘기판(1)에 액티브영역을 한정하는 소자분리막들(2)을 형성하고, 공지된 마스크 및 이온주입 공정을 행하여 상기 실리콘기판 내에 P-웰(3a) 및 N-웰(3b)을 형성한다. 그런다음, 상기 결과물 상에 게이트산화막(4)과 실리콘막(5)을 차례로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 공지된 마스크 및 이온주입 공정을 수행하여 P-웰(3a) 상에는 n+ 실리콘막(5a)을, 그리고, N-웰(3b) 상에는 p+ 실리콘막(5b)을 각각 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 결과물 상에 금속실리사이드막(6)과 하드마스크막(7)을 차례로 형성한다.
그런다음, 게이트 라인(워드라인) 형성을 위하여 상기 하드마스크막(7)을 패터닝하고, 상기 하드마스크 패턴(7)을 식각장벽으로 이용해서 상기 금속실리사이드막(6), 도핑된 실리콘막(5a, 5b) 및 게이트산화막(4)을 순차로 식각하여, NMOS용 n+ 폴리사이드 게이트(10a)와 PMOS용 p+ 폴리사이드 게이트(10b)를 포함하는 듀얼 폴리사이드 게이트 라인(10)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 게이트 라인(10)을 덮도록 기판 전면 상에 층간절연막(8)을 형성한 후, 상기 층간절연막(8)과 하드마스크막(7)을 차례로 식각하여 비트라인 콘택홀(9)을 형성하고나서, 상기 게이트 라인(워드라인)(10)과 콘택되는 비트라인(15)을 형성한다.
도 1e는 도 1d의 평면도로서, 종래 기술에 의해 형성된 워드라인은 연속적이며, 비트라인과 한 지점에서 콘택이 이루어지고, 상기 비트라인 콘택은 NMOS와 PMOS 사이의 중간지점에서 형성됨을 보여준다.
그러나, 상기 듀얼 폴리사이드 게이트 형성방법의 경우, 주변회로 지역에서 NMOS와 PMOS간 불순물이 상호 확산(Dopant Inter-diffusion)되는 문제가 발생한다.
상기 주변회로 지역에서 NMOS의 n+ 폴리실리콘막(5a)과 PMOS의 p+ 폴리실리콘막(5b)이 서로 인접하고 있어, 후속 열공정 및 층간절연막의 매립을 위한 어닐링 공정시, 상기 n+ 폴리실리콘막(5a)과 p+ 폴리실리콘막 각각에 도핑된 n형 불순물과 p형 불순물이 폴리실리콘막 상에 형성된 금속실리사이드막을 통하여 상호 확산되어 각각의 게이트 폴리실리콘내에 카운터 도핑 효과(Counter-doping Effect)를 유발하게 된다. 이로 인해, 각각의 게이트 폴리실리콘막 내의 불순물 이온의 유효 농도가 급격히 떨어지게 되는 심각한 게이트 공핍화 현상(gate depletion effect)이 발생한다. 이로 인해, 문턱전압의 변화가 초래되는 등 소자의 전기적 특성이 열화되어, 심한 경우, 트렌지스터의 온-오프(on-off) 작동 기능까지 상실된다.
더욱이, 최근 반도체 소자의 초고집적화가 진행됨에 따라, 주변회로 지역의 소자간 간격도 줄어들고 있어, 상기 NMOS와 PMOS 게이트 불순물의 상호 확산 효과가 더욱 증가되고 있기 때문에, 상기 상호 확산 효과로 인한 게이트 공핍화 문제는 더욱 심각해지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 주변회로 지역에서 NMOS와 PMOS 게이트간 불순물의 상호 확산 현상을 방지할 수 있는 씨모스 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 씨모스 소자의 제조방법은 주변회로영역에서의 씨모스 소자 제조방법으로서, 셀지역 및 주변회로 지역으로 구획되고, 상기 각 지역에 소자분리막 및 P-웰 및 N-웰이 형성된 실리콘기판을 제공하는 단계; 상기 기판 상에 게이트산화막과 실리콘막을 차례로 형성하는 단계; 상기 주변회로 지역의 P-웰 영역 상에 형성된 실리콘막 부분에 n형 불순물을 이온주입함과 아울러 N-웰 영역 상에 형성된 실리콘막 부분에 p형 불순물을 이온주입하는 단계; 상기 영역 별로 n형 및 p형 불순물이 각각 이온주입된 실리콘막 상에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막과 실리콘막 및 게이트산화막을 식각하여 주변회로 지역의 N-웰 및 P-웰 영역 상에 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트를 형성하는 단계; 상기 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 N-웰 및 P-웰 영역 상에 형성된 층간절연막과 하드마스크막을 차례로 식각하여 N-웰 및 P-웰 영역의 금속실리사이드막을 노출시키는 비트라인 콘택홀을 형성하는 단계; 및 상기 비트라인 콘택홀을 매립하도록 금속막을 증착하여 상기 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트와 동시에 콘택되는 브릿지 구조의 비트라인을 형성하는 단계;를 포함한다.
여기서, 상기 실리콘막은 비정질 상태로 형성하는 것을 특징으로 한다.
상기 n형 불순물 이온주입은 P 또는 As을 사용하여 수행하고, p형 불순물 이온주입은 B 또는 BF2를 사용하여 수행한다.
상기 금속실사이드막은 텅스텐실리사이드막으로 이루어진 것을 특징으로 한다.
본 발명에 따르면, 씨모스 소자를 제조함에 있어서, 주변회로 지역의 N-웰 및 P-웰 영역 상에 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트를 형성한 후, 상기 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트와 동 시에 콘택되는 브릿지 구조의 비트라인을 형성함으로써 NMOS와 PMOS간 불순물 상호 확산 현상을 원천적으로 방지할 수 있고, 이에 따라, 게이트 공핍화 현상을 억제할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 듀얼 폴리사이드 게이트를 갖는 주변회로 지역의 씨모스 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(21)에 액티브영역을 한정하는 소자분리막들(22)을 형성하고, 공지된 마스크 및 이온주입 공정을 행하여 상기 실리콘기판 내에 P-웰(23a) 및 N-웰(23b)을 형성한다. 그런다음, 상기 결과물 상에 게이트산화막(24)과 실리콘막(25)을 차례로 형성한다.
이때, 상기 게이트산화막(24)은 습식 산화 방식으로 20∼60Å 두께로 형성한다. 그리고, 후속 이온주입공정에서 게이트산화막(24)으로의 보론 침투 현상을 억제시키기 위하여, 상기 게이트산화막(24)을 질화시켜 질산화막을 형성시킬 수도 있다.
그리고, 본 발명에서는 상기 게이트용 실리콘막(25)으로서 비정질실리콘막을 사용하였으나, 필요에 따라서는, 비정질실리콘막 대신에 다결정실리콘막을 사용할 수도 있다.
다음으로, 도 2b를 참조하면, 상기 주변회로 지역의 P-웰(23a) 영역 상에 형성된 실리콘막(25) 부분에 n형 불순물을 이온주입하여 n+ 실리콘막(25a)을 형성하고, N-웰(23a) 영역 상에 형성된 실리콘막(25) 부분에 p형 불순물을 이온주입하여 p+ 실리콘막(25b)을 형성한다.
이때, 상기 n형 불순물 이온주입은 P 또는 As을 사용하여 수행하고, 상기 p형 불순물 이온주입은 B 또는 BF2를 사용하여 수행한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 결과물 상에 텅스텐실리사이드막(WSix)과 같은 금속실리사이드막(26)과 하드마스크막(27)을 차례로 형성한다.
그런다음, 상기 하드마스크막(27)을 패터닝한다. 여기서, 상기 하드마스크막(27)은, NMOS와 PMOS 게이트가 분리된 불연속적 게이트 라인(워드라인)을 형성하기 위한 패턴으로 패터닝한다.
다음으로, 상기 하드마스크 패턴(27)을 식각장벽으로 이용해서 상기 금속실리사이드막(26), 도핑된 실리콘막(25a, 25b) 및 게이트산화막(24)을 순차로 식각하여 주변회로 지역의 N-웰(23a) 및 P-웰(23b) 영역 상에 서로 분리된 n+ 폴리사이드 게이트(30a) 및 p+ 폴리사이드 게이트(30b)를 형성한다.
본 발명에서는, 상기와 같이 NMOS의 n+ 게이트(30a)와 PMOS의 p+ 게이트(30b)를 분리시켜 형성시킴으로써, 종래 서로 인접한 NMOS n+ 게이트와 PMOS p+ 게이트간 발생하였던 상호 확산 현상에 의해 유발된 게이트 공핍화 현상을 원천적으로 방지할 수 있다.
도 2d를 참조하면, 상기 기판 결과물 상에 층간절연막(28)을 형성한 후, 상 기 금속실리사이드막(26)이 노출되도록 층간절연막(28)과 하드마스크막(27)을 선택적으로 식각하여 비트라인 콘택홀(29)을 형성하고나서, 상기 비트라인 콘택홀(29)을 매립하도록 텅스텐과 같은 도전성 물질을 증착하여, 상기 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트와 동시에 콘택되는 브릿지 구조의 비트라인(35)을 형성한다.
도 2e는 상기 도 2d의 평면도로서, 본 발명의 방법에 따라 워드라인이 불연속적으로 형성되어 NMOS 영역과 PMOS 영역이 분리되어 있으며, 비트라인이 워드라인과 교차하는 두 지점에서 형성된 콘택이 브릿지되어 상기 워드라인을 연결하고 있음을 보여준다.
종래에는 워드라인이 연속적이고 비트라인 콘택지역이 한 지점 뿐이었으나, 본 발명의 방법에서는 워드라인이 불연속적이며 비트라인에 의해 상기 워드라인의 전기적 접합이 이루어지므로, 결과적으로, NMOS 및 PMOS 게이트간 상호 확산 현상이 방지된 씨모스 소자가 형성된다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 주변회로 지역에서 듀얼 게이트를 갖는 씨모스 소자를 제조함에 있어서, N-웰 및 P-웰 영역 상에 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트를 형성한 후, 상기 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트와 동시에 콘택되는 브릿지 구조의 비트라인을 형성함으로써, NMOS와 PMOS간 불순물 상호 확산 현상을 원천적으로 방지할 수 있다.
이에 따라, 본 발명은 문턱전압 특성 등 소자의 전기적 특성을 저하시키고, 심한 경우, 트렌지스터 작동 페일을 일으키는 게이트 공핍화 현상을 효과적으로 억제시킬 수 있고, 따라서, 소자의 신뢰성 및 수율이 향상된다. 다시 말해, 본 발명의 방법은, 고집적 소자의 구현을 위한 듀얼 폴리사이드 게이트를 갖는 씨모스 제조기술에서 치명적인 문제점이었던 주변회로영역의 게이트 공핍화 문제를 해결할 수 있는 방법으로서, 차세대 고집적 소자의 제조에 매우 유리하게 적용될 수 있다.

Claims (5)

  1. 주변회로 지역에서의 씨모스 소자 제조방법으로서,
    셀지역 및 주변회로 지역으로 구획되고, 상기 각 지역에 소자분리막 및 P-웰 및 N-웰이 형성된 실리콘기판을 제공하는 단계;
    상기 기판 상에 게이트산화막과 실리콘막을 차례로 형성하는 단계;
    상기 주변회로 지역의 P-웰 영역 상에 형성된 실리콘막 부분에 n형 불순물을 이온주입함과 아울러 N-웰 영역 상에 형성된 실리콘막 부분에 p형 불순물을 이온주입하는 단계;
    상기 영역 별로 n형 및 p형 불순물이 각각 이온주입된 실리콘막 상에 금속실리사이드막을 형성하는 단계;
    상기 금속실리사이드막과 실리콘막 및 게이트산화막을 식각하여 주변회로 지역의 N-웰 및 P-웰 영역 상에 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트를 형성하는 단계;
    상기 기판 결과물 상에 층간절연막을 형성하는 단계;
    상기 N-웰 및 P-웰 영역 상에 형성된 층간절연막과 하드마스크막을 차례로 식각하여 N-웰 및 P-웰 영역의 금속실리사이드막을 노출시키는 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀을 매립하도록 금속막을 증착하여 상기 서로 분리된 n+ 폴리사이드 게이트 및 p+ 폴리사이드 게이트와 동시에 콘택되는 브릿지 구조의 비트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 실리콘막은 비정질 상태로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 n형 불순물 이온주입은 P 또는 As을 사용하여 수행하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 p형 불순물 이온주입은 B 또는 BF2를 사용하여 수행하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 금속실사이드막은 텅스텐실리사이드막으로 이루어진 것을 특징으로 하는 씨모스 소자의 제조방법.
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