KR100420117B1 - 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법에 있어서, 오존 플러싱 처리를 수소 확산방지막 형성 전에 진행하거나 또는 형성 후에 진행하거나 또는 형성 전, 후에 모두 진행하여 우수한 막질 특성을 확보하는 동시에 손상 없이 수소 확산방지막을 형성 할 수 있게 한다.

Description

수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING HYDROGEN DIFFUSION BARRIER LAYER AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.

최근 반도체 장치의 고집적화 경향으로 인해 일정한 크기의 웨이퍼 상에 형성되어 지는 단위 소자들이 차지하는 면적은 점점 줄어들고 있다. 이로 인해 커패시터가 차지하는 면적도 줄어들고 있다. 커패시터는 주로 기억 소자에 사용되어지는데 마주 보는 도전체(전극)와 그 사이에 존재하는 유전체막으로 구성된다. 이러한 커패시터는 일정한 수준의 정전용량(커패시턴스)을 필요로 한다.

커패시터의 정전용량은 유전체막의 두께(즉, 전극 간의 간격), 유전체막의 유전율 및 전극의 표면적과 관련이 있는데, 유전체막의 두께가 얇을수록, 유전율이 높을수록, 그리고 전극의 표면적이 클수록 증가한다. 반도체 장치의 고집적화로 인해 커패시터가 차지하는 면적이 감소하며, 이로 인해 정전용량도 필연적으로 감소하고 있다. 이에 따라 정전용량을 증가시키기 위해 많은 노력을 하고 있다. 일 예로 유전체막의 두께를 매우 얇게 형성하는 방법, 유전율이 높은, 즉 높은 유전 상수를 가지는 유전체막을 사용하는 방법 그리고 전극의 표면적을 증가시키는 방법이 있다.

그러나 이러한 방법들은 모두 각각 문제점을 가지고 있다. 유전체막을 얇게 형성하는 방법은 소자 동작시 유전체막이 파괴되어 커패시터의 신뢰도에 심각한 영향을 주며, 커패시터 전극의 표면적을 증가시키는 방법은 커패시터의 높이가 증가되기 때문에 단차가 발생하여 후속 공정이 어려워 지고 있다.

이에 따라 최근 BST(barium strontium titanate), PZT(lead zirconiumtitanate), SBT(strontium barium tantalium) 등과 같이 상온에서 수백~수천에 이르는 유전 상수를 가지는 물질, 즉 강유전체를 이용한 반도체 기억 소자인 강유전체 기억 소자(FRAM:ferroelectric random access memory)가 주목을 받고 있다. 강유전체는 두개의 안정된 자발 분극(Pr:Remnant polraization) 상태를 가지고 있으며, 이러한 자발 분극은 외부에서 가해준 전계에 의해 자발 분극 상태가 변하고 또한 외부의 전계가 제거된 이후에도 그 분극 상태를 유지하고 있다. 이러한 성질은 현재 널리 사용되는 디지털 메모리 소자 특히 이진 기억 소자(binary memory device)의 기본 개념과 합치된다.

하지만 강유전체는 기존의 반도체 공정에서는 사용되지 않았던 새로운 물질을 이용하기 때문에 아직은 여러 공정 단계의 개발이 필요하며, 해결해야 할 많은 문제점을 가지고 있다. 강유전체막을 사용하는 커패시터 전극으로, 기존에 통상적으로 사용되었던 폴리실리콘이 강유전체막과 반응을 하기 때문에 사용할 수 없어 백금과 같은 귀금속이나 루세늄 이산화막 같은 도전성 산화물 전극을 사용하기 때문에 다소 식각의 어려움이 뒤따르고 있다. 그러나 무엇보다도 중요한 문제는 강유전체 특성이 그 제조 공정 중에 열화된다는 점이다. 즉, 반도체 제조 공정 중의 층간절연막 공정, 배선간 절연막 공정 또는 패시베이션막 공정 등의 집적화 과정에서 열화되어 잔류 분극의 감소가 일어난다.

예를 들어, 층간절연막으로 사용되는 실리콘 산화막은 통상적으로 화학적기상증착에 의해 형성되며, 이때 실리콘 소스 가스로 사일렌(SiH4)을 사용하고 산소소스 가스로 일산화 이질소(N2O) 또는 산소(O2)를 사용한다. 따라서, 실리콘 산화막 증착시 필연적으로 수소 가스(H2)가 발생하며, 이러한 수소가 층간절연막 내에 잔존하여 반도체 집적 공정 중에 서서히 강유전체막을 열화시킨다. 강유전체가 열화되는 원인은, 수소 가스가 강유전체막을 구성하는 산소와 결합하여 강유전체막을 환원시킴으로서 강유전체막이 가지는 강유전체 결정구조를 변화시키기 때문이다. 이에 따라 강유전체 기억 소자의 소자동작 핵심인 자발 분극의 형성이 어려워 지기 때문이다.

이러한 수소에 의한 강유전체막의 열화를 방지하기 위해 강유전체 커패시터를 형성한 이후 층간절연막 형성 이전에 수소 확산방지막을 강유전체 커패시터를 덮도록 형성하고 있다. 하지만 수소 확산방지막 역시 그 증착과정에서 수소가 발생하여 강유전체막을 열화시키는 문제가 발생한다.

또한 금속 배선 공정 완료후 패시베이션막을 형성한다. 이러한 패시베이션막은 실리콘 산화막이나 실리콘 질화막 또는 실리콘 산화질화막으로 형성되기 때문에 그 증착과정에서 실리콘 소스 가스로 실란을 사용한다. 따라서 패시베이션막 공정 역시 수소 가스를 방생시키며 전술한 바와 같이 강유전체막을 열화시키게 된다.

따라서 본 발명은 상술한 바와 같은 제반 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치 제조에서 결함 없이 신뢰성 있는 수소 확산방지막을 형성하는방법을 제공하는 데 그 목적이 있다.

본 발명은 또한 강유전체막의 열화 방지를 최소화 하기 위해 상기 수소 확산 방지막 형성 방법을 이용하여 강유전체 기억 소자를 제조하는 방법 및 그에 따른 강유전체 기억소자를 제공하는 데 그 목적이 있다.

도 1은 본 발명의 실시예에 따른 수소 확산방지막이 형성된 강유전체 기억 소자를 나타내는 단면도이다.

도 2a에서 부터 도 2g는 본 발명의 바람직한 실시예에 따른 강유전체 기억 소자 형성 방법을 공정순서에 따라 도시한 반도체 기판의 단면도이다.

*도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 106 : 게이트 전극

108a : 드레인 영역 108b : 소스 영역

110, 114, 128 : 층간절연막 132 : 배선간 절연막

142 : 패시베이션막 112 : 비트 라인

116 : 콘택 플러그 124 : 강유전체 커패시터

126, 140 : 수소 확산방지막 130, 136 : 금속 배선

(구성)

상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 특징은 신뢰성 있는 수소 확산방지막을 형성하기 위해 오존 플러싱 처리를 진행하는데 있다. 즉, 수소 확산방지막 형성 전에 또는/그리고 형성 후에 오존 플러싱 처리를 한다. 오존 플러싱 처리를 진행함으로써, 수소 확산방지막 형성에 따른 수소 가스 손상(hydrogen damage)을 최소화 시키는 한편, 수소 확산방지막이 증착될 하부막질이 오존으로 표면 처리되어 양호한 수소 확산방지막을 형성할 수 있다. 오존 플러싱은 약 200℃에서 약 550℃의 온도범위에서, 약 100 g/m3에서 약 300 g/m3의 농도 범위로, 약 1분에서 약 10분 정도 진행한다.

상기 수소 확산방지막으로는 알루미늄 삼산화막(Al2O3) 또는 탄탈륨 오산화막(Ta2O5) 등이 사용될 수 있다. 알루미늄 삼산화막의 경우 알루미늄 소스로 삼메틸 알루미늄(Al(CH3)3))을 사용하고 산소 소스로 수증기(H2O) 또는 오존을 사용하며, 탄탈륨 오산화막의 경우, 탄탈륨 소스 가스로서 Ta(OC2H5)5를 사용하고 산소소스 가스로서 O2를 사용한다.

원자 증착법에 의해 알루미늄 삼산화막을 형성할 경우, 먼저 오존 플러싱 처리를 한 후 알루미늄 전구물질인 삼메틸 알루미늄을 공급하여 하부막질에 화학적 흡착시킨다. 퍼징(purging) 가스로 불활성 가스를 사용하여 화학적 흡착되지 않은 알루미늄 전구물질을 제거한다. 이어서 산소 전구물질이 공급되어 화학적 흡착되고 화학반응을 통해 알루미늄 삼산화막의 단일 원자층이 형성된다. 연속하여 불활성 가스를 사용하여 알루미늄 삼산화막의 단일 원자층만 남겨두고 반응에 참여하지 않은 물질 및 반응 부산물을 제거한다. 상기와 같은 과정을 반복하여 단일 알루미늄 삼산화막 층을 적층하여 원하는 두께를 가지는 알루미늄 삼산화막을 형성한다. 원하는 두께를 가진 알루미늄 삼산화막을 형성한 후, 오존 플러싱 처리를 한다.

화학적 기상증착법으로 형성할 경우 원자 증착법과 달리 알루미늄 전구물질 및 산소 전구물질이 동시에 공급된다.

바람직하게는 상기 알루미늄 삼산화막은, 막질 증착 특성이 양호한 원자 증착법을 이용하여 형성하며, 수소 가스 손상을 효과적으로 방지하기 위해 산소 전구물질로 수증기 보다는 오존이 더 바람직하다.

본 발명에 따른 수소 확산방지막 형성 방법은 특히 강유전체 기억 소자 공정에 있어서 적합하다. 강유전체 커패시터 형성후 층간절연막 형성 전에 하부 수소 확산방지막을 형성하고, 또한 패시베이션막 형성 전에 상부 수소 확산방지막을 형성하는 것을 특징으로 한다. 상기 각각의 수소 확산방지막은 상기 층간절연막 형성 및 상기 패시베이션막 형성에 따른 수소 확산을 방지하여 강유전체막의 열화를 방지한다. 게다가, 상기 각각의 수소 확산방지막 형성 공정 자체에 의한 강유전체막 열화를 방지하고 또한 수소 확산방지막 막질 특성을 향상시키기 위해 상기 각각의 수소 확산방지막 형성 전에 또는/그리고 형성 후에 오존 플러싱 처리를 한다. 오존 플러싱 처리는 강유전체막의 산소 결핍을 보완하여 수소 발생에 따른 강유전체막의 손상을 최소화하여 그 열화를 방지한다.

일 실시예에 있어서, 강유전체 기억 소자 형성 방법은 강유전체 커패시터 완성후 패시베이션막 공정 전에 금속 배선 공정을 포함한다. 이 경우, 상기 금속 배선을 보호하기 위해 상기 상부 수소 확산방지막 형성 전에 절연막을 형성하는 것이 바람직하다.

상술한 목적을 달성하기 위한 본 발명에 따른 강유전체 기억 소자는, 반도체 기판 상에 형성된 하부 층간절연막 상에 차례로 배치된 하부전극, 강유전체막 그리고 상부전극으로 이루어진 강유전체 커패시터, 상기 강유전체 커패시터를 감싸도록 상기 하부 층간절연막 상에 배치된 하부 수소 확산방지막, 상기 하부 수소 확산방지막 상에 배치된 상부 층간절연막, 상기 상부 층간절연막 상에 상기 상부 층간절연막 및 하부 수소 확산방지막의 소정 영역을 통해 상기 상부전극에 전기적으로 접속된 금속 배선, 상기 금속 배선 및 상기 상부 층간절연막 상에 배치된 상부 수소 확산방지막, 그리고 상기 상부 수소 확산방지막 상에 배치된 패시베이션막을 포함한다.

바람직한 실시예에 있어서, 상기 상부 및 하부 수소 확산방지막은 알루미늄삼산화막 또는 탄탈륨 오산화막으로 형성되며, 약 100Å에서 약 1000Å의 두께를 가진다.

바람직한 실시예에 있어서, 상기 상부 층간절연막과 상기 상부 수소 확산방지막 사이에 절연막을 더 포함한다. 이때, 상기 절연막은 약 1000Å에서 약 6000Å의 두께를 가지는 PE-TEOS막으로 형성된다.

(실시예)

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

본 발명은 반도체 제조 공정에서 절연막 형성 공정시 발생되는 수소 가스에 의한 반도체 소자의 열화를 방지하는 수소 확산방지막 형성 방법에 관한 것이다. 또한 수소 확산방지막 형성 자체에 기인하는 손상도 최소화할 수 있는 방법을 동시에 제공한다.

본 발명에 따르면, 증착시 수소를 발생시키는 절연막질 형성 전에 수소 확산방지막을 형성한다. 이때, 상기 수소 확산방지막 형성 전에 또는 형성 후에 또는 형선 전후 모두 오존(O3) 플러싱(flushing)을 한다. 바람직하게는, 오존 플러싱 처리, 수소 확산방지막 형성 그리고 오존 플러싱 처리를 순차적으로 한다. 수소 확산방지막 형성 전에 진행되는 오존 플러싱 처리는 수소 확산방지막이 형성될 반도체 토폴로지(반도체 소자, 절연막질 등이 형성된 반도체 기판)의 표면 특성을 수소 확산방지막 형성에 적합하도록 하여 형성되는 수소 확산방지막의 막질 특성을 양호하게 한다. 수소 확산방지막 형성 후에 실시하는 오존 플러싱 처리는 수소 확산방지막을 안정화 시키기 위해서 진행한다. 또한 오존 플러싱 처리로 인해 산소 원자 라디칼을 공급함으로써, 이미 형성된 반도체 소자가 후속 절연막 형성에 기인하는 수소에 의해 환원되는 정도를 최소화한다.

오존 플러싱은 약 200℃에서 약 550℃의 온도범위에서, 약 100 g/m3에서 약 300 g/m3의 농도 범위로, 약 1분에서 약 10분 정도 진행한다. 한편 수소 확산방지막은 원자 증착법(ALD:atomic layer deposition) 또는 화학적 기상증착법(CVD:chemical vapor deposition)으로 형성될 수 있으며, 예를 들어, 알루미늄 삼산화막(Al2O3) 또는 탄탈륨 오산화막(Ta2O5) 등이 사용된다. 바람직하게는 막질 증착 특성이 양호한 원자 증착법을 이용한다. 원자 증착법은 단일층의 원자층을 반복적으로 형성하여 원하는 두께를 가지는 막질을 형성하는 방법으로서 전구물질인 소스 가스가 한 번에 하나씩 번갈아 가며 공급된다. 하지만 화학적 기상증착법의 경우 동시에 두 종류의 가스가 공급된다.

원자 증착법에 의한 알루미늄 삼산화막의 형성 방법을 설명한다. 알루미늄 전구물질(precursor)로 삼메틸 알루미늄(TMA:trimethyl aluminum:Al(CH3)3)을 사용하고, 산소 전구물질로 오존 또는 수증기(H2O)를 사용한다. 산소 전구물질로 바람직하게는 오존을 사용한다.

먼저 상술한 바와 같이 수소 확산방지막이 형성될 반도체 토폴로지를 오존플러싱 처리한다. 다음, 알루미늄 전구물질인 삼메틸 알루미늄을 공급하여 상기 반도체 토롤로지 표면에 화학적으로 흡착시킨다. 이어서 불활성 가스, 예를 들면 질소, 아르곤, 헬륨 등을 사용하여 화학적 흡착되지 않은 전구물질을 퍼지(purge)한다. 그러면, 알루미늄 전구물질 단일층만 남게 된다. 이어서 산소 전구물질을 공급하면 화학적 반응후 화학적 물리적 흡착을 통해 알루미늄 삼산화막의 단일 원자층이 형성된다. 이어서, 불활성 가스를 사용하여 퍼지하여 반응에 참여하지 않은 전구물질을 제거한다. 상기와 같은 과정을 반복함으로써 원하는 두께를 가지는 알루미늄 삼산화막을 형성한다.

탄탈륨 오산화막을 형성할 경우에도 마찬가지로 사용되는 전구물질을 변경하여 원하는 두께를 가지는 탄탈륨 오산화막을 형성한다.

상술한 수소 확산방지막 형성 방법은 특히 수소에 의해서 그 특성이 열화되는 강유전체막을 이용한 강유전체 기억 소자 공정에 사용하면 적합하다.

도 1은 본 발명에 따른 수소 확산방지막을 포함하는 강유전체 기억 소자를 개략적으로 나타내는 도면이다. 도 1을 참조하면, 소정의 하부 구조물, 예를 들어 트랜지스터(미도시) 등이 형성된 반도체 기판(미도시) 상에 형성된 하부 층간절연막(114) 상에 하부전극(118), 강유전체막(120) 및 상부전극(122)이 차례로 적층되어 형성된 강유전체 커패시터(124)가 배치되어 있다. 상기 강유전체 커패시터(124) 상부에 위치하는 절연막(128, 132) 형성에 따른 강유전체막의 강유전 특성 열화를 방지하기 위해 상기 강유전체 커패시터(124) 및 상기 절연막(128:상부 층간절연막, 132:배선간 절연막) 사이에 하부 수소 확산방지막(126)이 개재하고 있다. 상기 상부 층간절연막(128), 상기 배선간 절연막(132) 및 상기 하부 수소 확산방지막(126)의 소정 영역을 통해 형성된 비아홀(134)을 통해 상기 강유전체 커패시터에 전기적으로 접속하도록 금속 배선(136)이 배치된다. 또한 패시베이션막(142) 형성에 따른 수소 손상을 방지하기 위해, 상기 금속 배선(136) 및 상기 패시베이션막(142) 사이에 상부 수소 확산방지막(140)이 개재하고 있다. 여기서, 상기 금속 배선(136) 및 상기 상부 소수 확산방지막(140) 사이에 버퍼 절연막(138)이 더 개재될 수 있다. 상기 버퍼 절연막(138)은 상기 금속 배선(136)을 보호하기 위함이다. 여기서 상기 배선간 절연막(132)은 선택적인 막질이며, 또한 다른 금속 배선(130)이 상기 상부 층간절연막(128) 및 배선간 절연막(132) 사이에 더 개재할 수 있다.

상기 하부 수소확산방지막(126) 및 상기 상부 수소확산방지막(140)은 상기 층간절연막(128) 및 패시베이션막(142) 형성에 따른 수소에 기인하는 강유전체 커패시터(124)의 강유전체막(120) 특성 열화를 방지한다.

이하에서는 본 발명의 바람직한 실시예에 따른 수소 확산방지막을 포함하는 강유전체 기억 소자 형성 방법에 대해서 도 2a에서 도 2g를 참조하여 상세하게 설명한다. 도 2a에서 부터 도 2g에서 도 1에 나타난 구성 요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조번호를 병기한다.

먼저 도 2a를 참조하면, 반도체 기판(100) 상에 통상적인 소자분리 공정에 따라 소자격리 영역(102)을 상기 반도체 기판(100)의 소정 영역에 형성하여 활성영역(미도시)을 한정한다. 다음 통상의 시모스펫(CMOSFET:complementary metaloxide semiconductor field effect transistor)공정을 진행하여 소스/드레인 영역 및 게이트 전극으로 이루어진 트랜지스터를 형성한다. 조금 더 구체적으로 소자 분리 공정을 완료한 후, 게이트 산화막(104)을 형성하고 게이트 전극용 도전막을 형성하고 패터닝하여 다수의 게이트 라인(106)을 형성한다. 도면에는 도의 간략화를 위해 단지 두개의 게이트 라인(106) 만이 도시되어 있다. 상기 게이트 라인(106)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트 라인(106) 형성후 통상적인 이온주입 공정을 진행하여 드레인 영역(108a) 및 소스 영역(108b)을 형성하여 트랜지스터를 완성한다. 다음, 상기 트랜지스터를 포함하여 상기 반도체 기판(100) 상에 상부가 평탄한 제 1 층간 절연막(110)을 형성한다. 상기 제 1 층간 절연막(110)은 예를 들어 비.피.에스.지(BPSG;borophosphosilicate glass) 산화막, 피.에스.지(PSG: phosphorous silicate glass) 산화막, 유.에스.지(USG:undoped silicate glass), 또는 테오스(TEOS:tetraethyl orthosilicate glass)막 등으로 형성될 수 있다. 다음, 상기 제 1 층간 절연막(110)을 패터닝 하여 상기 트랜지스터의 드레인 영역(108a)을 노출시키는 비트 라인 콘택홀을 형성하고 상기 비트 라인 콘택홀 및 상기 제 1 층간 절연막(110) 상에 비트 라인용 도전물질을 형성한다. 계속 해서, 상기 비트 라인용 도전물질을 패터닝 하여 비트 라인(112)을 형성한다. 상기 비트 라인(112)은 예를 들면 텅스텐으로 형성한다. 다른 방법으로 상기 비트 라인 콘택홀을 채우는 비트 라인 콘택 플러그(미도시)를 형성한 후 비트 라인용 도전물질을 상기 비트 라인 콘택 플러그 및 상기 제 1 층간절연막(110) 상에 형성하고 이를 패터닝 하여 상기 비트 라인 콘택 플러그에 전기적으로 접속하는 비트 라인을 형성할 수 도 있다.

다음 공정은 강유전체 커패시터 형성 공정이다. 도 2b에 개략적으로 도시되어 있다. 먼저 상기 비트 라인(112)과의 절연을 위해, 상기 비트 라인(112) 상에 제 2 층간 절연막(114)이 형성된다. 상기 제 2 층간 절연막(114)은, 예를 들어 비.피.에스.지(BPSG)막으로 형성할 수 있다.

다음, 상기 제 2 층간 절연막(114) 및 상기 제 1 층간 절연막(110)을 패터닝하여 상기 소스 영역(108b)을 노출시키는 커패시터 콘택홀을 형성한다. 이어서 상기 커패시터 콘택홀을 채우도록 상기 제 2 층간 절연막(114) 상에 플러그용 도전물질을 형성한다. 다음 상기 플러그용 도전물질을 평탄화 하여 커패시터 콘택 플러그(116)를 형성한다. 여기서 상기 플러그용 도전물질 및 상기 제 2 층간 절연막(114)의 평탄화가 동시에 진행된다. 즉, 상기 제 2 층간 절연막(114)의 평탄화와 동시에 상기 콘택 플러그(116)가 형성된다. 제 2 층간 절연막(114)의 평탄화는 후속 강유전체 물질막의 양호한 증착 특성, 즉 균일한 강유전체 물질막 두께를 확보하기 위해서 필요하다. 상기 플러그용 도전물질로는 도핑된 폴리실리콘, 텅스텐, 탄탈륨, 루세늄, 이리듐, 플라티늄, 텅스텐 실리사이드, 텅스텐 질화막, 오스뮴 또는 이들의 조합막을 사용한다.

다음 상기 강유전체 콘택 플러그(116) 형성 후, 상기 콘택 플러그(116)에 전기적으로 접속하는 강유전체 커패시터(124)가 형성된다. 먼저, 하부전극막, 강유전체막 및 상부전극막이 순차적으로 형성되고, 상기 콘택 플러그(116)와 전기적으로 접속하도록 상기 막질들을 패터닝하여 셀 단위로 분리된 상기 강유전체 커패시터(124)를 형성한다. 하부전극막(118)으로는 플라티늄(Pt) 등의 귀금속이나 이리듐 이산화막(IrO2) 등의 전도성을 갖는 산화물 전극 또는 이들의 조합막이 사용될 수 있다. 귀금속으로 플라티늄 이외에 이리듐(Ir), 루세늄(Ru), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd) 등이 사용될 수 있으며, 도전성 산화물 전극으로는 루세늄 이산화막, 칼슘 스트론튬 루세늄 삼산화막{(Ca,Sr)RuO3}, 란타늄 스트론튬 코발트 삼산화막(LaSrCoO3) 등이 사용될 수 있다.

강유전체막(120)으로는 티타늄 이산화막(TiO2), 탄탈륨 오산화막(Ta2O5), 알루미늄 삼산화막(Al2O3), 실리콘 산화막 및 실리콘 질화막의 이중막(SiO2/SiN), 바륨 티타늄 삼산화막(BaTiO3:BT), 스트론튬 티타늄 삼산화막(SrTiO3:ST), 바륨 스트론튬 티타늄 삼산화막{(Ba,Sr)TiO3:BST)}, 비스무스 티타늄 십이산화막(Bi4Ti3O12), 리드 티타늄 삼산화막(PbTiO3), 리드 지르코늄 티타늄 삼산화막{(Pb(ZrTi)O3:PZT)}, 리드 란타늄 지르코늄 티타늄 삼산화막{(Pb,La)(Zr,Ti)O3:PLZT}, 또는 스트로늄 바륨 티타늄 산화막(SBT) 등이 사용될 수 있다.

상부전극막(122)으로는 이리듐, 루세늄, 플라티늄 등의 전도성 금속이나, 이리듐 이산화막 등의 전도성 산화물 전극 또는 이들의 조합막이 사용될 수 있다.

다음 도 2c를 참조하면, 셀 단위로 분리된 강유전체 커패시터(124) 형성후,후속 절연막질 형성에 따른 수소 손상(damage)을 방지하기 위해 하부 수소 확산방지막(126)이 상기 강유전체 커패시터(124)를 감싸서 보호하도록 상기 제 2 층간절연막(114) 및 상기 강유전체 커패시터(124) 상에 형성 된다. 상기 하부 수소확산방지막(126)은 상기 강유전체막(120)과 동일한 물질로 형성할 수 있다. 바람직하게는 알루미늄 삼산화막으로 형성한다. 알루미늄 삼산화막의 경우, 양호한 막질 증착 특성을 확보하기 위해 바람직하게는 원자증착법을 사용하며, 화학적기상증착법에 의해서도 형성할 수 있다.

상기 하부 수소 확산방지막(126)은 앞서 설명한 바와 같이 전.후 처리로 오존 플러싱을 진행한다. 즉, 상기 수소확산방지막(126)을 형성하기 전에 또는 형성한 후에 또는 형성하기 전후 모두 오존 플러싱 처리를 한다. 상기 오존 플러싱은, 약 200℃에서 약 550℃의 온도범위에서, 약 100 g/m3에서 약 300 g/m3의 농도 범위로, 약 1분에서 약 10분 정도 진행되며 상기 수소 확산방지막(126)은, 약 100Å에서 약 1000Å의 두께 범위로 형성된다.

다음 도 2d를 참조하면, 상기 하부 수소 확산방지막(126) 상에 제 3 층간절연막(128)이 형성된다. 상기 제 3 층간절연막(128)은 유.에스.지 산화막, 피.에스.지 산화막, 또는 피.이. 테오스(PE-TEOS) 산화막, 피.이.사일렌 산화막(PE-SiH4) 등으로 형성할 수 있다. 이후, 상기 제 3 층간절연막(128) 상에 스트립(stripe) 라인(130)을 형성한다. 상기 스트립 라인(130)은 게이트 전극의 전도성을 향상시키기 위한 것으로서 알루미늄과 같이 전기 전도성이 우수한 물질을사용하여 형성한다. 도면에는 비록 도시되어 있지 않지만, 상기 제 3 층간절연막(128), 제 2 층간절연막(114) 및 제 1 층간절연막(110)의 소정 영역을 통해 트랜지스터의 게이트 라인에 전기적으로 연결된다. 여기서 상기 스트립 라인(130) 형성 공정은 공정에 따라서 생략될 수 있다.

다음 공정은 금속 배선인 플레이트 라인 형성 공정으로서 도 2e에 개략적으로 나타나 있다. 상기 스트립 라인(130) 형성후 이를 절연시기키 위한 배선간 절연막(132)이 상기 제 3 층간절연막(128) 및 상기 스트립 라인(130) 상에 형성된다. 상기 배선간 절연막(132)은 유.에스.지 산화막, 피.에스.지 산화막 또는 피.이 테오스 산화막, 피.이 사일렌 산화막 등으로 형성될 수 있다. 여기서 상기 제 3 층간절연막(128) 또는 상기 배선간 절연막(132)의 증착 공정에서 수소가 발생할 수 있지만 이미 강유전체 커패시터(124)를 감싸도록 상기 하부 수소 확산방지막(126)이 형성되어 있기 때문에 수소에 기인하는 강유전체막(120)의 열화를 방지할 수 있다.

다음 상기 배선간 절연막(132) 및 상기 제 3 층간절연막(128) 그리고 상기 하부 수소 확산방지막(126)을 패터닝하여 상기 강유전체 커패시터(124) 상부전극(122)을 노출시키는 비아홀(134)을 형성한다. 계속하여 상기 비아홀(134) 및 상기 배선간 절연막(132)상에 도전물질을 형성하고 패터닝 하여 상기 상부전극(122)에 전기적으로 접속하는 플레이트 라인(136)을 형성한다. 상기 플레이트 라인(136)은 바람직하게는 전기적 특성이 양호한 알루미늄을 사용하여 형성한다.

다음 공정은 패시베이션 공정으로서 패시베이션막 증착공정에서 발생하는 수소에 기인하는 강유전체막(120) 열화를 방지하기 위해서 상기 플레이트 라인(136) 형성 후 패시베이션막(142) 형성 전에 상부 수소 확산방지막(140)을 형성한다. 이때, 상기 상부 수소 확산방지막(140)을 형성하기 전에 하부의 플레이트 라인(136)을 보호하기 위해 버퍼 절연막(138)을 상기 플레이트 라인(136) 상에 더 형성할 수 있다. 더 구체적으로 도 2f를 참조하여 설명한다. 상기 플레이트 라인(136) 형성 후, 상기 버퍼 절연막(138)을 형성한다. 상기 버퍼 절연막(138)은 낮은 온도에서 증착 가능한 플라즈마 인가 테오스 산화막(피테오스:PE(plasma enhanced)-TEOS)을 사용한다. 예를 들어, 상기 버퍼 절연막인 피테오스막(138)은, 낮은 온도에서 증착이 가능하여 반도체 집적 공정에 적합하다. 상기 피테오스막(138)은 약 200℃ 부근의 온도에서 약 1000Å에서 약 6000Å의 두께 범위로 형성된다. 다음 상기 피테오스막(138) 상에 상기 상부 수소 확산방지막(140)을 형성한다. 상기 상부 수소 확산방지막(140)은 상술한 강유전체 커패시터(124)를 감싸는 하부 수소 확산방지막(126)과 동일한 방법으로 형성한다. 즉, 전.후 처리로 오존 플러싱을 약 200℃에서 약 550℃의 온도범위에서, 약 100 g/m3에서 약 300 g/m3의 농도 범위로, 약 1분에서 약 10분 정도 진행하며 상기 수소 확산방지막(126)은, 약 100Å에서 약 1000Å의 두께 범위로 형성한다. 여기서, 하부에 플레이트 라인(136) 또는 스트립 라인(130)이 형성되어 있기 때문에, 상기 강유전체 형성후 형성되는 하부 수소 확산방지막(126)에 비해서 상대적으로 더 낮은 온도에서 오존 플러싱 처리를 하는 것이 더 바람직하다. 예를 들어 약 200℃에서 약 450℃의 온도 범위에서 진행하는 것이 더 바람직하다.

다음 상기 상부 수소 확산방지막(140) 상에 패시베이션막(142)을 형성한다. 상기 패시베이션막(142)은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘 산화막 등으로 형성할 수 있다. 이때, 이미 상부 수소확산방지막(140) 및 하부 수소 확산방지막(126)이 형성되어 있기 때문에 상기 패시베이션막(142) 증착에 따른 수소 열화 문제를 방지할 수 있다.

바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 다양한 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.

본 발명에 따르면, 커패시터 형성 후 층간절연막 형성 전에, 그리고 배선 형성후 패시베이션막 형성 전에 각각 수소 확산방지막을 형성함으로써, 강유전체 커패시터의 특성 열화를 방지할 수 있다.

또한 수소 확산방지막을 형성함에 있어서, 전.후 처리로 오존 플러싱을 진행하여 수소 확산방지막 자체의 막질 특성을 향상시키는 한편, 산소를 공급하여 줌으로써 수소의 환원작용을 완화시킬 수 있다.

Claims (17)

  1. 반도체 기판 상에 형성된 층간절연막의 소정 영역을 통해서 상기 반도체 기판에 전기적으로 연결되는 강유전체 커패시터를 상기 층간절연막 상에 형성하는 단계;
    오존 플러싱 (flushing)을 수행하는 단계와; 그리고,
    상기 오존 플러싱을 수행한 후, 상기 강유전체 커패시터를 완전히 감싸도록 상기 층간절연막 상에 수소 확산방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 오존 플러싱은 약 200℃에서 약 550℃의 온도범위에서, 약 100 g/m3에서 약 300 g/m3의 농도 범위로, 약 1분에서 약 10분 정도 진행하는 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 수소 확산방지막은 원자증착법(ALD:atomic layer deposition)에 의해 형성되는 알루미늄 삼산화막이며, 알루미늄 전구물질(precursor)로 삼메틸알루미늄 가스를 사용하고, 산소 전구물질로서 오존 또는 H2O를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판 상에 형성된 하부 층간절연막의 소정 영역을 통해 상기 반도체 기판에 전기적으로 연결되는 강유전체 커패시터를 상기 하부 층간절연막 상에 형성하는 단계;
    제1 전처리 오존 플러싱을 수행하는 단계;
    상기 강유전체 커패시터를 완전히 감싸도록 상기 하부 층간절연막 상에 하부 수소 확산방지막을 형성 하는 단계;
    상기 하부 수소 확산방지막 상에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 및 상기 하부 수소확산방지막의 소정 영역을 통해 상기 커페시터에 전기적으로 접속하는 금속 배선을 형성하는 단계;
    제2 전처리 오존 플러싱을 수행하는 단계;
    상기 금속 배선을 포함하여 상기 상부 층간절연막 상에 상부 수소 확산방지막을 형성하는 단계; 그리고,
    상기 상부 수소 확산방지막 상에 패시베이션막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 금속 배선 상에 약 1000Å에서 약 6000Å의 두께를 가지는 PE-TEOS막을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 오존 플러싱은, 약 200℃에서 약 550℃의 온도범위에서, 약 100 g/m3에서 약 300 g/m3의 농도 범위로, 약 1분에서 약 10분 정도 진행하는 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 하부 및 상부 수소 확산방지막은 알루미늄 삼산화막 또는 탄탈륨 오산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 하부 및 상부 수소 확산방지막은 알루미늄 삼산화막 또는 탄탈륨 오산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 알루미늄 삼산화막은 원자증착법(ALD:atomic layer deposition)에 의해 형성되며, 알루미늄 전구물질(precursor)로 삼메틸알루미늄 가스를 사용하고, 산소 전구물질로서 오존 또는 H2O를 사용하여 약 100Å에서 약 1000Å의 두께 범위로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 알루미늄 삼산화막은 원자증착법(ALD:atomic layer deposition)에 의해형성되며, 알루미늄 전구물질(precursor)로 삼메틸알루미늄 가스를 사용하고, 산소 전구물질로서 오존 또는 H2O를 사용하여 약 100Å에서 약 1000Å의 두께 범위로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막 상에 배치된 하부전극, 강유전체막 그리고 상부전극으로 이루어진 강유전체 커패시터;
    상기 하부전극과 상기 반도체 기판의 소정 영역을 전기적으로 연결시키면서 상기 하부 층간절연막 내에 형성된 콘택 플러그;
    상기 강유전체 커패시터를 감싸도록 상기 하부 층간절연막 상에 배치된 하부 수소 확산방지막;
    상기 하부 수소 확산방지막 상에 배치된 상부 층간절연막;
    상기 상부 층간절연막 및 상기 하부 수소 확산방지막의 소정 영역에 형성된 비아홀을 통해 상기 상부전극에 전기적으로 접속된 금속 배선;
    상기 금속 배선 상에 배치된 상부 수소 확산방지막; 그리고
    상기 상부 수소 확산방지막 상에 배치된 패시베이션막을 포함하여 이루어진 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 상부 및 하부 수소 확산방지막은 알루미늄 삼산화막 또는 탄탈륨 오산화막으로 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제 11 또는 제 12 항에 있어서,
    상기 금속 배선과 상기 상부 수소 확산방지막 사이에 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 절연막은 약 1000Å에서 약 6000Å의 두께를 가지는 PE-TEOS막으로 형성되고, 상기 수소 확산방지막은 약 100Å에서 약 1000Å의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 하부 층간 절연막 내에 그리고 상기 반도체 기판 상에 배치된,
    게이트 전극 및 그 양측의 반도체 기판 내에 형성된 소스 및 드레인 영역으로 이루어진 트랜지스터;
    상기 트랜지스터의 드레인 영역에 전기적으로 연결된 비트 라인을 더 포함하고,
    상기 콘택 플러그는 상기 트랜지스터의 소스 영역에 접속하는 것을 특징으로 하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 수소 확산방지막을 형성한 후, 오존 플러싱을 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 4 항에 있어서,
    상기 하부 수소 확산방지막 형성 후 제1 후처리 오존 플러싱을 수행하는 단계와;
    상기 상부 수소 확산방지막 형성 후 제2 후처리 오존 플러싱을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR20160123728A (ko) 2015-04-17 2016-10-26 주식회사 티에스피지 셔틀랙 자동창고시스템의 운영방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4145509B2 (ja) * 2000-06-27 2008-09-03 三星電子株式会社Samsung Electronics Co.,Ltd. 絶縁膜を含む集積回路素子の製造方法
US6844583B2 (en) * 2001-06-26 2005-01-18 Samsung Electronics Co., Ltd. Ferroelectric memory devices having expanded plate lines
JP3466174B2 (ja) * 2001-09-27 2003-11-10 沖電気工業株式会社 半導体装置およびその製造方法
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
US20040099889A1 (en) * 2002-11-27 2004-05-27 Agere Systems, Inc. Process for fabricating a semiconductor device having an insulating layer formed over a semiconductor substrate
US6930340B2 (en) * 2003-03-03 2005-08-16 Seiko Epson Corporation Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device
KR100744107B1 (ko) * 2003-06-30 2007-08-01 주식회사 하이닉스반도체 캐패시터 제조 방법
JP4522088B2 (ja) * 2003-12-22 2010-08-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP3793207B2 (ja) * 2004-03-18 2006-07-05 株式会社東芝 強誘電体記憶装置及びその製造方法
JP4800627B2 (ja) * 2004-03-24 2011-10-26 セイコーエプソン株式会社 強誘電体メモリ素子
US7265403B2 (en) * 2004-03-30 2007-09-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device
KR100624566B1 (ko) * 2004-05-31 2006-09-19 주식회사 하이닉스반도체 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
US6933218B1 (en) * 2004-06-10 2005-08-23 Mosel Vitelic, Inc. Low temperature nitridation of amorphous high-K metal-oxide in inter-gates insulator stack
JP4181135B2 (ja) * 2005-01-28 2008-11-12 株式会社東芝 半導体記憶装置
JP4756915B2 (ja) * 2005-05-31 2011-08-24 Okiセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
KR100701697B1 (ko) * 2005-06-29 2007-03-29 주식회사 하이닉스반도체 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법
KR100698866B1 (ko) * 2005-12-09 2007-03-26 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
JP4887802B2 (ja) * 2006-01-26 2012-02-29 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4946214B2 (ja) * 2006-06-30 2012-06-06 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100873081B1 (ko) 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8445913B2 (en) 2007-10-30 2013-05-21 Spansion Llc Metal-insulator-metal (MIM) device and method of formation thereof
US8232647B2 (en) 2008-02-21 2012-07-31 International Business Machines Corporation Structure and process for metallization in high aspect ratio features
US20100155723A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Memory stack cladding

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
KR970010652B1 (ko) * 1992-07-06 1997-06-30 순페이 야마자끼 박막형 반도체 장치 및 그 제작방법
US6004839A (en) * 1996-01-17 1999-12-21 Nec Corporation Semiconductor device with conductive plugs
US5716875A (en) * 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
US6027947A (en) * 1996-08-20 2000-02-22 Ramtron International Corporation Partially or completely encapsulated top electrode of a ferroelectric capacitor
JP3028080B2 (ja) * 1997-06-18 2000-04-04 日本電気株式会社 半導体装置の構造およびその製造方法
JP3484324B2 (ja) * 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
US6509601B1 (en) * 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
JP3212930B2 (ja) * 1997-11-26 2001-09-25 シンメトリクス コーポレーション 容量及びその製造方法
US6130103A (en) * 1998-04-17 2000-10-10 Symetrix Corporation Method for fabricating ferroelectric integrated circuits
US6207465B1 (en) * 1998-04-17 2001-03-27 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using dry and wet etching
US6171934B1 (en) * 1998-08-31 2001-01-09 Symetrix Corporation Recovery of electronic properties in process-damaged ferroelectrics by voltage-cycling
JP2000138350A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
US6322849B2 (en) * 1998-11-13 2001-11-27 Symetrix Corporation Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas
US6225656B1 (en) * 1998-12-01 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same
JP3166746B2 (ja) * 1998-12-28 2001-05-14 日本電気株式会社 キャパシタ及びその製造方法
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
JP2001015696A (ja) * 1999-06-29 2001-01-19 Nec Corp 水素バリヤ層及び半導体装置
JP3276007B2 (ja) * 1999-07-02 2002-04-22 日本電気株式会社 混載lsi半導体装置
JP2001044375A (ja) * 1999-07-29 2001-02-16 Fujitsu Ltd 半導体装置およびその製造方法
KR100330749B1 (ko) * 1999-12-17 2002-04-03 서성기 반도체 박막증착장치
KR100353804B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법
US6365927B1 (en) * 2000-04-03 2002-04-02 Symetrix Corporation Ferroelectric integrated circuit having hydrogen barrier layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160123728A (ko) 2015-04-17 2016-10-26 주식회사 티에스피지 셔틀랙 자동창고시스템의 운영방법

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