KR20060122526A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명에 개시된 반도체 소자의 제조방법은, 셀영역과 주변영역으로 구획되고, 상기 각 영역에 소자분리막이 구비되며 P-웰 및 N-웰이 형성된 반도체기판을 제공하는 단계와, 상기 기판 셀영역의 게이트 형성영역을 리세스하는 단계와, 상기 리세스 지역을 포함한 기판 전면 상에 게이트용 절연막을 형성하는 단계와, 상기 게이트용 절연막 상에 비도핑된 제1폴리실리콘막을 형성하는 단계와, 상기 셀영역 및 주변영역의 P-웰 상에 형성된 비도핑된 제1폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 선택적으로 n형 불순물이 이온주입된 제1폴리실리콘막의 전면 상에 n형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계와, 상기 셀영역 및 주변영역의 N-웰 상에 형성된 n형 불순물이 도핑된 제2폴리실리콘막 부분에 선택적으로 p형 불순물을 이온주입하는 단계와, 상기 제2폴리실리콘막, 제1폴리실리콘막 및 게이트용 절연막을 식각하여 기판 셀영역의 P-웰 및 N-웰의 리세스 지역과 기판 주변영역의 P-웰 및 N-웰 상에 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 듀얼 게이트를 갖는 CMOS 소자에 리세스 게이트를 적용함에 있어서, 게이트용 도전막으로서 폴리실리콘막을 비도핑된 제1폴리실리콘막과 n형으로 도핑된 제2폴리실리콘막이 적층된 구조로 형성함으로써, 게이트의 공핍화를 방지하고 PMOS 영역의 보론 침투 현상 및 이온주입 결함 발생을 억제할 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
C : 셀영역 P : 주변영역
21 : 반도체기판 22 : 소자분리막
23a : P-웰 23b : N-웰
24 : 게이트용 절연막 25 : 제1폴리실리콘막
26 : 제2폴리실리콘막 27 : 금속계 물질막
28 : 하드마스크 패턴 35a, 35b : 감광막 패턴
200a, 200b : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 리세스 게이트를 갖는 씨모스(CMOS) 소자를 듀얼 게이트 구조로 형성할 때 게이트의 특성을 안정화 시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 선폭 감소가 수반되고 있고, 게이트 선폭이 감소됨에 따라 단채널 효과(Short Channel Effect)로서 열전하(hot-carrier)가 발생하고 리프레쉬(refresh) 특성이 열화되는 등 소자의 전기적 특성 저하가 야기되고 있다.
이에 따라, 선폭 미세화에 따른 소자의 전기적 특성 저하를 방지하기 위한 다양한 기술들이 연구되고 있다. 이와 관련하여, 최근에는 게이트의 유효 선폭을 늘려주기 위한 방법으로서, 기판의 일부를 리세스하여 트렌치를 형성한 후 상기 트렌치된 부분에 게이트를 형성하는 리세스 게이트 형성방법이 제안되었다.
한편, 일반적으로 CMOS 소자는 NMOS와 PMOS 영역에서 모두 n+ 폴리실리콘 게이트를 형성하여 왔는데, 이 방법의 경우, PMOS 영역에서 카운트 도핑(count doping)에 의한 매몰채널(Buried Channel)이 형성되어 단채널효과(Short Channel Effect)가 증대되는 문제점이 발생된다.
이에 따라, 최근에는 NMOS 영역에는 n+ 폴리실리콘 게이트를, 그리고, PMOS 영역에는 p+ 폴리실리콘 게이트를 형성하는 듀얼 게이트(dual gate) 형성방법이 이용되고 있으며, 이러한 듀얼 게이트 형성방법의 경우, NMOS 및 PMOS 영역 모두에서 표면 채널(Surface Channel)을 형성시키는 것에 의해서 상기 매몰 채널로 인한 문제점이 해결된다.
최근의 기술 동향을 살펴보면, 상기 듀얼 게이트 형성방법과 리세스 게이트 형성방법을 접목시킨 CMOS 소자 제조기술에 대한 연구가 활발히 진행되고 있다. 리세스 게이트를 갖는 CMOS 소자를 듀얼 게이트 구조로 형성할 경우, 게이트의 유효선폭을 증가시키면서 매몰채널로 인한 문제 발생도 억제할 수 있다. 그런데 상기 리세스 게이트를 도입한 CMOS 소자에서, 초고집적화가 요구되는 셀영역의 게이트는 게이트 유효선폭을 늘리기 위해 리세스 게이트 구조로 형성하지만, 주변영역은 리세스 게이트가 아닌 종래와 같은 게이트 구조로 형성하는 것이 일반적이다.
이하에서는, 도 1a 내지 도 1f를 참조해서, 리세스 게이트 형성기술과 듀얼 게이트 형성기술을 접목시킨 CMOS 소자 제조기술을 포함하는, 종래의 반도체 소자 제조방법을 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 셀영역(C)과 주변영역(P)으로 구획되고, 상기 각 영역에 소자분리막(2)이 구비된 반도체기판(1) 내에, 공지의 마스크 및 이온주입 공정을 수행하여 P-웰(3a) 및 N-웰(3b)을 형성한다. 그런다음, 상기 기판(1) 셀영역(C)의 게이트 형성 영역을 리세스시킨다. 그런 후, 상기 리세스 지역을 포함한 기판(1) 전면 상에 게이트용 절연막(4)을 형성한다.
도 1b를 참조하면, 상기 게이트용 절연막(4) 상에 게이트용 도전막으로서 비도핑된 폴리실리콘막(5)을 형성한다. 이때, 상기 리세스 지역은 비도핑된 폴리실리콘막(5)으로 완전히 매립된다.
다음으로, 상기 셀영역(C) 및 주변영역(P)의 P-웰(3a) 상에 형성된 비도핑된 폴리실리콘막(5) 부분에 선택적으로 n형 불순물을 이온주입하여, n+ 폴리실리콘막을 형성한다.
그런다음, 도 1c에 도시된 바와 같이, 상기 셀영역(C) 및 주변영역(P)의 N-웰(3b) 상에 형성된 비도핑된 폴리실리콘막(5) 부분에 선택적으로 p형 불순물을 이온주입하여, p+ 폴리실리콘막을 형성한다. 상기 도 1b 및 도 1c에서 미설명된 도면부호 15a와 15b는 이온주입 장벽으로 사용하기 위해 형성한 감광막 패턴에 해당한다. 상기 감광막 패턴(15a, 15b)은 각 이온주입 공정 후, 제거된다.
도 1d를 참조하면, 상기 기판 결과물 상에 저저항 구현을 위한 금속계 물질막(7)과 게이트를 위한 하드마스크 패턴(8)을 형성한 후, 상기 하드마스크 패턴(8)을 식각장벽으로 이용해서 상기 금속계 물질막(7), n형 또는 p형으로 도핑된 폴리실리콘막(5) 및 게이트용 절연막(4)을 식각하여 기판 셀영역(C)의 P-웰(3a) 및 N-웰(3b)의 리세스 지역과 기판 주변영역(P)의 P-웰(3a) 및 N-웰(3b) 상에 게이트(100a, 100b)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
한편, 도 1e와 도 1f는 종래기술의 다른 실시예를 설명하기 위한 공정별 단면도이다.
도 1e를 참조하면, 도 1a와 같은 공정을 진행한 후, 도 1a의 게이트용 절연막(4) 상에 게이트용 도전막으로서 n형 불순물이 고농도로 도핑된 폴리실리콘막(6) 을 형성한다. 이때, 도 1a의 리세스 지역은 상기 n형 불순물이 고농도로 도핑된 폴리실리콘막(6)으로 완전히 매립된다.
다음으로, 상기 셀영역(C) 및 주변영역(P)의 N-웰(3b) 상에 형성된 n형 불순물이 도핑된 폴리실리콘막(6) 부분에 선택적으로 p형 불순물을 극히 고농도로 이온주입하여, p+ 폴리실리콘막을 형성한다. 여기서 셀영역(C) 및 주변영역(P)의 P-웰(3a) 상에 형성된 n형 불순물이 도핑된 폴리실리콘막(6)에는 이온주입 공정을 수행할 필요가 없는데, 이것은 상기 게이트용 절연막(4) 상에 형성된 폴리실리콘막(6) 자체가 n+ 폴리실리콘막이기 때문이다.
도 1f를 참조하면, 상기 기판 결과물 상에 저저항 구현을 위한 금속계 물질막(7)과 게이트를 위한 하드마스크 패턴(8)을 형성한 후, 상기 하드마스크 패턴(8)을 식각장벽으로 이용해서 상기 금속계 물질막(7), n형 불순물이 도핑된 폴리실리콘막(6), n형에서 p형으로 전환된 p+ 폴리실리콘막 부분을 포함하는 n형 불순물이 도핑된 폴리실리콘막(6) 및 게이트용 절연막(4)을 식각하여 기판 셀영역(C)의 P-웰(3a) 및 N-웰(3b)의 리세스 지역과 기판 주변영역(P)의 P-웰(3a) 및 N-웰(3b) 상에 게이트(150a, 150b)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 상기 도 1a, 도 1b, 도 1c, 도 1d 순으로 진행되는 종래 기술에서는 셀영역(C)의 리세스 게이트 하부에서 게이트 공핍화(Gate Depletion) 현상이 발생한다는 문제점이 있고, 또한, 상기 도 1a, 도 1e, 도 1f 순으로 진행되는 종래 기술에서는 PMOS의 p+ 폴리실리콘 게이트 형성을 위한 이온주입시 보론 침투 현상(Boron Penetration)이 크고 이온주입으로 인한 결함(damage) 또한 크다는 문제점이 있다. 이상의 문제점을 도면을 참조하여 좀더 자세하게 설명하도록 한다.
도 1b를 참조하면, 셀영역(C) 및 주변영역(P)의 P-웰(3a) 상에 형성된 비도핑된 폴리실리콘막(5) 부분에 선택적으로 n형 불순물을 이온주입을 하는데, 이때, 리세스 지역은 리세스되지 않은 지역에 비해 비도핑된 폴리실리콘막(5)의 두께가 두껍기 때문에, 리세스 지역의 게이트용 절연막(4)에 인접한 비도핑된 폴리실리콘막(5) 부분에는 n형 불순물 이온이 충분히 도달하지 못하게 된다. 곧, 도 1d의 A영역이 A영역 상부의 폴리실리콘막보다 낮은 농도를 갖게 된다는 것이다.
그러므로, 상기 도 1a, 도 1b, 도 1c, 도 1d 순으로 진행되는 종래 기술에서는 셀영역(C)의 리세스 게이트 하부에서 게이트 공핍화(Gate Depletion) 현상이 발생한다. 상기 게이트 공핍화는 인버젼 캐패시턴스(Inversion Capacitance)를 감소시키며, 문턱전압의 증가를 초래하는 등 소자의 전기적 특성이 저하시키는 것으로 알려져 있다.
한편, 상기 도 1a, 도 1e, 도 1f 순으로 진행되는 종래 공정기술에서는 도 1d의 리세스 게이트의 공핍화 현상은 발생하지 않는다. 하지만, 도 1e를 참조하면, 셀영역(C) 및 주변영역(P)의 N-웰(3b) 상에 형성된 n형 불순물이 도핑된 폴리실리 콘막(6) 부분에 선택적으로 p형 불순물을 이온주입하여 p+ 폴리실리콘막(6b)을 형성하는 단계에서, n형 폴리실리콘막(6)을 p형으로 전환하기 위해서 p형 불순물을 극히 고농도로 이온주입해야 한다.
그러므로, 상기 도 1a, 도 1e, 도 1f 순으로 진행되는 종래 공정기술에서는, PMOS 영역에서 p형 불순물로 사용하는 보론 이온의 침투 현상이 크고 이온주입으로 인한 결함(damage) 또한 크다는 문제점이 발생한다. 상기 보론 침투 현상은 플랫-밴드(flat-band) 및 문턱전압의 변화를 초래하고, 또한, GOI(Gate Oxide Integrity) 특성을 저하시키는 등 소자의 전기적 특성을 저하시키는 것으로 알려져 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 리세스 게이트를 포함한 듀얼 게이트를 갖는 CMOS 소자의 제조시 게이트 공핍화 현상 및 보론 침투 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 주변영역으로 구획되고, 상기 각 영역에 소자분리막이 구비됨과 아울러 P-웰 및 N-웰이 형성된 반도체기판을 제공하는 단계; 상기 기판 셀영역의 게이트 형성 영역을 리세스시키는 단계; 상기 리세스 지역을 포함한 기판 전면 상에 게이트용 절연막을 형성하는 단계; 상기 게이트용 절연막 상에 비도핑된 제1폴리실리콘막 을 형성하는 단계; 상기 셀영역 및 주변영역의 P-웰 상에 형성된 비도핑된 제1폴리실리콘막 부분에 선택적으로 n형 불순물을 제1도우즈로 이온주입하는 단계; 상기 선택적으로 n형 불순물이 이온주입된 제1폴리실리콘막의 전면 상에 n형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계; 상기 셀영역 및 주변영역의 N-웰 상에 형성된 n형 불순물이 도핑된 제2폴리실리콘막 부분에 선택적으로 p형 불순물을 제2도우즈로 이온주입하는 단계; 및 상기 제2폴리실리콘막, 제1폴리실리콘막 및 게이트용 절연막을 식각하여 기판 셀영역의 P-웰 및 N-웰의 리세스 지역과 기판 주변영역의 P-웰 및 N-웰 상에 게이트를 형성하는 단계를 포함한다.
여기서, 상기 비도핑된 제1폴리실리콘막은 100∼400Å 두께로 형성하고, 상기 제2폴리실리콘막은 500∼800Å 두께로 형성한다.
상기 제1폴리실리콘막에의 n형 불순물 이온주입은 75As 또는 31P을 1.0E15∼5.0E15 이온/㎠의 도우즈로 이온주입하고, 상기 제2폴리실리콘막에의 p형 불순물 이온주입은 11B 또는 49BF2를 5.0E15∼9.0E15 이온/㎠ 도우즈로 이온주입한다.
상기 제2폴리실리콘막은 n형 불순물이 5.0E19∼2.0E20 이온/㎤의 농도로 도핑된 것이다.
한편, 상기 제2폴리실리콘막에 p형 불순물을 이온주입하는 단계 후, 그리고, 상기 게이트를 형성하는 단계 전, 상기 제2폴리실리콘막 상에 금속막 또는 금속실리사이드막을 형성하는 단계를 더 포함할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 셀영역(C)과 주변영역(P)으로 구획되고, 상기 각 영역에 소자분리막(22)이 구비된 반도체기판(21) 내에, 공지의 마스크 및 이온주입 공정을 수행하여 P-웰(23a) 및 N-웰(23b)을 형성한다.
그런다음, 상기 기판(21) 셀영역(C)의 게이트 형성 영역을 리세스시킨다.
그런 후, 상기 리세스 지역을 포함한 기판(21) 전면 상에 게이트용 절연막(24)을 형성한다. 여기서, 상기 게이트용 절연막(24)으로는 보통 산화막을 사용하나, 필요에 따라, 질산화막을 사용할 수도 있다.
도 2b를 참조하면, 상기 게이트용 절연막(24) 상에 게이트용 도전막으로서 비도핑된 제1폴리실리콘막(25)을 형성한다. 이때, 상기 비도핑된 제1폴리실리콘막(25)은 리세스 지역을 매립하지 않도록 100∼400Å 두께로 형성한다.
그런다음, 상기 셀영역(C) 및 주변영역(P)의 P-웰(23a) 상에 형성된 비도핑된 제1폴리실리콘막 부분만 노출되도록 감광막 패턴(35a)을 형성한 후, 상기 감광막 패턴(35a)을 이온주입 장벽으로 이용해서 n형 불순물을 제1도우즈로 이온주입한다.
이때, 상기 제1폴리실리콘막(25)에의 n형 불순물 이온주입 공정은 75As 또는 31P을 도펀트로 사용하여, 1.0E15∼5.0E15 이온/㎠의 도우즈로 수행한다. 또한, 상기 이온주입 공정은 리세스 지역의 측벽부분에도 용이하게 불순물이 주입되도록 경 사지게 수행하는 것이 바람직하다. 그런 후, 상기 감광막 패턴(35a)을 제거한다.
도 2c를 참조하면, 상기 선택적으로 n형 불순물이 이온주입된 제1폴리실리콘막(25)의 전면 상에 n형 불순물이 도핑된 제2폴리실리콘막(26)을 형성한다.
이때, 상기 제2폴리실리콘막(26)은 n형 불순물이 5.0E19∼2.0E20 이온/㎤의 농도로 도핑된 폴리실리콘막으로서, 상기 리세스 지역이 매립되도록 500∼800Å 두께로 형성한다.
그런다음, 상기 셀영역(C) 및 주변영역(P)의 N-웰(23b) 상에 형성된 n형 불순물이 도핑된 제2폴리실리콘막(26) 부분만 노출되도록 감광막 패턴(35b)을 형성한 후, 상기 감광막 패턴(35b)을 이온주입 장벽으로 이용해서 p형 불순물을 제2도우즈로 이온주입한다.
이때, 상기 제2폴리실리콘막(26)에의 p형 불순물 이온주입 공정은 11B 또는 49BF2를 도펀트로 사용하여, 5.0E15∼9.0E15 이온/㎠ 도우즈로 수행한다. 그런 후, 상기 감광막 패턴(35b)을 제거한다.
이상과 같이, 본 발명에서는, 리세스 게이트와 리세스 되지 않은 종래 구조의 게이트가 공존하며 듀얼 게이트 구조를 갖는 CMOS 소자 제조시, 게이트용 도전막 물질인 폴리실리콘막을 비도핑된 제1폴리실리콘과 n형으로 도핑된 제2폴리실리콘으로 나누어 증착하였다.
상기 비도핑된 제1폴리실리콘막(25)을 100∼400Å 두께로 비교적 얇게 형성한 후, 소자의 NMOS 영역만 노출시켜 선택적으로 n형 불순물을 이온주입한다. 상기 100∼400Å 두께로 비교적 얇게 형성된 비도핑된 제1폴리실리콘막(25)은 리세스 게 이트 전극 하부에 해당되는 영역이다. 그러므로, 본 발명에서는 리세스 게이트 전극 하부에 충분한 불순물 이온을 주입시킬 수 있고, 이에 따라, 종래 기술의 리세스 게이트 전극 하부의 공핍화 현상을 방지할 수 있다.
또한, 본 발명에서는, 상기와 같이 비도핑된 제1폴리실리콘막(25)을 제1차 게이트용 도전막으로 형성하고, 그런다음, 제2차 게이트용 도전막으로서 종래 기술에 보다 상대적으로 저농도로 도핑된 n형 제2폴리실리콘막(26)을 형성해줌으로써, 결과적으로, 후속되는 p형 이온주입 공정시 발생하는 보론 침투 현상 및 이온주입 결함 발생을 억제 할 수 있다. 이것은, 상기와 같이 비도핑된 제1폴리실리콘막과 n형으로 도핑된 제2폴리실리콘의 적층구조를 적용한 본 발명의 방법이, 고농도로 도핑된 n형 폴리실리콘막만을 게이트용 도전막으로 사용한 종래 기술의 방법에 비하여, 후속되는 PMOS 영역에 대한 p형 불순물 이온주입공정시 이온주입 도우즈를 적게 필요로 하기 때문이다.
곧, 종래와 같이 고농도로 도핑된 n형 폴리실리콘막만을 게이트용 도전막으로 사용한 경우에는, 상기 고농도로 도핑딘 n형 폴리실리콘막을 p형으로 전환시키기 위해 극히 고농도의 p형 불순물이 이온주입되어야 하였고, 이로 인해, 보론 침투 현상 및 이온주입 결함이 증가한다는 문제가 발생하였으나, 본 발명에서는, 전술한 바와 같이, 상기 종래 기술에 비해 상대적으로 적은 도우즈의 p형 불순물로도 소망하는 p+ 폴리실리콘막을 형성시킬 수 있으며, 이에 따라, 과량의 이온주입에서 기인하는 보론 침투 현상 및 이온주입 결함 발생을 억제할 수 있다.
또한, 상기 p형 불순물 이온주입시, 제2폴리실리콘막(26)은 n형에서 p형으로 전환되어야 하지만, 제1폴리실리콘막(25)은 비도핑된 상태에서 바로 p형 폴리실리콘이 되는 것과 관련하여, 게이트 전극 하부에 해당하는 제1폴리실리콘막(25)의 불순물 농도가 제2폴리실리콘막(26)의 불순물 농도보다 높아지고, 이에 따라, PMOS에서의 게이트 전극 하부의 공핍화 현상도 방지된다.
도 2d를 참조하면, 상기 제2폴리실리콘막(26) 상에 게이트의 저저항을 구현하기 위한 금속계 물질막(27)으로서, W막과 같은 금속막 또는 WSix와 같은 금속실리사이드막을 형성한다. 그런다음, 상기 금속계 물질막(27) 상에 게이트를 위한 하드마스크 패턴(28)을 형성한다.
도 2e를 참조하면, 상기 하드마스크 패턴(28)을 식각 장벽으로 이용해서, 상기 금속계 물질막(27), 제2폴리실리콘막(26), 제1폴리실리콘막(25) 및 게이트용 절연막(24)을 식각하여 기판 셀영역(C)의 P-웰(23a) 및 N-웰(23b)의 리세스 지역과 기판 주변영역(P)의 P-웰(23a) 및 N-웰(23b) 상에 게이트(200a, 200b)를 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 듀얼 게이트 구조를 갖는 CMOS 소자에 리세스 게이트 구조를 적용함에 있어서, 게이트용 도전막으로서 폴리실리콘막을 비도핑된 제1폴리실리콘막과 n형으로 도핑된 제2폴리실리콘막이 적층된 구조로 형성함으로써, 게이트의 공핍화 현상을 방지하고 PMOS 영역의 보론 침투 현상 및 이온주입 결함 발생을 억제하여, 게이트의 특성을 향상시킬 수 있다. 곧, 본 발명은, 고집적 소자 구현을 위해 듀얼 게이트 구조를 갖는 CMOS 소자에 리세스 게이트 구조를 적용함에 있어서 문제시 되었던, 게이트 공핍화 현상과 보론 침투 현상을 방지할 수 있으므로, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.

Claims (7)

  1. 셀영역과 주변영역으로 구획되고, 상기 각 영역에 소자분리막이 구비됨과 아울러 P-웰 및 N-웰이 형성된 반도체기판을 제공하는 단계;
    상기 기판 셀영역의 게이트 형성 영역을 리세스시키는 단계;
    상기 리세스 지역을 포함한 기판 전면 상에 게이트용 절연막을 형성하는 단계;
    상기 게이트용 절연막 상에 비도핑된 제1폴리실리콘막을 형성하는 단계;
    상기 셀영역 및 주변영역의 P-웰 상에 형성된 비도핑된 제1폴리실리콘막 부분에 선택적으로 n형 불순물을 제1도우즈로 이온주입하는 단계;
    상기 선택적으로 n형 불순물이 이온주입된 제1폴리실리콘막의 전면 상에 n형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계;
    상기 셀영역 및 주변영역의 N-웰 상에 형성된 n형 불순물이 도핑된 제2폴리실리콘막 부분에 선택적으로 p형 불순물을 제2도우즈로 이온주입하는 단계; 및
    상기 제2폴리실리콘막, 제1폴리실리콘막 및 게이트용 절연막을 식각하여 기판 셀영역의 P-웰 및 N-웰의 리세스 지역과 기판 주변영역의 P-웰 및 N-웰 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 비도핑된 제1폴리실리콘막은 100∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1폴리실리콘막에의 n형 불순물 이온주입은 75As 또는 31P을 1.0E15∼5.0E15 이온/㎠의 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제2폴리실리콘막은 n형 불순물이 5.0E19∼2.0E20 이온/㎤의 농도로 도핑된 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제2폴리실리콘막은 500∼800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제2폴리실리콘막에의 p형 불순물 이온주입은 11B 또는 49BF2를 5.0E15∼9.0E15 이온/㎠ 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제2폴리실리콘막에 p형 불순물을 이온주입하는 단계 후, 그리고, 상기 게이트를 형성하는 단계 전, 상기 제2폴리실리콘막 상에 금속막 또는 금속실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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