JP2004363214A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置 Download PDF

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雅俊 長谷川
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Abstract

【課題】ポリサイド−デュアルゲート構造を採用するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの境界付近におけるゲート電極中の不純物の相互拡散を抑制する。
【解決手段】ｎチャネル型ＭＩＳＦＥＴのゲート電極１０ｎとｐチャネル型ＭＩＳＦＥＴのゲート電極１０ｐは、互いの導電型が異なることから、不純物の相互拡散を防ぐために分離し、後の工程で形成する金属配線を介して両者を電気的に接続する。また、ゲート電極材料をパターニングしてゲート電極１０ｎ、１０ｐを分離する以前の工程では、７００℃以上の高温の熱処理を行わないようにすることで、ゲート電極形成前の工程における不純物の相互拡散を防止する。
【選択図】 図１２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを異なる導電型のシリコン膜で構成した、いわゆるデュアルゲート構造の相補型ＭＩＳＦＥＴを有する半導体集積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
相補型ＭＩＳＦＥＴを使って回路を構成する半導体デバイスは、近年、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型の多結晶シリコン膜で構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型の多結晶シリコン膜で構成するデュアルゲート構造を広く採用しつつある。
【０００３】
これは、従来の半導体デバイスのように、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を共にｎ型の多結晶シリコン膜で構成した場合は、ｐチャネル型ＭＩＳＦＥＴが埋め込みチャネル構造となり、素子を微細化したときに短チャネル効果が顕著になることから、工程を増やしてでもデュアルゲート構造を採用し、短チャネル効果を抑えて素子の微細化を推進する必要があるためである。
【０００４】
特開平１１−１９５７１３号公報（特許文献１）、特開平９−２６０５０９号公報（特許文献２）および特開平１０−５０８５７号公報（特許文献３）は、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型の多結晶シリコン膜とタングステンシリサイド膜との積層膜で構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型の多結晶シリコン膜とタングステンシリサイド膜との積層膜で構成したポリサイド−デュアルゲート構造において、ｎ型多結晶シリコン膜中の不純物とｐ型多結晶シリコン膜中の不純物が拡散係数の大きいタングステンシリサイド膜を通して相互拡散するのを防ぐ技術を開示している。
【０００５】
特許文献１では、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とをフィールド絶縁膜上で分離すると共に、ゲート電極を覆う絶縁膜のうち、上記フィールド絶縁膜の上方に位置する部分に溝を設け、この溝の内部に埋め込んだタングステンなどの導電層を介して上記ゲート電極同士を電気的に接続している。一方、特許文献２および特許文献３も、フィールド絶縁膜上の導電層を介してゲート電極同士を電気的に接続しているが、ｎ型の多結晶シリコン膜とｐ型の多結晶シリコン膜を分離せず、タングステンシリサイド膜のみをフィールド絶縁膜上で分離している。
【０００６】
特開平７−１６１８２６号公報（特許文献４）は、デュアルゲート構造を採用したＣＭＯＳデバイスにおいて、Ｐ型ゲート電極中の不純物とＮ型ゲート電極中の不純物の相互拡散を防止する技術を開示している。この公報に記載されたデュアルゲート電極の形成方法は、まずシリコン基板上にポリシリコン膜を堆積し、素子分離領域上の上記ポリシリコン膜に開口部を形成することによって、Ｐウエル上のポリシリコン膜とＮウエル上のポリシリコン膜とを分離する。次に、Ｐウエル上のポリシリコン膜にボロンをイオン注入し、Ｎウエル上のポリシリコン膜に砒素をイオン注入した後、基板全面にタングステン膜を堆積し、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜とをタングステン膜で接続する。
【０００７】
上記の方法で形成されたＮ型ゲート電極およびＰ型ゲート電極は、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜が直接接していないので、不純物の相互拡散が防止できるとされている。
【０００８】
特開２００１−２１０７２５号公報（特許文献５）は、Ｎ型ゲート電極とＰ型ゲート電極の境界上にコンタクトを形成し、このコンタクトに高融点金属またはそのシリサイドからなる導電材料を埋め込んだデュアルゲート構造の半導体装置を開示している。
【０００９】
上記のデュアルゲート構造によれば、不純物の相互拡散によってＮ型ゲート電極とＰ型ゲート電極の境界に高抵抗領域が形成された場合でも、コンタクトに埋め込んだ導電材料によって電気的接続が維持されるため、両ゲート電極間の電気的接続が失われる回路不良を防ぐことができる。
【００１０】
【特許文献１】
特開平１１−１９５７１３号公報
【００１１】
【特許文献２】
特開平９−２６０５０９号公報
【００１２】
【特許文献３】
特開平１０−５０８５７号公報
【００１３】
【特許文献４】
特開平７−１６１８２６号公報
【００１４】
【特許文献５】
特開２００１−２１０７２５号公報
【００１５】
【発明が解決しようとする課題】
最近、システムの小型化、高性能化を実現する技術として、演算機能回路、メモリ回路、ロジック回路、さらにはアナログ回路、ＲＦ無線周波数回路などを１個の半導体チップに集積するＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）の開発が進められている。
【００１６】
上記ＳｏＣは、システムの高性能化の要求に応えるために、前述したデュアルゲート構造が採用される。また、メモリ回路の一部にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を搭載する場合は、メモリセルの容量素子を形成する際の高温熱処理に対応できる低抵抗ゲート電極材料として、多結晶シリコン膜の上部にタングステンシリサイド膜を積層したポリサイド膜が採用される。
【００１７】
しかし、上記のようなデュアルゲート構造とポリサイドゲート構造を組み合わせるポリサイド−デュアルゲート構造は、ゲート電極の一部を構成する多結晶シリコン膜中の不純物同士が上層のタングステンシリサイド層を介して相互拡散し、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの境界付近でゲート電極中の不純物濃度が低下することから、ＭＩＳＦＥＴのしきい値電圧や界面抵抗が変動する、という問題が生じる。
【００１８】
本発明の目的は、ポリサイド−デュアルゲート構造を採用するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの境界付近において、ゲート電極中の不純物の相互拡散を抑制することのできる技術を提供することにある。
【００１９】
本発明の他の目的は、上記したゲート電極中の不純物の相互拡散を抑制すると共に、メモリ混載ロジックデバイスの回路面積の増加を最小限にとどめることのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明によるポリサイド−デュアルゲート構造を採用したメモリ混載ロジックデバイスの一製造方法は、以下の工程（ａ）〜（ｅ）を含んでいる。
（ａ）半導体基板の主面にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にシリコン膜を形成する工程、
（ｂ）前記シリコン膜中に複数種類の不純物を導入することによって、前記半導体基板の第１領域にｎ型シリコン膜を形成し、第２領域にｐ型シリコン膜を形成する工程、
（ｃ）前記ｎ型シリコン膜および前記ｐ型シリコン膜のそれぞれの上部に、タングステンまたはタングステンシリサイドを主成分とする導電膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記導電膜、前記ｎ型シリコン膜および前記ｐ型シリコン膜をパターニングすることによって、前記第１領域に前記ｎ型シリコン膜と前記導電膜との積層膜からなるｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第２領域に前記ｐ型シリコン膜と前記導電膜との積層膜からなるｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板を７００℃以上の温度で熱処理する工程。
【００２３】
本発明によるポリサイド−デュアルゲート構造を採用したメモリ混載ロジックデバイスの他の製造方法は、以下の工程（ａ）〜（ｆ）を含んでいる。
（ａ）前記半導体基板の主面の第１領域に第１ゲート絶縁膜を形成し、前記主面の第２領域に前記第１ゲート絶縁膜よりも厚い膜厚を有する第２ゲート絶縁膜を形成する工程、
（ｂ）前記第１および第２ゲート絶縁膜上にシリコン膜を形成する工程、
（ｃ）前記シリコン膜中に複数種類の不純物を導入することによって、前記第１ゲート絶縁膜上にｎ型シリコン膜とｐ型シリコン膜とを形成し、前記第２ゲート絶縁膜上にｎ型シリコン膜を形成する工程、
（ｄ）前記ｎ型シリコン膜および前記ｐ型シリコン膜のそれぞれの上部に、タングステンまたはタングステンシリサイドを主成分とする導電膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記導電膜、前記ｎ型シリコン膜および前記ｐ型シリコン膜をパターニングすることによって、
前記第１ゲート絶縁膜上に、前記ｎ型シリコン膜と前記導電膜との積層膜からなる第１ｎチャネル型ＭＩＳＦＥＴのゲート電極、および前記ｐ型シリコン膜と前記導電膜との積層膜からなる第１ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、
前記第２ゲート絶縁膜上に、前記ｎ型シリコン膜と前記導電膜との積層膜からなる第２ｎチャネル型ＭＩＳＦＥＴのゲート電極、および前記ｎ型シリコン膜と前記導電膜との積層膜からなる第２ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板を７００℃以上の温度で熱処理する工程。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
本実施の形態は、例えば図１に示すような１個の半導体チップ１Ａの主面に、中央演算処理装置（ＣＰＵ）やアナログ回路などのロジック回路、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭなどのメモリ回路、入出力（Ｉ／Ｏ）回路および電源回路を集積したメモリ混載ロジックデバイスの製造プロセスに適用したものである。
【００２６】
ロジック回路、入出力（Ｉ／Ｏ）回路および電源回路は、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴおよびそれらを接続する配線によって回路が構成されている。
【００２７】
メモリ回路のうち、ＤＲＡＭは、複数のメモリセルからなるメモリアレイと、このメモリアレイの周辺に配置され、メモリアレイを直接制御する直接周辺回路（センスアンプ、サブワードドライバなど）と、直接周辺回路を制御する間接周辺回路とで構成されている。
【００２８】
図２に示すように、ＤＲＡＭのメモリセル（ＭＣ）は、ビット線対（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置されたｎチャネル型の選択用ＭＩＳＦＥＴ（Ｑｓ）と、この選択用ＭＩＳＦＥＴ（Ｑｓ）に直列に接続された容量素子（Ｃ）とで構成されている。メモリアレイのビット線方向にはセンスアンプ（ＳＡ）が配置され、ワード線方向には、図示しないサブワードドライバが配置されている。センスアンプ（ＳＡ）およびサブワードドライバを含む直接周辺回路およびこの直接周辺回路を制御する入出力回路や電源回路などの間接周辺回路は、それぞれｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴで構成されている。例えば図に示すセンスアンプ（ＳＡ）は、２個のｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２）と２個のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ３、Ｑｐ４）とからなるフリップフロップ回路で構成され、メモリアレイ内の選択されたメモリセル（ＭＣ）からビット線対（ＢＬＴ、ＢＬＢ）に読み出される微小の信号を増幅して出力する。
【００２９】
ＳＲＡＭおよびＲＯＭは、メモリアレイと周辺回路とで構成されている。ＳＲＡＭのメモリセルは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成され、周辺回路は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴで構成されている。また、ＲＯＭのメモリセルは、ｎチャネル型ＭＩＳＦＥＴで構成され、周辺回路は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３０】
図３に示すように、ＳＲＡＭのメモリセル（ＭＣ）は、データ線対（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）によって構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３１】
ＳＲＡＭのメモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴ（Ｑｄ１）および負荷用ＭＩＳＦＥＴ（Ｑｐ１）は第１のインバータ（ＩＮＶ１）を構成し、駆動用ＭＩＳＦＥＴ（Ｑｄ２）および負荷用ＭＩＳＦＥＴ（Ｑｐ２）は第２のインバータ（ＩＮＶ２）を構成している。これら一対のインバータ（ＩＮＶ１、ＩＮＶ２）は、一対の局所配線（ＬＩ、ＬＩ）を介してメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００３２】
上記したメモリ混載ロジックデバイスを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴのゲート電極は、ｎ型多結晶シリコン膜の上部にタングステンシリサイド膜を積層したポリサイド構造で構成されている。一方、ｐチャネル型ＭＩＳＦＥＴのゲート電極は、ｐ型多結晶シリコン膜の上部にタングステンシリサイド膜を積層したポリサイド構造で構成されている。すなわち、メモリ混載ロジックデバイスは、ポリサイド−デュアルゲート構造で構成されている。
【００３３】
次に、図４〜図１９を用いて上記メモリ混載ロジックデバイスの製造方法を説明する。
【００３４】
まず、図４に示すように、常法に従ってｐ型単結晶シリコンからなる基板１の主面に溝を形成し、続いてその内部に酸化シリコン膜３を埋め込むことによって素子分離溝２を形成する。次に、基板１の主面の一部にＰ（リン）をイオン注入し、他部にＢ（ホウ素）をイオン注入した後、基板１を熱処理してこれらの不純物（Ｂ、Ｐ）を拡散させ、ｐ型ウエル４およびｎ型ウエル５を形成する。
【００３５】
図４の左側部分は、ＤＲＡＭのメモリアレイの一部を示す断面図、中央部分は、このメモリアレイに隣接する直接周辺回路（例えばセンスアンプ）の一部を示す断面図、右側部分は、ＳＲＡＭのメモリアレイの一部を示す断面図である（以下の図も同様）。
【００３６】
次に、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、ＭＩＳＦＥＴのしきい値電圧を制御するための不純物をイオン注入した後、図５に示すように、基板１を熱酸化してその表面に厚さ３〜４ｎｍ程度のゲート酸化膜６を形成する。続いて、ＤＲＡＭのメモリアレイ領域およびセンスアンプ領域のゲート酸化膜６をフォトレジスト膜４０で覆い、ＳＲＡＭのメモリアレイ領域のゲート酸化膜６をフッ酸で除去する。
【００３７】
次に、フォトレジスト膜４０を除去した後、図６に示すように、基板１をもう一度熱酸化することによって、ＳＲＡＭのメモリアレイ領域に膜厚３ｎｍ程度の薄いゲート酸化膜６ｂを形成する。また、この熱酸化を行うことによって、ＤＲＡＭのメモリアレイ領域およびセンスアンプ領域のゲート酸化膜６が再成長するので、これらの領域には、膜厚６ｎｍ〜７ｎｍ程度の厚いゲート酸化膜６ａが形成される。
【００３８】
このように、ＤＲＡＭは、メモリセルの信号量を確保する観点から、選択用ＭＩＳＦＥＴのゲート電極に比較的高い電圧を印加する必要があるので、メモリアレイ領域には、厚い膜厚のゲート酸化膜６ａを形成し、耐圧を確保する。
【００３９】
また、センスアンプやサブワードドライバのような直接周辺回路は、素子を高密度に配置する必要があるので、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを接続する場合には、配線密度を低減する観点から、ゲート電極同士を分離せずに直接接続することが望ましい。但し、この場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極にｎ型多結晶シリコン膜を用い、ｐチャネル型ＭＩＳＦＥＴのゲート電極にｐ型多結晶シリコン膜を用いると、ｎ型多結晶シリコン膜とｐ型多結晶シリコン膜が直接接している箇所で不純物の相互拡散が発生し、ＭＩＳＦＥＴのしきい値電圧や界面抵抗が変動してしまう。
【００４０】
そこで、本実施の形態では、センスアンプやサブワードドライバのように、素子を高密度に配置するＤＲＡＭの直接周辺回路は、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極にｎ型多結晶シリコン膜を用い、不純物の相互拡散による悪影響を回避する。一方、このようにした場合は、ｐチャネル型ＭＩＳＦＥＴが埋め込みチャネル型になるので、短チャネル効果が顕在化する。そこで、直接周辺回路領域には厚い膜厚のゲート酸化膜６ａを形成し、短チャネル効果を抑制する。
【００４１】
また、本実施の形態では、電源回路や入出力回路のように、高耐圧のゲート絶縁膜を必要とする回路領域には、厚い膜厚のゲート酸化膜６ａを形成する。一方、素子の微細化や高性能化を優先する必要があるＳＲＡＭのメモリアレイやロジック回路には、薄いゲート酸化膜６ｂを形成し、かつデュアルゲート構造を採用する。
【００４２】
次に、図７に示すように、基板１上にＣＶＤ法で多結晶シリコン膜７を堆積した後、ＳＲＡＭのメモリアレイ領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域（ｎ型ウエル５）の多結晶シリコン膜７をフォトレジスト膜４１で覆い、ＳＲＡＭのメモリアレイ領域のｎチャネル型ＭＩＳＦＥＴ形成領域（ｐ型ウエル４）、ＤＲＡＭのメモリアレイ領域および直接周辺回路領域の多結晶シリコン膜７にＰ（リン）をイオン注入することによって、ｎ型多結晶シリコン膜７ｎを形成する。なお、上記多結晶シリコン膜７に代えてアモルファスシリコン膜を使用することもできる。
【００４３】
次に、フォトレジスト膜４１を除去した後、図８に示すように、ＳＲＡＭのメモリアレイ領域のｎチャネル型ＭＩＳＦＥＴ形成領域（ｐ型ウエル４）、ＤＲＡＭのメモリアレイ領域および直接周辺回路領域をフォトレジスト膜４２で覆い、ＳＲＡＭのメモリアレイ領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域（ｎ型ウエル５）の多結晶シリコン膜７にＢ（ホウ素）をイオン注入することによって、ｐ型多結晶シリコン膜７ｐを形成する。
【００４４】
次に、フォトレジスト膜４２を除去した後、図９に示すように、ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐのそれぞれの上部にスパッタリング法でＷ（タングステン）シリサイド膜８を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を堆積する。
【００４５】
多結晶シリコン膜（７ｎ、７ｐ）の上部の導電膜は、Ｗシリサイドに代えてＷ（タングステン）で構成してもよい。この場合は、多結晶シリコン膜（７ｎ、７ｐ）とＷ膜との界面反応を防ぐために、両者の間にＷＮ（窒化タングステン）などのバリア層を設けるとよい。また、Ｗシリサイド膜８の上部の絶縁膜は、窒化シリコン膜９に代えて酸化シリコン膜と窒化シリコン膜との積層膜などで構成してもよい。
【００４６】
このように、本実施の形態のメモリ混載ロジックデバイスは、製造工程中の高温熱処理、例えば後述するＤＲＡＭのメモリセルの容量素子を形成する際の高温熱処理などに対応できる低抵抗ゲート電極材料として、多結晶シリコンの上部にＷシリサイドを積層したポリサイド構造を採用する。
【００４７】
次に、図１０に示すように、窒化シリコン膜９の上部にフォトレジスト膜４３を形成し、このフォトレジスト膜４３をマスクにしたドライエッチングで、窒化シリコン膜９をゲート電極と同一の平面形状にパターニングする。
【００４８】
次に、フォトレジスト膜４３を除去した後、図１１に示すように、窒化シリコン膜９をマスクにしたドライエッチングでＷシリサイド膜８、ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐをパターニングする。これにより、ＤＲＡＭのメモリアレイ領域には選択用ＭＩＳＦＥＴ（Ｑｓ）のゲート電極１０ｎ（ワード線ＷＬ）が形成され、直接周辺回路領域にはセンスアンプ（ＳＡ）を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極１０ｎ、１０ｎが形成される。また、ＳＲＡＭのメモリアレイ領域には、駆動用ＭＩＳＦＥＴ（Ｑｄ）および転送用ＭＩＳＦＥＴ（Ｑｔ）のそれぞれのゲート電極１０ｎ、１０ｎと、負荷用ＭＩＳＦＥＴ（Ｑｐ）のゲート電極１０ｐが形成される。なお、図には一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のそれぞれのゲート電極１０ｎ、１０ｎと、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）の一方のゲート電極１０ｐのみが示してある。
【００４９】
図１２は、図１１に示すＤＲＡＭのメモリアレイ領域、直接周辺回路領域およびＳＲＡＭのメモリアレイ領域のそれぞれに形成されたゲート電極１０ｎ、１０ｐの延在方向に沿った断面図である。
【００５０】
図に示すように、ＤＲＡＭのセンスアンプ（ＳＡ）は、ｎチャネル型ＭＩＳＦＥＴのゲート電極１０ｎとｐチャネル型ＭＩＳＦＥＴのゲート電極１０ｎとを接続する場合、金属配線を介することなく、両者を直接接続する（図の中央部分）。この場合、ｎチャネル型ＭＩＳＦＥＴのゲート電極１０ｎとｐチャネル型ＭＩＳＦＥＴのゲート電極１０ｐは、導電型が共にｎ型であることから、不純物の相互拡散は問題にならない。
【００５１】
一方、ＳＲＡＭのメモリセルの場合、駆動用ＭＩＳＦＥＴ（Ｑｄ）のゲート電極１０ｎと負荷用ＭＩＳＦＥＴ（Ｑｐ）のゲート電極１０ｐは、互いの導電型が異なることから、不純物の相互拡散を防ぐために、両者を分離し（図の右側部分）、後の工程で形成する金属配線を介して両者を電気的に接続する。
【００５２】
上記したゲート電極１０ｎ、１０ｐを形成するためのドライエッチングを行うと、ゲート電極１０ｎ、１０ｐの側壁下部や周辺領域のゲート酸化膜６ａ、６ｂもある程度削られて膜厚が薄くなるので、そのままではゲート耐圧が低下するなどの不具合が生じる。
【００５３】
そこで、上記ドライエッチングの後、基板１を熱処理（再酸化処理）することによって、薄くなったゲート絶縁膜６ａ、６ｂを厚膜化する。この再酸化処理は、例えば水素９０％、水蒸気１０％の混合ガスからなる８００℃の還元性雰囲気中で基板１を熱処理することによって行う。
【００５４】
上記した高温の熱処理は、互いの導電型が異なるゲート電極１０ｎとゲート電極１０ｐとを分離した後の工程で実施するので、不純物の相互拡散は生じない。このように、互いの導電型が異なるゲート電極１０ｎとゲート電極１０ｐとを分離する以前の工程では、高温（例えば７００℃以上）の熱処理を行わず、ゲート電極１０ｎ、１０ｐを分離した後の工程で高温の熱処理を行うことにより、導電型が異なるゲート電極１０ｎとゲート電極１０ｐとの間に生じ得る不純物の相互拡散を確実に防ぐことができる。
【００５５】
次に、図１３に示すように、ｐ型ウエル４にＡｓ（ヒ素）をイオン注入することによってｎ−型半導体領域１３を形成し、ｎ型ウエル５にＢ（ホウ素）をイオン注入することによってｐ−型半導体領域１４を形成する。ＤＲＡＭのメモリアレイ領域に形成されたｎ−型半導体領域１３は、選択用ＭＩＳＦＥＴ（Ｑｓ）のソース、ドレイン領域を構成する。すなわち、ここまでの工程により、ＤＲＡＭのメモリアレイ領域に選択用ＭＩＳＦＥＴ（Ｑｓ）が形成される。
【００５６】
一方、ＤＲＡＭの直接周辺回路領域に形成されるｎ−型半導体領域１３、及びｐ−型半導体領域１４は、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にするための低濃度半導体領域である。
【００５７】
ＳＲＡＭのメモリアレイ領域に形成されるｎチャネル型ＭＩＳＦＥＴのｎ型半導体領域１３、及びｐチャネルＭＩＳＦＥＴのためのｐ型半導体領域１４は短チャネル効果の抑制とドレイン電流確保のため極浅接合化した高濃度半導体領域である。
【００５８】
次に、図１４に示すように、基板１上にＣＶＤ法で窒化シリコン膜１５を堆積した後、ＤＲＡＭの直接周辺回路領域およびＳＲＡＭのメモリアレイ領域の窒化シリコン膜１５を異方的にエッチングすることによって、これらの領域のゲート電極１０ｎ、１０ｐの側壁にサイドウォールスペーサ１５ｓを形成する。続いて、ＤＲＡＭの直接周辺回路領域およびＳＲＡＭのメモリアレイ領域のｐ型ウエル４にＡｓ（ヒ素）またはＰ（リン）をイオン注入し、これらの領域のｎ型ウエル５にＢ（ホウ素）をイオン注入する。そして、基板１を９００℃〜１０００℃程度の温度で熱処理して上記不純物を拡散させることにより、上記領域のｐ型ウエル４にｎチャネル型ＭＩＳＦＥＴのｎ＋型半導体領域（ソース、ドレイン）１６を形成し、ｎ型ウエル５にｐチャネル型ＭＩＳＦＥＴのｐ＋型半導体領域（ソース、ドレイン）１７を形成する。上記した高温の熱処理は、互いの導電型が異なるゲート電極１０ｎとゲート電極１０ｐとを分離した後の工程で実施するので、不純物の相互拡散は生じない。
【００５９】
ここまでの工程により、ＤＲＡＭの直接周辺回路領域には、センスアンプ（ＳＡ）を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が形成され、ＳＲＡＭのメモリアレイ領域には、ｎチャネル型の駆動用ＭＩＳＦＥＴ（Ｑｄ）および図示しない転送用ＭＩＳＦＥＴ（Ｑｔ）と、ｐチャネル型の負荷用ＭＩＳＦＥＴ（Ｑｐ）が形成される。
【００６０】
次に、図１５に示すように、基板１上にＣＶＤ法で酸化シリコン膜１８を堆積し、続いてＤＲＡＭのメモリアレイ領域のソースまたはドレイン（ｎ−型半導体領域１３）の上部にコンタクトホール１９を形成した後、コンタクトホール１９の内部にｎ型多結晶シリコン膜からなるプラグ２０を埋め込む。
【００６１】
次に、図１６に示すように、酸化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２１を堆積した後、ＤＲＡＭのメモリアレイ領域に形成した前記プラグ２０の上部にスルーホール２２を形成し、直接周辺回路領域に形成したソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）の上部にコンタクトホール２３を形成し、ＳＲＡＭのメモリアレイ領域に形成したソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）およびゲート電極１０ｎの上部にコンタクトホール２４を形成する。続いて、上記スルーホール２２およびコンタクトホール２３、２４のそれぞれの内部に、例えば窒化チタン（ＴｉＮ）膜とＷ膜との積層膜からなるプラグ２５を埋め込む。
【００６２】
次に、図１７および図１８（ゲート電極１０ｎ、１０ｐの延在方向に沿った断面図）に示すように、酸化シリコン膜２１上にスパッタリング法で堆積したＷ膜をパターニングすることによって、ＤＲＡＭのメモリアレイ領域にビット線ＢＬを形成し、直接周辺回路領域に配線３０〜３２、３６を形成し、ＳＲＡＭのメモリアレイ領域に配線３３〜３５、３７および局所配線ＬＩを形成する。図１８に示すように、ＳＲＡＭのメモリアレイ領域のゲート電極１０ｎ、１０ｐは、互いに分離されているので、それらを接続する必要のある箇所では、配線３７を介して接続する。
【００６３】
なお、上の例では、ＳＲＡＭのメモリアレイ領域のソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）およびゲート電極１０ｎの上部のコンタクトホール２４にプラグ２５を埋め込んだが、例えば図１９に示すように、前記図１６に示す工程では、このソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）およびゲート電極１０ｎの上部にコンタクトホール２４およびプラグ２５を形成せず、図２０に示すように、前記図１６に示す工程の後、このソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）およびゲート電極１０ｎの上部にコンタクトホール２６を形成し、次に、図２１に示すように、前記図１７および図１８に示す工程で形成する局所配線ＬＩとソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）およびゲート電極１０ｎとを直接接続してもよい。
【００６４】
その後、図２２に示すように、ＤＲＡＭのメモリアレイ領域に下部電極５０、容量絶縁膜５１および上部電極５２からなる容量素子Ｃを形成した後、容量素子Ｃの上層に第２層目の配線５５〜５８を形成する。容量素子Ｃの下部電極５０は、例えばＣＶＤ法で堆積したｎ型多結晶シリコン膜で構成し、上部電極５２はスパッタリング法とＣＶＤ法で堆積した窒化チタン膜で構成する。容量絶縁膜５１は、下部電極５０上にＣＶＤ法で酸化タンタル膜を堆積し、続いて酸化タンタル膜を７００℃〜８００℃程度で熱処理することによって形成する。また、第２層目の配線５５〜５８は、容量素子Ｃを覆う酸化シリコン膜５９上にスパッタリング法で堆積したアルミニウム（Ａｌ）合金膜をパターニングして形成する。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
前記実施の形態では、ＤＲＡＭの直接周辺回路を構成するｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を同じ導電型にしたが、これらのＭＩＳＦＥＴの短チャネル効果を有効に抑制したい場合は、ＳＲＡＭのメモリアレイやロジック回路のＭＩＳＦＥＴと同様、薄いゲート酸化膜とデュアルゲート構造を採用してもよい。
【００６７】
前記実施の形態では、メモリ混載ロジックデバイスの製造プロセスに適用した場合について説明したが、これに限定されるものではなく、ポリサイド−デュアルゲート構造を採用するデバイスの製造プロセスに広く適用することができる。
【００６８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６９】
ポリサイド−デュアルゲート構造を採用するデバイスにおいて、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの境界付近におけるゲート電極中の不純物の相互拡散を確実に抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるメモリ混載ロジックデバイスの回路ブロック構成を示す平面図である。
【図２】図１に示すメモリ混載ロジックデバイスの一部であるＤＲＡＭのメモリセルとセンスアンプの等価回路図である。
【図３】図１に示すメモリ混載ロジックデバイスの一部であるＳＲＡＭのメモリセルの等価回路図である。
【図４】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるメモリ混載ロジックデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 基板
１Ａ 半導体チップ
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６、６ａ、６ｂ ゲート酸化膜
７ 多結晶シリコン膜
７ｎ ｎ型多結晶シリコン膜
７ｐ ｐ型多結晶シリコン膜
８ Ｗ（タングステン）シリサイド膜
９ 窒化シリコン膜
１０ｎ、１０ｐ ゲート電極
１３ ｎ−型半導体領域
１４ ｐ−型半導体領域
１５ 窒化シリコン膜
１６ ｎ＋型半導体領域（ソース、ドレイン）
１７ ｐ＋型半導体領域（ソース、ドレイン）
１８ 酸化シリコン膜
１９ コンタクトホール
２０ プラグ
２１ 酸化シリコン膜
２２ スルーホール
２３、２４ コンタクトホール
２５ プラグ
２６ コンタクトホール
３０〜３７ 配線
４０〜４３ フォトレジスト膜
５０ 下部電極
５１ 容量絶縁膜
５２ 上部電極
５３〜５８ 配線
５９ 酸化シリコン膜
ＢＬ ビット線
Ｃ 容量素子
ＩＮＶ１、ＩＮＶ２ インバータ
ＬＩ 局所配線
ＭＣ メモリセル
Ｑｄ 駆動用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ）
Ｑｓ 選択用ＭＩＳＦＥＴ
Ｑｔ 転送用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＬ ワード線

Claims (18)

  1. 半導体基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法であって、
    （ａ）前記半導体基板の主面にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にシリコン膜を形成する工程、
    （ｂ）前記シリコン膜中に複数種類の不純物を導入することによって、前記シリコン膜の一部をｎ型シリコン膜とし、他部をｐ型シリコン膜とする工程、
    （ｃ）前記ｎ型シリコン膜および前記ｐ型シリコン膜のそれぞれの上部に、タングステンまたはタングステンシリサイドを主成分とする導電膜を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記導電膜、前記ｎ型シリコン膜および前記ｐ型シリコン膜をパターニングすることによって、前記ｎ型シリコン膜と前記導電膜との積層膜からなるｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｐ型シリコン膜と前記導電膜との積層膜からなるｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記半導体基板を７００℃以上の温度で熱処理する工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
  2. 前記（ｅ）工程の後、
    （ｆ）前記半導体基板上に前記ゲート電極を覆う絶縁膜を形成し、前記ゲート電極の上部の前記絶縁膜に接続孔を形成する工程、
    （ｇ）前記絶縁膜の上部に配線を形成し、前記接続孔を通じて前記配線と前記ゲート電極とを電気的に接続する工程、
    をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  3. 前記配線は、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極とを電気的に接続する配線を含むことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  4. 前記（ｄ）工程の後、前記（ｅ）工程に先立って、前記半導体基板中に複数種類の不純物を導入することにより、前記ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域と前記ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域とを形成する工程をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  5. 前記（ｃ）工程の後、前記（ｄ）工程に先立って、前記半導体基板を７００℃以下の温度で熱処理する工程をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  6. 前記半導体基板上に形成される回路は、メモリアレイ、前記メモリアレイの周辺に配置されたセンスアンプおよびサブワードドライバを含み、前記メモリアレイを直接制御する直接周辺回路、および前記直接周辺回路を制御する間接周辺回路を備えたＤＲＡＭを含んでおり、
    前記ＤＲＡＭのメモリアレイは、前記ｎチャネル型ＭＩＳＦＥＴと容量素子とで構成されたメモリセルを有し、
    前記ＤＲＡＭの間接周辺回路は、前記ｎチャネル型ＭＩＳＦＥＴと前記ｐチャネル型ＭＩＳＦＥＴとで構成されることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  7. 前記ＤＲＡＭの間接周辺回路を構成する前記ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記ｐチャネル型ＭＩＳＦＥＴのゲート電極は、前記メモリセルと前記センスアンプとを接続するビット線と同一の配線層に形成された配線を介して電気的に接続されることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
  8. 前記ＤＲＡＭの直接周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成され、前記直接周辺回路を構成する前記ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記ｎ型シリコン膜と前記導電膜との積層膜からなることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
  9. 前記半導体基板上に形成される回路はＳＲＡＭを含んでおり、前記ＳＲＡＭのメモリセルは、前記ｎチャネル型ＭＩＳＦＥＴと前記ｐチャネル型ＭＩＳＦＥＴとで構成されることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  10. 前記半導体基板上に形成される回路は、ＳＲＡＭを含んでおり、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記ｐチャネル型ＭＩＳＦＥＴのゲート電極は、前記ＳＲＡＭのメモリセル内の一対の蓄積ノード間を接続する配線と同一の配線層に形成された配線を介して電気的に接続されることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  11. 前記半導体基板上に形成される回路は、メモリ回路とロジック回路とを含んでおり、前記ロジック回路は、前記ｎチャネル型ＭＩＳＦＥＴと前記ｐチャネル型ＭＩＳＦＥＴとで構成されることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  12. 前記メモリ回路は、ＤＲＡＭおよびＳＲＡＭを含んでおり、前記ＤＲＡＭのメモリセルとセンスアンプとを接続するビット線は、前記ＳＲＡＭのメモリセル内の一対の蓄積ノード間を接続する配線と同一の配線層に形成されることを特徴とする請求項１１記載の半導体集積回路装置の製造方法。
  13. 前記ロジック回路を構成する前記ｎチャネル型ＭＩＳＦＥＴのゲート電極と前記ｐチャネル型ＭＩＳＦＥＴのゲート電極は、前記ＤＲＡＭのメモリセルとセンスアンプとを接続する前記ビット線および前記ＳＲＡＭのメモリセル内の一対の蓄積ノード間を接続する前記配線と同一の配線層に形成された配線を介して電気的に接続されることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
  14. 半導体基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを形成する半導体集積回路装置の製造方法であって、
    （ａ）前記半導体基板の主面の第１領域に第１ゲート絶縁膜を形成し、前記主面の第２領域に前記第１ゲート絶縁膜よりも厚い膜厚を有する第２ゲート絶縁膜を形成する工程、
    （ｂ）前記第１および第２ゲート絶縁膜上にシリコン膜を形成する工程、
    （ｃ）前記シリコン膜中に複数種類の不純物を導入することによって、前記第１ゲート絶縁膜上にｎ型シリコン膜とｐ型シリコン膜とを形成し、前記第２ゲート絶縁膜上にｎ型シリコン膜を形成する工程、
    （ｄ）前記ｎ型シリコン膜および前記ｐ型シリコン膜のそれぞれの上部に、タングステンまたはタングステンシリサイドを主成分とする導電膜を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記導電膜、前記ｎ型シリコン膜および前記ｐ型シリコン膜をパターニングすることによって、
    前記第１ゲート絶縁膜上に、前記ｎ型シリコン膜と前記導電膜との積層膜からなる第１ｎチャネル型ＭＩＳＦＥＴのゲート電極、および前記ｐ型シリコン膜と前記導電膜との積層膜からなる第１ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、
    前記第２ゲート絶縁膜上に、前記ｎ型シリコン膜と前記導電膜との積層膜からなる第２ｎチャネル型ＭＩＳＦＥＴのゲート電極、および前記ｎ型シリコン膜と前記導電膜との積層膜からなる第２ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記半導体基板を７００℃以上の温度で熱処理する工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
  15. 前記（ｄ）工程の後、前記（ｅ）工程に先立って、前記半導体基板を７００℃以下の温度で熱処理する工程をさらに含むことを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
  16. 半導体基板上にＤＲＡＭおよびＳＲＡＭを含むメモリ回路が形成された半導体集積回路装置であって、
    前記ＤＲＡＭは、ｎチャネル型ＭＩＳＦＥＴと容量素子とで構成されるメモリセル、およびｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成される周辺回路を備え、
    前記ＳＲＡＭは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成されるメモリセル、およびｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成される周辺回路を備え、
    前記ＤＲＡＭのメモリセルと周辺回路とを接続するビット線、前記ＳＲＡＭのメモリセル内の一対の蓄積ノード間を接続する配線、前記ＤＲＡＭおよびＳＲＡＭのそれぞれの周辺回路を構成するｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを接続する配線は、互いに同一の配線層に形成されていることを特徴とする半導体集積回路装置。
  17. 前記ＤＲＡＭは、前記メモリセルを含むメモリアレイ、前記メモリアレイの周辺に配置されたセンスアンプおよびワードドライバを含み、前記メモリアレイを直接制御する直接周辺回路、および前記直接周辺回路を制御する間接周辺回路を備えており、
    前記直接周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成され、
    前記直接周辺回路を構成する前記ｎチャネル型ＭＩＳＦＥＴと前記ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、ｎ型シリコン膜と、タングステンまたはタングステンシリサイドを主体とする導電膜との積層膜からなることを特徴とする請求項１６記載の半導体集積回路装置。
  18. 前記間接周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成され、
    前記間接周辺回路の前記ｎチャネル型ＭＩＳＦＥＴのゲート電極は、ｎ型シリコン膜と、タングステンまたはタングステンシリサイドを主体とする導電膜との積層膜からなり、
    前記間接周辺回路の前記ｐチャネル型ＭＩＳＦＥＴのゲート電極は、ｐ型シリコン膜と、タングステンまたはタングステンシリサイドを主体とする導電膜との積層膜からなることを特徴とする請求項１７記載の半導体集積回路装置。
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