JP2014229750A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢの表面に酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成し、絶縁膜ＧＩ１上にマスク層ＭＫを形成する。それから、高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫを除去しかつ低耐圧ＭＩＳＦＥＴ形成領域１Ａのマスク層ＭＫを残す。それから、低耐圧ＭＩＳＦＥＴ形成領域１Ａのマスク層ＭＫ上と高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１上とに金属膜ＭＦを形成する。それから、熱処理により、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１と金属膜ＭＦとを反応させて高誘電率ゲート絶縁膜用の金属含有絶縁膜を形成する。【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを有する半導体装置の製造方法に好適に利用できるものである。
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入によりソース・ドレインの半導体領域を形成することで、ＭＩＳＦＥＴを形成することができる。
特開２００７−２３４７４０号公報（特許文献１）には、酸化膜３０、窒化膜または酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板１０を準備し、２００〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜４０，５０を、第１の領域および第２の領域に形成する技術が記載されている。
特開２００８−２７０７００号公報（特許文献２）には、半導体基板上に金属シリケート層を含むトンネル層を形成する工程と、前記金属シリケート層上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に電荷ブロック層を形成する工程と、前記電荷ブロック層上にゲート電極を形成する工程とを含んで非揮発性メモリ素子を製造する技術が記載されている。
非特許文献１には、ポリシリコンと金属酸化物の界面におけるフェルミレベルピニングに関する技術が記載されている。
特開２００７−２３４７４０号公報 特開２００８−２７０７００号公報
C. Hobbs, et al., Fermi Level Pinning at the PolySi/Metal Oxide Interface, Digest of VLSI Tech Symp., 2003
ＭＩＳＦＥＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、ＭＩＳＦＥＴを有する半導体装置においても、半導体装置の性能を高めるとともに、その半導体装置を的確に製造できるようにすることが望まれる。あるいは、ＭＩＳＦＥＴを有する半導体装置においても、半導体装置の性能を高めるとともに、その半導体装置を容易に製造できるようにすることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の表面に酸化シリコン膜または酸窒化シリコン膜からなる第１絶縁膜を形成し、前記第１絶縁膜上にマスク層を形成し、第２領域の前記マスク層を除去しかつ第１領域の前記マスク層を残し、前記第１領域の前記マスク層上と前記第２領域の前記第１絶縁膜上とに金属膜を形成する。熱処理により、前記第２領域の前記第１絶縁膜と前記金属膜とを反応させて金属含有絶縁膜を形成してから、前記第１領域の前記マスク層と前記金属膜とを除去する。前記第１領域の前記第１絶縁膜上と前記第２領域の前記金属含有絶縁膜上とに導電膜を形成してから、前記導電膜をパターニングすることにより、前記第１領域の前記半導体基板上に前記第１絶縁膜を介して第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域の前記半導体基板上に前記金属含有絶縁膜を介して第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する。
また、一実施の形態によれば、半導体基板の表面に酸化シリコン膜または酸窒化シリコン膜からなる第１絶縁膜を形成し、前記第１絶縁膜上に金属膜を形成し、第１領域の前記金属膜を除去しかつ第２領域の前記金属膜を残してから、熱処理により、前記第２領域の前記第１絶縁膜と前記金属膜とを反応させて金属含有絶縁膜を形成する。前記第１領域の前記第１絶縁膜上と前記第２領域の前記金属含有絶縁膜上とに導電膜を形成してから、前記導電膜をパターニングすることにより、前記第１領域の前記半導体基板上に前記第１絶縁膜を介して第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域の前記半導体基板上に前記金属含有絶縁膜を介して第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
また、半導体装置を的確に製造することができる。
また、半導体装置を容易に製造することができる。
一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 ＤＲＡＭの等価回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１は、本実施の形態の半導体装置の製造工程の一部を示す工程フロー図である。図２〜図１９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
まず、図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。
半導体基板ＳＢは、低耐圧のＭＩＳＦＥＴＱ１が形成される領域である低耐圧ＭＩＳＦＥＴ形成領域１Ａと、高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴＱ２が形成される領域である高誘電率ＭＩＳＦＥＴ形成領域１Ｂと、高耐圧のＭＩＳＦＥＴＱ３が形成される領域である高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを有している。高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ３の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１の耐圧よりも高い。
低耐圧ＭＩＳＦＥＴ形成領域１Ａと高誘電率ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは、同一の半導体基板ＳＢの主面における互いに異なる領域に対応している。図２においては、理解を簡単にするために、低耐圧ＭＩＳＦＥＴ形成領域１Ａと高誘電率ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを互いに隣接して示しているが、これらは互いに隣り合っていてもいなくてもよい。半導体基板ＳＢにおける低耐圧ＭＩＳＦＥＴ形成領域１Ａと高誘電率ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとの実際の位置関係は、必要に応じて変更することができる。
なお、高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴを、高誘電率ＭＩＳＦＥＴと称することとする。このため、ＭＩＳＦＥＴＱ２は、高誘電率ＭＩＳＦＥＴである。
また、高耐圧のＭＩＳＦＥＴＱ３の動作電圧は、低耐圧のＭＩＳＦＥＴＱ１の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴＱ３は、第１の電源電圧で動作するＭＩＳＦＥＴであり、低耐圧のＭＩＳＦＥＴＱ１は、この第１の電源電圧よりも低い第２の電源電圧で動作するＭＩＳＦＥＴである。後述するように、高耐圧のＭＩＳＦＥＴＱ３のゲート絶縁膜の厚みは、低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜の厚みよりも厚い。
また、高耐圧のＭＩＳＦＥＴＱ３の動作電圧は、高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴＱ２の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴＱ３は、第１の電源電圧で動作するＭＩＳＦＥＴであり、高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴＱ２は、この第１の電源電圧よりも低い第３の電源電圧で動作するＭＩＳＦＥＴである。高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴＱ２の動作電圧は、低耐圧のＭＩＳＦＥＴＱ１の動作電圧と同じか、あるいは相違している。換言すれば、上記第２の電源電圧と上記第３の電源電圧とは、同じか、あるいは相違している。
なお、本実施の形態では、各ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴである場合について説明するが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
次に、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体（絶縁膜）からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１が形成される。また、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ３が形成される。
次に、図３に示されるように、半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２，ＰＷ３をイオン注入法などを用いて形成する（図１のステップＳ３）。
ｐ型ウエルＰＷ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ２は、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢに形成される。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入とｐ型ウエルＰＷ３を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。
次に、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面）に、ゲート絶縁膜用の絶縁膜ＧＩ１，ＧＩ２を形成する（図１のステップＳ４）。
絶縁膜ＧＩ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）に形成される。一方、絶縁膜ＧＩ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の表面）に形成される。絶縁膜ＧＩ１，ＧＩ２は、それぞれ酸化シリコン膜からなる。他の形態として、絶縁膜ＧＩ１，ＧＩ２を、酸窒化シリコン膜とすることもできる。
ステップＳ４のゲート絶縁膜用の絶縁膜ＧＩ１，ＧＩ２の形成工程は、例えば、次のようにして行うことができる。
まず、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）の表面を清浄化（洗浄）した後、図４に示されるように、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面も含む）に、酸化シリコン膜からなる絶縁膜ＧＩ２を形成する。
絶縁膜ＧＩ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩ２は、例えば、熱酸化法により形成することができるが、熱酸化膜形成後に熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）を更に堆積して絶縁膜ＧＩ２を形成することもできる。
次に、フォトリソグラフィ法を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＧＩ２をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ２を除去し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２を残す。前記フォトレジスト層は、図示はしないが、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂを露出しかつ高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆うフォトレジスト層である。
次に、半導体基板ＳＢの熱酸化処理を行うことにより、半導体基板ＳＢの主面上に酸化シリコン膜を形成する。これにより、図５に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ１，ＰＷ２上）に酸化シリコン膜（熱酸化膜）からなる絶縁膜ＧＩ１が形成されるとともに、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２が厚くなる。すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２は、絶縁膜ＧＩ１の形成時に厚みが増加する。高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されている絶縁膜ＧＩ２の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂに形成されている絶縁膜ＧＩ１の厚みよりも厚い状態になる。
このようにして、ステップＳ４のゲート絶縁膜用の絶縁膜ＧＩ１，ＧＩ２形成工程が行われ、図５に示される構造が得られる。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）に絶縁膜ＧＩ１が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の表面）に絶縁膜ＧＩ２が形成された状態が得られる。このとき、絶縁膜ＧＩ２の厚みは、絶縁膜ＧＩ１の厚みよりも厚くなっている。このときの絶縁膜ＧＩ１，ＧＩ２の厚みの一例をあげると、絶縁膜ＧＩ１の厚みは、例えば１〜３ｎｍ程度とすることができ、絶縁膜ＧＩ２の厚みは、例えば３〜１００ｎｍ程度とすることができる。素子分離領域ＳＴ上には、絶縁膜ＧＩ１，ＧＩ２は形成されても、されなくてもよい。
高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１の厚みよりも厚いので、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ３のゲート絶縁膜の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１のゲート絶縁膜の厚みよりも厚くなる。このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ３の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１の耐圧よりも高くなる。なお、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１の厚みと、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１の厚みとは、ほぼ同じである。
次に、図６に示されるように、半導体基板ＳＢの主面上にマスク層ＭＫを形成する（図１のステップＳ５）。
ステップＳ５において、マスク層ＭＫは半導体基板ＳＢの主面全面に形成されるため、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、マスク層ＭＫは絶縁膜ＧＩ１上に形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、マスク層ＭＫは絶縁膜ＧＩ２上に形成されることになる。また、素子分離領域ＳＴが形成された領域では、マスク層ＭＫは素子分離領域ＳＴ上に形成されることになる。
マスク層ＭＫは、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１や高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２が、後で形成する金属膜ＭＦと反応するのを防止するために設けるものである。この反応防止の機能や、後で除去しやすいことなどを考慮すると、マスク層ＭＫとしては、窒化金属層（窒化金属膜）または炭化金属層（炭化金属膜）が好ましく、特に好ましいのは窒化チタン（ＴｉＮ）層（窒化チタン膜）である。また、マスク層ＭＫとしては、窒化チタン層が最も好ましいが、それ以外にも、ＴｉＡｌＮ（窒化チタンアルミニウム）層またはＴａＣ（炭化タンタル）層を用いることもできる。あるいは、マスク層ＭＫとして、ＴｉＮ層とＴｉＡｌＮ層とＴａＣ層とから選択した２層以上を積層した積層膜を用いることもでき、あるいは、ＴｉＮとＴｉＡｌＮとＴａＣとから選択した２つ以上の合金膜を用いることもできる。
マスク層ＭＫは、例えば、スパッタリング法のようなＰＶＤ（Physical Vapor Deposition：物理気相成長）法などを用いて形成することができる。マスク層ＭＫの成膜法にスパッタリング法を用いれば、加熱を抑えながらマスク層ＭＫを成膜することができるため、マスク層ＭＫの成膜時にマスク層ＭＫが下地と反応してしまうのを、より的確に抑制または防止することができる。マスク層ＭＫの膜厚は、例えば３〜１０ｎｍ程度とすることができる。
次に、図７に示されるように、高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫをエッチングによって選択的に除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのマスク層ＭＫを残す（図１のステップＳ６）。これにより、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは絶縁膜ＧＩ１が露出され、一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは、絶縁膜ＧＩ１上にマスク層ＭＫが形成された状態が維持され、また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＩ２上にマスク層ＭＫが形成された状態が維持される。
具体的には、ステップＳ６では、次のようにして行うことができる。すなわち、まず、マスク層ＭＫ上に、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆いかつ高誘電率ＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジストパターン（図示せず）を、フォトリソグラフィ法を用いて形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて、高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫをエッチングして除去する。その後、このフォトレジストパターンを除去する。
また、ステップＳ６では、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１は、除去されないようにする。すなわち、ステップＳ６では、絶縁膜ＧＩ１がエッチングされるのをできるだけ抑制することが好ましい。
このため、ステップＳ６では、マスク層ＭＫよりも絶縁膜ＧＩ１がエッチングされにくい条件（エッチング条件）で、高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫをエッチングすることが好ましい。すなわち、ステップＳ６では、マスク層ＭＫのエッチング速度よりも絶縁膜ＧＩ１のエッチング速度が小さくなる条件（エッチング条件）で、高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫをエッチングすることが好ましい。これにより、ステップＳ６で高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫをエッチングにより除去した際に、露出した絶縁膜ＧＩ１がエッチングされるのを抑制または防止することができる。
このため、マスク層ＭＫは、絶縁膜ＧＩ１に対してエッチング選択比を確保できるような材料により形成しておくことが好ましい。この観点で、マスク層ＭＫとして、窒化金属層（窒化金属膜）または炭化金属層（炭化金属膜）は好ましく、窒化チタン層（窒化チタン膜）は特に好適である。
また、ステップＳ６では、ウェットエッチングを用いて高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫを除去することが好ましい。ウェットエッチングを用いることにより、マスク層ＭＫを除去することで露出された高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１に対するダメージを抑制または防止できる。また、絶縁膜ＧＩ１に対するマスク層ＭＫのエッチング選択比を確保しやすくなる。マスク層ＭＫが窒化チタン（ＴｉＮ）膜の場合は、ステップＳ６のウェットエッチングで用いるエッチング液としては、例えばＡＰＭ液（ammonium hydrogen-peroxide mixture：アンモニア・過酸化水素水混合液）などを好適に用いることができる。
このように、ステップＳ５およびステップＳ６を行うと、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩは、マスク層ＭＫで覆われずに露出された状態になり、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１および高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２は、マスク層ＭＫで覆われた状態（すなわち露出されていない状態）になる。
次に、図８に示されるように、半導体基板ＳＢの主面上に、金属膜ＭＦを形成する（図１のステップＳ７）。
金属膜ＭＦは、高誘電率ゲート絶縁膜として用いるための後述の金属含有絶縁膜ＭＧに対して、金属元素を供給するための金属膜である。金属膜ＭＦとしては、後述のステップＳ８の熱処理で絶縁膜ＧＩ１と反応して、高誘電率ゲート絶縁膜として相応しい金属含有絶縁膜ＭＧを的確に形成できるような金属材料により構成することが望ましい。金属膜ＭＦは、好ましくは、ハフニウム（Ｈｆ）膜である。また、金属膜ＭＦとしては、ハフニウム（Ｈｆ）膜が最も好ましいが、それ以外にも、ジルコニウム（Ｚｒ）膜、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、ランタン（Ｌａ）膜またはイットリウム（Ｙ）膜などを用いることもできる。あるいは、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）とチタン（Ｔｉ）とアルミニウム（Ａｌ）とランタン（Ｌａ）とイットリウム（Ｙ）とからなる群から選択された２種以上の元素の合金膜を、金属膜ＭＦとして用いることもできる。
上記ステップＳ６のエッチング工程で高誘電率ＭＩＳＦＥＴ形成領域１Ｂのマスク層ＭＫを除去しかつ低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのマスク層ＭＫを残していたので、ステップＳ７では、金属膜ＭＦは、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは絶縁膜ＧＩ１上に形成される。一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、金属膜ＭＦは、マスク層ＭＫ上に形成される。
このため、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、金属膜ＭＦと絶縁膜ＧＩ１とが接触した状態となる。一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは、金属膜ＭＦと絶縁膜ＧＩ１とは、間にマスク層ＭＫが介在するため互いに接触していない状態となり、また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、金属膜ＭＦと絶縁膜ＧＩ２とは、間にマスク層ＭＫが介在するため互いに接触していない状態となる。
金属膜ＭＦは、例えば、スパッタリング法のようなＰＶＤ（Physical Vapor Deposition：物理気相成長）法などを用いて形成することができる。金属膜ＭＦの膜厚（形成膜厚）は、好ましくは０．５〜２ｎｍ程度とすることができる。
次に、半導体基板ＳＢに対して熱処理を施す（図１のステップＳ８）。
ステップＳ８の熱処理により、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、金属膜ＭＦと絶縁膜ＧＩ１とが反応（混合、ミキシング、相互拡散）して、図９に示されるように、金属膜ＭＦと絶縁膜ＧＩ１との反応層（混合層、ミキシング層）である金属含有絶縁膜ＭＧが形成される。すなわち、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、金属膜ＭＦの金属元素が絶縁膜ＧＩ１に導入されて、絶縁膜ＧＩ１が金属含有絶縁膜ＭＧとなる。
ステップＳ８の熱処理工程は、熱処理温度を、好ましくは５００〜９００℃の範囲内とすることができる。熱処理温度が低すぎると、反応不足になる虞があり、熱処理温度が高すぎると、金属含有絶縁膜ＭＧが、金属酸化物（または金属酸窒化物）の相と、酸化シリコン（または酸窒化シリコン）の相とに分離してしまう懸念がある。この観点で、ステップＳ８の熱処理温度は、５００〜９００℃が好適であり、これにより、高誘電率ゲート絶縁膜として相応しい金属含有絶縁膜ＭＧを、より的確に形成することができる。
また、ステップＳ８の熱処理工程は、酸素（Ｏ２）を含有する雰囲気中で行うことが好ましい。酸素（Ｏ２）を含有する雰囲気中でステップＳ８の熱処理を行うことで、金属元素とシリコン（Ｓｉ）と酸素（Ｏ）とを含有する金属含有絶縁膜ＭＧを、より的確に形成することができる。すなわち、高誘電率ゲート絶縁膜として相応しい金属含有絶縁膜ＭＧを、より的確に形成することができる。例えば、ステップＳ８において、酸素（Ｏ２）ガス雰囲気中、酸素ガスと不活性ガスとの混合ガス雰囲気中、酸素ガスと窒素ガスとの混合ガス雰囲気中、酸素ガスと不活性ガスと窒素ガスとの混合ガス雰囲気中、あるいは、エア雰囲気中（すなわち空気中）で、半導体基板ＳＢを熱処理することができる。
また、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、金属膜ＭＦはマスク層ＭＫ上に形成されているため、ステップＳ８の熱処理を行っても、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１は金属膜ＭＦと反応せず、また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２は金属膜ＭＦと反応しない。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とは、ステップＳ８の熱処理を行っても、酸化シリコン膜または酸窒化シリコン膜のままである。また、絶縁膜ＧＩ１と金属膜ＭＦとの反応層である金属含有絶縁膜ＭＧの厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１の厚みよりも厚くなっている。
高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて金属膜ＭＦと絶縁膜ＧＩ１とが反応して形成された金属含有絶縁膜ＭＧは、金属膜ＭＦの構成元素と絶縁膜ＧＩ１の構成元素とにより形成された絶縁膜である。絶縁膜ＧＩ１は、酸化シリコン膜または酸窒化シリコン膜であるため、金属含有絶縁膜ＭＧは、金属とシリコン（Ｓｉ）と酸素（Ｏ）とを主成分として含有する絶縁膜であるか、あるいは、金属とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とを主成分として含有する絶縁膜である。なお、金属含有絶縁膜ＭＧが含んでいる金属（金属元素）は、金属膜ＭＦが含んでいた金属（金属元素）と同じである。すなわち、金属膜ＭＦがハフニウム（Ｈｆ）膜であった場合は、金属含有絶縁膜ＭＧが含んでいる金属（金属元素）はハフニウム（Ｈｆ）である。
具体的には、次のようになる。すなわち、絶縁膜ＧＩ１が酸化シリコン膜であった場合は、金属含有絶縁膜ＭＧは、金属（金属膜ＭＦが含んでいた金属元素）とシリコン（Ｓｉ）と酸素（Ｏ）とからなる絶縁膜、すなわち金属シリケート膜（ＭｅＳｉＯ膜）である。また、絶縁膜ＧＩ１が酸化シリコン膜であり、かつ金属膜ＭＦがハフニウム（Ｈｆ）膜であった場合は、金属含有絶縁膜ＭＧは、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とからなる絶縁膜、すなわちハフニウムシリケート膜（ＨｆＳｉＯ膜）である。また、絶縁膜ＧＩ１が酸窒化シリコン膜であった場合は、金属含有絶縁膜ＭＧは、金属（金属膜ＭＦが含んでいた金属元素）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とからなる絶縁膜、すなわち、金属シリコンオキシナイトライド膜（ＭｅＳｉＯＮ膜）である。また、絶縁膜ＧＩ１が酸窒化シリコン膜であり、かつ金属膜ＭＦがハフニウム（Ｈｆ）膜であった場合は、金属含有絶縁膜ＭＧは、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とからなる絶縁膜、すなわちハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）である。ここで、金属シリケート膜は、金属シリコンオキサイド膜と称することもでき、ハフニウムシリケート膜は、ハフニウムシリコンオキサイド膜と称することもできる。また、金属シリコンオキシナイトライド膜は、窒素添加金属シリケート膜、あるいは、窒素を含有する金属シリケート膜と称することもでき、また、ハフニウムシリコンオキシナイトライド膜は、窒素添加ハフニウムシリケート膜、あるいは、窒素を含有するハフニウムシリケート膜と称することもできる。
つまり、絶縁膜ＧＩ１が酸化シリコン膜である場合は、金属含有絶縁膜ＭＧは、ＭｅＳｉＯ膜であり、また、絶縁膜ＧＩ１が酸窒化シリコン膜（ＳｉＯＮ膜）である場合は、金属含有絶縁膜ＭＧは、ＭｅＳｉＯＮ膜である。ここで、金属膜ＭＦが含んでいる金属元素をＭｅと表記するものとする。金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、Ｍｅ＝Ｈｆである。すなわち、絶縁膜ＧＩ１が酸化シリコン膜で、かつ、金属膜ＭＦがハフニウム（Ｈｆ）膜である場合は、金属含有絶縁膜ＭＧは、ＨｆＳｉＯ膜であり、また、絶縁膜ＧＩ１が酸窒化シリコン膜（ＳｉＯＮ膜）で、かつ、金属膜ＭＦがハフニウム（Ｈｆ）膜である場合は、金属含有絶縁膜ＭＧは、ＨｆＳｉＯＮ膜である。すなわち、絶縁膜ＧＩ１は酸化シリコン膜または酸窒化シリコン膜であるため、金属含有絶縁膜ＭＧは、ＭｅＳｉＯ膜またはＭｅＳｉＯＮ膜となり、金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、金属含有絶縁膜ＭＧは、ＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜となる。
ここで、ＭｅＳｉＯ膜は、金属元素（Ｍｅ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＭｅＳｉＯＮ膜は、金属元素（Ｍｅ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＳｉＯ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。但し、ＭｅＳｉＯ膜と表記した場合、ＭｅＳｉＯ膜におけるＭｅとＳｉとＯの原子比は１：１：１に限定されるものではなく、また、ＭｅＳｉＯＮ膜と表記した場合、ＭｅＳｉＯＮ膜におけるＭｅとＳｉとＯとＮの原子比は１：１：１：１に限定されるものではない。また、ＨｆＳｉＯ膜と表記した場合、ＨｆＳｉＯ膜におけるＨｆとＳｉとＯの原子比は１：１：１に限定されるものではなく、また、ＨｆＳｉＯＮ膜と表記した場合、ＨｆＳｉＯＮ膜におけるＨｆとＳｉとＯとＮの原子比は１：１：１：１に限定されるものではない。これは、上記ＴｉＮ層、ＴｉＡｌＮ層およびＴａＣ層についても同様である。
金属含有絶縁膜ＭＧは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。また、本願において、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称する場合もある。
また、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、金属膜ＭＦはマスク層ＭＫ上に形成されているため、ステップＳ８の熱処理を行っても、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１は金属膜ＭＦと反応せず、また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２は金属膜ＭＦと反応しない。しかしながら、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とがマスク層ＭＫに接した状態でステップＳ８の熱処理を行うことになるため、マスク層ＭＫは、熱処理を行っても絶縁膜ＧＩ１，ＧＩ２とは反応しにくい材料により形成されていることが好ましい。この観点で、マスク層ＭＫとしては、窒化金属膜または炭化金属膜が好ましく、窒化チタン（ＴｉＮ）膜は特に好適である。これにより、ステップＳ８の熱処理で低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とがマスク層ＭＫと反応してしまうのを防止することができる。
また、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、金属膜ＭＦはマスク層ＭＫ上に形成されているため、ステップＳ８の熱処理を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦは、マスク層ＭＫとほとんど反応せずにマスク層ＭＫ上に残存するか、あるいは、マスク層ＭＫの上層部と反応する。
但し、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦがマスク層ＭＫの上層部と反応する場合であっても、マスク層ＭＫの下層部（絶縁膜ＧＩ１または絶縁膜ＧＩ２に接する部分）は、金属膜ＭＦと反応しておらず、金属膜ＭＦと反応していないマスク層ＭＫのままであることが好ましい。例えば、マスク層ＭＫが窒化チタン（ＴｉＮ）膜からなる場合は、ステップＳ８の熱処理で低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦがマスク層ＭＫの上層部と反応すると、マスク層ＭＫの上層部分は、ＭｅＴｉＮ層（金属膜ＭＦがハフニウム膜の場合はＨｆＴｉＮ層）となり得るが、マスク層ＭＫの下層部分はＴｉＮ層のままであることが好ましい。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１や高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２に接する部分のマスク層ＭＫは、金属膜ＭＦと反応していないマスク層ＭＫのままであるため、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１中や高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２中に、金属膜ＭＦを構成する金属元素が拡散してしまうのを的確に防止することができる。
このため、マスク層ＭＫの材料として、ステップＳ８の熱処理工程の熱処理温度でも安定で、絶縁膜ＧＩ１，ＧＩ２および金属膜ＭＦのいずれとも反応し難い材料を選択しておけば、より好ましく、このような材料として、窒化金属または炭化金属はふさわしく、窒化チタン（ＴｉＮ）は特に好適である。
また、ステップＳ７でマスク層ＭＫを除去した領域に素子分離領域ＳＴがあると、その素子分離領域ＳＴ上にも金属膜ＭＦが形成されることになるため、ステップＳ８の熱処理を行うと、その素子分離領域ＳＴ上にも金属含有絶縁膜ＭＧが形成され得る。その場合、素子分離領域ＳＴ上に形成された部分の金属含有絶縁膜ＭＧは、素子分離領域ＳＴの上層部（表層部）と金属膜ＭＦとが反応した反応層であり、ＭｅＳｉＯ膜（金属膜ＭＦがハフニウム膜の場合はＨｆＳｉＯ膜）で構成されることになる。これは、素子分離領域ＳＴが主として酸化シリコンからなるためである。なお、活性領域に形成された絶縁膜ＧＩ１とその上に形成された金属膜ＭＦとの反応層である金属含有絶縁膜ＭＧ、すなわち、活性領域に形成された金属含有絶縁膜ＭＧは、トランジスタのゲート絶縁膜として機能することが可能であるが、素子分離領域ＳＴ上に形成された部分の金属含有絶縁膜ＭＧは、トランジスタのゲート絶縁膜としては機能しない。
ステップＳ８の熱処理工程を行った後、図１０に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦとマスク層ＭＫとを、エッチング（好ましくはウェットエッチング）によって除去する（図１のステップＳ９）。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは絶縁膜ＧＩ１が露出し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは絶縁膜ＧＩ２が露出し、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは金属含有絶縁膜ＭＧが露出した状態となる。
ステップＳ９では、ウェットエッチングを用いて低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのマスク層ＭＫを除去することが好ましい。ウェットエッチングを用いることにより、マスク層ＭＫを除去することで露出された低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とに対するダメージを抑制または防止できる。また、絶縁膜ＧＩ１、ＧＩ２に対するマスク層ＭＫのエッチング選択比を確保しやすくなる。マスク層ＭＫが窒化チタン（ＴｉＮ）膜の場合は、ステップＳ９のウェットエッチングで用いるエッチング液としては、例えば、ＡＰＭ液（アンモニア・過酸化水素水混合液）などを好適に用いることができる。
また、ステップＳ８の熱処理を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦは、マスク層ＭＫとほとんど反応せずにマスク層ＭＫ上に残存する場合と、マスク層ＭＫの上層部と反応する場合とがあり得る。低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦが、ステップＳ８の熱処理でマスク層ＭＫとほとんど反応せずにマスク層ＭＫ上に残存した場合は、マスク層ＭＫ上に残存した金属膜ＭＦとマスク層ＭＫとが、ステップＳ９でエッチングされて除去される。低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦが、ステップＳ８の熱処理でマスク層ＭＫの上層部と反応した場合は、その反応層（金属膜ＭＦとマスク層ＭＫとの反応層）と、反応層の下部に残存するマスク層ＭＫの未反応層とが、ステップＳ９でエッチングされて除去される。いずれにしても、ステップＳ９のエッチングを行うことで、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃからマスク層ＭＫや、金属膜ＭＦあるいはマスク層ＭＫと金属膜ＭＦとの反応層などが除去されて、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とが露出される。
また、ステップＳ９においては、エッチング条件（例えばエッチング液の種類など）を変えた２段階のエッチングを行うこともできる。この場合、１段階目のエッチング（好ましくはウェットエッチング）により、ステップＳ８の熱処理工程で反応しなかった金属膜ＭＦ（未反応の金属膜ＭＦ、特にマスク層ＭＫ上に残存する金属膜ＭＦ）を除去するか、あるいは、ステップＳ８の熱処理工程による金属膜ＭＦとマスク層ＭＫとの反応層を除去することができる。そして、２段階目のエッチング（好ましくはウェットエッチング）により、マスク層ＭＫ（あるいはマスク層の未反応層）を除去することができる。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とが露出される。
このように、ステップＳ９を行うことで、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの金属含有絶縁膜ＭＧと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とが、露出した状態になる。
また、ステップＳ９では、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高誘電率ＭＩＳＦＥＴ形成領域１Ｂの金属含有絶縁膜ＭＧと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とは、除去されないようにする。すなわち、ステップＳ９では、絶縁膜ＧＩ１と金属含有絶縁膜ＭＧと絶縁膜ＧＩ２とがエッチングされるのをできるだけ抑制することが好ましい。
このため、ステップＳ９では、マスク層ＭＫよりも絶縁膜ＧＩ１，ＧＩ２および金属含有絶縁膜ＭＧがエッチングされにくい条件（エッチング条件）で、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのマスク層ＭＫをエッチングして除去することが好ましい。すなわち、ステップＳ９では、マスク層ＭＫのエッチング速度よりも絶縁膜ＧＩ１、絶縁膜ＧＩ２および金属含有絶縁膜ＭＧの各エッチング速度が小さくなる条件（エッチング条件）で、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのマスク層ＭＫをエッチングすることが好ましい。これにより、ステップＳ９で低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのマスク層ＭＫをエッチングにより除去した際に、露出した絶縁膜ＧＩ１，ＧＩ２および金属含有絶縁膜ＭＧがエッチングされるのを抑制または防止することができる。
このため、マスク層ＭＫは、絶縁膜ＧＩ１，ＧＩ２および金属含有絶縁膜ＭＧに対してエッチング選択比を確保できるような材料により形成しておくことが好ましい。この観点で、マスク層ＭＫとして、窒化金属層（窒化金属膜）または炭化金属層（炭化金属膜）は好ましく、窒化チタン層（窒化チタン膜）は特に好適である。
また、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、絶縁膜ＧＩ１と金属膜ＭＦとの反応層である金属含有絶縁膜ＭＧの上に金属膜ＭＦの未反応部分が残存していた場合は、その金属膜ＭＦの未反応部分は、ステップＳ９のエッチングにより除去することができる。このとき、金属含有絶縁膜ＭＧは、絶縁膜ＧＩ１と金属膜ＭＦとの反応層であるため、金属膜ＭＦの未反応部分を選択的に除去し、金属含有絶縁膜ＭＧについてはエッチングを抑制または防止することが可能である。
このようにステップＳ４〜Ｓ９を行うことで、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面に絶縁膜ＧＩ１が形成され、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に金属含有絶縁膜ＭＧが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面に絶縁膜ＧＩ２が形成された構造が得られる。
従って、酸化シリコン膜または酸窒化シリコン膜をゲート絶縁膜とするＭＩＳＦＥＴを形成する予定の領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃ）には金属含有絶縁膜ＭＧを形成せずに、高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴを形成する予定の領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）にのみ選択的に金属含有絶縁膜ＭＧを形成することができる。
次に、図１１に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極形成用の導電膜（導電性材料膜）ＣＤを形成（堆積）する（図１のステップＳ１０）。
ステップＳ１０においては、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは、絶縁膜ＧＩ１上に導電膜ＣＤが形成され、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、金属含有絶縁膜ＭＧ上に導電膜ＣＤが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＩ２上に導電膜ＣＤが形成されることになる。導電膜ＣＤは、例えば多結晶シリコン膜（ポリシリコン膜）からなるが、この多結晶シリコン膜は、成膜時または成膜後に不純物を導入して低抵抗の半導体膜（導電性材料膜）とされている。また、この多結晶シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。導電膜ＣＤは、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
次に、図１２に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて導電膜ＣＤをパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する（図１のステップＳ１１）。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３は、パターニングされた導電膜ＣＤからなる。
ステップＳ１１のパターニング工程は、具体的には次のようにして行うことができる。すなわち、まず、フォトリソグラフィ法を用いて導電膜ＣＤ上にフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する予定の領域に形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＣＤをエッチング（好ましくはドライエッチング）してパターニングすることにより、図１２に示されるように、パターニングされた導電膜ＣＤからなるゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する。その後、このフォトレジストパターンは除去し、図１２は、このフォトレジストパターンが除去された状態が示されている。
ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ１上）に絶縁膜ＧＩ１を介して形成される。すなわち、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面の絶縁膜ＧＩ１上に形成される。また、ゲート電極ＧＥ２は、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ２上）に金属含有絶縁膜ＭＧを介して形成される。すなわち、ゲート電極ＧＥ２は、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面の金属含有絶縁膜ＭＧ上に形成される。また、ゲート電極ＧＥ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ３上）に絶縁膜ＧＩ２を介して形成される。すなわち、ゲート電極ＧＥ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面の絶縁膜ＧＩ２上に形成される。導電膜ＣＤを多結晶シリコン膜（ポリシリコン膜）とした場合は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３は、ポリシリコンゲート電極（ポリシリコンからなるゲート電極）となる。
ステップＳ１１では、導電膜ＣＤをパターニングするドライエッチング工程の後に、ウェットエッチングを行うこともできる。導電膜ＣＤをパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない領域の絶縁膜ＧＩ１，ＧＩ２および金属含有絶縁膜ＭＧは除去され得る。すなわち、ゲート電極ＧＥ１で覆われていない部分の絶縁膜ＧＩ１と、ゲート電極ＧＥ２で覆われていない部分の金属含有絶縁膜ＭＧと、ゲート電極ＧＥ３で覆われていない部分の絶縁膜ＧＩ２とは、導電膜ＣＤをパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、除去され得る。一方、ゲート電極ＧＥ１の下に位置する絶縁膜ＧＩ１と、ゲート電極ＧＥ２の下に位置する金属含有絶縁膜ＭＧと、ゲート電極ＧＥ３の下に位置する絶縁膜ＧＩ２とは、導電膜ＣＤをパターニングするためのドライエッチングおよびその後のウェットエッチングで除去されずに残存する。
導電膜ＣＤは、一層の導電膜からなる単体膜とすることができるが、他の形態として、導電膜ＣＤを、複数の導電膜からなる積層膜（積層導電膜）とすることもできる。また、導電膜ＣＤとしては、多結晶シリコン膜を好適に用いることができるが、多結晶シリコン膜以外にも、金属膜または金属化合物膜を用いることもできる。このため、導電膜ＣＤは、多結晶シリコン膜、金属膜、または金属化合物膜の単体膜、あるいはそれらの積層膜とすることもできる。
図１３および図１４は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する他の手法を示す要部断面図である。上記図１１に示されるステップＳ１０で導電膜ＣＤを形成してから、図１３に示されるように、導電膜ＣＤ上に絶縁膜ＩＬ１を形成する。それから、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上にフォトレジストパターン（ここでは図示しないが、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する予定の領域に形成される）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングする。その後、フォトレジストパターンを除去してから、パターニングされた絶縁膜ＩＬ１をエッチングマスク（ハードマスク）として用いて、導電膜ＣＤをエッチング（好ましくはドライエッチング）してパターニングする。これにより、図１４に示されるように、パターニングされた導電膜ＣＤからなるゲート電極ＧＥ１，ＧＥ２、ＧＥ３が形成される。図１４の場合が、上記図１２の場合と相違しているのは、図１４の場合は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３のそれぞれの上には、絶縁膜ＩＬ１が形成されていることである。すなわち、図１４の場合は、ゲート電極ＧＥ１上には、ゲート電極ＧＥ１とほぼ同じ平面形状の絶縁膜ＩＬ１が存在し、ゲート電極ＧＥ２上には、ゲート電極ＧＥ２とほぼ同じ平面形状の絶縁膜ＩＬ１が存在し、ゲート電極ＧＥ３上には、ゲート電極ＧＥ３とほぼ同じ平面形状の絶縁膜ＩＬ１が存在している。
このようにして、図１２または図１４に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１が形成される。また、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＩ２を介してゲート電極ＧＥ３が形成される。ゲート電極ＧＥ１がＭＩＳＦＥＴＱ１のゲート電極となり、ゲート電極ＧＥ１の下の絶縁膜ＧＩ１がＭＩＳＦＥＴＱ１のゲート絶縁膜となる。また、ゲート電極ＧＥ２がＭＩＳＦＥＴＱ２のゲート電極となり、ゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧがＭＩＳＦＥＴＱ２のゲート絶縁膜（高誘電率ゲート絶縁膜）となる。また、ゲート電極ＧＥ３がＭＩＳＦＥＴＱ３のゲート電極となり、ゲート電極ＧＥ３の下の絶縁膜ＧＩ２がＭＩＳＦＥＴＱ３のゲート絶縁膜となる。
ＭＩＳＦＥＴＱ３のゲート絶縁膜（すなわちゲート電極ＧＥ３の下の絶縁膜ＧＩ２）の厚みは、ＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）の厚みよりも大きい（厚い）。また、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）の厚みは、ＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）の厚みよりも大きい（厚い）。また、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）の誘電率は、ＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）の誘電率よりも大きい。また、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）の誘電率は、ＭＩＳＦＥＴＱ３のゲート絶縁膜（すなわちゲート電極ＧＥ３の下の絶縁膜ＧＩ２）の誘電率よりも大きい。また、金属含有絶縁膜ＭＧは高誘電率膜（Ｈｉｇｈ−ｋ膜）であるため、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）は、高誘電率ゲート絶縁膜である。
このように、本実施の形態では、ステップＳ４で半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１，ＧＩ２を形成してから、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を行うことにより、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えている。このため、高誘電率ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）は、ＭｅＳｉＯ膜またはＭｅＳｉＯＮ膜となり、金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、ＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜となる。一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）は、酸化シリコン膜または酸窒化シリコン膜となり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ３のゲート絶縁膜（すなわちゲート電極ＧＥ３の下の絶縁膜ＧＩ２）は、酸化シリコン膜または酸窒化シリコン膜となる。
これまでの工程で、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３のゲート絶縁膜とゲート電極とが形成される。以降の工程で、ソース・ドレイン用の半導体領域を形成するなどして、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３が完成するが、その一例を、図１５〜図１９を参照して説明する。なお、ここでは、上記図１２に続く工程として図１５〜図１９を図示しているが、上記図１４に続く工程として図１５〜図１９の工程を行うこともできる。
図１５に示されるように、ｎ−型半導体領域（ｎ型不純物拡散層、ソース・ドレインエクステンション領域）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する。
例えば、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥ１がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ１の側壁に自己整合して形成される。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）におけるゲート電極ＧＥ１の両側の領域に、ｎ−型半導体領域ＥＸ１が形成される。また、ｎ−型半導体領域ＥＸ２は、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ２がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ２の側壁に自己整合して形成される。このため、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極ＧＥ２の両側の領域に、ｎ−型半導体領域ＥＸ２が形成される。また、ｎ−型半導体領域ＥＸ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ３がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ３の側壁に自己整合して形成される。このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）におけるゲート電極ＧＥ３の両側の領域に、ｎ−型半導体領域ＥＸ３が形成される。
ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３のうちの任意の組み合わせのものを、同じイオン注入で形成することもできる。
次に、図１６に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
サイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成（堆積）する。このサイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の各側壁上に、選択的にこの絶縁膜（すなわちサイドウォールスペーサＳＷ形成用の絶縁膜）が残存して、サイドウォールスペーサＳＷが形成される。
次に、ｎ＋型半導体領域（ｎ型不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する。
例えば、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物を、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入法で導入することにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ１の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）におけるゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷの両側の領域に、ｎ＋型半導体領域ＳＤ１が形成される。また、ｎ＋型半導体領域ＳＤ２は、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ２の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。このため、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷの両側の領域に、ｎ＋型半導体領域ＳＤ２が形成される。また、ｎ＋型半導体領域ＳＤ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ３とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ３の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）におけるゲート電極ＧＥ３およびその側壁上のサイドウォールスペーサＳＷの両側の領域に、ｎ＋型半導体領域ＳＤ３が形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。
ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３のうちの任意の組み合わせのものを、同じイオン注入で形成することもできる。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、低耐圧ＭＩＳＦＥＴ形成領域１ＡのＭＩＳＦＥＴＱ１のソース・ドレイン領域（ソースまたはドレイン領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、高誘電率ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴＱ２のソース・ドレイン領域（ソースまたはドレイン領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴＱ３のソース・ドレイン領域（ソースまたはドレイン領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
また、ここでは、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３のソース・ドレイン領域がＬＤＤ（Lightly doped Drain）構造を有する場合について説明した。他の形態として、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３のうちの１つ以上について、ＬＤＤ構造でないソース・ドレイン領域を適用することもできる。
次に、ソース・ドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、低耐圧ＭＩＳＦＥＴ形成領域１Ａに、ゲート電極としてゲート電極ＧＥ１を有し、ゲート絶縁膜として絶縁膜ＧＩ１を有し、ソース・ドレイン領域としてｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１を有するＭＩＳＦＥＴＱ１が形成される。また、高誘電率ＭＩＳＦＥＴ形成領域１Ｂに、ゲート電極としてゲート電極ＧＥ２を有し、ゲート絶縁膜として金属含有絶縁膜ＭＧを有し、ソース・ドレイン領域としてｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２を有するＭＩＳＦＥＴＱ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに、ゲート電極としてゲート電極ＧＥ３を有し、ゲート絶縁膜として絶縁膜ＧＩ２を有し、ソース・ドレイン領域としてｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３を有するＭＩＳＦＥＴＱ３が形成される。
次に、必要に応じて、サリサイド（Salicide：Self Aligned Silicide）技術を用いて金属シリサイド層（図示せず）を、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ２上やゲート電極ＧＥ１，ＧＥ２，ＧＥ３上などに選択的に形成することもできる。この金属シリサイド層は、拡散抵抗やコンタクト抵抗の低減効果を有しているが、不要であれば、その形成を省略することもできる。
次に、図１７に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬ２を形成する。絶縁膜ＩＬ２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側で酸化シリコン膜が上層側）などからなる。絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の表面（上面）をＣＭＰ（Chemical Mechanical Polishing）法により研磨するなどして、絶縁膜ＩＬ２の上面を平坦化することもできる。
次に、絶縁膜ＩＬ２上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ２をドライエッチングすることにより、図１８に示されるように、絶縁膜ＩＬ２にコンタクトホール（貫通孔、孔）ＣＴを形成する。
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ２上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜ＩＬ２上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ２のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。図１８では、図面の簡略化のために、プラグＰＧは、主導体膜とバリア導体膜を一体化して示してある。コンタクトホールＣＴおよびそれを埋め込むプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３やゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上に形成される。プラグＰＧは、その底部で、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３またはｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３などと接して、電気的に接続される。
次に、図１９に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ２上に、配線形成用の絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、例えば次のようにして配線Ｍ１を形成することができる。まず、フォトレジスト層（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ３の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ３上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１９では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３またはゲート電極ＧＥ１，ＧＥ２，ＧＥ３などと電気的に接続される。
その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
また、本実施の形態では、金属含有絶縁膜ＭＧをゲート絶縁膜とするＭＩＳＦＥＴＱ２と、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１をゲート絶縁膜とするＭＩＳＦＥＴＱ１と、酸化シリコン膜または酸窒化シリコン膜からなりかつ絶縁膜ＧＩ１よりも厚い絶縁膜ＧＩ２をゲート絶縁膜とするＭＩＳＦＥＴＱ３とを同一の半導体基板ＳＢに形成する場合について説明した。
他の形態として、絶縁膜ＧＩ２をゲート絶縁膜とするＭＩＳＦＥＴＱ３の形成を省略することもできる。この場合、上記ステップＳ４において、絶縁膜ＧＩ２を形成せずに、絶縁膜ＧＩ１を形成すればよい。この場合、金属含有絶縁膜ＭＧをゲート絶縁膜とするＭＩＳＦＥＴＱ２と、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１をゲート絶縁膜とするＭＩＳＦＥＴＱ１とが同一の半導体基板ＳＢに形成される。
＜本実施の形態の主要な特徴と効果について＞
トランジスタの駆動能力を高めるためには、ゲート絶縁膜の薄膜化が有効であるが、ゲート絶縁膜を薄膜化することは、ゲートリーク電流の増加を招いてしまう。そこで、ゲート絶縁膜の誘電率を高めると、ゲート絶縁膜の電気的な膜厚とみなせるゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）を抑制しながら、ゲート絶縁膜の物理的な厚みを厚くすることができるため、ゲートリーク電流を抑制することができる。このため、ＭＩＳＦＥＴのゲート絶縁膜として高誘電率ゲート絶縁膜を適用することで、そのＭＩＳＦＥＴの特性を向上させることができる。
しかしながら、高誘電率ゲート絶縁膜を適用したＭＩＳＦＥＴの場合、高誘電率ゲート絶縁膜を採用したことに伴う課題が発生する虞がある。高誘電率ゲート絶縁膜を採用したことに伴う課題としては、例えば、フェルミレベルピニングに関する課題がある。高誘電率ゲート絶縁膜を適用すると、高誘電率ゲート絶縁膜とゲート電極との界面でフェルミレベルピニングが生じてフェルミレベルが固定されて動かなくなるため、高誘電率ゲート絶縁膜を適用したＭＩＳＦＥＴのしきい値電圧が高くなってしまう。このフェルミレベルピニングによるしきい値電圧（しきい値電圧の絶対値）の増大は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのどちらでも生じ得るが、特にｐチャネル型ＭＩＳＦＥＴで生じやすい。
このため、半導体装置には複数のＭＩＳＦＥＴが含まれているが、その全てのＭＩＳＦＥＴに対して高誘電率ゲート絶縁膜を適用するのではなく、高誘電率ゲート絶縁膜を適用したＭＩＳＦＥＴと、高誘電率ゲート絶縁膜を適用せずに酸化シリコン膜または酸窒化シリコン膜をゲート絶縁膜に用いたＭＩＳＦＥＴとを、混在させたい場合もある。
例えば、半導体装置に形成されている複数のＭＩＳＦＥＴのうち、高誘電率ゲート絶縁膜を適用することが望ましいＭＩＳＦＥＴについては、ゲート絶縁膜として高誘電率ゲート絶縁膜を用い、ゲート絶縁膜として酸化シリコン膜または酸窒化シリコン膜を適用することが望ましいＭＩＳＦＥＴについては、ゲート絶縁膜として酸化シリコン膜または酸窒化シリコン膜を用いる。これにより、ＭＩＳＦＥＴの要求特性に応じてゲート絶縁膜を使い分けることができるため、複数のＭＩＳＦＥＴを含む半導体装置の総合的な性能を向上させることができる。
そこで、本実施の形態では、高誘電率ゲート絶縁膜（ここでは金属含有絶縁膜ＭＧ）を適用したＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ２）と、酸化シリコン膜または酸窒化シリコン膜をゲート絶縁膜として用いたＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ１）とを、同一の半導体基板（ＳＢ）に形成する場合の製造工程を提供している。これにより、ＭＩＳＦＥＴの要求特性に応じてゲート絶縁膜を選択することができるため、複数のＭＩＳＦＥＴを含む半導体装置の総合的な性能を向上させることができる。
以下、本実施の形態の主要な特徴と効果について説明する。
本実施の形態は、半導体基板ＳＢと、半導体基板ＳＢの第１領域（ここでは低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成された第１ＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ１）と、半導体基板ＳＢの第２領域（ここでは高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成された第２ＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱ２）とを有する半導体装置を製造する工程（方法）に関するものである。
本実施の形態では、ステップＳ１で半導体基板ＳＢを用意し、ステップＳ４で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１（第１絶縁膜）を形成する。それから、ステップＳ５で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１上に、マスク層ＭＫを形成し、ステップＳ６で、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）のマスク層ＭＫを除去し、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）のマスク層ＭＫを残す。それから、ステップＳ７で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）のマスク層ＭＫ上と第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１上とに、金属膜ＭＦを形成し、ステップＳ８で、熱処理により、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１と金属膜ＭＦとを反応させて、金属含有絶縁膜ＭＧを形成する。それから、ステップＳ９で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）のマスク層ＭＫと金属膜ＭＦとを除去し、ステップＳ１０で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１上と第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の金属含有絶縁膜ＭＧ上とに、導電膜ＣＤを形成する。それから、ステップＳ１１で、導電膜ＣＤをパターニングすることにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢ上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１（第１ゲート電極）を形成し、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢ上に金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２（第２ゲート電極）を形成する。
このように、本実施の形態では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を行うことにより、第２領域の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えている。これにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢの表面には、ゲート絶縁膜用の絶縁膜ＧＩ１が形成され、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面には、高誘電率ゲート絶縁膜用の金属含有絶縁膜ＭＧが形成された構造を得ることができる。その後、ステップＳ１０，Ｓ１１を行うことにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢ上には、絶縁膜ＧＩ１を介してゲート電極ＧＥ１（第１ゲート電極）が形成され、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢ上には、金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２（第２ゲート電極）が形成された構造を得ることができる。このようにして、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に、高誘電率ゲート絶縁膜を適用したＭＩＳＦＥＴ用のゲート電極ＧＥ２とゲート絶縁膜（金属含有絶縁膜ＭＧ）とが形成され、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に、高誘電率ゲート絶縁膜を適用しないＭＩＳＦＥＴ用のゲート電極ＧＥ１とゲート絶縁膜（絶縁膜ＧＩ１）とが形成された構造を得ることができる。その後は、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）におけるＭＩＳＦＥＴと第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）におけるＭＩＳＦＥＴとを、任意の工程により完成させればよい。
本実施の形態では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を行うことにより、第２領域の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えている。このため、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）には金属含有絶縁膜ＭＧを形成せずに絶縁膜ＧＩ１を残してそれをゲート絶縁膜として用いることができ、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に選択的に金属含有絶縁膜ＭＧを形成して、これをゲート絶縁膜（高誘電率ゲート絶縁膜）として用いることができる。これにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴのゲート絶縁膜（絶縁膜ＧＩ１）と、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成するＭＩＳＦＥＴのゲート絶縁膜（金属含有絶縁膜ＭＧ）とを、容易かつ的確に作り分けることができる。このため、金属含有絶縁膜ＭＧをゲート絶縁膜とするＭＩＳＦＥＴと絶縁膜ＧＩ１をゲート絶縁膜とするＭＩＳＦＥＴとを有する半導体装置を、的確に形成することができる。従って、半導体装置の性能を高めるとともに、その半導体装置を容易に製造することができる。また、半導体装置の性能を高めるとともに、その半導体装置を的確に製造することができる。
また、本実施の形態では、ステップＳ４で、半導体基板ＳＢの表面に酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ５で絶縁膜ＧＩ１上にマスク層ＭＫを形成し、ステップＳ６で第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）のマスク層ＭＫを選択的に除去してから、ステップＳ７で金属膜ＭＦを形成している。このため、ステップＳ７で金属膜ＭＦを形成すると、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１は金属膜ＭＦに接するが、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１は、金属膜ＭＦには接しない状態を得ることができる。この状態で、ステップＳ８で熱処理を行うことにより、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１と金属膜ＭＦとを反応させて、金属含有絶縁膜ＭＧを形成することができる。そして、ステップＳ９で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）のマスク層ＭＫと金属膜ＭＦとを除去することで、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢの表面には絶縁膜ＧＩ１が形成され、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面には金属含有絶縁膜ＭＧが形成された状態を得ることができる。この第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成されている絶縁膜ＧＩ１を、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴ（Ｑ１）のゲート絶縁膜として用い、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成されている金属含有絶縁膜ＭＧを、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成するＭＩＳＦＥＴ（Ｑ２）のゲート絶縁膜として用いる。これにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴ（Ｑ１）のゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１により形成されることになり、一方、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成するＭＩＳＦＥＴ（Ｑ２）のゲート絶縁膜は、金属含有絶縁膜ＭＧにより形成されるため、高誘電率ゲート絶縁膜となる。これにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴのゲート絶縁膜（絶縁膜ＧＩ１）と、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成するＭＩＳＦＥＴのゲート絶縁膜（金属含有絶縁膜ＭＧ）とを、容易かつ的確に作り分けることができる。
また、本実施の形態では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢの表面に絶縁膜ＧＩ１が形成され、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に金属含有絶縁膜ＭＧが形成された状態を得た後、ステップＳ１０で導電膜ＣＤを形成してから、ステップＳ１１で導電膜ＣＤをパターニングする。これにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢ上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１（第１ゲート電極）を形成し、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢ上に金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２（第２ゲート電極）を形成することができる。つまり、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴのゲート電極ＧＥ１と、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成するＭＩＳＦＥＴのゲート電極ＧＥ２とを、同じ導電膜ＣＤを用いて形成することができる。このため、半導体装置の製造工程数を抑制でき、半導体装置の製造工程を簡略化することができる。
つまり、本実施の形態では、第１領域および第２領域の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を行うことで、第２領域の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変え、その後、共通の導電膜ＣＤを用いて第１領域のゲート電極ＧＥ１と第２領域のゲート電極ＧＥ２とを形成している。このため、高誘電率ゲート絶縁膜を適用したＭＩＳＦＥＴのゲート絶縁膜（ここでは金属含有絶縁膜ＭＧ）およびゲート電極ＧＥ２と、高誘電率ゲート絶縁膜を適用しないＭＩＳＦＥＴのゲート絶縁膜（ここでは絶縁膜ＧＩ１）およびゲート電極ＧＥ１とを、簡略な工程で、容易かつ的確に形成することができる。従って、半導体装置の性能を高めるとともに、その半導体装置を容易に製造することができる。また、半導体装置の性能を高めるとともに、その半導体装置を的確に製造することができる。
また、本実施の形態では、ステップＳ１０でゲート電極形成用の導電膜ＣＤを形成する前に、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に金属含有絶縁膜ＭＧを選択的に形成する工程を完了することができる。このため、ゲート絶縁膜用の絶縁膜の形成が完了した後でゲート電極を形成することができるため、ゲート絶縁膜用の絶縁膜を形成する工程が、ゲート電極に影響するのを防止することができる。
また、本実施の形態では、ステップＳ８の熱処理で第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１と金属膜ＭＦとを反応させて金属含有絶縁膜ＭＧ形成しているが、このときの熱処理条件を調整することにより、金属含有絶縁膜ＭＧ中の金属元素を、半導体基板ＳＢから（具体的には半導体基板ＳＢと金属含有絶縁膜ＭＧとの界面から）遠ざけることも可能である。これにより、半導体基板ＳＢと高誘電率ゲート絶縁膜（金属含有絶縁膜ＭＧ）との間の良好な界面を形成することができる。
（実施の形態２）
本実施の形態２の半導体装置の製造工程を、図面を参照して説明する。図２０は、本実施の形態２の半導体装置の製造工程の一部を示す工程フロー図であり、上記実施の形態１の上記図１に相当するものである。図２１〜図２６は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の上記図２〜図１９に相当する断面領域が示されている。
本実施の形態２の製造工程は、上記ステップＳ４で絶縁膜ＧＩ１，ＧＩ２を形成して上記図５と同じ図２１の構造を得るまでは、上記実施の形態１の製造工程とほぼ同様であるので、ここではその繰り返しの説明を省略し、上記図５と同じ図２１の構造を得た後の工程について説明する。
本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ４（絶縁膜ＧＩ１，ＧＩ２形成工程）までの工程を行って上記図５と同じ図２１の構造を得る。この段階では、図２１に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）に絶縁膜ＧＩ１が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の表面）に絶縁膜ＧＩ２が形成された状態になっている。絶縁膜ＧＩ２の厚みは、絶縁膜ＧＩ１の厚みよりも厚い。
それから、本実施の形態２では、図２２に示されるように、半導体基板ＳＢの主面上に金属膜ＭＦを形成する（図２のステップＳ７ａ）。
ステップＳ７ａにおいて、金属膜ＭＦは半導体基板ＳＢの主面全面に形成されるため、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、金属膜ＭＦは絶縁膜ＧＩ１上に形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、金属膜ＭＦは絶縁膜ＧＩ２上に形成されることになる。また、素子分離領域ＳＴが形成された領域では、金属膜ＭＦは素子分離領域ＳＴ上に形成されることになる。
金属膜ＭＦの材料、成膜法および膜厚などについては、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
次に、図２３に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦをエッチングによって選択的に除去し、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの金属膜ＭＦを残す（図２のステップＳ７ｂ）。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは絶縁膜ＧＩ１が露出され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは絶縁膜ＧＩ２が露出され、一方、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、絶縁膜ＧＩ１上に金属膜ＭＦが形成された状態が維持される。
具体的には、ステップＳ７ｂは、次のようにして行うことができる。すなわち、まず、金属膜ＭＦ上に、高誘電率ＭＩＳＦＥＴ形成領域１Ｂを覆いかつ低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出するフォトレジストパターン（図示せず）を、フォトリソグラフィ法を用いて形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦをエッチングして除去する。その後、このフォトレジストパターンを除去する。
ステップＳ７ｂでは、金属膜ＭＦよりも絶縁膜ＧＩ１，ＧＩ２がエッチングされにくい条件（エッチング条件）で、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦをエッチングすることが好ましい。すなわち、ステップＳ７ｂでは、金属膜ＭＦのエッチング速度よりも絶縁膜ＧＩ１，ＧＩ２の各エッチング速度が小さくなる条件（エッチング条件）で、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦをエッチングすることが好ましい。これにより、ステップＳ７ｂで低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦをエッチングにより除去した際に、露出した絶縁膜ＧＩ１，ＧＩ２がエッチングされるのを抑制または防止することができる。
また、ステップＳ７ｂでは、ウェットエッチングを用いて低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの金属膜ＭＦを除去することが好ましい。ウェットエッチングを用いることにより、金属膜ＭＦを除去することで露出された低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とに対するダメージを抑制または防止できる。また、絶縁膜ＧＩ１，ＧＩ２に対する金属膜ＭＦのエッチング選択比を確保しやすくなる。金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、ステップＳ７ｂのウェットエッチングで用いるエッチング液としては、例えば硫酸（硫酸の水溶液）などを好適に用いることができる。
このように、ステップＳ７ａおよびステップＳ７ｂを行うと、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１は、金属膜ＭＦで覆われた状態になり、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１および高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２は、金属膜ＭＦで覆われずに露出した状態になる。
次に、半導体基板ＳＢに対して熱処理を施す（図２のステップＳ８ａ）。
ステップＳ８ａの熱処理条件（温度や雰囲気など）については、上記実施の形態１の上記ステップＳ８の熱処理条件（温度や雰囲気など）と同様であるので、ここではその繰り返しの説明は省略する。
ステップＳ８ａの熱処理により、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、金属膜ＭＦと絶縁膜ＧＩ１とが反応（混合、ミキシング、相互拡散）して、図２４に示されるように、金属膜ＭＦと絶縁膜ＧＩ１との反応層（混合層、ミキシング層）である金属含有絶縁膜ＭＧが形成される。すなわち、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、金属膜ＭＦの金属元素が絶縁膜ＧＩ１に導入されて、絶縁膜ＧＩ１が金属含有絶縁膜ＭＧとなる。
また、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは絶縁膜ＧＩ１上に金属膜ＭＦは形成されておらず、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは絶縁膜ＧＩ２上に金属膜ＭＦは形成されていないため、ステップＳ８ａの熱処理を行っても、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１は金属膜ＭＦと反応せず、また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２は金属膜ＭＦと反応しない。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＧＩ１と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＩ２とは、ステップＳ８ａの熱処理を行っても、酸化シリコン膜または酸窒化シリコン膜のままである。
金属含有絶縁膜ＭＧの構成については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
簡単に述べると、絶縁膜ＧＩ１が酸化シリコン膜である場合は、金属含有絶縁膜ＭＧは、ＭｅＳｉＯ膜であり、また、絶縁膜ＧＩ１が酸窒化シリコン膜（ＳｉＯＮ膜）である場合は、金属含有絶縁膜ＭＧは、ＭｅＳｉＯＮ膜である。ここで、金属膜ＭＦが含んでいる金属元素をＭｅと表記するものとする。金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、Ｍｅ＝Ｈｆである。すなわち、絶縁膜ＧＩ１が酸化シリコン膜で、かつ、金属膜ＭＦがハフニウム（Ｈｆ）膜である場合は、金属含有絶縁膜ＭＧは、ＨｆＳｉＯ膜であり、また、絶縁膜ＧＩ１が酸窒化シリコン膜（ＳｉＯＮ膜）で、かつ、金属膜ＭＦがハフニウム（Ｈｆ）膜である場合は、金属含有絶縁膜ＭＧは、ＨｆＳｉＯＮ膜である。すなわち、絶縁膜ＧＩ１は酸化シリコン膜または酸窒化シリコン膜であるため、金属含有絶縁膜ＭＧは、ＭｅＳｉＯ膜またはＭｅＳｉＯＮ膜となり、金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、金属含有絶縁膜ＭＧは、ＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜となる。
このようにして、ステップＳ４，Ｓ７ａ，Ｓ７ｂ，Ｓ８ａを行う。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面に絶縁膜ＧＩ１が形成され、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に金属含有絶縁膜ＭＧが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面に絶縁膜ＧＩ２が形成された構造が得られる。低耐圧ＭＩＳＦＥＴ形成領域１Ａでは絶縁膜ＧＩ１が露出し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは絶縁膜ＧＩ２が露出し、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは金属含有絶縁膜ＭＧが露出する。
以降の工程は、上記実施の形態１の上記ステップＳ１０およびそれ以降の工程と基本的には同じである。
すなわち、ステップＳ１０で、図２５に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極形成用の導電膜ＣＤを形成（堆積）する。導電膜ＣＤの材料や製法などについては、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
ステップＳ１０においては、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは、絶縁膜ＧＩ１上に導電膜ＣＤが形成され、高誘電率ＭＩＳＦＥＴ形成領域１Ｂでは、金属含有絶縁膜ＭＧ上に導電膜ＣＤが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＩ２上に導電膜ＣＤが形成されることになる。
それから、ステップＳ１１で、図２６に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて導電膜ＣＤをパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３は、パターニングされた導電膜ＣＤからなる。ステップＳ１１のパターニング工程の具体的な手法やゲート電極ＧＥ１，ＧＥ２，ＧＥ３の構成については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。また、本実施の形態２において、上記実施の形態１で説明した上記図１３および図１４の工程を適用することもできる。
上記実施の形態１と同様に、本実施の形態２においても、ステップＳ１１では、導電膜ＣＤをパターニングするドライエッチング工程の後に、ウェットエッチングを行うこともできる。導電膜ＣＤをパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない領域の絶縁膜ＧＩ１，ＧＩ２および金属含有絶縁膜ＭＧは除去され得る。すなわち、ゲート電極ＧＥ１で覆われていない部分の絶縁膜ＧＩ１と、ゲート電極ＧＥ２で覆われていない部分の金属含有絶縁膜ＭＧと、ゲート電極ＧＥ３で覆われていない部分の絶縁膜ＧＩ２とは、導電膜ＣＤをパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、除去され得る。一方、ゲート電極ＧＥ１の下に位置する絶縁膜ＧＩ１と、ゲート電極ＧＥ２の下に位置する金属含有絶縁膜ＭＧと、ゲート電極ＧＥ３の下に位置する絶縁膜ＧＩ２とは、導電膜ＣＤをパターニングするためのドライエッチングおよびその後のウェットエッチングで除去されずに残存する。
このようにして、図２６（または上記図１４）に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１が形成される。すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面の絶縁膜ＧＩ１上にゲート電極ＧＥ１が形成される。また、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２が形成される。すなわち、高誘電率ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面の金属含有絶縁膜ＭＧ上にゲート電極ＧＥ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＩ２を介してゲート電極ＧＥ３が形成される。すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面の絶縁膜ＧＩ２上にゲート電極ＧＥ３が形成される。
ゲート電極ＧＥ１がＭＩＳＦＥＴＱ１のゲート電極となり、ゲート電極ＧＥ１の下の絶縁膜ＧＩ１がＭＩＳＦＥＴＱ１のゲート絶縁膜となる。また、ゲート電極ＧＥ２がＭＩＳＦＥＴＱ２のゲート電極となり、ゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧがＭＩＳＦＥＴＱ２のゲート絶縁膜（高誘電率ゲート絶縁膜）となる。また、ゲート電極ＧＥ３がＭＩＳＦＥＴＱ３のゲート電極となり、ゲート電極ＧＥ３の下の絶縁膜ＧＩ２がＭＩＳＦＥＴＱ３のゲート絶縁膜となる。
ＭＩＳＦＥＴＱ３のゲート絶縁膜（すなわちゲート電極ＧＥ３の下の絶縁膜ＧＩ２）の厚みは、ＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）の厚みよりも大きい（厚い）。また、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）の厚みは、ＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）の厚みよりも大きい（厚い）。また、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）の誘電率は、ＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）の誘電率よりも大きい。また、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）の誘電率は、ＭＩＳＦＥＴＱ３のゲート絶縁膜（すなわちゲート電極ＧＥ３の下の絶縁膜ＧＩ２）の誘電率よりも大きい。また、金属含有絶縁膜ＭＧは高誘電率膜（Ｈｉｇｈ−ｋ膜）であるため、ＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）は、高誘電率ゲート絶縁膜である。
このように、本実施の形態２では、ステップＳ４で半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１，ＧＩ２を形成してから、ステップＳ７ａ，Ｓ７ｂ，Ｓ８ａを行うことにより、高誘電率ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えている。このため、高誘電率ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴＱ２のゲート絶縁膜（すなわちゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧ）は、ＭｅＳｉＯ膜またはＭｅＳｉＯＮ膜となり、金属膜ＭＦがハフニウム（Ｈｆ）膜の場合は、ＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜となる。一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１のゲート絶縁膜（すなわちゲート電極ＧＥ１の下の絶縁膜ＧＩ１）は、酸化シリコン膜または酸窒化シリコン膜となり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ３のゲート絶縁膜（すなわちゲート電極ＧＥ３の下の絶縁膜ＧＩ２）は、酸化シリコン膜または酸窒化シリコン膜となる。
これまでの工程で、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３のゲート絶縁膜とゲート電極とが形成される。以降の工程で、ソース・ドレイン用の半導体領域を形成するなどして、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３が完成するが、その一例は上記実施の形態１と同様であり、ここではその図示および繰り返しの説明は省略する。
また、上記実施の形態１と同様、本実施の形態２でも、金属含有絶縁膜ＭＧをゲート絶縁膜とするＭＩＳＦＥＴＱ２と、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１をゲート絶縁膜とするＭＩＳＦＥＴＱ１と、酸化シリコン膜または酸窒化シリコン膜からなりかつ絶縁膜ＧＩ１より厚い絶縁膜ＧＩ２をゲート絶縁膜とするＭＩＳＦＥＴＱ３とを同一の半導体基板ＳＢに形成している。
他の形態として、絶縁膜ＧＩ１よりも厚い絶縁膜ＧＩ２をゲート絶縁膜とするＭＩＳＦＥＴＱ３の形成を省略することもできる。この場合、上記ステップＳ４において、絶縁膜ＧＩ２を形成せずに、絶縁膜ＧＩ１を形成すればよい。この場合、金属含有絶縁膜ＭＧをゲート絶縁膜とするＭＩＳＦＥＴＱ２と、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１をゲート絶縁膜とするＭＩＳＦＥＴＱ１とが同一の半導体基板ＳＢに形成される。
上記実施の形態１と同様、本実施の形態２も、半導体基板ＳＢと、半導体基板ＳＢの第１領域（ここでは低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成された第１ＭＩＳＦＥＴ（ＭＩＳＦＥＴＱ１）と、半導体基板ＳＢの第２領域（ここでは高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）に形成された第２ＭＩＳＦＥＴ（ＭＩＳＦＥＴＱ２）とを有する半導体装置を製造する工程（方法）に関するものである。
本実施の形態２では、ステップＳ１で半導体基板ＳＢを用意し、ステップＳ４で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１（第１絶縁膜）を形成する。それから、ステップＳ７ａで、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１上に、金属膜ＭＦを形成し、ステップＳ７ｂで、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の金属膜ＭＦを除去し、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の金属膜ＭＦを残す。それから、ステップＳ８ａで、熱処理により、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１と金属膜ＭＦとを反応させて、金属含有絶縁膜ＭＧを形成し、ステップＳ１０で、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１上と第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の金属含有絶縁膜ＭＧ上とに、導電膜ＣＤを形成する。それから、ステップＳ１１で、導電膜ＣＤをパターニングすることにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢ上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１（第１ゲート電極）を形成し、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢ上に金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２（第２ゲート電極）を形成する。
上記実施の形態１では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を行うことにより、第２領域の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えている。これにより、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢの表面には、ゲート絶縁膜用の絶縁膜ＧＩ１が形成され、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面には、高誘電率ゲート絶縁膜用の金属含有絶縁膜ＭＧが形成された構造を得ることができる。
一方、本実施の形態２では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）および第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ７ａ，Ｓ７ｂ，Ｓ８ａを行うことにより、第２領域の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えている。これにより、上記実施の形態１と同様に、本実施の形態２においても、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の半導体基板ＳＢの表面には、ゲート絶縁膜用の絶縁膜ＧＩ１が形成され、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の半導体基板ＳＢの表面には、高誘電率ゲート絶縁膜用の金属含有絶縁膜ＭＧが形成された構造を得ることができる。
このため、本実施の形態２においても、基本的には上記実施の形態１とほぼ同様の効果を得ることができる。
但し、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えること自体は、本実施の形態２と上記実施の形態１とで共通であるが、その具体的な手法が、本実施の形態２と上記実施の形態１とで相違している。
すなわち、上記実施の形態１では、ステップＳ４で、半導体基板ＳＢの表面に酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ５でマスク層ＭＫを形成し、ステップＳ６で第２領域のマスク層ＭＫを選択的に除去してから、ステップＳ７で金属膜ＭＦを形成している。これにより、第２領域の絶縁膜ＧＩ１は金属膜ＭＦに接するが、第１領域の絶縁膜ＧＩ１は、金属膜ＭＦには接しない状態を得ることができる。この状態で、ステップＳ８で熱処理を行うことにより、第２領域の絶縁膜ＧＩ１と金属膜ＭＦとを反応させて、金属含有絶縁膜ＭＧを形成することができる。そして、ステップＳ９で、第１領域のマスク層ＭＫと金属膜ＭＦとを除去することで、第１領域の半導体基板ＳＢの表面には絶縁膜ＧＩ１が形成され、第２領域の半導体基板ＳＢの表面には金属含有絶縁膜ＭＧが形成された状態を得ることができる。
一方、本実施の形態２では、ステップＳ４で、半導体基板ＳＢの表面に酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ７ａで金属膜ＭＦを形成し、ステップＳ７ｂで第１領域の金属膜ＭＦを選択的に除去している。これにより、第２領域の絶縁膜ＧＩ１は金属膜ＭＦに接するが、第１領域の絶縁膜ＧＩ１は、金属膜ＭＦには接しない状態を得ることができる。この状態で、ステップＳ８ａで熱処理を行うことにより、第２領域の絶縁膜ＧＩ１と金属膜ＭＦとを反応させて、金属含有絶縁膜ＭＧを形成することができる。これにより、第１領域の半導体基板ＳＢの表面には絶縁膜ＧＩ１が形成され、第２領域の半導体基板ＳＢの表面には金属含有絶縁膜ＭＧが形成された状態を得ることができる。
つまり、本実施の形態２では、第１領域および第２領域の半導体基板ＳＢの表面に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成してから、ステップＳ７ａ，Ｓ７ｂ，Ｓ８ａを行うことで、第２領域の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変え、その後、共通の導電膜ＣＤを用いて第１領域のゲート電極ＧＥ１と第２領域のゲート電極ＧＥ２とを形成している。このため、高誘電率ゲート絶縁膜を適用したＭＩＳＦＥＴのゲート絶縁膜（ここでは金属含有絶縁膜ＭＧ）およびゲート電極ＧＥ２と、高誘電率ゲート絶縁膜を適用しないＭＩＳＦＥＴのゲート絶縁膜（ここでは絶縁膜ＧＩ１）およびゲート電極ＧＥ１とを、簡略な工程で、容易かつ的確に形成することができる。従って、半導体装置の性能を高めるとともに、その半導体装置を容易に製造することができる。また、半導体装置の性能を高めるとともに、その半導体装置を的確に製造することができる。
但し、上記実施の形態１と本実施の形態２とでは、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変える手法が相違しているため、それぞれ次のような利点を有している。
すなわち、第２領域（高誘電率ＭＩＳＦＥＴ形成領域１Ｂ）の絶縁膜ＧＩ１を選択的に金属含有絶縁膜ＭＧに変えるのに要する工程数は、上記実施の形態１よりも本実施の形態２の方が少なくて済む。つまり、ステップＳ４で半導体基板ＳＢの表面に酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を形成した後に、上記実施の形態１の場合は、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９が必要であるが、本実施の形態２の場合は、ステップＳ７ａ，Ｓ７ｂ，Ｓ８ａを行えばよい。このため、本実施の形態２では、半導体装置の製造工程数を、より低減することができる。従って、半導体装置のスループットを向上させることができる。また、半導体装置の製造コストの低減にも有利となる。
一方、上記実施の形態１では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１中に、金属膜ＭＦを構成する金属元素が導入されてしまうのを、より確実に防止することができる。
すなわち、本実施の形態２では、ステップＳ７ａで金属膜ＭＦを形成する際に、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１上にも金属膜ＭＦが形成される。このため、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１が金属膜ＭＦに接することになるため、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１中に、金属膜ＭＦを構成する金属元素が導入されてしまう可能性がある。第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１中に金属膜ＭＦを構成する金属元素が導入されてしまうと、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴのゲート絶縁膜（ここでは絶縁膜ＧＩ１）中に、金属元素が導入されていることに繋がってしまう。これを防ぐには、ステップＳ７ａの金属膜ＭＦの成膜工程などの厳格な管理が必要になる。
それに対して、上記実施の形態１では、ステップＳ８で金属膜ＭＦを形成しても、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１は金属膜ＭＦには接しないで済む。このため、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１中に、金属膜ＭＦを構成する金属元素が導入されてしまうのを、より確実に防止することができる。また、金属膜ＭＦは、ステップＳ８，Ｓ８ａの熱処理で絶縁膜ＧＩと反応する必要があるが、上記マスク層ＭＫは、ステップＳ８の熱処理で絶縁膜ＧＩと反応しない方が好ましく、金属膜ＭＦと上記マスク層ＭＫの各材料は、これを考慮して選択することができる。このため、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１が金属膜ＭＦに接すると、第１領域の絶縁膜ＧＩ１中に、金属膜ＭＦを構成する金属元素が導入されてしまう可能性が生じるが、第１領域の絶縁膜ＧＩ１がマスク層ＭＫに接しても、第１領域の絶縁膜ＧＩ１中には、マスク層ＭＫを構成する元素は導入されにくい。
このように、上記実施の形態１では、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）の絶縁膜ＧＩ１中に、金属膜ＭＦを構成する金属元素が導入されてしまうのを、より確実に防止することができる。このため、第１領域（低耐圧ＭＩＳＦＥＴ形成領域１Ａ）に形成するＭＩＳＦＥＴのゲート絶縁膜（ここでは絶縁膜ＧＩ１）中に、金属元素が導入されてしまうのを、より確実に防止することができる。また、半導体装置の製造工程を管理しやすくなる。
（実施の形態３）
本実施の形態３は、ＤＲＡＭ（Dynamic Random Access Memory）を含む半導体装置の製造工程に、上記実施の形態１または上記実施の形態２の製造工程を適用したものである。
本実施の形態３の半導体装置の製造工程を、図面を参照して説明する。図２７〜図３４は、本実施の形態３の半導体装置の製造工程中の要部断面図である。図２７〜図３４には、メモリ領域１Ｄの要部断面図と周辺回路領域１Ｅの要部断面図とが示されている。
なお、メモリ領域（メモリセル領域）１Ｄは、半導体基板ＳＢ（の主面）において、ＤＲＡＭのメモリセルが形成される領域である。なお、ＤＲＡＭは、揮発性メモリである。また、周辺回路領域１Ｅは、半導体基板ＳＢ（の主面）において、周辺回路が形成される領域である。メモリ領域１Ｄと周辺回路領域１Ｅとは、同じ半導体基板ＳＢに存在している。すなわち、メモリ領域１Ｄと周辺回路領域１Ｅとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
ここで、周辺回路とは、メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｅに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
また、メモリ領域１Ｄに形成するメモリセル選択用のＭＩＳＦＥＴＱ４は、ｎチャネル型ＭＩＳＦＥＴであることが好ましい。また、本実施の形態３においては、周辺回路領域１Ｅにｎチャネル型のＭＩＳＦＥＴＱ５を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｅに形成することもできる。また、周辺回路領域１Ｅにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
本実施の形態３においては、図２７に示されるように、上記実施の形態１，２と同様の半導体基板ＳＢを用意してから、上記ステップＳ２に相当する工程を行って、半導体基板ＳＢに素子分離領域ＳＴを形成する。それから、上記ステップＳ３に相当する工程を行って、半導体基板ＳＢにｐ型ウエルＰＷ４，ＰＷ５を形成する。ｐ型ウエルＰＷ４は、メモリ領域１Ｄの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ５は、周辺回路領域１Ｅの半導体基板ＳＢに形成され、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、上記実施の形態１の上記ステップＳ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１に相当する工程を行うか、あるいは上記実施の形態２の上記ステップＳ４，Ｓ７ａ，Ｓ７ｂ，Ｓ８ａ，Ｓ１０，Ｓ１１に相当する工程を行うかして、半導体基板ＳＢ上にゲート絶縁膜を介してゲート電極ＧＥ１，ＧＥ２を形成して、図２７の構造を得る。
メモリ領域１Ｄでは、半導体基板ＳＢ（ｐ型ウエルＰＷ４）上に金属含有絶縁膜ＭＧを介してゲート電極ＧＥ２が形成され、周辺回路領域１Ｅでは、半導体基板ＳＢ（ｐ型ウエルＰＷ５）上に絶縁膜ＧＩ１を介してゲート電極ＧＥ１が形成される。
メモリ領域１Ｄに形成されたゲート電極ＧＥ２が、メモリセル選択用のＭＩＳＦＥＴＱ４のゲート電極となり、ゲート電極ＧＥ２の下の金属含有絶縁膜ＭＧが、メモリセル選択用のＭＩＳＦＥＴＱ４のゲート絶縁膜（高誘電率ゲート絶縁膜）となる。また、周辺回路領域１Ｅに形成されたゲート電極ＧＥ１が、周辺回路用のＭＩＳＦＥＴＱ５のゲート電極となり、ゲート電極ＧＥ１の下の絶縁膜ＧＩ１が、周辺回路用のＭＩＳＦＥＴＱ５のゲート絶縁膜となる。なお、メモリセル選択用のＭＩＳＦＥＴＱ４のゲート電極（ＧＥ２）は、ＤＲＡＭのワード線として機能することができる。
ゲート絶縁膜（絶縁膜ＧＩ１および金属含有絶縁膜ＭＧ）とゲート電極ＧＥ１，ＧＥ２とをどのようにして形成するかは、上記実施の形態１または上記実施の形態２で説明した通りであるので、ここではその繰り返しの説明は省略する。
なお、本実施の形態３では、上記図１３および図１４の工程を適用しているため、ゲート電極ＧＥ１上には、ゲート電極ＧＥ１とほぼ同じ平面形状の絶縁膜ＩＬ１がキャップ絶縁膜として存在し、ゲート電極ＧＥ２上には、ゲート電極ＧＥ２とほぼ同じ平面形状の絶縁膜ＩＬ１がキャップ絶縁膜として存在している。
次に、本実施の形態３においては、図２８に示されるように、メモリ領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）に、イオン注入法を用いて、メモリセル選択用のＭＩＳＦＥＴＱ４のソース・ドレイン用のｎ型半導体領域ＳＤ４を形成する。また、周辺回路領域１Ｅの半導体基板ＳＢ（ｐ型ウエルＰＷ５）に、イオン注入法を用いて、ｎ−型半導体領域ＥＸ５を形成する。
ｎ型半導体領域ＳＤ４を形成するためのイオン注入と、ｎ−型半導体領域ＥＸ５を形成するイオン注入とは、同じイオン注入工程であっても、異なるイオン注入工程であってもよい。ｎ型半導体領域ＳＤ４を形成するためのイオン注入では、ゲート電極ＧＥ２とその上のキャップ絶縁膜（絶縁膜ＩＬ１）とがマスク（イオン注入阻止マスク）として機能し、ｎ−型半導体領域ＥＸ５を形成するためのイオン注入では、ゲート電極ＧＥ１とその上のキャップ絶縁膜（絶縁膜ＩＬ１）とがマスク（イオン注入阻止マスク）として機能する。このため、メモリ領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ４）において、ゲート電極ＧＥ２の両側の領域にｎ型半導体領域ＳＤ４が形成され、周辺回路領域１Ｅの半導体基板ＳＢ（ｐ型ウエルＰＷ５）において、ゲート電極ＧＥ１の両側の領域にｎ−型半導体領域ＥＸ５が形成される。
ここまでの工程により、メモリセル選択用のＭＩＳＦＥＴＱ４が略完成する。
次に、半導体基板ＳＢの主面全面上に、例えば窒化シリコン膜などからなる絶縁膜ＩＬ４を形成してから、メモリ領域１Ｄの絶縁膜ＩＬ４をフォトレジスト層で覆った状態で、周辺回路領域１Ｅの絶縁膜ＩＬ４を異方性エッチング技術によりエッチバックすることにより、周辺回路領域１Ｅのゲート電極ＧＥ１の側壁上にサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、ゲート電極ＧＥ１の側壁上に残存する絶縁膜ＩＬ４からなる。続いて、周辺回路領域１Ｅの半導体基板ＳＢ（ｐ型ウエルＰＷ５）に、イオン注入法を用いて、ｎ＋型半導体領域ＳＤ５を形成する。ｎ＋型半導体領域ＳＤ５を形成するためのイオン注入では、ゲート電極ＧＥ１およびその上のキャップ絶縁膜（絶縁膜ＩＬ１）と、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能する。このため、周辺回路領域１Ｅの半導体基板ＳＢ（ｐ型ウエルＰＷ５）において、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷの両側の領域にｎ＋型半導体領域ＳＤ５が形成される。ｎ−型半導体領域ＥＸ５とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ５とにより、周辺回路領域１ＥのＭＩＳＦＥＴＱ５のソース・ドレイン領域として機能するｎ型の半導体領域が形成される。
ここまでの工程により、周辺回路領域１ＥのＭＩＳＦＥＴＱ５が略完成する。
なお、ここでは、周辺回路領域１Ｅにｎチャネル型のＭＩＳＦＥＴＱ５が形成される場合について説明したが、実際には、周辺回路領域１Ｅにｐチャネル型のＭＩＳＦＥＴも形成される。周辺回路領域１Ｅに形成されるｐチャネル型のＭＩＳＦＥＴのゲート絶縁膜は、ｎチャネル型のＭＩＳＦＥＴＱ５と同様に、絶縁膜ＧＩ１により形成される。
次に、必要に応じて、サリサイド技術を用いて金属シリサイド層（図示せず）を、ｎ＋型半導体領域ＳＤ５上などに選択的に形成することもできる。この金属シリサイド層は、拡散抵抗やコンタクト抵抗の低減効果を有しているが、不要であれば、その形成を省略することもできる。
次に、図２９に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、上記絶縁膜ＩＬ２と同様の絶縁膜（層間絶縁膜）ＩＬ５を形成する。絶縁膜ＩＬ５の形成後、絶縁膜ＩＬ５の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ５の上面を平坦化することもできる。
次に、絶縁膜ＩＬ５上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ５をドライエッチングすることにより、絶縁膜ＩＬ５にコンタクトホール（貫通孔）ＣＴ１を形成する。コンタクトホールＣＴ１は、メモリ領域１Ｄにおいて、ｎ型半導体領域ＳＤ４の上部に形成され、コンタクトホールＣＴ１の底部では、ｎ型半導体領域ＳＤ４が露出される。コンタクトホールＣＴ１を形成した後に、コンタクトホールＣＴ１の底部で露出するｎ型半導体領域ＳＤ４に対して、ｎ型不純物をイオン注入することもできる。このイオン注入でｎ型半導体領域ＳＤ４に不純物が注入されることや、後述のプラグＰＧ１を形成した後の熱処理でプラグＰＧ１からｎ型半導体領域ＳＤ４へ不純物が拡散することにより、ｎ型半導体領域ＳＤ４を低抵抗化することができる。
次に、絶縁膜ＩＬ５上に、コンタクトホールＣＴ１内を埋めるように、ｎ型不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜）を形成してから、コンタクトホールＣＴ１の外部の多結晶シリコン膜をＣＭＰ法などを用いて除去することにより、コンタクトホールＣＴ１内に導電性のプラグＰＧ１を形成する。プラグＰＧ１は、その底部で、ｎ型半導体領域ＳＤ４と接して、電気的に接続される。
次に、図３０に示されるように、プラグＰＧ１が埋め込まれた絶縁膜ＩＬ５上に、絶縁膜ＩＬ６を形成する。
次に、絶縁膜ＩＬ６上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ６をドライエッチングすることにより、メモリ領域１Ｄの絶縁膜ＩＬ６にスルーホール（貫通孔）ＳＨ１を形成する。スルーホールＳＨ１はプラグＰＧ１の上に形成され、スルーホールＳＨ１の底部では、プラグＰＧ１が露出される。それから、絶縁膜ＩＬ６上に形成した他のフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ６，ＩＬ５をドライエッチングすることにより、絶縁膜ＩＬ５，ＩＬ６にコンタクトホール（貫通孔）ＣＴ２を形成する。コンタクトホールＣＴ２は、ｎ＋型半導体領域ＳＤ５上や、ゲート電極ＧＥ１，ＧＥ２上などに形成される。
次に、コンタクトホールＣＴ２内に導電性のプラグＰＧ２を形成し、スルーホールＳＨ１内に導電性のプラグＰＧ３を形成する。プラグＰＧ２とプラグＰＧ３とは、同工程で形成することができ、例えば、上記実施の形態１で上記プラグＰＧを形成したのと同様にして形成することができる。
次に、プラグＰＧ２，ＰＧ３が埋め込まれた絶縁膜ＩＬ６上に、上記配線Ｍ１に相当する配線Ｍ３を形成する。配線Ｍ３は、例えば、プラグＰＧ２，ＰＧ３が埋め込まれた絶縁膜ＩＬ６上に配線用の導電膜（具体的には金属膜）を形成してから、この配線用の導電膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、形成することができる。配線Ｍ３のうち、プラグＰＧ３に接するように設けられた配線Ｍ３は、ＤＲＡＭのビット線ＢＬとして機能することができる。
次に、図３１に示されるように、絶縁膜ＩＬ６上に、配線Ｍ３を覆うように、絶縁膜ＩＬ７を形成する。
次に、絶縁膜ＩＬ７上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ７，ＩＬ６をドライエッチングすることにより、メモリ領域１Ｄの絶縁膜ＩＬ６にスルーホール（貫通孔）ＳＨ２を形成する。スルーホールＳＨ２はプラグＰＧ１の上に形成され、スルーホールＳＨ２の底部では、プラグＰＧ１が露出される。それから、スルーホールＳＨ２内に導電性のプラグＰＧ４を、上記プラグＰＧ１と同様にして形成する。スルーホールＳＨ２内に埋め込まれたプラグＰＧ４は、その底部でプラグＰＧ１と接して電気的に接続される。
ここで、メモリセル選択用のＭＩＳＦＥＴＱ４のソース・ドレイン領域（ｎ型半導体領域ＳＤ４）のうち、一方の上部に形成されたプラグＰＧ１上にプラグＰＧ３が形成され、他方の上部に形成されたプラグＰＧ１上にプラグＰＧ４が形成される。このため、メモリセル選択用のＭＩＳＦＥＴＱ４のソース・ドレイン領域（ｎ型半導体領域ＳＤ４）のうち、一方は、プラグＰＧ１とプラグＰＧ３とを介してビット線ＢＬに電気的に接続され、他方は、プラグＰＧ１とプラグＰＧ４とを介して後述の容量素子ＣＰに電気的に接続される。
次に、図３２に示されるように、プラグＰＧ４が埋め込まれた絶縁膜ＩＬ７上に、絶縁膜ＩＬ８を形成する。絶縁膜ＩＬ８は、積層絶縁膜とすることもできる。
次に、絶縁膜ＩＬ８上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ８をドライエッチングすることにより、メモリ領域１Ｄの絶縁膜ＩＬ８に、容量素子用の溝（開口部）ＴＲを形成する。溝ＴＲの底部では、プラグＰＧ４が露出される。
次に、溝ＴＲの内部（底部および側壁上）を含む絶縁膜ＩＬ８上に、容量素子の下部電極形成用の導電膜として、例えばｎ型不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜）などからなる下部電極用導電膜を形成する。それから、溝ＴＲの外部の下部電極用導電膜を除去し、溝ＴＲの内部に下部電極用導電膜を残して容量素子ＣＰの下部電極ＬＥとする。溝ＴＲの外部の下部電極用導電膜を除去するには、例えば、溝ＴＲ内を絶縁膜などで埋め込んでから、溝ＴＲの外部の下部電極用導電膜をエッチングなどで除去すれば、溝ＴＲの内壁（底部および側壁）に沿って下部電極用導電膜が残って下部電極ＬＥとなる。その後、溝ＴＲ内を埋めた絶縁膜を除去する。
次に、溝ＴＲの内壁（底部および側壁）の下部電極ＬＥ上を含む絶縁膜ＩＬ８上に、容量素子の誘電体膜（容量絶縁膜）用の絶縁膜として、絶縁膜ＩＬ９を形成する。絶縁膜ＩＬ９は、高誘電率膜であることが好ましく、例えば、金属酸化物膜などを用いることができる。
次に、絶縁膜ＩＬ９上に、容量素子の上部電極形成用の導電膜として、例えば窒化チタン膜などからなる上部電極用導電膜を形成する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、上部電極用導電膜および絶縁膜ＩＬ９をパターニングすることにより、容量素子ＣＰの上部電極ＵＥと容量絶縁膜（誘電体膜）ＹＺとを形成する。これにより、図３３の構造が得られる。上部電極ＵＥは、パターニングされた上部電極用導電膜からなり、容量絶縁膜ＹＺは、パターニングされた絶縁膜ＩＬ９からなる。
下部電極ＬＥと、上部電極ＵＥと、下部電極ＬＥと上部電極ＵＥとの間の容量絶縁膜ＹＺとにより、情報蓄積用の容量素子（キャパシタ）ＣＰが形成される。
メモリセル選択用のＭＩＳＦＥＴＱ４のソース、ドレインの一方は、プラグＰＧ１，ＰＧ４を介して容量素子ＣＰ（具体的には容量素子ＣＰの下部電極ＬＥ）と電気的に接続され、他方は、プラグＰＧ１，ＰＧ３を介してビット線ＢＬに電気的に接続される。メモリセル選択用のＭＩＳＦＥＴＱ４は、情報蓄積用の容量素子ＣＰが接続されたトランジスタである。
次に、図３４に示されるように、絶縁膜ＩＬ８上に、上部電極ＵＥを覆うように、絶縁膜ＩＬ１０を形成する。
次に、絶縁膜ＩＬ１０上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ１０，ＩＬ８，ＩＬ７をドライエッチングすることにより、スルーホール（貫通孔）ＳＨ３を形成する。スルーホールＳＨ３の底部では、配線Ｍ３が露出される。それから、スルーホールＳＨ３内に導電性のプラグＰＧ５を、上記プラグＰＧと同様にして形成する。スルーホールＳＨ３内に埋め込まれたプラグＰＧ５は、その底部で配線Ｍ３と接して電気的に接続される。また、図示はしないが、上部電極ＵＥの一部を露出するスルーホールを絶縁膜ＩＬ１０に形成し、そのスルーホールを埋めるプラグＰＧ５（すなわち上部電極ＵＥに電気的に接続されたプラグＰＧ５）を形成することもできる。
次に、プラグＰＧ５が埋め込まれた絶縁膜ＩＬ１０上に、配線Ｍ４を形成する。配線Ｍ４は、例えば、プラグＰＧ５が埋め込まれた絶縁膜ＩＬ１０上に配線用の導電膜（具体的には金属膜）を形成してから、この配線用の導電膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、形成することができる。
その後、更に上層の絶縁膜や配線を形成するが、ここでは図示およびその説明は省略する。
また、上記図２７までの工程で、メモリセル選択用のＭＩＳＦＥＴ（Ｑ４）のゲート絶縁膜（金属含有絶縁膜ＭＧ）およびゲート電極（ＧＥ２）と、周辺回路用のＭＩＳＦＥＴ（Ｑ５）のゲート絶縁膜（絶縁膜ＧＩ１）およびゲート電極（ＧＥ１）とが形成される。その後、上記図２８〜図３４の工程で、メモリセル選択用のＭＩＳＦＥＴ（Ｑ４）と周辺回路用のＭＩＳＦＥＴ（Ｑ５）とが完成し、更に、層間絶縁膜、プラグ、配線および容量素子（情報蓄積用の容量素子）などが形成されるが、この図２８〜図３４の工程は一例を示したものであり、種々変更可能である。
図３５は、ＤＲＡＭの等価回路図である。
図３５に示されるように、ＤＲＡＭのメモリアレイ（メモリセルアレイ）は、マトリクス状に配置された複数のワード線ＷＬと複数のビット線とそれらの交点に配置された複数のメモリセルＭＣとにより構成されている。このため、ＤＲＡＭのメモリアレイでは、メモリセルＭＣがアレイ（行列）状に複数配置されている。１ビットの情報を記憶する１このメモリセルＭＣは、１個の容量素子ＣＰとその容量素子ＣＰに直列に接続された１個のメモリセル選択用のＭＩＳＦＥＴＱ４とにより構成されている。メモリセル選択用のＭＩＳＦＥＴＱ４のソース、ドレインの一方は、容量素子ＣＰと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。メモリセル選択用のＭＩＳＦＥＴＱ４のゲート電極は、ワード線ＷＬと電気的に接続されている。メモリセル選択用のＭＩＳＦＥＴＱ４のゲート電極が、ＤＲＡＭのワード線ＷＬとして機能することができる。
なお、図３５では、２行×２列の合計４個のメモリセルＭＣが示されているが、実際には更に多数のメモリセルＭＣがアレイ状に配列している。
本実施の形態３では、メモリセル選択用のＭＩＳＦＥＴＱ４に高誘電率ゲート絶縁膜を適用し、金属含有絶縁膜ＭＧをメモリセル選択用のＭＩＳＦＥＴＱ４のゲート絶縁膜として用いている。一方、周辺回路用のＭＩＳＦＥＴ（Ｑ５）には、高誘電率ゲート絶縁膜を適用せずに、絶縁膜ＧＩ１を周辺回路用のＭＩＳＦＥＴ（Ｑ５）のゲート絶縁膜として用いている。こうしたのは、以下の理由のためである。
すなわち、ＤＲＡＭは揮発性のメモリであり、ＤＲＡＭのメモリセル選択用のＭＩＳＦＥＴＱ４は、リーク電流を低減することが極めて重要である。これは、メモリセル選択用のＭＩＳＦＥＴＱ４のリーク電流の増大は、情報蓄積用の容量素子ＣＰが蓄積している電荷の流出につながり、ひいては蓄積情報の消失につながるためである。このため、メモリセル選択用のＭＩＳＦＥＴＱ４のゲート絶縁膜には、高誘電率ゲート絶縁膜である金属含有絶縁膜ＭＧを用いている。これにより、メモリセル選択用のＭＩＳＦＥＴＱ４のゲート絶縁膜（金属含有絶縁膜ＭＧ）については、電気的な膜厚であるＥＯＴを抑制しながら、物理的な膜厚を確保することができるため、メモリセル選択用のＭＩＳＦＥＴＱ４のゲートリーク電流を抑制することができる。
一方、周辺回路用のＭＩＳＦＥＴは、メモリセル選択用のＭＩＳＦＥＴＱ４ほどには、リーク電流が悪影響を与えない。また、上記実施の形態１で説明したように、高誘電率ゲート絶縁膜を採用した場合は、例えばフェルミレベルピニングに関する課題などが発生する虞がある。このため、周辺回路用のＭＩＳＦＥＴのゲート絶縁膜には、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を用いている。
また、フェルミレベルピニングによるしきい値電圧（しきい値電圧の絶対値）の増大は、ｎチャネル型ＭＩＳＦＥＴよりもｐチャネル型ＭＩＳＦＥＴで、より発生しやすい。メモリセル選択用のＭＩＳＦＥＴＱ４はｎチャネル型ＭＩＳＦＥＴで構成することが可能である。それに対して、周辺回路用のＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴだけでなくｐチャネル型ＭＩＳＦＥＴも含んでいる場合が多く、周辺回路用のＭＩＳＦＥＴが含むｐチャネル型ＭＩＳＦＥＴに高誘電率ゲート絶縁膜を適用すると、そのｐチャネル型ＭＩＳＦＥＴのしきい値電圧（しきい値電圧の絶対値）が、フェルミレベルピニングによりかなり大きくなってしまう。この観点でも、周辺回路用のＭＩＳＦＥＴのゲート絶縁膜には、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＧＩ１を用いている。
つまり、本実施の形態３では、ＤＲＡＭを含む半導体装置の製造工程に、上記実施の形態１または上記実施の形態２を適用している。そして、メモリセル選択用のＭＩＳＦＥＴ（Ｑ４）のゲート絶縁膜に上記金属含有絶縁膜ＭＧを用い、メモリセル選択用のＭＩＳＦＥＴ以外のＭＩＳＦＥＴ（すなわち周辺回路用のＭＩＳＦＥＴ）のゲート絶縁膜に上記絶縁膜ＧＩ１を用いている。これにより、ＤＲＡＭを含む半導体装置において、ＭＩＳＦＥＴの要求特性に応じてゲート絶縁膜を使い分けることができるため、ＤＲＡＭを含む半導体装置の総合的な性能を向上させることができる。
なお、本実施の形態３においても、上記実施の形態１，２のように、周辺回路用のＭＩＳＦＥＴとして、絶縁膜ＧＩ１をゲート絶縁膜に用いたＭＩＳＦＥＴだけでなく、絶縁膜ＧＩ１よりも厚い絶縁膜ＧＩ２をゲート絶縁膜に用いた高耐圧のＭＩＳＦＥＴを更に形成することもできる。
また、本実施の形態３では、ＤＲＡＭを含む半導体装置を製造する場合について説明した。ＤＲＡＭを含む半導体装置においては、メモリセル選択用のＭＩＳＦＥＴ（Ｑ４）は、情報蓄積用の容量素子（ＣＰ）が接続されたトランジスタである。メモリセル選択用のＭＩＳＦＥＴ（Ｑ４）に情報蓄積用の容量素子（ＣＰ）が接続されてＤＲＡＭのメモリセル（ＭＣ）が形成されている。
また、本実施の形態３では、揮発性メモリとして、メモリセル選択用のＭＩＳＦＥＴ（Ｑ４）に情報蓄積用の容量素子（ＣＰ）が接続されてメモリセル（ＭＣ）が構成されたＤＲＡＭの場合について説明したが、それ以外の揮発性メモリについても適用することができる。
すなわち、本実施の形態３は、メモリセル選択用のＭＩＳＦＥＴＱ４が、揮発性メモリのメモリセル選択用トランジスタである場合に適用可能である。すなわち、揮発性メモリでは、メモリセル選択用トランジスタのリーク電流の増大は、蓄積情報の消失につながるため、メモリセル選択用のＭＩＳＦＥＴのリーク電流を低減することが極めて重要である。このため、揮発性メモリを含む半導体装置の製造工程に、上記実施の形態１または上記実施の形態２を適用し、揮発性メモリのメモリセル選択用のＭＩＳＦＥＴのゲート絶縁膜に上記金属含有絶縁膜ＭＧを用い、メモリセル選択用のＭＩＳＦＥＴ以外のＭＩＳＦＥＴ（すなわち周辺回路用のＭＩＳＦＥＴ）のゲート絶縁膜に上記絶縁膜ＧＩ１を用いることができる。これにより、揮発性メモリを含む半導体装置において、ＭＩＳＦＥＴの要求特性に応じてゲート絶縁膜を使い分けることができるため、揮発性メモリを含む半導体装置の総合的な性能を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ 低耐圧ＭＩＳＦＥＴ形成領域
１Ｂ 高誘電率ＭＩＳＦＥＴ形成領域
１Ｃ 高耐圧ＭＩＳＦＥＴ形成領域
１Ｄ メモリ領域
１Ｅ 周辺回路領域
ＢＬ ビット線
ＣＤ 導電膜
ＣＰ 容量素子
ＣＴ，ＣＴ１，ＣＴ２ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ５ ｎ−型半導体領域
ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極
ＧＩ１，ＧＩ２ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５ 絶縁膜
ＩＬ６，ＩＬ７，ＩＬ８，ＩＬ９，ＩＬ１０ 絶縁膜
ＬＥ 下部電極
Ｍ１，Ｍ３，Ｍ４ 配線
ＭＣ メモリセル
ＭＦ 金属膜
ＭＧ 金属含有絶縁膜
ＭＫ マスク層
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４，ＰＧ５ プラグ
ＰＷ１，ＰＷ２，ＰＷ３，ＰＷ４，ＰＷ５ ｐ型ウエル
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５ ＭＩＳＦＥＴ
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ５ ｎ＋型半導体領域
ＳＤ４ ｎ型半導体領域
ＳＨ１，ＳＨ２，ＳＨ３ スルーホール
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ 溝
ＵＥ 上部電極
ＷＬ ワード線
ＹＺ 容量絶縁膜

Claims (14)

  1. 半導体基板と、前記半導体基板の第１領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の第２領域に形成された第２ＭＩＳＦＥＴと、を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記第１および第２領域の前記半導体基板の表面に、酸化シリコン膜または酸窒化シリコン膜からなる第１絶縁膜を形成する工程、
    （ｃ）前記第１および第２領域の前記第１絶縁膜上に、マスク層を形成する工程、
    （ｄ）前記第２領域の前記マスク層を除去し、前記第１領域の前記マスク層を残す工程、
    （ｅ）前記（ｄ）工程後、前記第１領域の前記マスク層上と前記第２領域の前記第１絶縁膜上とに、金属膜を形成する工程、
    （ｆ）熱処理により、前記第２領域の前記第１絶縁膜と前記金属膜とを反応させて、金属含有絶縁膜を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第１領域の前記マスク層と前記金属膜とを除去する工程、
    （ｈ）前記（ｇ）工程後、前記第１領域の前記第１絶縁膜上と前記第２領域の前記金属含有絶縁膜上とに、導電膜を形成する工程、
    （ｉ）前記導電膜をパターニングすることにより、前記第１領域の前記半導体基板上に前記第１絶縁膜を介して前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２領域の前記半導体基板上に前記金属含有絶縁膜を介して前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記金属膜はハフニウム膜である、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記金属含有絶縁膜は、ＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜である、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記マスク層は窒化金属層または炭化金属層である、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記マスク層は窒化チタン層である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１ゲート電極の下の前記第１絶縁膜により、前記第１ＭＩＳＦＥＴのゲート絶縁膜が形成され、
    前記第２ゲート電極の下の前記金属含有絶縁膜により、前記第２ＭＩＳＦＥＴの高誘電率ゲート絶縁膜が形成される、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第２ＭＩＳＦＥＴは、揮発性メモリのメモリセル選択用トランジスタである、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記第２ＭＩＳＦＥＴは、情報蓄積用の容量素子が接続されたトランジスタである、半導体装置の製造方法。
  9. 半導体基板と、前記半導体基板の第１領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の第２領域に形成された第２ＭＩＳＦＥＴと、を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記第１および第２領域の前記半導体基板の表面に、酸化シリコン膜または酸窒化シリコン膜からなる第１絶縁膜を形成する工程、
    （ｃ）前記第１および第２領域の前記第１絶縁膜上に、金属膜を形成する工程、
    （ｄ）前記第１領域の前記金属膜を除去し、前記第２領域の前記金属膜を残す工程、
    （ｅ）前記（ｄ）工程後、熱処理により、前記第２領域の前記第１絶縁膜と前記金属膜とを反応させて、金属含有絶縁膜を形成する工程、
    （ｆ）前記第１領域の前記第１絶縁膜上と前記第２領域の前記金属含有絶縁膜上とに、導電膜を形成する工程、
    （ｇ）前記導電膜をパターニングすることにより、前記第１領域の前記半導体基板上に前記第１絶縁膜を介して前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２領域の前記半導体基板上に前記金属含有絶縁膜を介して前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記金属膜はハフニウム膜である、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記金属含有絶縁膜は、ＨｆＳｉＯ膜またはＨｆＳｉＯＮ膜である、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    前記第１ゲート電極の下の前記第１絶縁膜により、前記第１ＭＩＳＦＥＴのゲート絶縁膜が形成され、
    前記第２ゲート電極の下の前記金属含有絶縁膜により、前記第２ＭＩＳＦＥＴの高誘電率ゲート絶縁膜が形成される、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記第２ＭＩＳＦＥＴは、揮発性メモリのメモリセル選択用トランジスタである、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第２ＭＩＳＦＥＴは、情報蓄積用の容量素子が接続されたトランジスタである、半導体装置の製造方法。
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