JP2012222023A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能向上を図る。
【解決手段】ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上にオフセットスペーサを形成した状態で半導体基板１のｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにイオン注入を行うことで、ソース・ドレインのエクステンション領域を形成する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれに対して別々のフォトレジストパターンを用いて個別にイオン注入を行うが、フォトレジストパターンを形成し直す度に、オフセットスペーサを形成し直すようにする。
【選択図】図２３

Description

本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造方法に適用して有効な技術に関する。
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
特開２００１−１５６０５９号公報（特許文献１）には、被覆絶縁膜を形成してから、イオン注入で低濃度ソース・ドレイン領域を形成した後、被覆絶縁膜を除去してから、酸化膜サイドウォールを形成し、イオン注入で高濃度ソース・ドレイン領域２１を形成する技術が記載されている。
特開２００３−１００９０２号公報（特許文献２）には、オフセットサイドウォールを用いてエクステンションイオン注入を行う技術が記載されている。
特開２００８−１１７８４８号公報（特許文献３）には、オフセットスペーサを用いてエクステンション領域を形成する技術が記載されている。
特開２００８−１７１９１０号公報（特許文献４）には、オフセットスペーサを用いてソース・ドレイン・エクステンション領域を形成する技術が記載されている。
特開２００１−１５６０５９号公報 特開２００３−１００９０２号公報 特開２００８−１１７８４８号公報 特開２００８−１７１９１０号公報
本発明者の検討によれば、次のことが分かった。
ゲート電極の側壁上に絶縁膜からなるオフセットスペーサ膜を形成してから、イオン注入を行うことで、ソース・ドレインの低濃度エクステンション領域を形成する。オフセットスペーサ膜を用いたことにより、不純物を拡散させる起点をゲート電極の側壁からオフセットスペーサ膜の厚み分だけ離れた位置とすることで、ソース・ドレイン間のリークを低減し、短チャネル特性を向上させることができる。その後、ゲート電極の側壁上にサイドウォールスペーサを形成してからイオン注入を行うことで、ゲート電極の側壁からサイドウォールスペーサの厚み分だけ離れた位置を基点として半導体基板に不純物を注入して、高濃度のソース・ドレイン領域を形成する。
オフセットスペーサ膜形成後に、フォトレジストパターン形成工程と、オフセットスペーサ膜を利用したイオン注入工程と、フォトレジストパターン除去工程とを、複数回繰り返すと、フォトレジストパターンの除去の際にオフセットスペーサ膜がエッチングされてその厚みが減少する現象が生じてしまう。例えば、フォトレジストパターン除去をアッシング（酸素ガスなどを用いたプラズマ処理）で行うと、アッシング後にフォトレジストパターンの残渣物を除去するために洗浄処理が必要であるが、この洗浄処理の際にオフセットスペーサ膜がエッチングされてその厚みが減少する。このため、オフセットスペーサ膜形成後に、フォトレジストパターン形成工程と、オフセットスペーサ膜を利用したイオン注入工程と、フォトレジストパターン除去工程を繰り返す度に、オフセットスペーサ膜の厚みが薄くなってしまうことになる。これは、オフセットスペーサ膜を用いたイオン注入において、不純物を拡散させる起点がゲート電極の側壁からオフセット（離間）される距離が、本来の設計値（オフセットスペーサ膜の設計値）よりもずれてしまうことにつながり、イオン注入された不純物の分布状態が設計値と異なってしまうことにつながる。トランジスタの特性を安定させ、半導体装置の性能向上を図るためには、このような現象を防止することが望まれる。
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置の製造方法は、ゲート構造体の側壁上のオフセットスペーサを用いたイオン注入を行うに際して、レジストパターンを形成し直す度に、オフセットスペーサとして使用する材料膜も形成し直すものである。
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面の複数領域に対してソース・ドレイン領域のエクステンション領域形成用のイオン注入をイオン注入条件を変えて打ち分けるのに際して、イオン注入時にゲート構造体の側壁に形成しておくオフセットスペーサ用の膜を、レジストパターンを形成し直す度に形成し直すものである。
また、代表的な実施の形態による半導体装置の製造方法は、ゲート構造体の側壁上のオフセットスペーサを用いたイオン注入を行うに際して、オフセットスペーサを保護膜と材料膜の積層膜とし、レジストパターンを形成し直す度に、材料膜を形成し直すものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 第１の比較例の半導体装置の製造工程中の要部断面図である。 図３０に続く第１の比較例の半導体装置の製造工程中の要部断面図である。 図３１に続く第１の比較例の半導体装置の製造工程中の要部断面図である。 図３２に続く第１の比較例の半導体装置の製造工程中の要部断面図である。 図３３に続く第１の比較例の半導体装置の製造工程中の要部断面図である。 第２の比較例の半導体装置の製造工程中の要部断面図である。 図３５に続く第２の比較例の半導体装置の製造工程中の要部断面図である。 図３６に続く第２の比較例の半導体装置の製造工程中の要部断面図である。 図３７に続く第２の比較例の半導体装置の製造工程中の要部断面図である。 図３８に続く第２の比較例の半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態を適用した半導体チップの一例を示す平面レイアウト図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５０に続く半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 図５２に続く半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 図５６に続く半導体装置の製造工程中の要部断面図である。 図５７に続く半導体装置の製造工程中の要部断面図である。 図５８に続く半導体装置の製造工程中の要部断面図である。 図５９に続く半導体装置の製造工程中の要部断面図である。 図６０に続く半導体装置の製造工程中の要部断面図である。 図６１に続く半導体装置の製造工程中の要部断面図である。 図６２に続く半導体装置の製造工程中の要部断面図である。 図６３に続く半導体装置の製造工程中の要部断面図である。 図６４に続く半導体装置の製造工程中の要部断面図である。 図６５に続く半導体装置の製造工程中の要部断面図である。 図６６に続く半導体装置の製造工程中の要部断面図である。 図６７に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図６９に続く半導体装置の製造工程中の要部断面図である。 図７０に続く半導体装置の製造工程中の要部断面図である。 図７１に続く半導体装置の製造工程中の要部断面図である。 図７２に続く半導体装置の製造工程中の要部断面図である。 図７３に続く半導体装置の製造工程中の要部断面図である。 図７４に続く半導体装置の製造工程中の要部断面図である。 図７５に続く半導体装置の製造工程中の要部断面図である。 図７６に続く半導体装置の製造工程中の要部断面図である。 図７７に続く半導体装置の製造工程中の要部断面図である。 図７８に続く半導体装置の製造工程中の要部断面図である。 図７９に続く半導体装置の製造工程中の要部断面図である。 図８０に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図２９は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（半導体ウエハ）１を準備する（図１のステップＳ１）。
本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域であるｎＭＩＳ領域１Ａ，１Ｂと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ領域１Ｃ，１Ｄとを有している。
次に、半導体基板１の主面に素子分離領域２を形成する（図１のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に溝（素子分離溝）を形成し、この溝に絶縁膜（例えば酸化シリコン膜）を埋め込むことにより、素子分離領域２を形成することができる。素子分離領域２によって半導体基板１に活性領域が規定され、活性領域に後述するようにＭＩＳＦＥＴが形成される。
次に、図４に示されるように、半導体基板１のｎＭＩＳ領域１Ａにｐ型ウエルＰＷ１を、半導体基板１のｎＭＩＳ領域１Ｂにｐ型ウエルＰＷ２を、半導体基板１のｐＭＩＳ領域１Ｃにｎ型ウエルＮＷ１を、半導体基板１のｐＭＩＳ領域１Ｄにｎ型ウエルＮＷ２を、それぞれ形成する（図１のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２は、それぞれフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる。
次に、図５に示されるように、ｎＭＩＳ領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）上と、ｎＭＩＳ領域１Ｂの半導体基板１（ｐ型ウエルＰＷ２）上と、ｐＭＩＳ領域１Ｃの半導体基板１（ｎ型ウエルＮＷ１）上と、ｐＭＩＳ領域１Ｄの半導体基板１（ｎ型ウエルＮＷ２）上とに、それぞれゲート構造体（ゲート構造）を形成する（図１のステップＳ４）。すなわち、ステップＳ４においては、ｎＭＩＳ領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）上に、ゲート絶縁膜ＧＩ１とその上のゲート電極ＧＥ１とを有するゲート構造体が形成され、ｎＭＩＳ領域１Ｂの半導体基板１（ｐ型ウエルＰＷ２）上に、ゲート絶縁膜ＧＩ２とその上のゲート電極ＧＥ２とを有するゲート構造体が形成される。また、ステップＳ４においては、ｐＭＩＳ領域１Ｃの半導体基板１（ｎ型ウエルＮＷ１）上に、ゲート絶縁膜ＧＩ３とその上のゲート電極ＧＥ３とを有するゲート構造体が形成され、ｐＭＩＳ領域１Ｄの半導体基板１（ｎ型ウエルＮＷ２）上に、ゲート絶縁膜ＧＩ４とその上のゲート電極ＧＥ４とを有するゲート構造体が形成される。
ここで、ゲート構造体とは、ゲート絶縁膜として機能する絶縁膜と、その上のゲート電極として機能する導電体膜とを有する構造体を意味する。ゲート構造体は、基本的には、ゲート絶縁膜とその上のゲート電極との積層構造体を指すが、ゲート電極上に更に絶縁膜が積層される場合もある。
ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などからなり、例えば熱酸化法（酸窒化シリコン膜の場合は熱酸化後のプラズマなどによる窒化処理も含む）などによって形成することができる。また、ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４として、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）を用いることもできる。ここで、Ｈｉｇｈ−ｋ膜とは、酸化シリコン（ＳｉＯｘ、代表的にはＳｉＯ２）よりも誘電率（比誘電率）が高い膜を意味する。
ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４をＨｉｇｈ−ｋ膜とする場合には、Ｈｉｇｈ−ｋ膜として、例えば、Ｈｆ（ハフニウム）系酸化膜や、あるいはＺｒ（ジルコニウム）系酸化膜などを好適に用いることができる。
ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４は、導電体膜からなり、例えば多結晶シリコン膜（ドープトポリシリコン膜）を用いることができる。また、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４用の導電体膜として非晶質シリコン膜を形成することもできるが、この場合、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で非晶質シリコン膜が多結晶シリコン膜となる。
また、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を、いわゆるメタルゲート電極（金属ゲート電極）とすることもできる。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を、いわゆるメタルゲート電極とすることもできる。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４をメタルゲート電極とした場合、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４は、金属膜で構成されるか、あるいは、金属膜とその上の多結晶シリコン膜（ドープトポリシリコン膜）との積層膜で構成される。メタルゲート電極に使用する金属膜としては、例えば窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または窒化タングステン（ＷＮ）膜などを例示できる。なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。
ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４およびゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の形成工程（上記ステップＳ４に対応）の一例を挙げると、次のようになる。まず、フッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２の表面）上にゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４用の絶縁膜（以下、「ゲート絶縁膜用絶縁膜」と称する）を形成する。それから、半導体基板１の主面全面上に、すなわちゲート絶縁膜用絶縁膜上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４用の導電体膜（以下、「ゲート電極用導電体膜」と称する）を形成してから、このゲート電極用導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされた前記ゲート電極用導電体膜からなるゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を形成することができる。ゲート電極ＧＥ１の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜ＧＩ１となり、ゲート電極ＧＥ２の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜ＧＩ２となり、ゲート電極ＧＥ３の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜ＧＩ３となり、ゲート電極ＧＥ４の下部に残存する前記ゲート絶縁膜用絶縁膜がゲート絶縁膜ＧＩ４となる。ゲート絶縁膜とならない部分（すなわちゲート電極の下に位置しない部分）の前記ゲート絶縁膜用絶縁膜は、ゲート電極用導電体膜のパターニングの際などに除去され得る。このようにして、ｎＭＩＳ領域１Ａのｐ型ウエルＰＷ１上にゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１が形成され、ｎＭＩＳ領域１Ｂのｐ型ウエルＰＷ２上にゲート絶縁膜ＧＩ２を介してゲート電極ＧＥ２が形成される。また、ｐＭＩＳ領域１Ｃのｎ型ウエルＮＷ１上にゲート絶縁膜ＧＩ３を介してゲート電極ＧＥ３が形成され、ｐＭＩＳ領域１Ｄのｎ型ウエルＮＷ２上にゲート絶縁膜ＧＩ４を介してゲート電極ＧＥ４が形成される。
次に、図６に示されるように、半導体基板１の主面（主面全面）上に、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、オフセットスペーサ用の材料膜３を形成（堆積）する（図１のステップＳ５ａ）。ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおいて、材料膜３は、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の上面および側壁上と、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）上とに形成される。
材料膜３としては、窒化シリコン膜または酸化シリコン膜などを用いることができ、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。また、材料膜３として、金属膜を用いることもできる（その場合の好適な金属の種類については後述している）。材料膜３の形成膜厚（厚み）Ｔ３は、後で行うイオン注入ＩＭ１のオフセットスペーサとして相応しい厚みとなるようにし、例えば２〜５ｎｍ程度とすることができる。
ここで、ｎＭＩＳ領域１Ａに形成されている材料膜３のうち、ゲート構造体（ゲート電極ＧＥ１）の側壁上に形成されている部分を、符号３ａを付して材料膜３ａと称し、ゲート構造体（ゲート電極ＧＥ１）の上面上に形成されている部分を、符号３ｂを付して材料膜３ｂと称し、ｐ型ウエルＰＷ１上に形成されている部分を、符号３ｃを付して材料膜３ｃと称するものとする。材料膜３ｃにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ３にほぼ対応し、材料膜３ｂにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ３にほぼ対応し、材料膜３ａにおいて、半導体基板１の主面に略平行な方向の厚みが上記厚みＴ３にほぼ対応している。
材料膜３と、後述の材料膜４と、後述の材料膜５と、後述の材料膜６とは、異なる材料で形成することもできるが、同じ材料（同じ種類の材料）で形成すれば、より好ましい。例えば、材料膜３を窒化シリコン膜とする場合であれば、後述の各材料膜４，５，６も窒化シリコン膜とすることが、より好ましい。このようにすることで、後述の各イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４における各オフセットスペーサの性質を均一化できるとともに、半導体装置の製造工程を単純化することができる。例えば、材料膜３，４，５，６の各除去工程で使用するエッチング液を共通化したり、材料膜３，４，５，６の各除去工程で使用するエッチング装置を共通化したり、あるいは、材料膜３，４，５，６の各成膜工程で使用する成膜装置を共通化することができる。また、材料膜３，４，５，６の除去しやすさなどを考慮すると、材料膜３，４，５，６としては、窒化シリコン膜が最も好適である。
次に、半導体基板１の主面上に、すなわち材料膜３上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図７に示されるように、マスク層としてフォトレジストパターン（レジストパターン、マスク層）ＰＲ１を形成する（図１のステップＳ６ａ）。
フォトレジストパターンＰＲ１は、ｎＭＩＳ領域１Ｂ、ｐＭＩＳ領域１ＣおよびｐＭＩＳ領域１Ｄには形成されるが、ｎＭＩＳ領域１Ａには形成されない。このため、ｎＭＩＳ領域１Ｂ、ｐＭＩＳ領域１ＣおよびｐＭＩＳ領域１Ｄの材料膜３はフォトレジストパターンＰＲ１で覆われているが、ｎＭＩＳ領域１Ａの材料膜３はフォトレジストパターンＰＲ１で覆われずに露出した状態となる。
次に、図８に示されるように、半導体基板１に対してイオン注入ＩＭ１を行う（図１のステップＳ７ａ）。図８では、イオン注入ＩＭ１を矢印で模式的に示してあり、他図（後述の図１３、図１８、図２３、図３１、図３４、図３６、図３９、図４１、図４５、図４７、図５４、図５８、図６１、図６４、図６７、図７１、図７４、図７７および図８０）においても、各イオン注入を矢印で模式的に示している。イオン注入ＩＭ１では、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を半導体基板１に導入（イオン注入）する。
イオン注入ＩＭ１では、フォトレジストパターンＰＲ１はイオン注入阻止マスクとして機能するため、フォトレジストパターンＰＲ１で覆われているｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄの半導体基板１（ｐ型ウエルＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２）やゲート電極ＧＥ２，ＧＥ３，ＧＥ４には、イオン注入ＩＭ１の際に不純物は導入（イオン注入）されない。
一方、イオン注入ＩＭ１の際に、ｎＭＩＳ領域１ＡにはフォトレジストパターンＰＲ１が形成されていないため、ｎＭＩＳ領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）にはイオン注入され得るが、ｎＭＩＳ領域１Ａのゲート構造体（ゲート電極ＧＥ１）とそのゲート構造体（ゲート電極ＧＥ１）の側壁上の材料膜３ａとが、イオン注入阻止マスクとして機能することができる。すなわち、ｎＭＩＳ領域１Ａのゲート構造体（ゲート電極ＧＥ１）の側壁上の材料膜３ａはオフセットスペーサとして機能する。このため、イオン注入ＩＭ１において、ｐ型ウエルＰＷ１におけるゲート電極ＧＥ１の直下とゲート電極ＧＥ１の側壁上の材料膜３ａの直下の領域には、不純物は導入（イオン注入）されない。一方、材料膜３の形成膜厚（厚み）Ｔ３分は、不純物イオンが通過できるようなイオン注入エネルギー（加速エネルギー）でイオン注入ＩＭ１を行うため、イオン注入ＩＭ１で注入する不純物イオンは、ｐ型ウエルＰＷ１上の材料膜３ｃを通過して、材料膜３ｃの下に位置するｐ型ウエルＰＷ１（の上層部分）に導入（注入）される。また、イオン注入ＩＭ１において、注入する不純物イオンは、ゲート電極ＧＥ１上の材料膜３ｂを通過してゲート電極ＧＥ１にも注入され得る。
イオン注入ＩＭ１により、半導体基板１（ｐ型ウエルＰＷ１）のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入（イオン注入）されることにより、エクステンション領域（ソース・ドレインエクステンション領域、ｎ−型半導体領域、ｎ型不純物拡散層）ＥＸ１が形成される。エクステンション領域ＥＸ１はｎ型の半導体領域であり、後で形成するｎ＋型のソース・ドレイン領域ＳＤ１よりも不純物濃度が低い。また、エクステンション領域ＥＸ１の深さ（接合深さ）は、後で形成されるｎ＋型のソース・ドレイン領域ＳＤ１の深さ（接合深さ）よりも浅い。
このエクステンション領域ＥＸ１は、材料膜３ｃを通過してｐ型ウエルＰＷ１（の上層部分）に不純物が導入（イオン注入）されたことにより、形成されている。このため、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１の側壁上の材料膜３ａの側面（ゲート電極ＧＥ１に接している側とは反対側の面）に整合（自己整合）して形成される。
また、エクステンション領域ＥＸ１形成のためのイオン注入ＩＭ１は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
また、イオン注入ＩＭ１の前または後に（材料膜３およびフォトレジストパターンＰＲ１が形成されている状態で）、半導体基板１に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、ｎＭＩＳ領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）にハロー領域（ｐ型半導体領域）を形成するために行い、このハロー領域は、ｐ型ウエルＰＷ１内にエクステンション領域ＥＸ１を包み込む（覆う）ように形成され、ｐ型ウエルＰＷ１よりも不純物濃度が高いｐ型半導体領域（ｐ型不純物拡散領域）である。ハロー領域を形成すれば、短チャネル特性を更に抑制することができる。また、ここで行うハローイオン注入は、ホウ素（Ｂ）などのｐ型の不純物（イオン注入ＩＭ１で注入した不純物とは逆型の不純物）をイオン注入するが、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ１を包み込む（覆う）ようにハロー領域を的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。また、ここで行うハローイオン注入では、フォトレジストパターンＰＲ１で覆われているｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄの半導体基板１（ｐ型ウエルＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２）やゲート電極ＧＥ２，ＧＥ３，ＧＥ４には、不純物は導入（イオン注入）されない。また、ハロー領域は、不要であればその形成を省略する（すなわちハローイオン注入を省略する）こともできる。
次に、図９に示されるように、フォトレジストパターンＰＲ１を除去する（図１のステップＳ８ａ）。フォトレジストパターンＰＲ１は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンＰＲ１をウェット処理によって除去することも可能である。
次に、図１０に示されるように、材料膜３を除去する（図１のステップＳ９ａ）。材料膜３は、薬液を用いたウェット処理（ウェットエッチング処理、薬液による溶解処理）により除去することができる。
ステップＳ９ａで、材料膜３が除去されることにより、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体が露出する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体の全体（上面および側面全体）を露出させる（すなわちゲート構造体の表面に材料膜３が残存しないようにする）ことが好ましい。また、後でソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４が形成される予定領域の半導体基板１が露出する（すなわち前記予定領域に材料膜３が残存しない）ようにすれば、更に好ましい。なお、ステップＳ９ａで露出させるゲート構造体（ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する構造体とゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を有する構造体とゲート絶縁膜ＧＩ３およびゲート電極ＧＥ３を有する構造体とゲート絶縁膜ＧＩ４およびゲート電極ＧＥ４を有する構造体）は、ステップＳ５ａで材料膜３を形成する直前のゲート構造体を指す。このため、ステップＳ５ａで材料膜３を形成する直前のゲート電極（ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の表面に酸化膜（例えば自然酸化膜）などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。
ステップＳ９ａで材料膜３を除去する際に使用する薬液（ウェット処理液、エッチング液）は、材料膜３の種類に応じて選択することができ、具体例を挙げると、以下のようになる。
オフセットスペーサ用の材料膜３に窒化シリコン膜（代表的にはＳｉ３Ｎ４膜）を使用した場合、ステップＳ９ａにおける窒化シリコン膜（材料膜３）の除去には、熱リン酸を好適に用いることができる。使用する熱リン酸の液温は、１３０〜１７０℃が好ましい。また、ゲート電極（ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）がメタルゲート電極で、ゲート絶縁膜（ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４）が高誘電体膜（ｈｉｇｈ−ｋ膜）の場合には、メタルゲート電極を構成する金属膜やゲート絶縁膜を構成する高誘電体膜の溶解を極力抑えるために、ステップＳ９ａで使用する薬液には、Ｓｉ（シリコン、ケイ素）を高濃度含有させたリン酸を用いることが好ましい。このときのＳｉ濃度は、３０ｐｐｍ以上が、より好ましい。更に、熱リン酸の液温は、１３０〜１４０℃の比較的低温の方がより好ましく、より金属膜（メタルゲート電極を構成する金属膜）や高誘電体膜（ゲート絶縁膜を構成する高誘電体膜）の溶解を抑えることが可能である。また、フォトレジストパターンＰＲ１を除去するためのアッシングにより窒化シリコン膜（材料膜３）の表面が酸化されると、熱リン酸による窒化シリコン膜（材料膜３）の溶解が阻害されるため、フォトレジストパターンＰＲ１除去のためのアッシングにはＯ２（酸素ガス）等の酸化性ガスではなく、Ｈ２（水素ガス）またはＮ２（窒素ガス）を使用すれば、より好ましい。その場合でも、窒化シリコン膜（材料膜３）の表面は自然酸化されているため、熱リン酸処理の直前に希釈フッ酸処理による微量のエッチングを行うこともできる。また、熱リン酸によるゲート電極材料（金属膜またはポリシリコン膜）の溶解を抑制または防止するために、ステップＳ４でゲート電極を形成した後でかつステップＳ５ａで材料膜３を成膜するまでに、Ｏ２（酸素ガス）等の酸化性ガスを用いたプラズマ処理（アッシング）を行い、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の表面（金属膜またはポリシリコン膜の表面）を酸化させることもできる。そうすれば、高濃度のＳｉを含有した熱リン酸（及び１３０〜１４０℃の比較的低温の熱リン酸）は、酸化物の溶解速度が遅いため、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を構成する金属膜やポリシリコン膜の表面）の酸化層により保護され、ゲート電極の形状をより的確に保つことが可能となる。
また、オフセットスペーサ用の材料膜３に酸化シリコン膜（ＣＶＤ法で形成した酸化シリコン膜、すなわちＣＶＤ酸化膜）を使用した場合、ステップＳ９ａにおける酸化シリコン膜（材料膜３）の除去には、希釈フッ酸を好適に用いることができる。この際、希釈フッ酸はＨＦ濃度１ｗｔ％（重量％）以下が好適であり、特に０．１ｗｔ％（重量％）以下が好ましい。フッ酸を低濃度にすることでＣＶＤ酸化膜（材料膜３）と高誘電体膜（ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４を構成する高誘電体膜）とのエッチング選択比を高くすることができるため、高誘電体膜を溶解せず、ＣＶＤ酸化膜（材料膜３）を的確に除去することが可能となる。例えば、０．０５ｗｔ％（重量％）以下の希釈フッ酸を室温〜５０℃程度の液温とした条件にすることで、ＣＶＤ酸化膜（材料膜３）と高誘電体膜（ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４を構成する高誘電体膜）とのエッチングレート選択比（ＣＶＤ酸化膜のエッチングレート／高誘電体膜のエッチングレート)を５０以上にすることが可能である。
また、オフセットスペーサ用の材料膜３に金属膜を使用することもでき、この場合、使用する金属材料としては、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｏ（コバルト）またはＴｉ（チタン）の単体金属か、あるいはＡｌ，Ｎｉ，Ｗ，Ｃｏ，Ｔｉから選択された１種以上を主成分とした合金を好適に用いることができる。この場合、オフセットスペーサ用の金属膜（材料膜３）の除去には、過酸化水素水やオゾン水等の酸化剤を含む薬液や、酸性またはアルカリ性薬液を好適に用いることができる。例えば、ＳＰＭ（Ｈ２ＳＯ４＋Ｈ２Ｏ２）、ＨＰＭ（ＨＣｌ＋Ｈ２Ｏ２＋Ｈ２Ｏ）、ＡＰＭ（ＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏ）、硝酸、硫酸、または塩酸を好適に用いることができる。例えば、メタルゲート電極（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４がメタルゲート電極の場合に対応）を構成する金属膜に窒化チタン（ＴｉＮ）を適用しかつオフセットスペーサ用の金属膜（材料膜３）にタングステン（Ｗ）を適用した場合、ｃｏｎｃ．Ｈ２Ｏ２（３０ｗｔ％）でタングステンのみを高選択に溶解することが可能である。また、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４形成後で材料膜３を成膜するまでに、Ｏ２（酸素ガス）等の酸化性ガスを用いたプラズマ処理（アッシング）を行うことで、メタルゲート電極を構成する金属膜の表面を酸化させて、オフセットスペーサ用の材料膜３を除去する薬液による溶解を防止しても良い。例えば、メタルゲート電極を構成する窒化チタン（ＴｉＮ）膜の側面（メタルゲート電極の側壁で露出する側面）をＯ２−プラズマ処理（アッシング）で酸化すると、ｃｏｎｃ．Ｈ２Ｏ２（濃Ｈ２Ｏ２）による溶解を防止することが可能となる。
また、ステップＳ９ａで材料膜３を除去した後、半導体基板１に対して更に洗浄処理を施すこともできる。オフセットスペーサ用の材料膜３の除去後の洗浄には、物理的にパーティクルを除去する物理洗浄を行うこともできる。例えば、液体(純水)とガス(窒素、乾燥空気)との２流体のジェット洗浄や溶存ガス水メガソニック洗浄などを好適に行うことができる。熱リン酸のバッチ式処理装置にて熱リン酸処理（窒化シリコンからなる材料膜３を熱リン酸で除去する処理）を行った後の水洗槽にて溶存ガス水メガソニック洗浄を連続して行う方法も好ましい。本実施の形態では、オフセットスペーサ用の材料膜３の除去時に、その上に付着したパーティクルや、レジスト（フォトレジストパターンＰＲ１）をアッシングした後のレジスト残渣物が、オフセットスペーサ用の材料膜３と共に除去されるため、それらがウエハ（半導体基板１）上に再付着したとしても、物理洗浄のみで容易に除去可能である。従って、後述の第１および第２の比較例の場合は、オフセットスペーサ膜を極力エッチングさせないように洗浄条件を設定する必要があるため、パーティクル除去性能が低く歩留りの低下の問題が生じ得るが、本実施の形態では、パーティクル除去性能が高いため、歩留り向上の利点もある。
次に、図１１に示されるように、半導体基板１の主面（主面全面）上に、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、オフセットスペーサ用の材料膜４を形成（堆積）する（図１のステップＳ５ｂ）。ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおいて、材料膜４は、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の上面および側壁上と、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）上とに形成される。材料膜４の好適な材料や形成法などについては、上記材料膜３と基本的には同じであるので、ここではその繰り返しの説明は省略する。材料膜４の形成膜厚（厚み）Ｔ４は、後で行うイオン注入ＩＭ２のオフセットスペーサとして相応しい厚みとなるようにし、例えば２〜５ｎｍ程度とすることができる。
ここで、ｎＭＩＳ領域１Ｂに形成されている材料膜４のうち、ゲート構造体（ゲート電極ＧＥ２）の側壁上に形成されている部分を、符号４ａを付して材料膜４ａと称し、ゲート構造体（ゲート電極ＧＥ２）の上面上に形成されている部分を、符号４ｂを付して材料膜４ｂと称し、ｐ型ウエルＰＷ２上に形成されている部分を、符号４ｃを付して材料膜４ｃと称するものとする。材料膜４ｃにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ４にほぼ対応し、材料膜４ｂにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ４にほぼ対応し、材料膜４ａにおいて、半導体基板１の主面に略平行な方向の厚みが上記厚みＴ４にほぼ対応している。
次に、半導体基板１の主面上に、すなわち材料膜４上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図１２に示されるように、マスク層としてフォトレジストパターン（レジストパターン、マスク層）ＰＲ２を形成する（図１のステップＳ６ｂ）。
フォトレジストパターンＰＲ２は、ｎＭＩＳ領域１Ａ、ｐＭＩＳ領域１ＣおよびｐＭＩＳ領域１Ｄには形成されるが、ｎＭＩＳ領域１Ｂには形成されない。このため、ｎＭＩＳ領域１Ａ、ｐＭＩＳ領域１ＣおよびｐＭＩＳ領域１Ｄの材料膜４はフォトレジストパターンＰＲ２で覆われているが、ｎＭＩＳ領域１Ｂの材料膜４はフォトレジストパターンＰＲ２で覆われずに露出した状態となる。
次に、図１３に示されるように、半導体基板１に対してイオン注入ＩＭ２を行う（図１のステップＳ７ｂ）。イオン注入ＩＭ２では、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を半導体基板１に導入（イオン注入）する。イオン注入ＩＭ２は、上記イオン注入ＩＭ１と、イオン注入の条件が異なっており、例えばドーズ量や注入エネルギーなどが異なっている（注入する不純物が異なる場合もある）。つまり、ｎＭＩＳ領域１Ａに対して行うべきイオン注入の条件と、ｎＭＩＳ領域１Ｂに対して行うべきイオン注入の条件とが異なるため、ｎＭＩＳ領域１Ａを選択的に露出するフォトレジストパターンＰＲ１を用いたイオン注入ＩＭ１と、ｎＭＩＳ領域１Ｂを選択的に露出するフォトレジストパターンＰＲ２を用いたイオン注入ＩＭ２とを、別工程で行っているのである。これは、後述のイオン注入ＩＭ３とイオン注入ＩＭ４とについても言えることである。
イオン注入ＩＭ２では、フォトレジストパターンＰＲ２はイオン注入阻止マスクとして機能するため、フォトレジストパターンＰＲ２で覆われているｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｃ，１Ｄの半導体基板１（ｐ型ウエルＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）やゲート電極ＧＥ１，ＧＥ３，ＧＥ４には、イオン注入ＩＭ２の際に不純物は導入（イオン注入）されない。
一方、イオン注入ＩＭ２の際に、ｎＭＩＳ領域１ＢにはフォトレジストパターンＰＲ２が形成されていないため、ｎＭＩＳ領域１Ｂの半導体基板１（ｐ型ウエルＰＷ２）にはイオン注入され得るが、ｎＭＩＳ領域１Ｂのゲート構造体（ゲート電極ＧＥ２）とそのゲート構造体（ゲート電極ＧＥ２）の側壁上の材料膜４ａとが、イオン注入阻止マスクとして機能することができる。すなわち、ｎＭＩＳ領域１Ｂのゲート構造体（ゲート電極ＧＥ２）の側壁上の材料膜４ａはオフセットスペーサとして機能する。このため、イオン注入ＩＭ２において、ｐ型ウエルＰＷ２におけるゲート電極ＧＥ２の直下とゲート電極ＧＥ２の側壁上の材料膜４ａの直下の領域には、不純物は導入（イオン注入）されない。一方、材料膜４の形成膜厚（厚み）Ｔ４分は、不純物イオンが通過できるようなイオン注入エネルギー（加速エネルギー）でイオン注入ＩＭ２を行うため、イオン注入ＩＭ２で注入する不純物イオンは、ｐ型ウエルＰＷ２上の材料膜４ｃを通過して、材料膜４ｃの下に位置するｐ型ウエルＰＷ２（の上層部分）に導入（注入）される。また、イオン注入ＩＭ２において、注入する不純物イオンは、ゲート電極ＧＥ２上の材料膜４ｂを通過してゲート電極ＧＥ２にも注入され得る。
イオン注入ＩＭ２により、半導体基板１（ｐ型ウエルＰＷ２）のゲート電極ＧＥ２の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入（イオン注入）されることにより、エクステンション領域（ソース・ドレインエクステンション領域、ｎ−型半導体領域、ｎ型不純物拡散層）ＥＸ２が形成される。エクステンション領域ＥＸ２はｎ型の半導体領域であり、後で形成するｎ＋型のソース・ドレイン領域ＳＤ２よりも不純物濃度が低い。また、エクステンション領域ＥＸ２の深さ（接合深さ）は、後で形成されるｎ＋型のソース・ドレイン領域ＳＤ２の深さ（接合深さ）よりも浅い。
このエクステンション領域ＥＸ２は、材料膜４ｃを通過してｐ型ウエルＰＷ２（の上層部分）に不純物が導入（イオン注入）されたことにより、形成されている。このため、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２の側壁上の材料膜４ａの側面（ゲート電極ＧＥ２に接している側とは反対側の面）に整合（自己整合）して形成される。
また、エクステンション領域ＥＸ２形成のためのイオン注入ＩＭ２は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
また、イオン注入ＩＭ２の前または後に（材料膜４およびフォトレジストパターンＰＲ２が形成されている状態で）、半導体基板１に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、ｎＭＩＳ領域１Ｂの半導体基板１（ｐ型ウエルＰＷ２）にハロー領域（ｐ型半導体領域）を形成するために行い、このハロー領域は、ｐ型ウエルＰＷ２内にエクステンション領域ＥＸ２を包み込む（覆う）ように形成され、ｐ型ウエルＰＷ２よりも不純物濃度が高いｐ型半導体領域（ｐ型不純物拡散領域）である。また、ここで行うハローイオン注入は、ホウ素（Ｂ）などのｐ型の不純物（イオン注入ＩＭ２で注入した不純物とは逆型の不純物）をイオン注入するが、斜めイオン注入（傾斜イオン注入）とすることがより好ましい。また、ここで行うハローイオン注入では、フォトレジストパターンＰＲ２で覆われているｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｃ，１Ｄの半導体基板１（ｐ型ウエルＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）やゲート電極ＧＥ１，ＧＥ３，ＧＥ４には、不純物は導入（イオン注入）されない。また、ハロー領域は、不要であればその形成を省略する（すなわちハローイオン注入を省略する）こともできる。
次に、図１４に示されるように、フォトレジストパターンＰＲ２を除去する（図１のステップＳ８ｂ）。フォトレジストパターンＰＲ２は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンＰＲ２をウェット処理によって除去することも可能である。
次に、図１５に示されるように、材料膜４を除去する（図１のステップＳ９ｂ）。材料膜４は、薬液を用いたウェット処理（ウェットエッチング処理、薬液による溶解処理）により除去することができる。ステップＳ９ｂの材料膜４の除去工程は、上記ステップＳ９ａの材料膜３の除去工程と基本的には同じである。
ステップＳ９ｂで、材料膜４が除去されることにより、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体が露出する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体の全体（上面および側面全体）を露出させる（すなわちゲート構造体の表面に材料膜４が残存しないようにする）ことが好ましい。また、後でソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４が形成される予定領域の半導体基板１が露出する（すなわち前記予定領域に材料膜４が残存しない）ようにすれば、更に好ましい。なお、ステップＳ９ｂで露出させるゲート構造体（ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する構造体とゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を有する構造体とゲート絶縁膜ＧＩ３およびゲート電極ＧＥ３を有する構造体とゲート絶縁膜ＧＩ４およびゲート電極ＧＥ４を有する構造体）は、ステップＳ５ｂで材料膜４を形成する直前のゲート構造体を指す。このため、ステップＳ５ｂで材料膜４を形成する直前のゲート電極（ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の表面に酸化膜（例えば自然酸化膜）などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。また、上記ステップＳ９ａ後と同様、ステップＳ９ｂで材料膜４を除去した後にも、半導体基板１に対して更に洗浄処理を施すこともできる。
次に、図１６に示されるように、半導体基板１の主面（主面全面）上に、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、オフセットスペーサ用の材料膜５を形成（堆積）する（図１のステップＳ５ｃ）。ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおいて、材料膜５は、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の上面および側壁上と、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）上とに形成される。材料膜５の好適な材料や形成法などについては、上記材料膜３と基本的には同じであるので、ここではその繰り返しの説明は省略する。材料膜５の形成膜厚（厚み）Ｔ５は、後で行うイオン注入ＩＭ３のオフセットスペーサとして相応しい厚みとなるようにし、例えば２〜５ｎｍ程度とすることができる。
ここで、ｐＭＩＳ領域１Ｃに形成されている材料膜５のうち、ゲート構造体（ゲート電極ＧＥ３）の側壁上に形成されている部分を、符号５ａを付して材料膜５ａと称し、ゲート構造体（ゲート電極ＧＥ３）の上面上に形成されている部分を、符号５ｂを付して材料膜５ｂと称し、ｎ型ウエルＮＷ１上に形成されている部分を、符号５ｃを付して材料膜５ｃと称するものとする。材料膜５ｃにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ５にほぼ対応し、材料膜５ｂにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ５にほぼ対応し、材料膜５ａにおいて、半導体基板１の主面に略平行な方向の厚みが上記厚みＴ５にほぼ対応している。
次に、半導体基板１の主面上に、すなわち材料膜５上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図１７に示されるように、マスク層としてフォトレジストパターン（レジストパターン、マスク層）ＰＲ３を形成する（図２のステップＳ６ｃ）。
フォトレジストパターンＰＲ３は、ｎＭＩＳ領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｄには形成されるが、ｐＭＩＳ領域１Ｃには形成されない。このため、ｎＭＩＳ領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｄの材料膜５はフォトレジストパターンＰＲ３で覆われているが、ｐＭＩＳ領域１Ｃの材料膜５はフォトレジストパターンＰＲ３で覆われずに露出した状態となる。
次に、図１８に示されるように、半導体基板１に対してイオン注入ＩＭ３を行う（図２のステップＳ７ｃ）。イオン注入ＩＭ３では、ホウ素（Ｂ）などのｐ型の不純物を半導体基板１に導入（イオン注入）する。イオン注入ＩＭ３は、上記イオン注入ＩＭ１，ＩＭ２と、イオン注入の条件が異なっている。すなわち、イオン注入ＩＭ３は、上記イオン注入ＩＭ１，ＩＭ２と、注入する不純物の種類が異なっている（ドーズ量や注入エネルギーなども異なり得る）。
イオン注入ＩＭ３では、フォトレジストパターンＰＲ３はイオン注入阻止マスクとして機能するため、フォトレジストパターンＰＲ３で覆われているｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｄの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ２）やゲート電極ＧＥ１，ＧＥ２，ＧＥ４には、イオン注入ＩＭ３の際に不純物は導入（イオン注入）されない。
一方、イオン注入ＩＭ３の際に、ｐＭＩＳ領域１ＣにはフォトレジストパターンＰＲ３が形成されていないため、ｐＭＩＳ領域１Ｃの半導体基板１（ｎ型ウエルＮＷ１）にはイオン注入され得るが、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ３）とそのゲート構造体（ゲート電極ＧＥ３）の側壁上の材料膜５ａとが、イオン注入阻止マスクとして機能することができる。すなわち、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ３）の側壁上の材料膜５ａはオフセットスペーサとして機能する。このため、イオン注入ＩＭ３において、ｎ型ウエルＮＷ１におけるゲート電極ＧＥ３の直下とゲート電極ＧＥ３の側壁上の材料膜５ａの直下の領域には、不純物は導入（イオン注入）されない。一方、材料膜５の形成膜厚（厚み）Ｔ５分は、不純物イオンが通過できるようなイオン注入エネルギー（加速エネルギー）でイオン注入ＩＭ３を行うため、イオン注入ＩＭ３で注入する不純物イオンは、ｎ型ウエルＮＷ１上の材料膜５ｃを通過して、材料膜５ｃの下に位置するｎ型ウエルＮＷ１（の上層部分）に導入（注入）される。また、イオン注入ＩＭ３において、注入する不純物イオンは、ゲート電極ＧＥ３上の材料膜５ｂを通過してゲート電極ＧＥ３にも注入され得る。
イオン注入ＩＭ３により、半導体基板１（ｎ型ウエルＮＷ１）のゲート電極ＧＥ３の両側の領域にホウ素（Ｂ）などのｐ型の不純物が導入（イオン注入）されることにより、エクステンション領域（ソース・ドレインエクステンション領域、ｐ−型半導体領域、ｐ型不純物拡散層）ＥＸ３が形成される。エクステンション領域ＥＸ３はｐ型の半導体領域であり、後で形成するｐ＋型のソース・ドレイン領域ＳＤ３よりも不純物濃度が低い。また、エクステンション領域ＥＸ３の深さ（接合深さ）は、後で形成されるｐ＋型のソース・ドレイン領域ＳＤ３の深さ（接合深さ）よりも浅い。
このエクステンション領域ＥＸ３は、材料膜５ｃを通過してｎ型ウエルＮＷ１（の上層部分）に不純物が導入（イオン注入）されたことにより、形成されている。このため、エクステンション領域ＥＸ３は、ゲート電極ＧＥ３の側壁上の材料膜５ａの側面（ゲート電極ＧＥ３に接している側とは反対側の面）に整合（自己整合）して形成される。
また、エクステンション領域ＥＸ３形成のためのイオン注入ＩＭ３は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
また、イオン注入ＩＭ３の前または後に（材料膜５およびフォトレジストパターンＰＲ３が形成されている状態で）、半導体基板１に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、ｐＭＩＳ領域１Ｃの半導体基板１（ｎ型ウエルＮＷ１）にハロー領域（ｎ型半導体領域）を形成するために行い、このハロー領域は、ｎ型ウエルＮＷ１内にエクステンション領域ＥＸ３を包み込む（覆う）ように形成され、ｎ型ウエルＮＷ１よりも不純物濃度が高いｎ型半導体領域（ｎ型不純物拡散領域）である。また、ここで行うハローイオン注入は、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物（イオン注入ＩＭ３で注入した不純物とは逆型の不純物）をイオン注入するが、斜めイオン注入（傾斜イオン注入）とすることがより好ましい。また、ここで行うハローイオン注入では、フォトレジストパターンＰＲ３で覆われているｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｄの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ２）やゲート電極ＧＥ１，ＧＥ２，ＧＥ４には、不純物は導入（イオン注入）されない。また、ハロー領域は、不要であればその形成を省略する（すなわちハローイオン注入を省略する）こともできる。
次に、図１９に示されるように、フォトレジストパターンＰＲ３を除去する（図２のステップＳ８ｃ）。フォトレジストパターンＰＲ３は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンＰＲ３をウェット処理によって除去することも可能である。
次に、図２０に示されるように、材料膜５を除去する（図２のステップＳ９ｃ）。材料膜５は、薬液を用いたウェット処理（ウェットエッチング処理、薬液による溶解処理）により除去することができる。ステップＳ９ｃの材料膜５の除去工程は、上記ステップＳ９ａの材料膜３の除去工程と基本的には同じである。
ステップＳ９ｃで、材料膜５が除去されることにより、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体が露出する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体の全体（上面および側面全体）を露出させる（すなわちゲート構造体の表面に材料膜５が残存しないようにする）ことが好ましい。また、後でソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４が形成される予定領域の半導体基板１が露出する（すなわち前記予定領域に材料膜５が残存しない）ようにすれば、更に好ましい。なお、ステップＳ９ｃで露出させるゲート構造体（すなわちゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する構造体とゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を有する構造体とゲート絶縁膜ＧＩ３およびゲート電極ＧＥ３を有する構造体とゲート絶縁膜ＧＩ４およびゲート電極ＧＥ４を有する構造体）は、ステップＳ５ｃで材料膜５を形成する直前のゲート構造体を指す。このため、ステップＳ５ｃで材料膜５を形成する直前のゲート電極（ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の表面に酸化膜（例えば自然酸化膜）などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。また、上記ステップＳ９ａ後と同様、ステップＳ９ｃで材料膜５を除去した後にも、半導体基板１に対して更に洗浄処理（ウェット洗浄処理）を施すこともできる。
次に、図２１に示されるように、半導体基板１の主面（主面全面）上に、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、オフセットスペーサ用の材料膜６を形成（堆積）する（図１のステップＳ５ｄ）。ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおいて、材料膜６は、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の上面および側壁上と、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）上とに形成される。材料膜６の好適な材料や形成法などについては、上記材料膜３と基本的には同じであるので、ここではその繰り返しの説明は省略する。材料膜６の形成膜厚（厚み）Ｔ６は、後で行うイオン注入ＩＭ４のオフセットスペーサとして相応しい厚みとなるようにし、例えば２〜５ｎｍ程度とすることができる。
ここで、ｐＭＩＳ領域１Ｄに形成されている材料膜６のうち、ゲート構造体（ゲート電極ＧＥ４）の側壁上に形成されている部分を、符号６ａを付して材料膜６ａと称し、ゲート構造体（ゲート電極ＧＥ４）の上面上に形成されている部分を、符号６ｂを付して材料膜６ｂと称し、ｎ型ウエルＮＷ２上に形成されている部分を、符号６ｃを付して材料膜６ｃと称するものとする。材料膜６ｃにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ６にほぼ対応し、材料膜６ｂにおいて、半導体基板１の主面に略垂直な方向の厚みが上記厚みＴ６にほぼ対応し、材料膜６ａにおいて、半導体基板１の主面に略平行な方向の厚みが上記厚みＴ６にほぼ対応している。
次に、半導体基板１の主面上に、すなわち材料膜６上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図２２に示されるように、マスク層としてフォトレジストパターン（レジストパターン、マスク層）ＰＲ４を形成する（図２のステップＳ６ｄ）。
フォトレジストパターンＰＲ４は、ｎＭＩＳ領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃには形成されるが、ｐＭＩＳ領域１Ｄには形成されない。このため、ｎＭＩＳ領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの材料膜６はフォトレジストパターンＰＲ４で覆われているが、ｐＭＩＳ領域１Ｄの材料膜６はフォトレジストパターンＰＲ４で覆われずに露出した状態となる。
次に、図２３に示されるように、半導体基板１に対してイオン注入ＩＭ４を行う（図２のステップＳ７ｄ）。イオン注入ＩＭ４では、ホウ素（Ｂ）などのｐ型の不純物を半導体基板１に導入（イオン注入）する。イオン注入ＩＭ４は、上記イオン注入ＩＭ１，ＩＭ２と、イオン注入の条件が異なっている。すなわち、イオン注入ＩＭ４は、上記イオン注入ＩＭ１，ＩＭ２と、注入する不純物の種類が異なっている（ドーズ量や注入エネルギーなども異なり得る）。また、イオン注入ＩＭ４は、上記イオン注入ＩＭ３と、イオン注入の条件が異なっており、例えばドーズ量や注入エネルギーなどが異なっている（注入する不純物が異なる場合もある）。
イオン注入ＩＭ４では、フォトレジストパターンＰＲ４はイオン注入阻止マスクとして機能するため、フォトレジストパターンＰＲ４で覆われているｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１）やゲート電極ＧＥ１，ＧＥ２，ＧＥ３には、イオン注入ＩＭ４の際に不純物は導入（イオン注入）されない。
一方、イオン注入ＩＭ４の際に、ｐＭＩＳ領域１ＤにはフォトレジストパターンＰＲ４が形成されていないため、ｐＭＩＳ領域１Ｄの半導体基板１（ｎ型ウエルＮＷ２）にはイオン注入され得るが、ｐＭＩＳ領域１Ｄのゲート構造体（ゲート電極ＧＥ４）とそのゲート構造体（ゲート電極ＧＥ４）の側壁上の材料膜６ａとが、イオン注入阻止マスクとして機能することができる。すなわち、ｐＭＩＳ領域１Ｄのゲート構造体（ゲート電極ＧＥ４）の側壁上の材料膜６ａはオフセットスペーサとして機能する。このため、イオン注入ＩＭ４において、ｎ型ウエルＮＷ２におけるゲート電極ＧＥ４の直下とゲート電極ＧＥ４の側壁上の材料膜６ａの直下の領域には、不純物は導入（イオン注入）されない。一方、材料膜６の形成膜厚（厚み）Ｔ６分は、不純物イオンが通過できるようなイオン注入エネルギー（加速エネルギー）でイオン注入ＩＭ４を行うため、イオン注入ＩＭ４で注入する不純物イオンは、ｎ型ウエルＮＷ２上の材料膜６ｃを通過して、材料膜６ｃの下に位置するｎ型ウエルＮＷ２（の上層部分）に導入（注入）される。また、イオン注入ＩＭ４において、注入する不純物イオンは、ゲート電極ＧＥ４上の材料膜６ｂを通過してゲート電極ＧＥ４にも注入され得る。
イオン注入ＩＭ４により、半導体基板１（ｎ型ウエルＮＷ２）のゲート電極ＧＥ４の両側の領域にホウ素（Ｂ）などのｐ型の不純物が導入（イオン注入）されることにより、エクステンション領域（ソース・ドレインエクステンション領域、ｐ−型半導体領域、ｐ型不純物拡散層）ＥＸ４が形成される。エクステンション領域ＥＸ４はｐ型の半導体領域であり、後で形成するｐ＋型のソース・ドレイン領域ＳＤ４よりも不純物濃度が低い。また、エクステンション領域ＥＸ４の深さ（接合深さ）は、後で形成されるｐ＋型のソース・ドレイン領域ＳＤ４の深さ（接合深さ）よりも浅い。
このエクステンション領域ＥＸ４は、材料膜６ｃを通過してｎ型ウエルＮＷ２（の上層部分）に不純物が導入（イオン注入）されたことにより、形成されている。このため、エクステンション領域ＥＸ４は、ゲート電極ＧＥ４の側壁上の材料膜６ａの側面（ゲート電極ＧＥ４に接している側とは反対側の面）に整合（自己整合）して形成される。
また、エクステンション領域ＥＸ４形成のためのイオン注入ＩＭ４は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
また、イオン注入ＩＭ４の前または後に（材料膜６およびフォトレジストパターンＰＲ４が形成されている状態で）、半導体基板１に対して他のイオン注入、例えばハローイオン注入を行うこともできる。ここで行うハローイオン注入は、ｐＭＩＳ領域１Ｄの半導体基板１（ｎ型ウエルＮＷ２）にハロー領域（ｎ型半導体領域）を形成するために行い、このハロー領域は、ｎ型ウエルＮＷ２内にエクステンション領域ＥＸ４を包み込む（覆う）ように形成され、ｎ型ウエルＮＷ２よりも不純物濃度が高いｎ型半導体領域（ｎ型不純物拡散領域）である。また、ここで行うハローイオン注入は、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物（イオン注入ＩＭ４で注入した不純物とは逆型の不純物）をイオン注入するが、斜めイオン注入（傾斜イオン注入）とすることがより好ましい。また、ここで行うハローイオン注入では、フォトレジストパターンＰＲ４で覆われているｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１）やゲート電極ＧＥ１，ＧＥ２，ＧＥ３には、不純物は導入（イオン注入）されない。また、ハロー領域は、不要であればその形成を省略する（すなわちハローイオン注入を省略する）こともできる。
次に、図２４に示されるように、フォトレジストパターンＰＲ４を除去する（図２のステップＳ８ｄ）。フォトレジストパターンＰＲ４は、アッシング処理により除去することができる。また、他の形態として、フォトレジストパターンＰＲ４をウェット処理によって除去することも可能である。
次に、図２５に示されるように、材料膜６を除去する（図２のステップＳ９ｄ）。材料膜６は、薬液を用いたウェット処理（ウェットエッチング処理、薬液による溶解処理）により除去することができる。ステップＳ９ｄの材料膜６の除去工程は、上記ステップＳ９ａの材料膜３の除去工程と基本的には同じである。
ステップＳ９ｄで、材料膜６が除去されることにより、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体が露出する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにおいてゲート構造体の全体（上面および側面全体）を露出させる（すなわちゲート構造体の表面に材料膜６が残存しないようにする）ことが好ましい。また、後でソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４が形成される予定領域の半導体基板１が露出する（すなわち前記予定領域に材料膜６が残存しない）ようにすれば、更に好ましい。なお、ステップＳ９ｄで露出させるゲート構造体（すなわちゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する構造体とゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を有する構造体とゲート絶縁膜ＧＩ３およびゲート電極ＧＥ３を有する構造体とゲート絶縁膜ＧＩ４およびゲート電極ＧＥ４を有する構造体）は、ステップＳ５ｄで材料膜６を形成する直前のゲート構造体を指す。このため、ステップＳ５ｄで材料膜６を形成する直前のゲート電極（ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の表面に酸化膜（例えば自然酸化膜）などが形成されている場合は、その酸化膜などもゲート構造体に含めることができる。また、上記ステップＳ９ａ後と同様、ステップＳ９ｄで材料膜６を除去した後にも、半導体基板１に対して更に洗浄処理（ウェット洗浄処理）を施すこともできる。
本実施の形態では、オフセットスペーサ膜（材料膜３，４，５，６）を用いたことにより、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４で不純物を拡散させる起点をゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁からオフセットスペーサ膜（材料膜３，４，５，６）の厚み分だけ離れた位置とすることができ、ソース・ドレイン間のリークを低減し、短チャネル特性を向上させることができる。また、フォトレジストパターン（ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４）を形成し直す（除去および再形成を行う）度に、オフセットスペーサ用の膜（材料膜３，４，５，６）を形成し直す（除去および再成膜を行う）ことにより、オフセットスペーサに相応しい厚みの材料膜３，４，５，６を用いたイオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４を行うことができる。これにより、ｎＭＩＳ領域１Ａ、ｎＭＩＳ領域１Ｂ、ｐＭＩＳ領域１ＣおよびｐＭＩＳ領域１Ｄにそれぞれ形成されるＭＩＳＦＥＴの特性を安定化させることができ、半導体装置の性能向上を図ることができる。また、オフセットスペーサ用の膜（材料膜３，４，５，６）を薬液で除去する際、フォトレジストパターン（ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４）の除去後にオフセットスペーサ用の膜（材料膜３，４，５，６）上に残留するレジスト残渣物や注入種も容易に除去されるため、半導体装置の歩留りが向上し、またＭＩＳＦＥＴの特性が安定する（ひいては半導体装置の性能向上を図ることができる）という効果も得られる。
次に、図２６に示されるように、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上にサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷを形成する（図２のステップＳ１０）。
サイドウォールスペーサＳＷは、例えば次のようにして形成することができる。まず、半導体基板１の主面（主面全面）上に、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、絶縁膜（サイドウォールスペーサＳＷ用の絶縁膜）を形成する。それから、前記絶縁膜（サイドウォールスペーサＳＷ用の絶縁膜）をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチング（エッチバック）する。これにより、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に前記絶縁膜（サイドウォールスペーサＳＷ用の絶縁膜）が残存し、他の領域（ゲート構造体上およびゲート構造体で覆われていない部分の半導体基板１上）の前記絶縁膜（サイドウォールスペーサＳＷ用の絶縁膜）が除去される。このようにして、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に残存する前記絶縁膜（サイドウォールスペーサＳＷ用の絶縁膜）からなるサイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷ用の絶縁膜としては、例えば、窒化シリコン膜、酸化シリコン膜、あるいはそれらの積層膜などを用いることができ、ＣＶＤ法などを用いて形成することができ、その形成膜厚（厚み）は、上記材料膜３，４，５，６の各形成厚みよりも厚く、例えば２０〜２５ｎｍ程度とすることができる。
上記ステップＳ１０でサイドウォールスペーサＳＷを形成した後、図２７に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域ＳＤ１，ＳＤ２およびｐ＋型半導体領域（ｐ型不純物拡散層）であるソース・ドレイン領域ＳＤ３，ＳＤ４を形成する（図２のステップＳ１１）。
ソース・ドレイン領域ＳＤ１は、ｎＭＩＳ領域１Ａにおいて、半導体基板１（ｐ型ウエルＰＷ１）のゲート電極ＧＥ１およびサイドウォールスペーサＳＷ（ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷ）の両側の領域に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成される。また、ソース・ドレイン領域ＳＤ２は、ｎＭＩＳ領域１Ｂにおいて、半導体基板１（ｐ型ウエルＰＷ２）のゲート電極ＧＥ２およびサイドウォールスペーサＳＷ（ゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷ）の両側の領域に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成される。また、ソース・ドレイン領域ＳＤ３は、ｐＭＩＳ領域１Ｃにおいて、半導体基板１（ｎ型ウエルＮＷ１）のゲート電極ＧＥ３およびサイドウォールスペーサＳＷ（ゲート電極ＧＥ３の側壁上のサイドウォールスペーサＳＷ）の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成される。また、ソース・ドレイン領域ＳＤ４は、ｐＭＩＳ領域１Ｄにおいて、半導体基板１（ｎ型ウエルＮＷ２）のゲート電極ＧＥ４およびサイドウォールスペーサＳＷ（ゲート電極ＧＥ４の側壁上のサイドウォールスペーサＳＷ）の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成される。
ソース・ドレイン領域ＳＤ１を形成するためのイオン注入の際、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができる。このため、ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷ（の側壁）に整合（自己整合）して形成され、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。また、ソース・ドレイン領域ＳＤ１を形成するためのイオン注入において、ゲート電極ＧＥ１にもｎ型の不純物がイオン注入され得る。
ｎＭＩＳ領域１Ａに形成されたソース・ドレイン領域ＳＤ１とエクステンション領域ＥＸ１とは同じ導電型であるが、ソース・ドレイン領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高く、また、ソース・ドレイン領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ１およびエクステンション領域ＥＸ１により形成される。換言すれば、エクステンション領域ＥＸ１と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ１とは、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレイン用の半導体領域（ｎ型の半導体領域）として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース領域およびドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。
また、ソース・ドレイン領域ＳＤ２を形成するためのイオン注入の際、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができる。このため、ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷ（の側壁）に整合（自己整合）して形成され、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。また、ソース・ドレイン領域ＳＤ２を形成するためのイオン注入において、ゲート電極ＧＥ２にもｎ型の不純物がイオン注入され得る。
ｎＭＩＳ領域１Ｂに形成されたソース・ドレイン領域ＳＤ２とエクステンション領域ＥＸ２とは同じ導電型であるが、ソース・ドレイン領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｎ型不純物濃度）が高く、また、ソース・ドレイン領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ２およびエクステンション領域ＥＸ２により形成される。換言すれば、エクステンション領域ＥＸ２と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ２とは、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソースまたはドレイン用の半導体領域（ｎ型の半導体領域）として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース領域およびドレイン領域は、ＬＤＤ構造を有している。
また、ソース・ドレイン領域ＳＤ３を形成するためのイオン注入の際、ゲート電極ＧＥ３およびその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができる。このため、ソース・ドレイン領域ＳＤ３は、ゲート電極ＧＥ３の側壁上のサイドウォールスペーサＳＷ（の側壁）に整合（自己整合）して形成され、ゲート電極ＧＥ３およびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。また、ソース・ドレイン領域ＳＤ３を形成するためのイオン注入において、ゲート電極ＧＥ３にもｎ型の不純物がイオン注入され得る。
ｐＭＩＳ領域１Ｃに形成されたソース・ドレイン領域ＳＤ３とエクステンション領域ＥＸ３とは同じ導電型であるが、ソース・ドレイン領域ＳＤ３は、エクステンション領域ＥＸ３よりも、不純物濃度（ｐ型不純物濃度）が高く、また、ソース・ドレイン領域ＳＤ３の深さ（接合深さ）は、エクステンション領域ＥＸ３の深さ（接合深さ）よりも深い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ３およびエクステンション領域ＥＸ３により形成される。換言すれば、エクステンション領域ＥＸ３と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ３とは、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレイン用の半導体領域（ｐ型の半導体領域）として機能する。従って、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース領域およびドレイン領域は、ＬＤＤ構造を有している。
また、ソース・ドレイン領域ＳＤ４を形成するためのイオン注入の際、ゲート電極ＧＥ４およびその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができる。このため、ソース・ドレイン領域ＳＤ４は、ゲート電極ＧＥ４の側壁上のサイドウォールスペーサＳＷ（の側壁）に整合（自己整合）して形成され、ゲート電極ＧＥ４およびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。また、ソース・ドレイン領域ＳＤ４を形成するためのイオン注入において、ゲート電極ＧＥ４にもｎ型の不純物がイオン注入され得る。
ｐＭＩＳ領域１Ｄに形成されたソース・ドレイン領域ＳＤ４とエクステンション領域ＥＸ４とは同じ導電型であるが、ソース・ドレイン領域ＳＤ４は、エクステンション領域ＥＸ４よりも、不純物濃度（ｐ型不純物濃度）が高く、また、ソース・ドレイン領域ＳＤ４の深さ（接合深さ）は、エクステンション領域ＥＸ４の深さ（接合深さ）よりも深い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ２のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ４およびエクステンション領域ＥＸ４により形成される。換言すれば、エクステンション領域ＥＸ４と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ４とは、ｐチャネル型ＭＩＳＦＥＴＱｐ２のソースまたはドレイン用の半導体領域（ｐ型の半導体領域）として機能する。従って、ｐチャネル型ＭＩＳＦＥＴＱｐ２のソース領域およびドレイン領域は、ＬＤＤ構造を有している。
ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４はイオン注入により形成するが、ソース・ドレイン領域ＳＤ１を形成するためのイオン注入と、ソース・ドレイン領域ＳＤ２を形成するためのイオン注入と、ソース・ドレイン領域ＳＤ３を形成するためのイオン注入と、ソース・ドレイン領域ＳＤ４を形成するためのイオン注入とは、別々の（異なる）イオン注入工程とすることができる。この場合、ソース・ドレイン領域ＳＤ１を形成するためのイオン注入を行う際には、上記フォトレジストパターンＰＲ１と同様にｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄを覆いかつｎＭＩＳ領域１Ａを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ソース・ドレイン領域ＳＤ２を形成するためのイオン注入を行う際には、上記フォトレジストパターンＰＲ２と同様にｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｃ，１Ｄを覆いかつｎＭＩＳ領域１Ｂを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ソース・ドレイン領域ＳＤ３を形成するためのイオン注入を行う際には、上記フォトレジストパターンＰＲ３と同様にｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｄを覆いかつｐＭＩＳ領域１Ｃを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ソース・ドレイン領域ＳＤ４を形成するためのイオン注入を行う際には、上記フォトレジストパターンＰＲ４と同様にｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃを覆いかつｐＭＩＳ領域１Ｄを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。
また、他の形態として、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域であるソース・ドレイン領域ＳＤ１とソース・ドレイン領域ＳＤ２とについては、不純物濃度と接合深さが同じとなってもよければ、共通の（同じ）イオン注入工程で形成することもできる。この場合、ソース・ドレイン領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行う際には、ｐＭＩＳ領域１Ｃ，１Ｄを覆いかつｎＭＩＳ領域１Ａ，１Ｂを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。また、ｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域であるソース・ドレイン領域ＳＤ３とソース・ドレイン領域ＳＤ４とについては、不純物濃度と接合深さが同じとなってもよければ、共通の（同じ）イオン注入工程で形成することもできる。この場合、ソース・ドレイン領域ＳＤ３，ＳＤ４を形成するためのイオン注入を行う際には、ｎＭＩＳ領域１Ａ，１Ｂを覆いかつｐＭＩＳ領域１Ｃ，１Ｄを露出するフォトレジストパターンを形成しておき、このフォトレジストパターンをイオン注入阻止マスクとして用いる。但し、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域（ここではソース・ドレイン領域ＳＤ１，ＳＤ２）形成用のイオン注入と、ｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域（ここではソース・ドレイン領域ＳＤ３，ＳＤ４）形成用のイオン注入とは、注入する不純物の導電型が異なるため、別々の（異なる）イオン注入工程とする必要がある。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図２のステップＳ１２）。このアニール処理は、例えば、１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
このようにして、ｎＭＩＳ領域１Ａのｐ型ウエルＰＷ１にｎチャネル型ＭＩＳＦＥＴＱｎ１が形成され、ｎＭＩＳ領域１Ｂのｐ型ウエルＰＷ２にｎチャネル型ＭＩＳＦＥＴＱｎ２が形成され、ｐＭＩＳ領域１Ｃのｎ型ウエルＮＷ１にｐチャネル型ＭＩＳＦＥＴＱｐ１が形成され、ｐＭＩＳ領域１Ｄのｎ型ウエルＮＷ２にｐチャネル型ＭＩＳＦＥＴＱｐ２が形成される。これにより、図２７の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２は、それぞれｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２は、それぞれｐチャネル型の電界効果トランジスタとみなすことができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４およびソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の表面（表層部分、上層部分）に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層（図示せず）を形成する。この金属シリサイド層は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４およびソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の表面（上面）を露出させ、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜のような金属膜を堆積して熱処理することによって、形成することができる。その後、未反応の金属膜は除去される。
次に、図２８に示されるように、半導体基板１の主面（主面全面）上に絶縁膜（層間絶縁膜）１２を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４およびサイドウォールスペーサＳＷを覆うように、半導体基板１の主面上に絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜１２の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜１２の上面を平坦化する。下地段差に起因して絶縁膜１２の表面に凹凸形状が形成されていても、絶縁膜１２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
次に、絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（貫通孔、孔）１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）の一部や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）の一部などが露出される。
次に、コンタクトホール１３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）１４を形成する。プラグ１４を形成するには、例えば、コンタクトホール１３の内部（底部および側壁上）を含む絶縁膜１２上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ１４を形成することができる。図面の簡略化のために、プラグ１４は、主導体膜とバリア導体膜を一体化して示してある。プラグ１４は、その底部で、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４またはソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）などと接して、電気的に接続される。
次に、図２９に示されるように、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成する。絶縁膜１５は、複数の絶縁膜の積層膜で形成することもできる。
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１は、プラグ１４を介してゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４またはソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４などと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
以上のようにして、本実施の形態の半導体装置が製造される。
次に、比較例（第１の比較例および第２の比較例）の半導体装置の製造工程と対比しながら、本実施の形態の特徴について、より詳細に説明する。
まず、第１の比較例の半導体装置の製造工程について、図３０〜図３４を参照しながら説明する。図３０〜図３４は、第１の比較例の半導体装置の製造工程中の要部断面図である。
第１の比較例の半導体装置の製造工程においては、上記ステップＳ１〜Ｓ４と同様の工程を行って上記図５と同様の構造を得た後、図３０に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極（図３０の場合はゲート電極ＧＥ１，ＧＥ３）を覆うように、オフセットスペーサ用の絶縁膜１０３を形成する。なお、図３０〜図３９では、上記図５に示されるｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのうち、ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｃが示されている。
次に、半導体基板１の主面上に、すなわち絶縁膜１０３上に、図３１に示されるように、フォトレジストパターンＰＲ１０１を形成する。フォトレジストパターンＰＲ１０１は、上記フォトレジストパターンＰＲ１に対応するものであり、ｐＭＩＳ領域１Ｃを覆いかつｎＭＩＳ領域１Ａを露出する。
次に、フォトレジストパターンＰＲ１０１をイオン注入阻止マスクとして半導体基板１に対してｎ型不純物のイオン注入ＩＭ１０１を行うことにより、ｎＭＩＳ領域１Ａのｐ型ウエルＰＷ１にｎ型の半導体領域であるエクステンション領域ＥＸ１０１を形成する。このイオン注入ＩＭ１０１の際に、ゲート電極ＧＥ１とその側壁上の絶縁膜１０３とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域ＥＸ１０１は、ゲート電極ＧＥ１の側壁上の絶縁膜１０３の側面（ゲート電極ＧＥ１に接している側とは反対側の面）に整合（自己整合）して形成される。イオン注入ＩＭ１０１は上記イオン注入ＩＭ１に相当するものであり、エクステンション領域ＥＸ１０１は上記エクステンション領域ＥＸ１に相当するものである。
次に、図３２に示されるように、フォトレジストパターンＰＲ１０１をアッシングなどによって除去する。この際、絶縁膜１０３上に、フォトレジストパターンＰＲ１０１の残渣物(レジスト残渣物)ＰＲ１０１ａが残存しやすい。これは、フォトレジストパターンＰＲ１０１にはイオン注入ＩＭ１０１によってイオンが打ち込まれているため、レジストが硬化・変質し、アッシングで除去しきれない残渣物ＰＲ１０１ａがパターンの縁に沿って残るためである。このため、図３３に示されるように、洗浄処理（ウェット処理）を行って、この残渣物ＰＲ１０１ａを除去する。
次に、図３４に示されるように、半導体基板１の主面上に、すなわち絶縁膜１０３上に、フォトレジストパターンＰＲ１０３を形成する。フォトレジストパターンＰＲ１０３は、上記フォトレジストパターンＰＲ３に対応するものであり、ｎＭＩＳ領域１Ａを覆いかつｐＭＩＳ領域１Ｃを露出する。
次に、フォトレジストパターンＰＲ１０３をイオン注入阻止マスクとして半導体基板１に対してｐ型不純物のイオン注入ＩＭ１０３を行うことにより、ｐＭＩＳ領域１Ｃのｎ型ウエルＮＷ１にｐ型の半導体領域であるエクステンション領域ＥＸ１０３を形成する。このイオン注入ＩＭ１０３の際に、ゲート電極ＧＥ３とその側壁上の絶縁膜１０３とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域ＥＸ１０３は、ゲート電極ＧＥ３の側壁上の絶縁膜１０３の側面（ゲート電極ＧＥ３に接している側とは反対側の面）に整合（自己整合）して形成される。イオン注入ＩＭ１０３は上記イオン注入ＩＭ３に相当するものであり、エクステンション領域ＥＸ１０３は、上記エクステンション領域ＥＸ３に相当するものである。
その後、フォトレジストパターンＰＲ１０３を除去するが、ここではこれ以降の工程（上記サイドウォールスペーサＳＷ形成工程や上記ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４形成工程など）の図示および説明は省略する。
次に、第２の比較例の半導体装置の製造工程について、図３５〜図３９を参照しながら説明する。図３５〜図３９は、第２の比較例の半導体装置の製造工程中の要部断面図である。
第２の比較例の半導体装置の製造工程においては、上記第１の比較例の半導体装置と同様にして上記図３０の上記絶縁膜１０３形成工程を行った後、上記絶縁膜１０３を異方性エッチング（エッチバック）することにより、図３５に示されるように、ゲート電極（図３０の場合はゲート電極ＧＥ１，ＧＥ３）の側壁上に上記絶縁膜１０３を残して側壁絶縁膜２０３とし、他の領域の上記絶縁膜１０３を除去する。第１の比較例と第２の比較例の相違点は、第１の比較例では、ゲート電極の側壁上だけでなく、ゲート電極の上面上やゲート電極が形成されていない領域の半導体基板１の主面上にも絶縁膜１０３が形成されていたのに対して、第２の比較例では、ゲート電極の側壁上にのみ側壁絶縁膜２０３が形成されていることである。
次に、図３６に示されるように、半導体基板１の主面上にフォトレジストパターンＰＲ２０１を形成する。フォトレジストパターンＰＲ２０１は、上記フォトレジストパターンＰＲ１，ＰＲ１０１に対応するものであり、ｐＭＩＳ領域１Ｃを覆いかつｎＭＩＳ領域１Ａを露出する。
次に、フォトレジストパターンＰＲ２０１をイオン注入阻止マスクとして半導体基板１に対してｎ型不純物のイオン注入ＩＭ２０１を行うことにより、ｎＭＩＳ領域１Ａのｐ型ウエルＰＷ１にｎ型の半導体領域であるエクステンション領域ＥＸ２０１を形成する。このイオン注入ＩＭ２０１の際に、ゲート電極ＧＥ１とその側壁上の側壁絶縁膜２０３とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域ＥＸ２０１は、ゲート電極ＧＥ１の側壁上の側壁絶縁膜２０３の側面（ゲート電極ＧＥ１に接している側とは反対側の面）に整合（自己整合）して形成される。イオン注入ＩＭ２０１は上記イオン注入ＩＭ１，ＩＭ１０１に相当するものであり、エクステンション領域ＥＸ２０１は上記エクステンション領域ＥＸ１，ＥＸ１０１に相当するものである。
次に、図３７に示されるように、フォトレジストパターンＰＲ２０１をアッシングなどによって除去する。この際、半導体基板１上に、フォトレジストパターンＰＲ２０１の残渣物ＰＲ２０１ａが残存しやすい。このため、図３８に示されるように、洗浄処理（ウェット処理）を行って、この残渣物ＰＲ２０１ａを除去する。
次に、図３９に示されるように、半導体基板１の主面上にフォトレジストパターンＰＲ２０３を形成する。フォトレジストパターンＰＲ２０３は、上記フォトレジストパターンＰＲ３，ＰＲ１０３に対応するものであり、ｎＭＩＳ領域１Ａを覆いかつｐＭＩＳ領域１Ｃを露出する。
次に、フォトレジストパターンＰＲ２０３をイオン注入阻止マスクとして半導体基板１に対してｐ型不純物のイオン注入ＩＭ２０３を行うことにより、ｐＭＩＳ領域１Ｃのｎ型ウエルＮＷ１にｐ型の半導体領域であるエクステンション領域ＥＸ２０３を形成する。このイオン注入ＩＭ２０３の際に、ゲート電極ＧＥ３とその側壁上の側壁絶縁膜２０３とが、イオン注入阻止マスクとして機能する。このため、エクステンション領域ＥＸ２０３は、ゲート電極ＧＥ３の側壁上の側壁絶縁膜２０３の側面（ゲート電極ＧＥ３に接している側とは反対側の面）に整合（自己整合）して形成される。イオン注入ＩＭ２０３は上記イオン注入ＩＭ３，ＩＭ１０３に相当するものであり、エクステンション領域ＥＸ２０３は、上記エクステンション領域ＥＸ３，ＥＸ１０３に相当するものである。
その後、フォトレジストパターンＰＲ２０３を除去するが、ここではこれ以降の工程（上記サイドウォールスペーサＳＷ形成工程や上記ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４形成工程など）の図示および説明は省略する。
上記第１の比較例および第２の比較例の半導体装置の製造工程では、フォトレジストパターンＰＲ１０１，ＰＲ２０１をアッシングなどによって除去した後、フォトレジストパターンＰＲ１０１，ＰＲ２０１の残渣物ＰＲ１０１ａ，ＰＲ２０１ａが残存しやすいため、洗浄処理（ウェット処理）を行って、この残渣物ＰＲ１０１ａ，ＰＲ２０１ａを除去する必要がある。この際、残渣物ＰＲ１０１ａ，ＰＲ２０１ａが除去されるだけでなく、絶縁膜１０３（第１の比較例の場合）や側壁絶縁膜２０３（第２の比較例の場合）も等方的にエッチングされてしまい、絶縁膜１０３（第１の比較例の場合）や側壁絶縁膜２０３（第２の比較例の場合）の厚みが薄くなってしまう。絶縁膜１０３（第１の比較例の場合）や側壁絶縁膜２０３（第２の比較例の場合）の厚みの減少を防止するために、残渣物ＰＲ１０１ａ，ＰＲ２０１ａの除去のための洗浄工程のエッチング能力を下げると、残渣物ＰＲ１０１ａ，ＰＲ２０１ａを十分に除去できなくなる虞があるため、残渣物ＰＲ１０１ａ，ＰＲ２０１ａの除去のための洗浄工程による絶縁膜１０３や側壁絶縁膜２０３の厚みの減少は防ぎ難い。残渣物ＰＲ１０１ａ，ＰＲ２０１ａの除去のための洗浄工程によりゲート電極の側壁上の絶縁膜１０３や側壁絶縁膜２０３の厚みが減少すると、イオン注入ＩＭ１０１，Ｍ２０１においてオフセットスペーサとして機能する絶縁膜１０３や側壁絶縁膜２０３の厚みに比べて、イオン注入ＩＭ１０３，Ｍ２０３においてオフセットスペーサとして機能する絶縁膜１０３や側壁絶縁膜２０３の厚みが薄くなる。これは、イオン注入を行う度に、オフセットスペーサとして機能する絶縁膜１０３や側壁絶縁膜２０３の厚みが薄くなってしまうことになり、イオン注入された不純物の分布状態が、イオン注入を行う度に異なってしまうことにつながる。
具体的には、第１の比較例の場合、図３１のイオン注入ＩＭ１０１の際のゲート電極ＧＥ１の側壁上の絶縁膜１０３の厚みＴ１０３ａに比べて、図３４のイオン注入ＩＭ１０３の際のゲート電極ＧＥ３の側壁上の絶縁膜１０３の厚みＴ１０３ｂが小さくなる（すなわちＴ１０３ａ＞Ｔ１０３ｂ）。このため、第１の比較例の場合、イオン注入ＩＭ１０１で形成されるエクステンション領域ＥＸ１０１の端部とゲート電極ＧＥ１の側面との間の間隔（距離）に比べて、イオン注入ＩＭ１０３で形成されるエクステンション領域ＥＸ１０３の端部とゲート電極ＧＥ３の側面との間の間隔（距離）が小さくなってしまう。また、第２の比較例の場合、図３６のイオン注入ＩＭ２０１の際のゲート電極ＧＥ１の側壁上の側壁絶縁膜２０３の厚みＴ２０３ａに比べて、図３９のイオン注入ＩＭ２０３の際のゲート電極ＧＥ３の側壁上の側壁絶縁膜２０３の厚みＴ２０３ｂが小さくなる（すなわちＴ２０３ａ＞Ｔ２０３ｂ）。このため、第２の比較例の場合、イオン注入ＩＭ２０１で形成されるエクステンション領域ＥＸ２０１の端部とゲート電極ＧＥ１の側面との間の間隔（距離）に比べて、イオン注入ＩＭ２０３で形成されるエクステンション領域ＥＸ２０３の端部とゲート電極ＧＥ３の側面との間の間隔（距離）が小さくなってしまう。
第１および第２の比較例のように同じオフセットスペーサ用の絶縁膜１０３または側壁絶縁膜２０３を用いてイオン注入を行う場合には、フォトレジストパターンの除去と再形成を繰り返す回数が多くなるほど、オフセットスペーサとして機能する絶縁膜１０３または側壁絶縁膜２０３の厚みの減少が激しくなり、それに伴う不具合が生じやすくなる。
また、フォトレジストパターンＰＲ１０１，ＰＲ２０１をアッシングではなくウェット処理によって除去した場合には、そのウェット処理の際に絶縁膜１０３（第１の比較例の場合）や側壁絶縁膜２０３（第２の比較例の場合）も等方的にエッチングされてしまい、絶縁膜１０３（第１の比較例の場合）や側壁絶縁膜２０３（第２の比較例の場合）の厚みが薄くなってしまう。このため、第１の比較例や第２の比較例において、イオン注入を行う度にオフセットスペーサとして機能する絶縁膜１０３や側壁絶縁膜２０３の厚みが薄くなってしまう現象は、フォトレジストパターンＰＲ１０１，ＰＲ２０１の除去を有効に行う場合には（歩留まりを犠牲にしないでフォトレジストパターンを除去する場合には）、生じ得る課題である。フォトレジストパターンＰＲ１０１，ＰＲ２０１の残渣物ＰＲ１０１ａ，ＰＲ２０１ａの悪影響を無視してフォトレジストパターンＰＲ１０１，ＰＲ２０１をアッシングのみで除去することも一応可能であるが、その場合には製造歩留まりが低下する。
つまり、第１および第２の比較例では、フォトレジストパターンＰＲ１０１，ＰＲ２０１の除去に伴い、本来エッチングされたくない絶縁膜１０３や側壁絶縁膜２０３までもがエッチングされて厚みが薄くなり、この厚みが薄くなった絶縁膜１０３や側壁絶縁膜２０３を再度オフセットスペーサとして使用してイオン注入を行うことで、イオン注入された不純物の分布状態が設計値と異なってしまう現象を引き起こすのである。
それに対して、本実施の形態の技術思想は、オフセットスペーサ用の膜を用いてイオン注入を行った後、フォトレジストパターンの除去に伴いオフセットスペーサ用の膜までもがエッチングされる虞があるのであれば、フォトレジストパターンの除去後にオフセットスペーサ用の膜を積極的に除去してから、オフセットスペーサ用の膜を改めて形成し直し、その再形成したオフセットスペーサ用の膜を用いて次のイオン注入を行うことである。つまり、オフセットスペーサ用の膜のエッチングをできるだけ抑制するという観点ではなく、オフセットスペーサ用の膜を積極的に除去してからオフセットスペーサ用の膜を再形成するという観点に着目している。これにより、オフセットスペーサ用の膜を積極的に除去する際に、フォトレジストパターンの残渣物も的確に除去（リフトオフ）することができることに加えて、改めて形成した所定の厚みのオフセットスペーサ用の膜を用いて次のイオン注入を行うことで、オフセットスペーサの厚みを所定の厚みに的確に制御することができる。これにより、上記第１の比較例や第２の比較例で発生する、オフセットスペーサ（上記絶縁膜１０３および側壁絶縁膜２０３）の厚みが、イオン注入ごとに段々と減少していくという問題を解決することができる。このような技術思想を反映して、本実施の形態では、オフセットスペーサ用の膜を用いたイオン注入を行う場合に、フォトレジストパターンを除去工程とフォトレジストパターンを再形成する工程との間に、オフセットスペーサ用の膜を除去してから新たなオフセットスペーサ用の膜を再形成する工程を追加している。以下、図４０〜図４５などを参照して説明する。
図４０〜図４５は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図４０〜図４５では、上記図３〜図２９に示されるｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのうち、ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｃが示されているが、図４０は上記図６に対応し、図４１は上記図８に対応し、図４２は上記図９に対応し、図４３は上記図１０に対応し、図４４は上記図１６に対応し、図４５は上記図１８に対応している。
本実施の形態の半導体装置の製造工程においては、上記図５に対応する図４０に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極（図４０の場合はゲート電極ＧＥ１，ＧＥ３）を覆うように、オフセットスペーサ用の材料膜３を形成してから、上記図７に対応する図４１に示されるように、半導体基板１の主面上に、すなわち材料膜３上に、フォトレジストパターンＰＲ１を形成する。フォトレジストパターンＰＲ１は、ｐＭＩＳ領域１Ｃを覆いかつｎＭＩＳ領域１Ａを露出する。
次に、上記図８に対応する図４１に示されるように、フォトレジストパターンＰＲ１をイオン注入阻止マスクとして半導体基板１に対してｎ型不純物のイオン注入ＩＭ１を行うことにより、ｎＭＩＳ領域１Ａのｐ型ウエルＰＷ１にｎ型の半導体領域であるエクステンション領域ＥＸ１を形成する。上述したように、このイオン注入ＩＭ１の際に、ｎＭＩＳ領域１Ａのゲート構造体（ゲート電極ＧＥ１）の側壁上の材料膜３は、オフセットスペーサ（イオン注入阻止マスク）として機能する。
次に、上記図９に対応する図４２に示されるように、フォトレジストパターンＰＲ１をアッシングなどによって除去する。この際、材料膜３上に、フォトレジストパターンＰＲ１の残渣物ＰＲ１ａが残存する可能性がある。これは、フォトレジストパターンＰＲ１にはイオン注入ＩＭ１によってイオンが打ち込まれているため、レジストが硬化・変質し、アッシングで除去しきれない残渣物ＰＲ１ａがパターンの縁に沿って残るためである。しかしながら、材料膜３上に、フォトレジストパターンＰＲ１の残渣物ＰＲ１ａがたとえ残存したとしても、図４３に示されるように、ステップＳ９ａで材料膜３を除去することにより、材料膜３とともに残渣物ＰＲ１ａも除去（リフトオフ）される。本実施の形態では、フォトレジストパターンＰＲ１を除去し、更に、材料膜３を積極的に除去することで、材料膜３とともに残渣物ＰＲ１ａをリフトオフして除去することができる。また、フォトレジストパターンＰＲ１に打ち込まれたイオン（注入）種は、アッシング後にオフセットスペーサ用の材料膜３の表面に残留する可能性があるが、ステップＳ９ａで材料膜３を除去する際に、オフセットスペーサ用の材料膜３の表面に残留する注入種（イオン注入種）や上記残渣物ＰＲ１ａも材料膜３と共に半導体基板１上から除去される。
次に、図４４に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極（図４４の場合はゲート電極ＧＥ１，ＧＥ３）を覆うように、オフセットスペーサ用の材料膜５を形成してから、上記図４５に示されるように、半導体基板１の主面上に、すなわち材料膜５上に、フォトレジストパターンＰＲ３を形成する。フォトレジストパターンＰＲ３は、ｎＭＩＳ領域１Ａを覆いかつｐＭＩＳ領域１Ｃを露出する。
次に、図４５に示されるように、フォトレジストパターンＰＲ３をイオン注入阻止マスクとして半導体基板１に対してｐ型不純物のイオン注入ＩＭ３を行うことにより、ｐＭＩＳ領域１Ｃのｎ型ウエルＮＷ１にｐ型の半導体領域であるエクステンション領域ＥＸ３を形成する。上述したように、このイオン注入ＩＭ３の際に、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ３）の側壁上の材料膜５は、オフセットスペーサ（イオン注入阻止マスク）として機能する。
材料膜５の厚みＴ５は、成膜条件を制御するなどして、所定の厚みに的確に制御することが比較的容易である。このため、材料膜５の成膜工程では、イオン注入ＩＭ３のオフセットスペーサとして相応しい厚みになるように材料膜５を形成する。このため、第１および第２の比較例では、レジストパターンＰＲ１０１，ＰＲ２０１の除去に伴いオフセットスペーサとして相応しい厚みよりも薄くなった絶縁膜１０３や側壁絶縁膜２０３をオフセットスペーサとしてイオン注入ＩＭ１０３，ＩＭ２０３を行うのに対して、本実施の形態では、オフセットスペーサとして相応しい厚みの材料膜５（材料膜５ａ）をオフセットスペーサとして用いてイオン注入ＩＭ３を行うことができる。
なお、上記図１〜図２９の工程の場合は、図４３（材料膜３の除去工程）と図４４（材料膜５形成工程）との間に、上記ステップＳ５ｂ（材料膜４形成工程）、上記ステップＳ６ｂ（フォトレジストパターンＰＲ２形成工程）、上記ステップ７ｂ（イオン注入ＩＭ２）、上記ステップＳ８ｂ（フォトレジストパターンＰＲ２除去工程）および上記ステップＳ９ｂ（材料膜４除去工程）とがある。この場合、ステップＳ９ａで材料膜３を除去した後に、ステップＳ５ｂで材料膜４を、イオン注入ＩＭ２のオフセットスペーサとして相応しい厚みになるように形成し、このオフセットスペーサとして相応しい厚みの材料膜４（材料膜４ａ）をオフセットスペーサとして用いてステップＳ７ｂのイオン注入ＩＭ２を行うことができる。また、上記図１〜図２９の工程の場合は、ステップ９ｃで材料膜５を除去した後に、ステップＳ５ｄで材料膜６を、イオン注入ＩＭ４のオフセットスペーサとして相応しい厚みになるように形成し、このオフセットスペーサとして相応しい厚みの材料膜６（材料膜６ａ）をオフセットスペーサとして用いてステップＳ７ｄのイオン注入ＩＭ４を行うことができる。
その後の工程の図示および説明は、上記図１〜図２９を参照して行っているので、ここでは省略する。
本実施の形態では、オフセットスペーサを用いたイオン注入を行うに際して、フォトレジストパターン（レジストパターンＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４）を形成し直す度に、オフセットスペーサとして使用する材料膜（材料膜３，４，５，６）も形成し直す。オフセットスペーサ用の材料膜（材料膜３，４，５，６）の形成膜厚（厚みＴ３，Ｔ４，Ｔ５，Ｔ６）を所定の厚みに制御することは、比較的容易である（例えば成膜条件を制御することで可能である）ため、オフセットスペーサとして相応しい所定の厚さを有する材料膜（材料膜３，４，５，６）をオフセットスペーサ（イオン注入阻止マスク）として用いて、イオン注入（イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４）を行うことができる。
そして、一例として、厚みＴ３，Ｔ４，Ｔ５，Ｔ６が同じ（Ｔ３＝Ｔ４＝Ｔ５＝Ｔ６）になるようにステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃ，Ｓ５ｄで各材料膜３，４，５，６を形成すれば、各イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４の際のオフセットスペーサ（材料膜３ａ，４ａ，５ａ，６ａ）の厚みを同じにすることができ、それによって、各イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４で注入された不純物の分布状態を同じにすることができる。具体的には、エクステンション領域ＥＸ１の端部とゲート電極ＧＥ１の側面との間の間隔（距離）と、エクステンション領域ＥＸ２の端部とゲート電極ＧＥ２の側面との間の間隔（距離）と、エクステンション領域ＥＸ３の端部とゲート電極ＧＥ３の側面との間の間隔（距離）と、エクステンション領域ＥＸ４の端部とゲート電極ＧＥ４の側面との間の間隔（距離）とを、同じにすることができる。
もちろん、厚みＴ３，Ｔ４，Ｔ５，Ｔ６がそれぞれ互いに異なるようにしてもよく、Ｔ３＝Ｔ４、Ｔ５＝Ｔ６、でＴ３≠Ｔ５のように、一部が異なり、一部が同一の厚みになるようにしてもよい。形成するエクステンション領域の導電型を変えるためや、同じ導電型であっても、トランジスタの駆動電圧の違いや要求されるトランジスタ特性（トランジスタの設計値）に応じて、エクステンション領域のプロファイル（不純物濃度や深さ、ゲート電極とエクステンション領域との間の距離の制御など）を変えるために柔軟に厚みは変更するべきである。
また、本実施の形態では、フォトレジストパターン（レジストパターンＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４）を形成し直す度に、オフセットスペーサとして使用する材料膜（材料膜３，４，５，６）も形成し直すが、これは、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を１セットとし、これを複数セット繰り返すということである。ここで、ステップＳ５ａ，５ｂ，５ｃ，５ｄに対応するオフセットスペーサ用の材料膜の形成工程をステップＳ５と称し、ステップＳ６ａ，６ｂ，６ｃ，６ｄに対応するフォトレジストパターン形成工程をステップＳ６と称し、ステップＳ７ａ，７ｂ，７ｃ，７ｄに対応するイオン注入工程をステップＳ７と称することとする。また、ステップＳ８ａ，８ｂ，８ｃ，８ｄに対応するフォトレジストパターン除去工程をステップＳ８と称し、ステップＳ９ａ，９ｂ，９ｃ，９ｄに対応するオフセットスペーサ用の材料膜の除去工程をステップＳ９と称することとする。但し、前記複数セットにおいて、ステップＳ６で形成されるフォトレジストパターンは、フォトレジストパターンの開口領域（フォトレジストパターンで覆われずに露出される領域）が各セット毎に異なっている。上記図１〜図２９の場合は、４セット繰り返しており、図４０〜図４５の場合は、２セット繰り返している。繰り返しの数は、複数（すなわち２セット以上）であればよく、３セットであっても、あるいは５セット以上であってもよい。
この繰り返すセット数は、ステップＳ７のイオン注入の条件（注入する不純物の種類、ドーズ量、注入エネルギーなど）が異なる領域数に対応している。ステップＳ７のイオン注入の条件を変える理由は、形成するエクステンション領域の導電型を変えるためや、同じ導電型であっても、トランジスタの駆動電圧の違いや要求されるトランジスタ特性（トランジスタの設計値）に応じて、エクステンション領域のプロファイル（不純物濃度や深さ、ゲート電極とエクステンション領域との間の距離の制御など）を変えるためである。上記図１〜図２９の場合には、ｎＭＩＳ領域１ＡとｎＭＩＳ領域１ＢとｐＭＩＳ領域１ＣとｐＭＩＳ領域１Ｃとで、ステップＳ７のイオン注入の条件（すなわちステップＳ７ａのイオン注入ＩＭ１の条件とステップＳ７ｂのイオン注入ＩＭ２の条件とステップＳ７ｃのイオン注入ＩＭ３の条件とステップＳ７ｄのイオン注入ＩＭ４の条件）が異なっているため、４セット繰り返している。もしも、イオン注入ＩＭ１およびイオン注入ＩＭ２のどちらとも異なる条件でステップＳ７のイオン注入を行うべきｎチャネル型ＭＩＳＦＥＴ形成予定領域が更にあれば、その領域に対してステップＳ７のイオン注入を行うために、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９のセットを追加する。同様に、イオン注入ＩＭ３およびイオン注入ＩＭ４のどちらとも異なる条件でステップＳ７のイオン注入を行うべきｐチャネル型ＭＩＳＦＥＴ形成予定領域が更にあれば、その領域に対してステップＳ７のイオン注入を行うために、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９のセットを追加する。
また、本実施の形態では、ステップＳ５ａ〜Ｓ９ａのセットと、ステップＳ５ｂ〜Ｓ９ｂのセットと、ステップＳ５ｃ〜Ｓ９ｃのセットと、ステップＳ５ｄ〜Ｓ９ｄのセットとを、この順序で行っているが、これに限定されず、セットの順序を変更することもできる。例えば、ステップＳ５ｃ〜Ｓ９ｃのセットと、ステップＳ５ｄ〜Ｓ９ｄのセットと、ステップＳ５ａ〜Ｓ９ａのセットと、ステップＳ５ｂ〜Ｓ９ｂのセットとを、この順で行うこともできる。あるいは、ステップＳ５ａ〜Ｓ９ａのセットと、ステップＳ５ｃ〜Ｓ９ｃのセットと、ステップＳ５ｂ〜Ｓ９ｂのセットと、ステップＳ５ｄ〜のセットとを、この順で行うこともできる。
また、ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９を１セットとし、これを複数セット繰り返すが、最後のセットにおけるステップＳ９のオフセットスペーサ用の材料膜の除去工程は、省略するか、あるいは除去を軽く行い、その材料膜を層状に残存させることもできる。これは、上記図１〜図２９の場合は、ステップＳ９ｄの材料膜６の除去工程を省略するか、あるいはステップＳ９ｄの材料膜６の除去工程を軽く行い、材料膜６を層状に残存させることに対応している。オフセットスペーサ用の膜は、厚みが薄いため、上記第１および第２の比較例のようにフォトレジストパターンの除去に伴いオフセットスペーサ用の膜の厚みが薄くなると問題が生じるため、本実施の形態では、オフセットスペーサ用の膜を除去してから新たなオフセットスペーサ用の膜を形成し直している。しかしながら、その後にステップＳ１０で形成するサイドウォールスペーサＳＷは、その厚みがオフセットスペーサの厚み（Ｔ３，Ｔ４，Ｔ５，Ｔ６に相当）に比べてかなり厚いため、フォトレジストパターンＰＲ４の除去に伴い材料膜６の厚みが薄くなり、この材料膜６が層状に残存したとしても、ステップＳ１１のイオン注入（ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４形成のためのイオン注入）に与える影響は少ない。このため、上記図１〜図２９の場合に、ステップＳ９ｄの材料膜６の除去工程を省略するか、あるいはステップＳ９ｄの材料膜６の除去工程を軽く行い、材料膜６を層状に残存させ、その後にステップＳ１０でサイドウォールスペーサＳＷを形成したとしても、フォトレジストパターンＰＲ４の除去に伴い材料膜６の厚みが薄くなる現象の悪影響を防止できる。この場合には、サイドウォールスペーサＳＷの側面とゲート電極の側壁との間およびサイドウォールスペーサＳＷの下面および半導体基板１の主面との間に、材料膜６が存在することになる。但し、最後のセットにおけるステップＳ９のオフセットスペーサ用の材料膜の除去工程（上記図１〜図２９の場合はステップＳ９ｄの材料膜６の除去工程）を省略するか、あるいは除去を軽く行い、その材料膜（上記図１〜図２９の場合は材料膜６）を層状に残存させる場合は、その材料膜（上記図１〜図２９の場合は材料膜６）は絶縁材料膜とする（導電材料にはしない）ことが好ましい。
図４６は、本実施の形態を適用した半導体チップ（半導体装置）ＣＰ１の一例を示す平面レイアウト図であり、半導体チップに形成された回路ブロックなどのレイアウトの一例が示されている。
図４６に示される半導体チップ（半導体装置）ＣＰ１は、Ｉ／Ｏ回路（入出力回路）が形成されたＩ／Ｏ回路領域３１と、電源電圧回路（電源電圧生成回路）が形成された電源電圧回路領域３２と、ＣＰＵやアナログ回路などのコア回路が形成されたコア回路領域３３と、ＳＲＡＭが形成されたＳＲＡＭ領域３４とを有している。これらの回路領域（３１，３２，３３，３４）には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとが複数形成されている。
これら複数のＭＩＳＦＥＴは、チャネルの導電型が同じＭＩＳＦＥＴ同士であっても、駆動電圧の違いや要求されるトランジスタ特性（トランジスタの設計値）に応じてエクステンション領域のプロファイル（不純物濃度や深さなど）を変えるために、エクステンション領域形成用のイオン注入（上記イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４に相当するイオン注入）の条件を変える場合がある。例えば、ｎチャネル型ＭＩＳＦＥＴに対して４条件とｐチャネル型ＭＩＳＦＥＴに対して４条件の合計８条件のイオン注入（エクステンション領域を形成するためのイオン注入）を設定する場合がある。その内訳例は、Ｉ／Ｏ回路領域３１に形成されるｎチャネル型ＭＩＳＦＥＴに対して２条件（駆動電圧などの違いでイオン注入を打ち分ける）と、他の回路領域（３２，３３，３４）に形成されるｎチャネル型ＭＩＳＦＥＴに対して２条件（駆動電圧などの違いでイオン注入を打ち分ける）である。また、Ｉ／Ｏ回路領域３１に形成されるｐチャネル型ＭＩＳＦＥＴに対して２条件（駆動電圧などの違いでイオン注入を打ち分ける）と、他の回路領域（３２，３３，３４）に形成されるｐチャネル型ＭＩＳＦＥＴに対して２条件（駆動電圧などの違いでイオン注入を打ち分ける）である。このように、エクステンション領域を形成するためのイオン注入（上記イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４に相当するイオン注入）の条件を８条件設定する場合には、その８条件のそれぞれでイオン注入を行うべき各領域に対して、上記ステップＳ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９のセットを行えばよい（この場合８セット繰り返すことになる）。
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例に対応している。図４７〜図５４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図４０〜図４５に対応するものである。
図４７は、上記図４０と同じ工程段階に対応し、図４９は、上記図４１と同じ工程段階に対応し、図５０は、上記図４２と同じ工程段階に対応し、図５１は、上記図４３と同じ工程段階に対応し、図５２は、上記図４４と同じ工程段階に対応し、図５４は、上記図４５と同じ工程段階に対応している。従って、図４７〜図５４の工程が、上記図４０〜図４５の工程と相違しているのは、図４８の工程と図５３の工程を追加した点である。
すなわち、上記実施の形態１と同様にして材料膜３を形成して、上記図４０と同様の図４７の構造を得た後、本実施の形態では、図４８に示されるように、材料膜３を異方性エッチングする（すなわち材料膜３に対してドライエッチングによる全面エッチバック処理を行う）。材料膜３の形成後で、材料膜３上にフォトレジストパターンＰＲ１を形成する前に、材料膜３の異方性エッチング工程を追加した点が、上記実施の形態１と相違している。
次に、上記実施の形態１と同様に、図４９に示されるようにフォトレジストパターンＰＲ１を形成してから、イオン注入ＩＭ１を行う。フォトレジストパターンＰＲ１およびイオン注入ＩＭ１については、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。
次に、上記実施の形態１と同様に、図５０に示されるようにフォトレジストパターンＰＲ１を除去し、図５１に示されるように材料膜３を除去し、図５２に示されるように材料膜５を形成する。それから、本実施の形態では、図５３に示されるように、材料膜５を異方性エッチングする（すなわち材料膜５に対してドライエッチングによる全面エッチバック処理を行う）。材料膜５の形成後で、材料膜５上にフォトレジストパターンＰＲ３を形成する前に、材料膜５の異方性エッチング工程を追加した点が、上記実施の形態１と相違している。その後、上記実施の形態１と同様に、図５４に示されるようにフォトレジストパターンＰＲ３を形成してから、イオン注入ＩＭ３を行う。
上記図１〜図２９の工程に本実施の形態を適用する場合は、更に、上記ステップＳ５ｂ（材料膜４形成工程）とステップＳ６ｂ（フォトレジストパターンＰＲ２形成工程）との間に材料膜４の異方性エッチング工程を追加し、上記ステップＳ５ｄ（材料膜６形成工程）とステップＳ６ｄ（フォトレジストパターンＰＲ４形成工程）との間に材料膜６の異方性エッチング工程を追加することになる。
他の工程は、上記実施の形態１と基本的には同じであるため、ここではこれ以上の説明は省略する。
本実施の形態は、上記実施の形態１の効果に加えて、以下のような特有の効果を得ることができる。
本実施の形態では、オフセットスペーサ用の材料膜（材料膜３，４，５，６）の形成後に、その材料膜に対して異方性のエッチング（すなわちドライエッチングによる全面エッチバック処理）を行うが、エッチングが異方性であるため、ゲート構造体（ゲート電極）の側壁上のオフセットスペーサ用の材料膜の厚み（半導体基板１の主面に略平行な方向の厚み）は、異方性エッチングの前後で変わらない。一方、ゲート構造体で覆われていない領域の半導体基板１の主面上の材料膜（材料膜３，４，５，６）の厚み（半導体基板１の主面に略垂直な方向の厚み）と、ゲート構造体の上面上の材料膜（材料膜３，４，５，６）の厚み（半導体基板１の主面に垂直な方向の厚み）は、異方性エッチングによって減少する。
このことについて、ｎＭＩＳ領域１Ａに着目すれば、ゲート構造体（ゲート電極ＧＥ１）の側壁上の材料膜３ａの厚み（半導体基板１の主面に略平行な方向の厚み、図４７および図４８で厚みＴ３ａとして示されている）は、材料膜３に対する異方性エッチングの前後で変わらない。このため、イオン注入ＩＭ１の際にオフセットスペーサとして機能する材料膜３ａの厚み（厚みＴ３ａに対応）は、材料膜３の異方性エッチングを行っても変わらず、ステップＳ５ａでの材料膜３の形成厚みによって決まることになり、材料膜３の成膜工程では、イオン注入ＩＭ１のオフセットスペーサとして相応しい厚みになるように材料膜３を形成すればよい。一方、半導体基板１の主面上の材料膜３ｃの厚み（半導体基板１の主面に略垂直な方向の厚み、図４７および図４８で厚みＴ３ｃとして示されている）と、ゲート構造体（ゲート電極ＧＥ１）の上面上の材料膜３ｂの厚み（半導体基板１の主面に略垂直な方向の厚み）は、異方性エッチングによって減少する。このため、イオン注入ＩＭ１の際に、半導体基板１（ｐ型ウエルＰＷ１）に不純物イオンを注入するために、不純物イオンが材料膜３ｃを突き抜ける必要があるが、材料膜３の異方性エッチングを行ったことで、不純物イオンが突き抜けるべき材料膜３ｃの厚みを薄くすることができ、イオン注入ＩＭ１で半導体基板１（ｐ型ウエルＰＷ１）に導入した不純物の深さ方向のプロファイル（分布）を制御しやすくなる効果が得られる。また、イオン注入ＩＭ１における注入深さの制御性が高くなるという効果も得られる。
材料膜４，５，６についても同様のことが言え、材料膜４の異方性エッチング工程を追加したことで、材料膜４ｃの厚みを薄くすることができ、イオン注入ＩＭ２で半導体基板１（ｐ型ウエルＰＷ２）に導入した不純物の深さ方向のプロファイル（分布）を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。また、材料膜５の異方性エッチング工程を追加したことで、材料膜５ｃの厚みを薄くすることができ、イオン注入ＩＭ３で半導体基板１（ｎ型ウエルＮＷ１）に導入した不純物の深さ方向のプロファイル（分布）を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。また、材料膜６の異方性エッチング工程を追加したことで、材料膜６ｃの厚みを薄くすることができ、イオン注入ＩＭ４で半導体基板１（ｎ型ウエルＮＷ２）に導入した不純物の深さ方向のプロファイル（分布）を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。
また、オフセットスペーサ用の材料膜（３，４，５，６）の異方性エッチング工程では、材料膜３ａ，４ａ，５ａ，６ａの厚みがゼロにならない場合と、材料膜３ａ，４ａ，５ａ，６ａの厚みがゼロになり半導体基板１が露出する場合があり得る。前者の場合（材料膜３ａ，４，５，６ａの厚みがゼロにならない場合）には、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄで材料膜を除去する際に、フォトレジストパターンの残渣をリフトオフによって除去しやすいという利点を得られる。後者の場合（材料膜３ａ，４，５，６ａの厚みがゼロになり、半導体基板１の主面が露出する場合）には、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４で半導体基板１に導入した不純物の深さ方向のプロファイル（分布）を制御しやすくなる効果や注入深さの制御性が高くなるという効果を最大化できる。なお、後者の場合（材料膜３ａ，４，５，６ａの厚みがゼロになり、半導体基板１の主面が露出する場合）であっても、ゲート構造体の側壁上にはオフセットスペーサ用の材料膜（材料膜３ａ，４ａ，５ａ，６ａ）が残存するため、これをオフセットスペーサとして機能させて、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４を行うことができる。
（実施の形態３）
図５５〜図６８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図３〜図２９と同じ断面領域が示されている。
上記実施の形態１に対する本実施の形態の主要な相違点は、ゲート電極形成後でオフセットスペーサ用の膜（材料膜３）の形成前に、保護膜９を形成することである。以下、図５５〜図６８を参照して具体的に説明する。
上記実施の形態１と同様にステップＳ４までの工程を行って、上記図５に対応する図５５の構造を得る。ステップＳ４までの工程は上記実施の形態１と同様であるので、ここではその説明は省略する。但し、図５５では、ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４がＨｉｇｈ−ｋ膜（高誘電率膜）として形成され、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４がメタルゲート電極（具体的には金属膜７とその上の多結晶シリコン膜８との積層膜）として形成された場合が示されている。
図５５の構造を得た後、本実施の形態では、図５６に示されるように、半導体基板１の主面（主面全面）上に、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、保護膜（保護用の材料膜）９を形成（堆積）する。ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおいて、保護膜９は、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の上面および側壁上と、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１，ＰＷ１およびｎ型ウエルＮＷ１，ＮＷ２）上とに形成される。保護膜９は、後で行う各材料膜３，４，５，６の除去工程（ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄに対応）でエッチングされにくい材料により形成することが望ましい。
本実施の形態は、ステップＳ４とステップＳ５ａとの間に、保護膜９形成工程を追加した点が、上記実施の形態１と相違している。以降の工程は、上記実施の形態１と基本的には同じである（すなわち、本実施の形態の工程フローは、図１および図２の工程フローにおいてステップＳ４とステップＳ５ａとの間に保護膜９形成工程を追加したものとなる）。
すなわち、図５７に示されるように、ステップＳ５ａとして、半導体基板１の主面（主面全面）上に、すなわち保護膜９上に、材料膜３を形成（堆積）する。材料膜３形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では保護膜９が形成されている状態で材料膜３形成工程を行うため、材料膜３は保護膜９上に形成される点が、上記実施の形態１と相違している。保護膜９上に材料膜３を形成したことで、保護膜９と保護膜９上の材料膜３との積層膜が、半導体基板１の主面上に、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように形成された状態となる。
また、後述するように保護膜９と材料膜３とを合わせたものがイオン注入ＩＭ１におけるオフセットスペーサとして機能するため、保護膜９の厚み（形成厚み）と材料膜３の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ１のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ３に相当する厚み、例えば２〜５ｎｍ程度）になるように、保護膜９および材料膜３を形成する。
次に、図５８に示されるように、ステップＳ６ａとして、半導体基板１の主面上に、すなわち材料膜３上に、上記実施の形態１と同様のフォトレジストパターンＰＲ１を形成する。フォトレジストパターンＰＲ１、ＰＲ２，ＰＲ３，ＰＲ４については、本実施の形態も上記実施の形態１と同様であるので、ここではその説明は省略する。
次に、ステップＳ７ａとして、半導体基板１に対してイオン注入ＩＭ１を行う。本実施の形態で行うイオン注入ＩＭ１（ステップＳ７ａ）は、上記実施の形態１におけるイオン注入ＩＭ１と基本的には同じである。但し、上記実施の形態１では、ｎＭＩＳ領域１Ａのゲート構造体（ゲート電極ＧＥ１）とその側壁上の材料膜３とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、ｎＭＩＳ領域１Ａのゲート構造体（ゲート電極ＧＥ１）とその側壁上の保護膜９および材料膜３とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入ＩＭ１において、ｐ型ウエルＰＷ１におけるゲート電極ＧＥ１の直下とゲート電極ＧＥ１の側壁上の保護膜９および材料膜３の直下の領域には、不純物は導入（イオン注入）されない。
イオン注入ＩＭ１により、ｎＭＩＳ領域１Ａにおける半導体基板１（ｐ型ウエルＰＷ１）のゲート電極ＧＥ１の両側の領域にｎ型の不純物が導入（イオン注入）されることにより、エクステンション領域ＥＸ１が形成される。エクステンション領域ＥＸ１は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。また、イオン注入ＩＭ１の前または後に（材料膜３およびフォトレジストパターンＰＲ１が形成されている状態で）、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図５９に示されるように、ステップＳ８ａとして、フォトレジストパターンＰＲ１を除去し、更に、ステップＳ９ａとして、材料膜３を除去する。フォトレジストパターンＰＲ１の除去工程（ステップＳ８ａ）と材料膜３の除去工程（ステップＳ９ａ）は、上記実施の形態１と基本的には同じである。
但し、本実施の形態では、材料膜３の除去工程（ステップＳ９ａ）を行うと、保護膜９が露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）は露出しないようにする必要がある。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）を覆う部分の保護膜９上に材料膜３が残存しない（すなわちゲート構造体を覆う部分の保護膜９全体が露出する）ようにすることが好ましい。このため、材料膜３の除去工程（ステップＳ９ａ）は、材料膜３に比べて保護膜９がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜３を選択的にエッチングして除去するとともに、保護膜９はほとんどエッチングざれずに残存するようにする。具体的には、材料膜３のエッチング速度が保護膜９のエッチング速度の５０倍以上となるエッチング条件（すなわち材料膜３の保護膜９に対するエッチング選択比が５０以上となるエッチング条件）で、材料膜３をウェットエッチングすることにより、材料膜３の除去工程（ステップＳ９ａ）を行う。このため、十分なエッチング選択比が確保できるように、材料膜３と保護膜９とは異なる材料により形成する。
次に、図６０に示されるように、ステップＳ５ｂとして、半導体基板１の主面（主面全面）上に、すなわち保護膜９上に、材料膜４を形成（堆積）する。材料膜４形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では保護膜９が形成されている状態で材料膜４形成工程を行うため、材料膜４は保護膜９上に形成される点が、上記実施の形態１と相違している。保護膜９上に材料膜４を形成したことで、保護膜９と保護膜９上の材料膜４との積層膜が、半導体基板１の主面上に、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように形成された状態となる。
また、後述するように保護膜９と材料膜４とを合わせたものがイオン注入ＩＭ２におけるオフセットスペーサとして機能するため、保護膜９の厚み（形成厚み）と材料膜４の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ２のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ４に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜４を形成する。
次に、図６１に示されるように、ステップＳ６ｂとして、半導体基板１の主面上に、すなわち材料膜４上に、上記実施の形態１と同様のフォトレジストパターンＰＲ２を形成する。
次に、ステップＳ７ｂとして、半導体基板１に対してイオン注入ＩＭ２を行う。本実施の形態で行うイオン注入ＩＭ２（ステップＳ７ｂ）は、上記実施の形態１におけるイオン注入ＩＭ２と基本的には同じである。但し、上記実施の形態１では、ｎＭＩＳ領域１Ｂのゲート構造体（ゲート電極ＧＥ２）とその側壁上の材料膜４とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、ｎＭＩＳ領域１Ｂのゲート構造体（ゲート電極ＧＥ２）とその側壁上の保護膜９および材料膜４とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入ＩＭ２において、ｐ型ウエルＰＷ２におけるゲート電極ＧＥ２の直下とゲート電極ＧＥ２の側壁上の保護膜９および材料膜４の直下の領域には、不純物は導入（イオン注入）されない。
イオン注入ＩＭ２により、ｎＭＩＳ領域１Ｂにおける半導体基板１（ｐ型ウエルＰＷ２）のゲート電極ＧＥ２の両側の領域にｎ型の不純物が導入（イオン注入）されることにより、エクステンション領域ＥＸ２が形成される。エクステンション領域ＥＸ２は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。また、イオン注入ＩＭ２の前または後に（材料膜４およびフォトレジストパターンＰＲ２が形成されている状態で）、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図６２に示されるように、ステップＳ８ｂとして、フォトレジストパターンＰＲ２を除去し、更に、ステップＳ９ｂとして、材料膜４を除去する。フォトレジストパターンＰＲ２の除去工程（ステップＳ８ｂ）と材料膜４の除去工程（ステップＳ９ｂ）は、上記実施の形態１と基本的には同じである。
但し、本実施の形態では、材料膜４の除去工程（ステップＳ９ｂ）を行うと、保護膜９が露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）は露出しないようにする必要がある。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）を覆う部分の保護膜９上に材料膜４が残存しない（すなわちゲート構造体を覆う部分の保護膜９全体が露出する）ようにすることが好ましい。このため、材料膜４の除去工程（ステップＳ９ｂ）は、材料膜４に比べて保護膜９がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜４を選択的にエッチングして除去するとともに、保護膜９はほとんどエッチングざれずに残存するようにする。具体的には、材料膜４のエッチング速度が保護膜９のエッチング速度の５０倍以上となるエッチング条件（すなわち材料膜４の保護膜９に対するエッチング選択比が５０以上となるエッチング条件）で、材料膜４をウェットエッチングすることにより、材料膜４の除去工程（ステップＳ９ｂ）を行う。このため、十分なエッチング選択比が確保できるように、材料膜４と保護膜９とは異なる材料により形成する。
次に、図６３に示されるように、ステップＳ５ｃとして、半導体基板１の主面（主面全面）上に、すなわち保護膜９上に、材料膜５を形成（堆積）する。材料膜５形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では保護膜９が形成されている状態で材料膜５形成工程を行うため、材料膜５は保護膜９上に形成される点が、上記実施の形態１と相違している。保護膜９上に材料膜５を形成したことで、保護膜９と保護膜９上の材料膜５との積層膜が、半導体基板１の主面上に、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように形成された状態となる。
また、後述するように保護膜９と材料膜５とを合わせたものがイオン注入ＩＭ３におけるオフセットスペーサとして機能するため、保護膜９の厚み（形成厚み）と材料膜３の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ３のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ５に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜５を形成する。
次に、図６４に示されるように、ステップＳ６ｃとして、半導体基板１の主面上に、すなわち材料膜５上に、上記実施の形態１と同様のフォトレジストパターンＰＲ３を形成する。
次に、ステップＳ７ｃとして、半導体基板１に対してイオン注入ＩＭ３を行う。本実施の形態で行うイオン注入ＩＭ３（ステップＳ７ｃ）は、上記実施の形態１におけるイオン注入ＩＭ３と基本的には同じである。但し、上記実施の形態１では、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ３）とその側壁上の材料膜５とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ３）とその側壁上の保護膜９および材料膜５とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入ＩＭ３において、ｎ型ウエルＮＷ１におけるゲート電極ＧＥ３の直下とゲート電極ＧＥ３の側壁上の保護膜９および材料膜５の直下の領域には、不純物は導入（イオン注入）されない。
イオン注入ＩＭ３により、ｐＭＩＳ領域１Ｃにおける半導体基板１（ｎ型ウエルＮＷ１）のゲート電極ＧＥ３の両側の領域にｐ型の不純物が導入（イオン注入）されることにより、エクステンション領域ＥＸ３が形成される。エクステンション領域ＥＸ３は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。また、イオン注入ＩＭ３の前または後に（材料膜５およびフォトレジストパターンＰＲ３が形成されている状態で）、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図６５に示されるように、ステップＳ８ｃとして、フォトレジストパターンＰＲ３を除去し、更に、ステップＳ９ｃとして、材料膜５を除去する。フォトレジストパターンＰＲ３の除去工程（ステップＳ８ｃ）と材料膜５の除去工程（ステップＳ９ｃ）は、上記実施の形態１と基本的には同じである。
但し、本実施の形態では、材料膜５の除去工程（ステップＳ９ｃ）を行うと、保護膜９が露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）は露出しないようにする必要がある。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）を覆う部分の保護膜９上に材料膜５が残存しない（すなわちゲート構造体を覆う部分の保護膜９全体が露出する）ようにすることが好ましい。このため、材料膜５の除去工程（ステップＳ９ｃ）は、材料膜５に比べて保護膜９がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜５を選択的にエッチングして除去するとともに、保護膜９はほとんどエッチングざれずに残存するようにする。具体的には、材料膜５のエッチング速度が保護膜９のエッチング速度の５０倍以上となるエッチング条件（すなわち材料膜５の保護膜９に対するエッチング選択比が５０以上となるエッチング条件）で、材料膜５をウェットエッチングすることにより、材料膜５の除去工程（ステップＳ９ｃ）を行う。このため、十分なエッチング選択比が確保できるように、材料膜５と保護膜９とは異なる材料により形成する。
次に、図６６に示されるように、ステップＳ５ｄとして、半導体基板１の主面（主面全面）上に、すなわち保護膜９上に、材料膜６を形成（堆積）する。材料膜６形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では保護膜９が形成されている状態で材料膜６形成工程を行うため、材料膜６は保護膜９上に形成される点が、上記実施の形態１と相違している。保護膜９上に材料膜６を形成したことで、保護膜９と保護膜９上の材料膜６との積層膜が、半導体基板１の主面上に、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように形成された状態となる。
また、後述するように保護膜９と材料膜６とを合わせたものがイオン注入ＩＭ４におけるオフセットスペーサとして機能するため、保護膜９の厚み（形成厚み）と材料膜６の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ４のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ６に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜６を形成する。
次に、図６７に示されるように、ステップＳ６ｄとして、半導体基板１の主面上に、すなわち材料膜６上に、上記実施の形態１と同様のフォトレジストパターンＰＲ４を形成する。
次に、ステップＳ７ｄとして、半導体基板１に対してイオン注入ＩＭ４を行う。本実施の形態で行うイオン注入ＩＭ４（ステップＳ７ｄ）は、上記実施の形態１におけるイオン注入ＩＭ４と基本的には同じである。但し、上記実施の形態１では、ｐＭＩＳ領域１Ｄのゲート構造体（ゲート電極ＧＥ４）とその側壁上の材料膜６とがイオン注入阻止マスクとして機能したのに対して、本実施の形態では、ｐＭＩＳ領域１Ｄのゲート構造体（ゲート電極ＧＥ４）とその側壁上の保護膜９および材料膜６とがイオン注入阻止マスクとして機能する点が相違している。このため、本実施の形態では、イオン注入ＩＭ４において、ｎ型ウエルＮＷ２におけるゲート電極ＧＥ４の直下とゲート電極ＧＥ４の側壁上の保護膜９および材料膜６の直下の領域には、不純物は導入（イオン注入）されない。
イオン注入ＩＭ４により、ｐＭＩＳ領域１Ｄにおける半導体基板１（ｎ型ウエルＮＷ２）のゲート電極ＧＥ４の両側の領域にｐ型の不純物が導入（イオン注入）されることにより、エクステンション領域ＥＸ４が形成される。エクステンション領域ＥＸ４は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。また、イオン注入ＩＭ４の前または後に（材料膜５およびフォトレジストパターンＰＲ４が形成されている状態で）、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図６８に示されるように、ステップＳ８ｄとして、フォトレジストパターンＰＲ４を除去し、更に、ステップＳ９ｄとして、材料膜６を除去する。フォトレジストパターンＰＲ４の除去工程（ステップＳ８ｄ）と材料膜６の除去工程（ステップＳ９ｄ）は、上記実施の形態１と基本的には同じである。
但し、本実施の形態では、材料膜６の除去工程（ステップＳ９ｄ）を行うと、保護膜９が露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）は露出しないようにする必要がある。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）を覆う部分の保護膜９上に材料膜６が残存しない（すなわちゲート構造体を覆う部分の保護膜９全体が露出する）ようにすることが好ましい。このため、材料膜６の除去工程（ステップＳ９ｄ）は、材料膜６に比べて保護膜９がエッチングされにくいようなエッチング条件で行う必要がある。すなわち、材料膜６を選択的にエッチングして除去するとともに、保護膜９はほとんどエッチングざれずに残存するようにする。具体的には、材料膜６のエッチング速度が保護膜９のエッチング速度の５０倍以上となるエッチング条件（すなわち材料膜６の保護膜９に対するエッチング選択比が５０以上となるエッチング条件）で、材料膜６をウェットエッチングすることにより、材料膜６の除去工程（ステップＳ９ｄ）を行う。このため、十分なエッチング選択比が確保できるように、材料膜６と保護膜９とは異なる材料により形成する。
その後、上記実施の形態１と同様のステップＳ１０（サイドウォールスペーサＳＷ形成工程）、ステップＳ１１（ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４形成工程）、ステップＳ１２（活性化アニール工程）や、更にそれ以降の工程を行うが、ここではその図示および説明は省略する。また、他の形態として、ステップＳ９ｄで材料膜６を除去した後、更に保護膜９をウェットエッチングなどにより除去してから、ステップＳ１０（サイドウォールスペーサＳＷ形成工程）を行うこともできる。
本実施の形態でも、上記実施の形態１と同様に、ステップＳ４（ゲート電極形成工程）の後でステップＳ１０（サイドウォールスペーサＳＷ形成工程）の前において、イオン注入阻止マスクとして用いるレジストパターン（フォトレジストパターンＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４に対応）を形成し直す度に、オフセットスペーサ用の膜（材料膜３，４，５，６に対応）を形成し直している。これにより、材料膜３，４，５，６を除去する際に、材料膜３，４，５，６上に残留するレジスト残渣物や注入種も容易に除去できることに加えて、改めて形成した所定の厚みの各材料膜３，４，５，６を用いてイオン注入を行うことで、オフセットスペーサの厚みを所定の厚みに的確に制御することができる。これにより、ＭＩＳＦＥＴの特性を安定化させることができ、半導体装置の性能向上を図ることができる。
更に、本実施の形態では、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように保護膜９を形成しているため、ステップＳ９（Ｓ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄ）でオフセットスペーサ用の膜を除去したときに、保護膜９は露出するが、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４は保護膜９で覆われた状態を維持するため、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４が露出するのを防止することができる。このため、ステップＳ９（Ｓ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄ）でオフセットスペーサ用の膜を除去する工程（ウェットエッチング工程）でゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４が薬液（エッチング液）にさらされるなどしてダメージを受けたりエッチングされてしまうのを、的確に防止することができる。従って、ゲート電極の形状を安定させ、ＭＩＳＦＥＴの特性を安定化させることができ、半導体装置の性能向上を図ることができる。
つまり、本実施の形態は、オフセットスペーサ用の膜を、保護膜９と材料膜（材料膜３，４，５，６に対応）の積層膜とし、レジストパターン（フォトレジストパターンＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４に対応）を形成し直す度にこの材料膜を形成し直すが、保護膜は形成し直さないようにすることで、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４が露出するのを防止する。そして、材料膜３，４，５，６の除去工程は、材料膜３，４，５，６の保護膜９に対するエッチング選択比が十分に大きくなる（具体的には５０以上となる）エッチング条件とすることで、保護膜９のエッチングを抑制または防止しながら、材料膜３，４，５，６を選択的にエッチングして除去することができる。このためには、保護膜９の材料と、材料膜３，４，５，６の材料とを、エッチング選択比を確保できるような組み合わせとし、かつ、高いエッチング選択比が確保できるような薬液（エッチング液）を用いて、材料膜３，４，５，６の除去工程（ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄ）を行えばよい。
これにより、材料膜３，４，５，６の除去工程（ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄ）において、ゲート電極が露出するのを防止するとともに、エッチングによって保護膜９の厚みが減少するのを抑制または防止できるため、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４のそれぞれの段階における保護膜９の厚みをほぼ同じにすることができる。このため、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃ，Ｓ５ｄにおける各材料膜３，４，５，６の形成厚みを制御することで、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４におけるオフセットスペーサの厚み（ここでは材料膜３，４，５，６のいずれかと保護膜９との合計厚み）を所定の厚みに的確に制御することができる。従って、上記第１および第２の比較例で発生する、オフセットスペーサの膜厚が、イオン注入ごとに段々と減少していくという問題を改善することができる。
材料膜３，４，５，６は除去しやすい（すなわちステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄで除去されやすい）方がよく、一方、保護膜９は除去しにくい（すなわちステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄで除去されにくい）方がよいため、この要求される特性を考慮して、材料膜３，４，５，６の材料と保護膜９の材料とを選択する必要がある。このため、保護膜９は、材料膜３，４，５，６とは異なる材料により形成するが、好適な材料の例を具体的に挙げると、次のようになる。
すなわち、材料膜３，４，５，６としては、窒化シリコン膜が特に好ましい。窒化シリコン膜は、ウェットエッチングで除去しやすいため、材料膜３，４，５，６を窒化シリコン膜とすれば、材料膜３，４，５，６の除去工程（ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄ）で材料膜３，４，５，６を、より的確に除去できるようになる。材料膜３，４，５，６に窒化シリコン膜を用いた場合にステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄで使用する薬液（エッチング液）については、上記実施の形態１で説明したのと同様である。
また、保護膜９としては、酸化シリコン膜、Ｈｆ系酸化膜、Ｚｒ系酸化膜、Ａｌ（アルミニウム）膜、Ｎｉ（ニッケル）膜、Ｗ（タングステン）膜、Ｃｏ（コバルト）膜またはＴｉ（チタン）膜、あるいは、Ａｌ，Ｎｉ，Ｗ，Ｃｏ，Ｔｉから選択された１種以上を主成分とした合金膜を好適に用いることができる。保護膜９をこのような材料の膜とすることで、材料膜３，４，５，６の除去工程（ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄ）において、材料膜３，４，５，６がエッチングされるのを、より的確に除去できるようになる。
また、材料膜３，４，５，６と保護膜９との組み合わせとして最も好ましいのは、材料膜３，４，５，６を窒化シリコン膜により形成し、保護膜９をＨｆ系酸化膜またはＺｒ系酸化膜により形成することである。この組み合わせを採用することで、窒化シリコン膜からなる材料膜３，４，５，６を除去する際に（すなわちステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄで）使用するエッチング液（好ましくは熱リン酸）に対する保護膜９のエッチング耐性を十分に大きくすることができるため、材料膜３，４，５，６を的確に除去しながら、保護膜９のエッチングをより的確に防止することが可能になる。
なお、Ｈｆ系酸化膜とは、Ｈｆ（ハフニウム）とＯ（酸素）とを主成分として含有する絶縁膜であり、代表的には、酸化ハフニウム膜（ＨｆＯ膜、代表的なのはＨｆＯ２膜）を例示でき、また、Ｚｒ系酸化膜とは、Ｚｒ（ジルコニウム）とＯ（酸素）とを主成分として含有する絶縁膜であり、代表的には、酸化ジルコニウム膜（ＺｒＯ膜、代表的なのはＺｒＯ２膜）を例示できる。
また、Ｈｆ系酸化膜は、Ｈｆ（ハフニウム）とＯ（酸素）とを主成分として含有するが、Ｈｆ（ハフニウム）とＯ（酸素）とに加えて更に他の成分を含有することもできる。このため、Ｈｆ系酸化膜には、ＨｆＯＮ膜（酸窒化ハフニウム膜またはハフニウムオキシナイトライド膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、またはＨｆＺｒＯ膜（ハフニウムジルコニウムオキサイド膜）もある。また、Ｚｒ系酸化膜は、Ｚｒ（ジルコニウム）とＯ（酸素）とを主成分として含有するが、Ｚｒ（ジルコニウム）とＯ（酸素）とに加えて更に他の成分を含有することもできる。
ここで、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯ膜は、ハフニウム（Ｈｆ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜である。また、ＨｆＺｒＯ膜は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＺｒＯ膜は、ジルコニウム（Ｚｒ）と酸素（Ｏ）とで構成された絶縁材料膜である。
また、材料膜３，４，５，６と保護膜９のより好適な材料は上述の通りであるが、それ以外に可能な組み合わせを例示すれば以下のようなものを挙げることができる。例えば、材料膜３，４，５，６に酸化シリコン膜（ＣＶＤ酸化膜）を用い、かつ、保護膜９に窒化シリコン膜、Ａｌ（アルミニウム）膜、Ｎｉ（ニッケル）膜、Ｗ（タングステン）膜、Ｃｏ（コバルト）膜またはＴｉ（チタン）膜、あるいは、Ａｌ，Ｎｉ，Ｗ，Ｃｏ，Ｔｉから選択された１種以上を主成分とした合金膜を用いる。あるいは、材料膜３，４，５，６にＡｌ（アルミニウム）膜、Ｎｉ（ニッケル）膜、Ｗ（タングステン）膜、Ｃｏ（コバルト）膜またはＴｉ（チタン）膜、あるいは、Ａｌ，Ｎｉ，Ｗ，Ｃｏ，Ｔｉから選択された１種以上を主成分とした合金膜を用い、かつ、保護膜９に窒化シリコン膜、酸化シリコン膜（ＣＶＤ酸化膜）、Ｈｆ系酸化膜またはＺｒ系酸化膜を用いる。これらの場合にステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄで使用可能な薬液（エッチング液）は、上記実施の形態１において材料膜３に用いる材料ごとに説明した通りである。
なお、保護膜９として絶縁膜を用いた場合には、保護膜９を除去せずにステップＳ１０（サイドウォールスペーサＳＷ形成工程）を行う場合と、保護膜９を除去してからステップＳ１０を行う場合とがあり得るが、保護膜９として導電体膜（特に上述のような金属膜）を用いた場合には、保護膜９を除去してから（すなわち半導体基板１上にその導電体膜が残らないようにしてから）ステップＳ１０を行うことが好ましい。保護膜９として上述した金属膜を用いる場合には、その除去には、上記実施の形態１において材料膜３にそのような金属材料を用いた場合にステップＳ９ａで使用する薬液として例示したものと同様のものを用いることができる。
また、保護膜９は、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程でゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を保護できる程度の厚みがあればよく、ゲート電極の保護が可能な範囲で保護膜９を薄くして、オフセットスペーサの厚みに占める保護膜９の比率を低くし、オフセットスペーサと機能する膜全体の厚みを材料膜３，４，５，６の各形成厚みで制御できるようにした方がより好ましい。この観点で、保護膜９の形成厚み（図５６で形成した厚み）は、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃ，Ｓ５ｄにおける材料膜３，４，５，６の各形成厚みよりも小さい（薄い）方が、より好ましい。一例として、オフセットスペーサ全体の厚み（材料膜３，４，５，６のいずれかの厚みと保護膜９の厚みとの合計）を２〜５ｎｍ程度とし、この厚みを材料膜３，４，５，６のいずれかの厚みと保護膜９の形成厚みとに２：１程度に割り当てることができる。
また、本実施の形態は、ゲート電極（ここではゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）をメタルゲート電極とした場合に適用すれば、その効果は極めて大きい。これは、メタルゲート電極を構成する金属膜は、ポリシリコン膜に比べると、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程で使用するエッチング液に対する耐性が低い傾向にあるためである。本実施の形態では、保護膜９を形成したことにより、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程でゲート電極が露出するのを防止している。このため、本実施の形態では、ゲート電極をメタルゲート電極とした場合であっても、そのメタルゲート電極がステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程で使用される薬液（エッチング液）にさらされるのを防止でき、そのエッチング液によってメタルゲート電極がエッチングされたりダメージを受けたりするのを的確に防止することができる。また、メタルゲート電極を用いる場合には、ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４はＨｉｇｈ−ｋ膜（高誘電率膜）が用いられる場合が多い。このＨｉｇｈ−ｋ膜もステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程で使用される薬液（エッチング液）に対する耐性が低いが、本実施形態では保護膜９により守られるためにその問題も解決できる。
（実施の形態４）
本実施の形態は、上記実施の形態３の変形例に対応している。図６９〜図８１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図３〜図２９や図５５〜図６８と同じ断面領域が示されている。
上記実施の形態３では、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の保護膜として、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上および上面上を含む、半導体基板１の主面（主面全面）に形成された保護膜９を使用している。それに対して、本実施の形態では、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の保護膜として、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に選択的に形成された保護膜９ａを使用する。それ以外については上記実施の形態３とほぼ同様である。以下、図６９〜図８１を参照しながら具体的に説明する。
本実施の形態では、上記実施の形態３と同様にして上記図５５の構造を得た後、図６９に示されるように、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に保護膜９ａを形成する。保護膜９ａは、上記実施の形態３の保護膜９に相当するものであるが、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に選択的に形成され、他の領域（ゲート構造体の上面上やゲート構造体で覆われていない領域の半導体基板１の主面上）には形成されていない。保護膜９ａは、形成されている領域が相違している以外は、上記実施の形態３の保護膜９とほぼ同様であるので、ここではその詳細な説明は省略する。なお、ゲート構造体の側壁は、ゲート構造体の側面と同義である。
保護膜９ａの形成法は、次のようなものである。すなわち、上記実施の形態３のように保護膜９を形成して上記図５６の構造を得た後、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に保護膜９を残して保護膜９ａとし、それ以外の領域（ゲート構造体の上面上とゲート構造体で覆われていない領域の半導体基板１の主面上）の保護膜９を除去する。これにより、保護膜９は、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上に選択的に残存し、ゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁上の保護膜９ａとなる。これは、例えば、保護膜９を異方性エッチングすることにより、行うことができる。また、保護膜９としてＨｆ系酸化膜やＺｒ系酸化膜を用いた場合には、保護膜９の成膜後にドライエッチングで全面エッチバックを行うと、ゲート構造体の上面上およびゲート構造体で覆われていない領域の基板上面上の保護膜９がダメージを受けて、フッ酸等の薬液によるエッチングレートが大きくなる。このため、Ｈｆ系酸化膜またはＺｒ系酸化膜からなる保護膜９を形成した場合、ドライエッチングとウェット処理を組み合わせて行うことで、容易にゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側面のみにＨｆ系酸化膜やＺｒ系酸化膜からなる保護膜９ａを形成することができる。
以降の工程は、上記実施の形態３と基本的には同じである。
すなわち、図７０に示されるように、ステップＳ５ａとして、半導体基板１の主面（主面全面）上に、側壁に保護膜９ａが形成されているゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、材料膜３を形成（堆積）する。材料膜３形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では、材料膜３を形成すると、材料膜３とゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の各側壁との間に保護膜９ａが介在する。
保護膜９ａと材料膜３とを合わせたものがイオン注入ＩＭ１におけるオフセットスペーサとして機能するため、保護膜９ａの厚み（半導体基板１の主面に平行な方向の厚み）と材料膜３の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ１のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ３に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜３を形成する。
次に、図７１に示されるように、ステップＳ６ａとして、半導体基板１の主面上に、すなわち材料膜３上に、上記実施の形態３と同様のフォトレジストパターンＰＲ１を形成してから、ステップＳ７ａとして、半導体基板１に対してイオン注入ＩＭ１を行う。本実施の形態で行うイオン注入ＩＭ１（ステップＳ７ａ）は、上記実施の形態３におけるイオン注入ＩＭ１と基本的には同じであり、ｎＭＩＳ領域１Ａのゲート構造体（ゲート電極ＧＥ１）とその側壁上の保護膜９ａおよび材料膜３とがイオン注入阻止マスクとして機能する。このため、イオン注入ＩＭ１において、ｐ型ウエルＰＷ１におけるゲート電極ＧＥ１の直下とゲート電極ＧＥ１の側壁上の保護膜９ａおよび材料膜３の直下の領域には、不純物は導入（イオン注入）されない。イオン注入ＩＭ１により、上記実施の形態３と同様のエクステンション領域ＥＸ１が形成される。また、イオン注入ＩＭ１の前または後に、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図７２に示されるように、ステップＳ８ａとしてフォトレジストパターンＰＲ１を除去し、更に、ステップＳ９ａとして材料膜３を除去するが、これらの工程については、上記実施の形態３と基本的には同じである。
但し、本実施の形態では、材料膜３の除去工程（ステップＳ９ａ）を行うと、保護膜９ａが露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の側壁（側面）は露出しないようにする必要がある。この際、保護膜９ａ上に材料膜３が残存しないようにすることが好ましい。
次に、図７３に示されるように、ステップＳ５ｂとして、半導体基板１の主面（主面全面）上に、側壁に保護膜９ａが形成されているゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、材料膜４を形成（堆積）する。材料膜４形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では材料膜４を形成すると、材料膜４とゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁との間に保護膜９ａが介在する。
保護膜９ａと材料膜４とを合わせたものがイオン注入ＩＭ２におけるオフセットスペーサとして機能するため、保護膜９ａの厚みと材料膜３の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ２のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ４に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜４を形成する。
次に、図７４に示されるように、ステップＳ６ｂとして、半導体基板１の主面上に、すなわち材料膜４上に、上記実施の形態３と同様のフォトレジストパターンＰＲ２を形成してから、ステップＳ７ｂとして、半導体基板１に対してイオン注入ＩＭ２を行う。本実施の形態で行うイオン注入ＩＭ２（ステップＳ７ｂ）は、上記実施の形態３におけるイオン注入ＩＭ２と基本的には同じであり、ｎＭＩＳ領域１Ｂのゲート構造体（ゲート電極ＧＥ２）とその側壁上の保護膜９ａおよび材料膜４とがイオン注入阻止マスクとして機能する。このため、イオン注入ＩＭ２において、ｐ型ウエルＰＷ２におけるゲート電極ＧＥ２の直下とゲート電極ＧＥ２の側壁上の保護膜９ａおよび材料膜４の直下の領域には、不純物は導入（イオン注入）されない。イオン注入ＩＭ２により、上記実施の形態３と同様のエクステンション領域ＥＸ２が形成される。また、イオン注入ＩＭ２の前または後に、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図７５に示されるように、ステップＳ８ｂとしてフォトレジストパターンＰＲ２を除去し、更に、ステップＳ９ｂとして材料膜４を除去するが、これらの工程については、上記実施の形態３と基本的には同じである。
但し、本実施の形態では、材料膜４の除去工程（ステップＳ９ｂ）を行うと、保護膜９ａが露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の側壁（側面）は露出しないようにする必要がある。この際、保護膜９ａ上に材料膜４が残存しないようにすることが好ましい。
次に、図７６に示されるように、ステップＳ５ｃとして、半導体基板１の主面（主面全面）上に、側壁に保護膜９ａが形成されているゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、材料膜５を形成（堆積）する。材料膜５形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では材料膜５を形成すると、材料膜５とゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁との間に保護膜９ａが介在する。
保護膜９ａと材料膜５とを合わせたものがイオン注入ＩＭ３におけるオフセットスペーサとして機能するため、保護膜９ａの厚みと材料膜５の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ３のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ５に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜５を形成する。
次に、図７７に示されるように、ステップＳ６ｃとして、半導体基板１の主面上に、すなわち材料膜５上に、上記実施の形態３と同様のフォトレジストパターンＰＲ３を形成してから、ステップＳ７ｃとして、半導体基板１に対してイオン注入ＩＭ３を行う。本実施の形態で行うイオン注入ＩＭ３（ステップＳ７ｃ）は、上記実施の形態３におけるイオン注入ＩＭ３と基本的には同じであり、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ３）とその側壁上の保護膜９ａおよび材料膜５とがイオン注入阻止マスクとして機能する。このため、イオン注入ＩＭ３において、ｎ型ウエルＮＷ１におけるゲート電極ＧＥ３の直下とゲート電極ＧＥ３の側壁上の保護膜９ａおよび材料膜５の直下の領域には、不純物は導入（イオン注入）されない。イオン注入ＩＭ３により、上記実施の形態３と同様のエクステンション領域ＥＸ３が形成される。また、イオン注入ＩＭ３の前または後に、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図７８に示されるように、ステップＳ８ｃとしてフォトレジストパターンＰＲ３を除去し、更に、ステップＳ９ｃとして材料膜５を除去するが、これらの工程については、上記実施の形態３と基本的には同じである。
但し、本実施の形態では、材料膜５の除去工程（ステップＳ９ｃ）を行うと、保護膜９ａが露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の側壁（側面）は露出しないようにする必要がある。この際、保護膜９ａ上に材料膜５が残存しないようにすることが好ましい。
次に、図７９に示されるように、ステップＳ５ｄとして、半導体基板１の主面（主面全面）上に、側壁に保護膜９ａが形成されているゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）を覆うように、材料膜６を形成（堆積）する。材料膜６形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態では材料膜６を形成すると、材料膜６とゲート構造体（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）の側壁との間に保護膜９ａが介在する。
保護膜９ａと材料膜６とを合わせたものがイオン注入ＩＭ４におけるオフセットスペーサとして機能するため、保護膜９ａの厚みと材料膜６の厚み（形成厚み）との合計が、後で行うイオン注入ＩＭ４のオフセットスペーサとして相応しい厚み（上記実施の形態１の場合の上記厚みＴ６に相当する厚み、例えば２〜５ｎｍ程度）になるように、材料膜６を形成する。
次に、図８０に示されるように、ステップＳ６ｄとして、半導体基板１の主面上に、すなわち材料膜６上に、上記実施の形態３と同様のフォトレジストパターンＰＲ４を形成してから、ステップＳ７ｄとして、半導体基板１に対してイオン注入ＩＭ４を行う。本実施の形態で行うイオン注入ＩＭ４（ステップＳ７ｄ）は、上記実施の形態３におけるイオン注入ＩＭ４と基本的には同じであり、ｐＭＩＳ領域１Ｃのゲート構造体（ゲート電極ＧＥ４）とその側壁上の保護膜９ａおよび材料膜６とがイオン注入阻止マスクとして機能する。このため、イオン注入ＩＭ４において、ｎ型ウエルＮＷ２におけるゲート電極ＧＥ４の直下とゲート電極ＧＥ４の側壁上の保護膜９ａおよび材料膜６の直下の領域には、不純物は導入（イオン注入）されない。イオン注入ＩＭ４により、上記実施の形態３と同様のエクステンション領域ＥＸ４が形成される。また、イオン注入ＩＭ４の前または後に、半導体基板１に対して他のイオン注入（例えばハローイオン注入）を行うこともできる。
次に、図８１に示されるように、ステップＳ８ｄとしてフォトレジストパターンＰＲ４を除去し、更に、ステップＳ９ｄとして材料膜６を除去するが、これらの工程については、上記実施の形態３と基本的には同じである。
但し、本実施の形態では、材料膜６の除去工程（ステップＳ９ｄ）を行うと、保護膜９ａが露出するが、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄにおけるゲート構造体（ゲート電極ＧＥ１、ＧＥ２，ＧＥ３，ＧＥ４）の側壁（側面）は露出しないようにする必要がある。この際、保護膜９ａ上に材料膜６が残存しないようにすることが好ましい。
その後、上記実施の形態３と同様の工程を行うが、ここではその図示および説明は省略する。
本実施の形態においても、上記実施の形態３と類似した効果を得ることができるが、上記実施の形態３は、ゲート構造体の側壁上および上面上を含む半導体基板１の主面上に保護膜９が形成されているのに対して、本実施の形態は、ゲート構造体の側壁上に選択的に保護膜９ａを形成している点が相違しており、この相違に起因した効果の違いついて以下に説明する。
本実施の形態は、上記実施の形態３に比べて、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４において、半導体基板１（ｐ型ウエルＰＷ１、ｐ型ウエルＰＷ２、ｎ型ウエルＮＷ１、ｎ型ウエルＮＷ２のいずれか）に注入されるべき不純物イオンが通過しなければならない膜の厚みを、ゲート構造体の側壁上以外のｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２上に保護膜９が無い分だけ、薄くできる。このため、本実施の形態は、上記実施の形態３に比べて、イオン注入ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４で半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２）に導入した不純物の深さ方向のプロファイル（分布）を制御しやすくなる効果や注入深さの制御性が高くなるという効果が得られる。一方、上記実施の形態３は、本実施の形態に比べて、製造工程数を低減することができ、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
また、本実施の形態は、上記実施の形態３同様、ゲート電極（ここではゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）をメタルゲート電極とし、ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４をＨｉｇｈ−ｋ膜（高誘電率膜）とした場合に適用すれば、その効果は極めて大きい。これは、保護膜９ａを形成したことにより、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程でゲート電極やゲート絶縁膜が露出するのを防止しているためである。但し、本実施の形態では、ゲート構造体（ゲート電極）の側壁（側面）は保護膜９ａで保護されるが、ゲート構造体（ゲート電極）の上面は、保護膜９ａが形成されていないため、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程で露出される可能性がある。このため、本実施の形態は、ゲート電極（ここではゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４）をメタルゲート電極とした場合のうち、メタルゲート電極を、金属膜（上記金属膜７に対応）と該金属膜上のシリコン膜（具体的にはポリシリコン膜、上記多結晶シリコン膜８に対応）との積層構造とした場合に、特に効果が大きい。これは、メタルゲート電極を、金属膜７とその上の多結晶シリコン膜８との積層膜で形成した場合には、メタルゲート電極の側壁上に保護膜９ａを形成しておけば、ステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃ，Ｓ９ｄの材料膜３，４，５，６の除去工程において金属膜７が露出するのを防止できるためである。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置の製造技術に適用して有効である。
１ 半導体基板
１Ａ，１Ｂ ｎＭＩＳ領域
１Ｃ，１Ｄ ｐＭＩＳ領域
２ 素子分離領域
３，３ａ，３ｂ，３ｃ 材料膜
４，４ａ，４ｂ，４ｃ 材料膜
５，５ａ，５ｂ，５ｃ 材料膜
６，６ａ，６ｂ，６ｃ 材料膜
７ 金属膜
８ 多結晶シリコン膜
９，９ａ 保護膜
１２ 絶縁膜
１３ コンタクトホール
１４ プラグ
１５ 絶縁膜
３１ Ｉ／Ｏ回路領域
３２ 電源電圧回路領域
３３ コア回路領域
３４ ＳＲＡＭ領域
１０３ 絶縁膜
２０３ 側壁絶縁膜
ＥＸ１、ＥＸ２，ＥＸ３，ＥＸ４ エクステンション領域
ＥＸ１０１，ＥＸ１０３，ＥＸ２０１，ＥＸ２０３ エクステンション領域
ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４ ゲート電極
ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４ ゲート絶縁膜
ＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４ イオン注入
ＩＭ１０１，ＩＭ１０３，ＩＭ２０１，ＩＭ２０３ イオン注入
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ フォトレジストパターン
ＰＲ１０１，ＰＲ１０３，ＰＲ２０１，ＰＲ２０３ フォトレジストパターン
Ｍ１ 配線
ＮＷ１，ＮＷ２ ｎ型ウエル
ＰＷ１，ＰＷ２ ｐ型ウエル
Ｑｎ１，Ｑｎ２ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１，Ｑｐ２ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５ ソース・ドレイン領域
ＳＷ サイドウォール

Claims (19)

  1. 半導体基板の第１領域に第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に第２ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記第１領域の前記半導体基板上に前記第１ＭＩＳＦＥＴ用の第１ゲート構造体を、前記第２領域の前記半導体基板上に前記第２ＭＩＳＦＥＴ用の第２ゲート構造体を、それぞれ形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記半導体基板上に第１材料膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記第１材料膜上に、前記第２領域を覆いかつ前記第１領域を露出する第１マスク層を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第１マスク層をイオン注入阻止マスクとして、前記第１領域の前記半導体基板に第１イオン注入を行う工程、
    （ｆ）前記（ｅ）工程後、前記第１マスク層を除去する工程、
    （ｇ）前記（ｆ）工程後、前記第１材料膜を除去する工程、
    （ｈ）前記（ｇ）工程後、前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記半導体基板上に第２材料膜を形成する工程、
    （ｉ）前記（ｈ）工程後、前記第１材料膜上に、前記第１領域を覆いかつ前記第２領域を露出する第２マスク層を形成する工程、
    （ｊ）前記（ｉ）工程後、前記第２マスク層をイオン注入阻止マスクとして、前記第２領域の前記半導体基板に第２イオン注入を行う工程、
    （ｋ）前記（ｊ）工程後、前記第２マスク層を除去する工程、
    を有し、
    前記第１ゲート構造体および前記第２ゲート構造体は、ゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極を有し、
    前記（ｇ）工程では、前記第１ゲート構造体および前記第２構造体が露出されることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第１ゲート構造体および前記第１ゲート構造体の側壁上の前記第１材料膜が、前記第１領域の前記半導体基板へのイオン注入阻止マスクとして機能し、
    前記（ｊ）工程では、前記第２ゲート構造体および前記第２ゲート構造体の側壁上の前記第２材料膜が、前記第２領域の前記半導体基板へのイオン注入阻止マスクとして機能し、
    前記（ｇ）工程では、前記第１ゲート構造体および前記第２ゲート構造体の全体が露出されることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第１マスク層および前記第２マスク層は、それぞれレジスト層からなることを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    （ｌ）前記（ｋ）工程後、前記第１ゲート構造体および前記第２ゲート構造体の側壁上にサイドウォールスペーサを形成する工程、
    （ｍ）前記（ｌ）工程後、前記第１領域の前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の第１半導体領域をイオン注入により形成し、前記第２領域の前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域をイオン注入により形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記（ｍ）工程で前記第１半導体領域および前記第２半導体領域が形成される予定の領域の前記半導体基板が露出されることを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第１半導体領域と同じ導電型でかつ前記第１半導体領域よりも低不純物濃度の第３半導体領域が、前記第１領域の前記半導体基板に前記第１イオン注入により形成され、
    前記（ｊ）工程では、前前記第２半導体領域と同じ導電型でかつ前記第２半導体領域よりも低不純物濃度の第４半導体領域が、記第２領域の前記半導体基板に前記第２イオン注入により形成されることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１材料膜をウェットエッチングにより除去することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｆ）工程では、アッシングまたはウェット処理により前記第１マスク層を除去し、
    前記（ｋ）工程では、アッシングまたはウェット処理により前記第２マスク層を除去することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１材料膜は窒化シリコン膜からなり、
    前記（ｇ）工程では、熱リン酸によって前記第１材料膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｄ）工程で形成された前記第１材料膜の厚みと前記（ｉ）工程で形成された前記第２材料膜の厚みとが同じであることを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｃ１）前記第１材料膜を異方性エッチングして、前記半導体基板上の前記第１材料膜の厚みを薄くする工程、
    を更に有することを特徴とする半導体装置の製造方法。
  12. 半導体基板の第１領域に第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に第２ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記第１領域の前記半導体基板上に前記第１ＭＩＳＦＥＴ用の第１ゲート構造体を、前記第２領域の前記半導体基板上に前記第２ＭＩＳＦＥＴ用の第２ゲート構造体を、それぞれ形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記半導体基板上に保護膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記保護膜上に前記保護膜とは異なる材料からなる第１材料膜を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第１材料膜上に、前記第２領域を覆いかつ前記第１領域を露出する第１マスク層を形成する工程、
    （ｆ）前記（ｅ）工程後、前記第１マスク層をイオン注入阻止マスクとして、前記第１領域の前記半導体基板に第１イオン注入を行う工程、
    （ｇ）前記（ｆ）工程後、前記第１マスク層を除去する工程、
    （ｈ）前記（ｇ）工程後、前記第１材料膜を除去し、前記保護膜を残す工程、
    （ｉ）前記（ｈ）工程後、前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記保護膜上に前記保護膜とは異なる材料からなる第２材料膜を形成する工程、
    （ｊ）前記（ｉ）工程後、前記第１材料膜上に、前記第１領域を覆いかつ前記第２領域を露出する第２マスク層を形成する工程、
    （ｋ）前記（ｊ）工程後、前記第２マスク層をイオン注入阻止マスクとして、前記第２領域の前記半導体基板に第２イオン注入を行う工程、
    （ｌ）前記（ｋ）工程後、前記第２マスク層を除去する工程、
    を有し、
    前記第１ゲート構造体および前記第２ゲート構造体は、ゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極を有し、
    前記（ｈ）工程では、前記保護膜が露出し、前記第１ゲート構造体および前記第２ゲート構造体の側面は露出しないことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第１材料膜の前記保護膜に対するエッチング選択比が５０以上となるエッチング条件で、前記第１材料膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１ゲート構造体と前記第１ゲート構造体の側壁上の前記保護膜および前記第１材料膜とが、前記第１領域の前記半導体基板へのイオン注入阻止マスクとして機能し、
    前記（ｋ）工程では、前記第２ゲート構造体と前記第２ゲート構造体の側壁上の前記保護膜および前記第２材料膜とが、前記第２領域の前記半導体基板へのイオン注入阻止マスクとして機能し、
    前記第１材料膜は、窒化シリコン膜からなり、
    前記保護膜は、酸化シリコン膜、Ｈｆ系酸化膜、Ｚｒ系酸化膜、あるいは、Ａｌ，Ｎｉ，Ｗ，Ｃｏ，Ｔｉからなる群から選択された金属の単体金属膜または合金膜からなることを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記第１ゲート構造体および前記第２ゲート構造体が有するゲート電極は、メタルゲート電極であることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    （ｍ）前記（ｌ）工程後、前記第１ゲート構造体および前記第２ゲート構造体の側壁上にサイドウォールスペーサを形成する工程、
    （ｎ）前記（ｍ）工程後、前記第１領域の前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の第１半導体領域をイオン注入により形成し、前記第２領域の前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域をイオン注入により形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程で形成された前記保護膜の厚みよりも、前記（ｄ）工程で形成された前記第１材料膜の厚みおよび前記（ｉ）工程で形成された前記第２材料膜の厚みが厚いことを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｃ１）前記第１ゲート構造体および前記第２ゲート構造体の側壁上に前記保護膜を残し、それ以外の領域の前記保護膜を除去する工程、
    を更に有し、
    前記（ｄ）工程では、側壁に前記保護膜が形成された状態の前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記半導体基板上に前記第１材料膜を形成し、
    前記（ｉ）工程では、側壁に前記保護膜が形成された状態の前記第１ゲート構造体および前記第２ゲート構造体を覆うように、前記半導体基板上に前記第２材料膜を形成することを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第１ゲート構造体および前記第２ゲート構造体の側壁上の前記保護膜上に前記第１材料膜が残らないように、前記第１材料膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
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