JPWO2011077536A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

シリコン基板１のｐＭＩＳ領域Ｒｐに配置されたｐ型ＭＩＳトランジスタＱｐは、第１絶縁膜ｚ１および第１高誘電体膜ｈｋ１からなるｐＭＩＳ用ゲート絶縁膜ＧＩｐを介して形成されたｐＭＩＳ用ゲート電極ＧＥｐを有し、ｎＭＩＳ領域Ｒｎに配置されたｎ型ＭＩＳトランジスタＱｎは、第１絶縁膜ｚ１および第２高誘電体膜ｈｋ２からなるｎＭＩＳ用ゲート絶縁膜ＧＩｎを介して形成されたｎＭＩＳ用ゲート電極ＧＥｎを有している。第１高誘電体膜ｈｋ１は、ハフニウムおよび酸素を主体とし、アルミニウム、チタンまたはタンタルを含む絶縁膜からなる。また、第２高誘電体膜ｈｋ２は、ハフニウム、シリコンおよび酸素を主体とし、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素を含む絶縁膜からなる。

Description

本発明は、半導体装置およびその製造方法に関し、特に、金属膜からなるゲート電極および高誘電体膜からなるゲート絶縁膜によって構成される電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
半導体装置は、ＣＭＩＳ（Complementary Metal Oxide Semiconductor）回路構成を基本構造とする集積回路を搭載している。このＣＭＩＳ回路を構成するｐチャネル型ＭＩＳ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴともいう）（以下、単にｐ型ＭＩＳトランジスタ）およびｎチャネル型ＭＩＳ型電界効果トランジスタ（以下、単にｎ型ＭＩＳトランジスタ）は、ゲート絶縁膜材料として酸化シリコン膜を用い、ゲート電極材料として多結晶シリコン膜を用いている。
例えば、特開２００８−２８８２２６号公報（特許文献１）には、酸化シリコンより比誘電率の高い酸化物として、ハフニウム（Ｈｆ）系酸化物を用い、ＭＯＳトランジスタのゲート絶縁膜に適用する技術が開示されている。また、例えば、特開２００８−２８８４６５号公報（特許文献２）には、ゲート絶縁膜にＨｆ，アルミニウム（Ａｌ），イットリウム（Ｙ）の少なくとも一つを含ませて構成する技術が開示されている。また、例えば、特開２００７−３２９２３７号公報（特許文献３）には、ｐチャネルトランジスタにおいて、ハフニウム系（ＨｆＳｉＯＮ）Ｈｉｇｈ−ｋからなるゲート絶縁膜にアルミニウム原子を含ませて構成する技術が開示されている。また、例えば、特開２００７−８８１２２号公報（特許文献４）には、ＨｆやＹを含んだ構造のHigh-kゲート絶縁膜を用いる技術が開示されている。
例えば、２００６年、シンポジウム・オン・ＶＬＳＩテクノロジー、２２４頁（Symposium on VLSI Technology, p.224, 2006）（非特許文献１）には、酸化ハフニウム膜上へ１〜２０Å膜厚のランタン（Ｌａ）およびマグネシウム（Ｍｇ）を含むキャップ層を形成することで、ｎチャネル型ＭＯＳＦＥＴの閾値電圧を負方向へシフトさせる技術に関し、Ｖ．Ｎａｒａｙａｎａｎ等による記述が見られる。また、例えば、２００７年、シンポジウム・オン・ＶＬＳＩテクノロジー、６８頁（Symposium on VLSI Technology, p.68, 2007）（非特許文献２）には、ＨｆＳｉＯＮ膜上に、Ｌａまたはストロンチウム（Ｓｒ）を含むキャップ層や、スカンジウム（Ｓｃ）、エルビウム（Ｅｒ）またはそれらの合金を含む金属キャップ層を形成することで、ｎチャネ型ＭＯＳＦＥＴの閾値電圧を負方向へシフトさせる技術に関し、Ｐ．Ｓｉｖａｓｕｂｒａｍａｎｉ等による記述が見られる。また、例えば、２００５年、シンポジウム・オン・ＶＬＳＩテクノロジー、２３２頁（Symposium on VLSI Technology, p.232, 2005）（非特許文献３）には、ｐチャネル型ＭＩＳＦＥＴの閾値電圧を制御するために、アルミナ膜をＨｆＳｉＯ膜上に形成することで、アルミナ膜の膜厚の増加と共に閾値電圧を低下し得る技術に関し、Ｈ−Ｓ．Ｊｕｎｇ等による記述が見られる。また、例えば、特願２００５−５１４７６５号公報（特許文献５）には、酸化シリコン膜上に金属Ｈｆを形成した後、熱処理によりＨｆを拡散させて、ＨｆＳｉＯ／海面層構造を形成する技術が開示されている。また、例えば、２００３年、アプライド・フィジックス・レター、第８３巻（１１）、２２２９頁（Applied Physics Letter, Vol.83(11), p2229, 2003）（非特許文献４）には、金属Ｈｆをプラズマ酸化することにより酸化ハフニウムを形成する技術が開示されている。
特開２００８−２８８２２６号公報 特開２００８−２８８４６５号公報 特開２００７−３２９２３７号公報 特開２００７−８８１２２号公報 特願２００５−５１４７６５号公報
「シンポジウム・オン・ＶＬＳＩテクノロジー（Symposium on VLSI Technology）」２００６年、２２４頁 「シンポジウム・オン・ＶＬＳＩテクノロジー（Symposium on VLSI Technology）」２００７年、６８頁 「シンポジウム・オン・ＶＬＳＩテクノロジー（Symposium on VLSI Technology）」２００５年、２３２頁 「アプライド・フィジックス・レター（Applied Physics of Letter）」２００５年、第８３巻（１１）、２２２９頁
近年半導体装置を構成するＭＩＳトランジスタの微細化に伴って、酸化シリコン膜から構成されるゲート絶縁膜の薄膜化が急速に進んでいる。一方、ゲート絶縁膜の薄膜化が進むにつれて、ゲート電圧によりゲート絶縁膜界面近傍のゲート電極内が空乏化し、ゲート絶縁膜が見かけ上厚くなる現象が顕著になってきた。その結果、オン電流の確保が難しくなり、ＭＩＳトランジスタの動作速度の低下が顕著になってきた。
また、ゲート絶縁膜厚が薄くなると、ダイレクトトンネリングによりキャリアがゲート絶縁膜を通り抜けられるようになり、リーク電流が増大してしまう。更に、ｐ型ＭＩＳトランジスタでは、ゲート電極中の不純物ホウ素がゲート絶縁膜を通じて基板に拡散し、チャネル領域の不純物濃度を変動させ、閾値電圧を変動させてしまう。
以上は、ＭＩＳトランジスタの微細化に伴って生じる課題であり、ゲート絶縁膜の薄膜化が原因であった。
そこで、ゲート絶縁膜材料として酸化シリコンよりも比誘電率の高い絶縁材料（高誘電体材料またはｈｉｇｈ−ｋ材料ともいう）に置き換えると共に、ゲート電極材料を多結晶シリコンから金属材料に置き換える技術がある。
ゲート絶縁膜を高誘電体膜で形成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の比誘電率／酸化シリコン膜の比誘電率）倍だけ厚くすることができ、結果としてリーク電流を低減することができる。高誘電体膜としては、酸化ハフニウムや酸化ジルコニウムといった種々の金属酸化物が検討されている。
また、ゲート電極を多結晶シリコンによらない金属材料で構成した場合、上述の空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
ところで、ＣＭＩＳ回路は低消費電力設計が重要であり、そのためには、ｎチャネル型とｐチャネル型の両極性のＭＩＳトランジスタにおいて、それぞれの閾値電圧を低減する必要がある。従って、上述のような金属ゲート電極／高誘電体ゲート絶縁膜からなるＭＩＳ構造において、ｎ型、ｐ型、それぞれに適した仕事関数を有するゲート電極材料を選択する必要がある。
この観点から、本発明者は、以下で説明するようなキャップ絶縁膜構造のゲート絶縁膜を有するＭＩＳトランジスタを検討した。例えば、ハフニウムを含む高誘電率ゲート絶縁膜を用いた場合、その上層にランタンまたはイットリウムを含む膜を配置すると、ｎ型ＭＩＳトランジスタの閾値電圧を低減できることが分かっている。また、ハフニウムを含む高誘電率ゲート絶縁膜を用いた場合、その上層にアルミニウムを含む膜を配置すると、ｐ型ＭＩＳトランジスタの閾値電圧を低減できることが分かっている。このような閾値電圧の変動を目的としてゲート絶縁膜の上に配置する膜を、以下キャップ膜という。
しかしながら、これまでの種々の報告および本発明者の更なる検討により以下のことが分かった。ｎ型ＭＩＳトランジスタ向けのキャップ層（例えばＹ２Ｏ３）を用いる場合には、下地となるハフニウム系絶縁膜にシリコン（Ｓｉ）が含まれているときに、閾値電圧を大きく低下させることができる。一方、Ｓｉを含まないＨｆＯ２あるいはこれを窒化したＨｆＯＮ膜では、閾値電圧の低下幅が小さい。反対に、ｐ型ＭＩＳトランジスタ向けのキャップ層（例えばＡｌ２Ｏ３）を用いる場合には、下地となるハフニウム系絶縁膜にシリコンが含まれているときに閾値電圧の低下幅が小さく、シリコンが含まれていないときに、閾値電圧を大きく低下させることができる。従って、下地となるハフニウム系絶縁膜がシリコンを含む場合、含まない場合、いずれの場合においても、ｎ型ＭＩＳトランジスタまたはｐ型ＭＩＳトランジスタの閾値電圧のどちらかは、十分に低くできないという課題が生じる。即ち、本発明者が検討した技術では、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタにおいて、ｎチャネル型とｐチャネル型との双方を高性能化することが困難であることが分かった。
そこで、本発明の目的は、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
半導体基板の第１領域にｐチャネル型電界効果トランジスタを有し、半導体基板の第２領域にｎチャネル型電界効果トランジスタを有し、ｐチャネル型電界効果トランジスタは、半導体基板上に形成された第１ゲート絶縁膜を介して形成された第１ゲート電極を有し、第１ゲート絶縁膜は、半導体基板上に順に形成された第１絶縁膜および第１高誘電体膜を有し、第１高誘電体膜は、ハフニウムおよび酸素を主体とし、アルミニウム、チタンまたはタンタルを含む絶縁膜からなり、ｎチャネル型電界効果トランジスタは、半導体基板上に形成された第２ゲート絶縁膜を介して形成された第２ゲート電極を有し、第２ゲート絶縁膜は、半導体基板上に順に形成された第１絶縁膜および第２高誘電体膜を有し、第２高誘電体膜は、ハフニウム、シリコンおよび酸素を主体とし、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素を含む絶縁膜からなる。
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
即ち、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化することができる。
本発明の実施の形態である半導体装置の要部断面図である。 本発明の実施の形態である半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 本発明者が検討した半導体装置の構造を説明するための要部断面図である。 本発明者が検討した半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 本発明者が検討した半導体装置の特性を示すグラフ図であって、（ａ）はキャップ層に酸化アルミニウムを用いた構造、（ｂ）はキャップ層に酸化ランタンを用いた構造の特性を示すグラフ図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず始めに、本発明者が検討した半導体装置が有する金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタについて、詳しく説明する。図１８は、本発明者が検討した半導体装置の構造を説明するための要部断面図である。シリコン基板１ａは、ＳＴＩ（Shallow Trench Isolation）構造の酸化シリコンからなる分離部２ａによって、ｐＭＩＳ領域ＲｐａとｎＭＩＳ領域Ｒｎａとが互いに電気的に干渉しないようにして規定されている。ｐＭＩＳ領域Ｒｐａのシリコン基板１ａ表面にはｎウェルｎｗａが形成され、ｎＭＩＳ領域Ｒｎａのシリコン基板１ａ表面にはｐウェルｐｗａが形成されている。ｐＭＩＳ領域Ｒｐａのｎウェルｎｗａには、ｐＭＩＳ用ゲート絶縁膜ＧＩｐａ、ｐＭＩＳ用ゲート電極ＧＥｐａ、および、ｐＭＩＳ用ｎ型ソースドレイン領域ＳＤｐａからなるｐ型ＭＩＳトランジスタＱｐａが配置されている。また、ｎＭＩＳ領域Ｒｎａのｐウェルｐｗａには、ｎＭＩＳ用ゲート絶縁膜ＧＩｎａ、ｎＭＩＳ用ゲート電極ＧＥｎａ、および、ｎＭＩＳ用ｐ型ソースドレイン領域ＳＤｎａからなるｎ型ＭＩＳトランジスタＱｎａが配置されている。
ｐＭＩＳ用ゲート絶縁膜ＧＩｐａおよびｎＭＩＳ用ゲート絶縁膜ＧＩｎａとしては、酸化シリコン（ＳｉＯｘ）よりも比誘電率の高い高誘電体材料を適用する。特に、ｐＭＩＳ用ゲート絶縁膜ＧＩｐａとしては、下層に酸化ハフニウム（ＨｆＯｘ）からなるｐＭＩＳ用主ゲート絶縁膜Ｂｐａ、上層に酸化アルミニウム（ＡｌＯｘ）、酸化チタン（ＴｉＯｘ）または酸化タンタル（ＴａＯｘ）からなるｐＭＩＳ用キャップ絶縁膜Ｔｐａを配置した２層の高誘電体絶縁膜からなる。また、ｎＭＩＳ用ゲート絶縁膜ＧＩｎａとしては、下層に酸化ハフニウムからなるｎＭＩＳ用主ゲート絶縁膜Ｂｎａ、上層に酸化ランタン（ＬａＯｘ）または酸化イットリウム（ＹＯｘ）からなるｎＭＩＳ用キャップ絶縁膜Ｔｎａを配置した２層の高誘電体絶縁膜からなる。また、両ゲート電極ＧＥｎａ，ＧＥｐａとしては、金属材料を適用する。例えば、窒化チタン（ＴｉＮ）からなるゲート電極ＧＥｐａ，ＧＥｎａを適用する。
本発明者が検討した上記のような構造のＭＩＳトランジスタＱｐａ，Ｑｎａの形成方法を、図１９および図２０を用いて説明する。
図１９に示すように、分離部２ａ、ｎウェルｎｗａおよびｐウェルｐｗａを形成したシリコン基板１ａ上に酸化ハフニウム膜Ｃ１ａを形成する。続いて、酸化ハフニウム膜Ｃ１ａのうち、ｐＭＩＳ領域Ｒｐａには酸化アルミニウム膜Ｃ２ａを、ｎＭＩＳ領域Ｒｎａには酸化ランタン膜Ｃ３ａを形成する。これらの作り分けは、フォトリソグラフィ法やエッチング法などを用いて行う。その後、酸化アルミニウム膜Ｃ２ａおよび酸化ランタン膜Ｃ３ａ上に、窒化チタン膜Ｃ４ａを形成する。
次に、図２０に示すように、ｐＭＩＳ領域Ｒｐａにおける窒化チタン膜Ｃ４ａ、酸化アルミニウム膜Ｃ２ａおよび酸化ハフニウム膜Ｃ１ａと、ｎＭＩＳ領域Ｒｎａにおける窒化チタン膜Ｃ４ａ、酸化ランタン膜Ｃ３ａおよび酸化ハフニウム膜Ｃ１ａとを、ゲート構造となるように加工する。これには、フォトリソグラフィ法およびエッチング法を用いる。これにより、ｐＭＩＳ領域Ｒｐａに窒化チタン膜Ｃ４ａからなるｐＭＩＳ用ゲート電極ＧＥｐａと、ｐＭＩＳ用キャップ絶縁膜Ｔｐａとしての酸化アルミニウム膜Ｃ２ａおよびｐＭＩＳ用主ゲート絶縁膜Ｂｐａとしての酸化ハフニウム膜Ｃ１ａからなる、ｐＭＩＳ用ゲート絶縁膜ＧＩｐａとが形成される。また、同時に、ｎＭＩＳ領域Ｒｎａに窒化チタン膜Ｃ４ａからなるｎＭＩＳ用ゲート電極ＧＥｎａと、ｎＭＩＳ用キャップ絶縁膜Ｔｎａとしての酸化ランタン膜Ｃ３ａおよびｎＭＩＳ用主ゲート絶縁膜Ｂｎａとしての酸化ハフニウム膜Ｃ１ａからなる、ｎＭＩＳ用ゲート絶縁膜ＧＩｎａとが形成される。
その後、フォトリソグラフィ法やイオン注入法などにより、上記図１８に示すようなソースドレイン領域ＳＤｐ、ＳＤｎなどを形成する（図示しない）。
以上のようにして、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタにおいて、ｐ，ｎ両極性ともに閾値電圧を低減し得るキャップ絶縁膜Ｔｐａ，Ｔｎａを適用した構造を形成することができる。
しかしながら、本発明者の更なる検討により、以下で説明するような課題が見出された。
図２１（ａ）には、ｐ型ＭＩＳトランジスタＱｐａにおいて、ｐＭＩＳ用主ゲート絶縁膜Ｂｐａの材質の違いにおける、閾値電圧の下がり具合の違いを説明するためのグラフ図を示している。縦軸には閾値電圧の変化量を、横軸には酸化アルミニウムからなるｐＭＩＳ用キャップ絶縁膜Ｔｐａの膜厚を示している。なお、各部材の符号は上記図１８に対応している。ｐ型ＭＩＳトランジスタＱｐａでは、ｐＭＩＳ用主ゲート絶縁膜Ｂｐａがハフニウムシリケート（ＨｆＳｉｘＯｙ）を主体とする絶縁膜であるよりも、酸化ハフニウムを主体とする絶縁膜である方が、より急峻な閾値電圧の低減を図ることができる。
図２１（ｂ）には、ｎ型ＭＩＳトランジスタＱｎａにおいて、ｎＭＩＳ用主ゲート絶縁膜Ｂｎａの材質の違いにおける、閾値電圧の下がり具合の違いを説明するためのグラフ図を示している。縦軸には閾値電圧の変化量を、横軸には酸化ランタンからなるｎＭＩＳ用キャップ絶縁膜Ｔｎａの膜厚を示している。なお、各部材の符号は上記図１８に対応している。ｎ型ＭＩＳトランジスタＱｎａでは、ｎＭＩＳ用主ゲート絶縁膜Ｂｎａが酸化ハフニウムを主体とする絶縁膜であるよりも、ハフニウムシリケートを主体とする絶縁膜である方が、より急峻な閾値電圧の低減を図ることができる。
以上のように、キャップ構造を用いて閾値電圧をより効果的に低減させるためには、ゲート絶縁膜における下層の主ゲート絶縁膜Ｂｐａ，Ｂｎａにおいても、ｐチャネル型とｎチャネル型とで変える必要があることが、本発明者の更なる検討で明らかになった。例えば、フォトリソグラフィ法とエッチング法によって作り分ける方法も考えられるが、これはトランジスタの縮小化が加工精度によって制限される因子を増やすこととなり、望ましくない。また、製造工程数を増やすこととなり、この点からも望ましくない。このように、本発明者が検討した構造の金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置では、ゲート絶縁膜を作り分けることなく、いずれの極性のＭＩＳトランジスタとも閾値電圧を十分に低くすることが困難であることが分かった。
以下では、上記の課題を解決し得る本実施の形態の半導体装置について、詳しく説明する。図１は、本実施の形態の半導体装置が有する金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタの要部断面図である。本図１には、シリコン基板（半導体基板）１のｐＭＩＳ領域（第１領域）Ｒｐに配置されたｐ型ＭＩＳトランジスタ（ｐチャネル型電界効果トランジスタ）Ｑｐ、および、ｎＭＩＳ領域（第２領域）Ｒｎに配置されたｎ型ＭＩＳトランジスタ（ｎチャネル型電界効果トランジスタ）Ｑｎを示している。即ち、本実施の形態の半導体装置は、シリコン基板１のｐＭＩＳ領域Ｒｐにｐ型ＭＩＳトランジスタＱｐを有し、同じシリコン基板１のｎＭＩＳ領域Ｒｎにｎ型ＭＩＳトランジスタＱｎを有している。更に、ｐ型ＭＩＳトランジスタＱｐおよびｎ型ＭＩＳトランジスタＱｎはＳＴＩ構造の分離部（素子分離部）２を介して相互に近接して配置されたデュアルゲート構造である。以下では、各トランジスタＱｐ，Ｑｎの構造について、図１を用いて説明する。
本実施の形態の半導体装置が有するｐ型ＭＩＳトランジスタＱｐは、以下で説明する、ｐＭＩＳ領域Ｒｐに配置された構成要素を有する。
シリコン基板１の表面には、ｎ型の半導体領域であるｎウェルｎｗが形成されている。ｐ型ＭＩＳトランジスタＱｐは、このｎウェルｎｗに形成されている。
ｎウェルｎｗ内におけるシリコン基板１上には、ｐＭＩＳ用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩｐを介して形成されたｐＭＩＳ用ゲート電極（第１ゲート電極）ＧＥｐが配置されている。
ここで、ｐＭＩＳ用ゲート絶縁膜ＧＩｐは、シリコン基板１上に順に形成された、第１界面膜（第１絶縁膜）ｚ１および第１高誘電体膜ｈｋ１を有している。いずれも、絶縁性を有する膜である。例えば、第１界面膜ｚ１は酸化シリコン（ＳｉＯｘ）または酸窒化シリコン（ＳｉＯｘＮｙ）を主体とする絶縁膜である。また、ここでは、高誘電体（high-k）膜とは、酸化シリコン（ＳｉＯｘ）よりも比誘電率の高い膜を言う。例えば、第１高誘電体膜ｈｋ１はハフニウム（Ｈｆ）および酸素（Ｏ）を主体とする酸化ハフニウム（ＨｆＯｘ）からなり、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはタンタル（Ｔａ）を含む絶縁膜である。また、例えば、第１高誘電体膜ｈｋ１はハフニウム、酸素および窒素（Ｎ）を主体とする酸窒化ハフニウム（ＨｆＯｘＮｙ）からなり、アルミニウム、チタンまたはタンタルを含む絶縁膜であっても良い。
また、ｐＭＩＳ用ゲート電極ＧＥｐは、ｐＭＩＳ用ゲート絶縁膜ＧＩｐ上に順に形成された、メタルゲート膜（導体膜、第２金属膜）ｍｇ１および第１導体膜（導体膜）ｅ１の積層膜からなる。例えば、メタルゲート膜ｍｇ１は窒化チタン（ＴｉＮ）を主体とする、金属級に抵抗率の低い導体膜であり、第１導体膜ｅ１は多結晶シリコン（ポリシリコン、ｐｏｌｙ−Ｓｉともいう）を主体とする導体膜である。
ｐＭＩＳ用ゲート電極ＧＥｐの側方下部のｎウェルｎｗ表面には、ｐ型の半導体領域であるｐＭＩＳ用エクステンション領域ｅｘｐが形成されている。ｎウェルｎｗ内における、ｐＭＩＳ用エクステンション領域ｅｘｐの更に外側に、ｐＭＩＳ用エクステンション領域ｅｘｐに電気的に接続するようにして、ｐ型の半導体領域であるｐＭＩＳ用ソースドレイン領域ＳＤｐが形成されている。ここで、ｐＭＩＳ用エクステンション領域ｅｘｐの不純物濃度は、ｐＭＩＳ用ソースドレイン領域ＳＤｐよりも低く、ｐＭＩＳ用エクステンション領域ｅｘｐのシリコン基板１の表面から見た接合深さは、ｐＭＩＳ用ソースドレイン領域ＳＤｐよりも浅い。
ｐＭＩＳ用ゲート電極ＧＥｐおよびｐＭＩＳ用ゲート絶縁膜ＧＩｐの側壁は、酸化シリコン膜や窒化シリコン膜などを主体とする絶縁膜からなるサイドウォールスペーサｓｗ１によって覆われ、他の部材と絶縁されている。
本実施の形態のｐ型ＭＩＳトランジスタは、以上のような構成要素を有している。特に、上述のように、本実施の形態のｐ型ＭＩＳトランジスタは、シリコン基板１上に高誘電体ゲート絶縁膜を介して金属ゲート電極が形成されたような、ＭＩＳ構造を有している。
本実施の形態の半導体装置が有するｎ型ＭＩＳトランジスタＱｎは、以下で説明する、ｎＭＩＳ領域Ｒｎに配置された構成要素を有する。
シリコン基板１の表面には、ｐ型の半導体領域であるｐウェルｐｗが形成されている。ｎ型ＭＩＳトランジスタＱｎは、このｐウェルｐｗに形成されている。
ｐウェルｐｗ内におけるシリコン基板１上には、ｎＭＩＳ用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩｎを介して形成されたｎＭＩＳ用ゲート電極（第２ゲート電極）ＧＥｎが配置されている。
ここで、ｎＭＩＳ用ゲート絶縁膜ＧＩｎは、シリコン基板１上に順に形成された、第１界面膜ｚ１および第２高誘電体膜ｈｋ２を有している。いずれも、絶縁性を有する膜である。第１界面膜ｚ１は、上述のｐＭＩＳ領域Ｒｐに形成された第１界面膜ｚ１と同様の部材である。また、例えば、第２高誘電体膜ｈｋ２はハフニウム、シリコン（ケイ素、Ｓｉ）および酸素を主体とするハフニウムシリケート（ＨｆＳｉｘＯｙ）からなり、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素を含む絶縁膜である。また、例えば、第２高誘電体膜ｈｋ２はハフニウム、シリコン、酸素および窒素を主体とする窒化ハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）からなり、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素を含む絶縁膜であっても良い。本実施の形態では、例えば、ＩＩＩａ族のイットリウム（Ｙ）またはランタン（Ｌａ）を含む絶縁膜を適用する。
また、ｎＭＩＳ用ゲート電極ＧＥｎは、ｎＭＩＳ用ゲート絶縁膜ＧＩｎ上に順に形成された、メタルゲート膜ｍｇ１および第１導体膜ｅ１の積層膜からなる。これらの構成も、上述のｐＭＩＳ領域Ｒｐに形成されたメタルゲート膜ｍｇ１および第１導体膜ｅ１と同様である。
ｎＭＩＳ用ゲート電極ＧＥｎの側方下部のｐウェルｐｗ表面には、ｎ型の半導体領域であるｎＭＩＳ用エクステンション領域ｅｘｎが形成されている。ｎウェルｎｗ内における、ｎＭＩＳ用エクステンション領域ｅｘｎの更に外側に、ｎＭＩＳ用エクステンション領域ｅｘｎに電気的に接続するようにして、ｎ型の半導体領域であるｎＭＩＳ用ソースドレイン領域ＳＤｎが形成されている。ここで、ｎＭＩＳ用エクステンション領域ｅｘｎの不純物濃度は、ｎＭＩＳ用ソースドレイン領域ＳＤｎよりも低く、ｎＭＩＳ用エクステンション領域ｅｘｎのシリコン基板１の表面から見た接合深さは、ｎＭＩＳ用ソースドレイン領域ＳＤｎよりも浅い。
ｎＭＩＳ用ゲート電極ＧＥｎおよびｎＭＩＳ用ゲート絶縁膜ＧＩｎの側壁は、酸化シリコン膜や窒化シリコン膜などを主体とする絶縁膜からなるサイドウォールスペーサｓｗ１によって覆われ、他の部材と絶縁されている。
本実施の形態のｎ型ＭＩＳトランジスタは、以上のような構成要素を有している。特に、上述のように、本実施の形態のｎ型ＭＩＳトランジスタは、シリコン基板１上に高誘電体ゲート絶縁膜を介して金属ゲート電極が形成されたような、ＭＩＳ構造を有している。
更に、両ＭＩＳトランジスタＱｐ，Ｑｎを覆うようにして、エッチングストップ膜ｓｃ１を介して、層間絶縁膜ＩＬ１が形成されている。例えば、エッチングストップ膜ｓｃ１は、窒化シリコンを主体とする絶縁膜からなり、層間絶縁膜ＩＬ１は酸化シリコンを主体とする絶縁膜からなる。そして、層間絶縁膜ＩＬ１およびエッチングストップ膜ｓｃ１を貫通するようにして、各ソースドレイン領域ＳＤｐ，ＳＤｎや各ゲート電極ＧＥｐ，ＧＥｎなどに達するようなコンタクトプラグｃｐ１が形成されている。コンタクトプラグｃｐ１は、例えば、タングステン（Ｗ）を主体とする導体膜からなる。また、層間絶縁膜ＩＬ１上には、コンタクトプラグｃｐ１に接続するような金属配線ｍｗ１が形成されている。金属配線ｍｗ１は、例えば、アルミニウムや銅（Ｃｕ）を主体とする導体膜からなる。
以上が、本実施の形態の半導体装置の構造である。
特に、本実施の形態の半導体装置において、ｐ型ＭＩＳトランジスタＱｐとｎ型ＭＩＳトランジスタＱｎとの間で、以下の構成が異なる。即ち、ｐ型ＭＩＳトランジスタＱｐでは、ｐＭＩＳ用ゲート絶縁膜ＧＩｐを構成する第１高誘電体膜ｈｋ１は、酸化ハフニウムを主体としアルミニウム、チタンまたはタンタルを含む絶縁膜であるのに対し、ｎ型ＭＩＳトランジスタＱｎでは、ｎＭＩＳ用ゲート絶縁膜ＧＩｎを構成する第２高誘電体膜ｈｋ２は、ハフニウムシリケートを主体としイットリウムまたはランタンを含む絶縁膜である。本実施の形態の半導体装置におけるこのような構造は、以下のような効果をもたらす。
上記図２１を用いて説明したように、ｐ型ＭＩＳトランジスタにおいて効果的に閾値電圧を低減させることができるのは、酸化ハフニウムからなる高誘電体ゲート絶縁膜と、アルミニウム、チタンまたはタンタルとの組み合わせである。また、ｎ型ＭＩＳトランジスタにおいて効果的に閾値電圧を低減させることができるのは、ハフニウムシリケートからなる高誘電体ゲート絶縁膜と、イットリウムまたはランタンとの組み合わせである。本実施の形態の半導体装置では、各極性のＭＩＳトランジスタＱｐ，Ｑｎが有するゲート絶縁膜ＧＩｐ，ＧＩｎを構成する高誘電体膜ｈｋ１，ｈｋ２において、上記のような効果的な組み合わせと等価であるような構成を有している。即ち、ｐ型ＭＩＳトランジスタＱｐの第１高誘電体膜ｈｋ１は、アルミニウム、チタンまたはタンタルを含む酸化ハフニウム膜からなり、ｎ型ＭＩＳトランジスタＱｎの第２高誘電体膜ｈｋ２は、イットリウムまたはランタンを含むハフニウムシリケートからなる。このような構成により、効果的に閾値電圧を低下させることができる。結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化することができる。
なお、本実施の形態の半導体装置においては、ｎ型ＭＩＳトランジスタＱｎの第１界面膜ｚ１の膜厚は、ｐ型ＭＩＳトランジスタＱｐの第１界面膜ｚ１の膜厚よりも薄い構造となる。その理由は、以下で説明する本実施の形態の製造工程に起因するものであり、後に詳しく説明する。
以下では、図２〜図１７を用いて、本実施の形態の半導体装置の製造方法を説明する。本図２〜図１７は、上記図１と同じ箇所における、製造工程中の要部断面図を示している。本実施の形態の半導体装置の製造方法は、シリコン基板１上のｐＭＩＳ領域Ｒｐにｐ型ＭＩＳトランジスタＱｐを形成し、ｎＭＩＳ領域Ｒｎにｎ型ＭＩＳトランジスタＱｎを形成する工程を有する。以下では、これらの工程を詳しく説明する。
まず、図２に示すように、単結晶のシリコンからなるシリコン基板１を準備する。シリコン基板１は、例えば、ホウ素（Ｂ）などのｐ型不純物を含んでいる。また、シリコン基板１は、以下で説明する工程中、半導体ウェハと称される平面略円形状の薄板からなる。
その後、シリコン基板１の表面に分離部２を形成する。これには、まず、フォトリソグラフィ法およびドライエッチングなどによって浅い溝を形成する。続いて、その溝を埋め込むようにして酸化シリコン膜を形成する。その後、エッチング法や化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法などによって、溝部以外の酸化シリコン膜を除去することで、分離部２が形成される。この分離部２によって活性領域が分離され、ｐＭＩＳ領域ＲｐとｎＭＩＳ領域Ｒｎとが規定される。
続いて、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ領域Ｒｐにｎウェルｎｗを形成し、ｎＭＩＳ領域Ｒｎにｐウェルｐｗを形成する。ｎウェルｎｗとしては、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を注入し、ｐウェルｐｗとしては、ホウ素などのｐ型不純物を注入する。
次に、図３に示すように、シリコン基板１上に第１界面膜ｚ１を形成する。ここでは、少なくともｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎの基板面を露出させた状態でシリコン基板１を酸化することで、酸化シリコンを主体とする絶縁膜を形成し、これを第１界面膜ｚ１とする。例えば、第１界面膜ｚ１の膜厚は１．５ｎｍ程度とする。また、第１界面膜ｚ１としては、酸窒化シリコンを主体とする絶縁膜を形成しても良い。この場合、例えば、Ｎ２ＯとＯ２およびＨ２を用いた高温短時間酸化法により、酸窒化シリコン膜を形成する。
続いて、第１界面膜ｚ１上に、第１金属膜Ｍ１を形成する。ここでは、スパッタリング法などの物理気相成長（Physical Vapor Deposition：ＰＶＤ）法を用いて、第１界面膜ｚ１上にハフニウムを堆積し、これを第１金属膜Ｍ１とする。また、同様にして、第１界面膜ｚ１上にハフニウムおよび窒素を主体とする窒化ハフニウム（ＨｆＮｘ）を堆積し、これを第１金属膜Ｍ１としても良い。ここでは、例えば、第１金属膜Ｍ１の膜厚は１ｎｍ程度とする。
次に、図４に示すように、ｎＭＩＳ領域Ｒｎの第１金属膜Ｍ１を覆うようにして、第１保護膜Ｐ１を形成する。ここでは、まず、第１金属膜Ｍ１の表面全面を覆うようにして、例えば、ＰＶＤ法または化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法を用いて、多結晶シリコン、非晶質シリコン（アモルファスシリコンともいう）または窒化シリコンからなる第１保護膜Ｐ１を形成する。例えば、第１金属膜Ｍ１の膜厚は１０ｎｍ程度とする。その後、フォトリソグラフィ法およびエッチング法によって、ｎＭＩＳ領域Ｒｎを覆い、ｐＭＩＳ領域Ｒｐを露出するように、第１保護膜Ｐ１をパターニングする。ここでは、例えば、アンモニア水を用いて第１保護膜Ｐ１のエッチングを行う。
次に、図５に示すように、第１保護膜Ｐ１で覆われていない部分のｐＭＩＳ領域Ｒｐの第１金属膜Ｍ１を酸化することで、第１金属膜Ｍ１を第１高誘電体膜ｈｋ１とする。ここでは、第１金属膜Ｍ１としてハフニウムを適用していたから、それを酸化した第１高誘電体膜ｈｋ１は酸化ハフニウムを主体とする絶縁膜となる。また、ｎＭＩＳ領域Ｒｎの第１金属膜Ｍ１は第１保護膜Ｐ１によって覆われているので、自己整合的に、ｐＭＩＳ領域Ｒｐの第１金属膜Ｍ１のみが酸化され、酸化ハフニウム膜からなる第１高誘電体膜ｈｋ１となる。
ここで、ｐＭＩＳ領域Ｒｐの第１金属膜Ｍ１を酸化する方法として、プラズマ酸化法がある。プラズマ酸化法を用いて酸素ラジカルあるいは酸素イオンにより、ハフニウム膜からなる第１金属膜Ｍ１を酸化することで、酸化ハフニウムを主体とする絶縁膜からなる第１高誘電体膜ｈｋ１とする。
また、ｐＭＩＳ領域Ｒｐの第１金属膜Ｍ１を酸化する他の方法として、熱酸化法がある。特に、４５０℃以上、６００℃以下の条件でハフニウムからなる第１金属膜Ｍ１を酸化する低温熱酸化法によって、酸化ハフニウムを主体とする絶縁膜からなる第１高誘電体膜ｈｋ１とする。
以上の工程により、ｐＭＩＳ領域Ｒｐの第１金属膜Ｍ１を酸化することで、ｐＭＩＳ領域Ｒｐの第１金属膜Ｍ１を第１高誘電体膜ｈｋ１としたことになる。なお、上記の説明では、第１金属膜Ｍ１がハフニウム膜であり、それを酸化して形成した第１高誘電体膜ｈｋ１は酸化ハフニウム膜であるとして説明した。一方、上述のように第１金属膜Ｍ１は窒化ハフニウム膜であっても良く、その場合、それを酸化して形成した第１高誘電体膜ｈｋ１は酸窒化ハフニウム膜となる。以下では、第１高誘電体膜ｈｋ１はハフニウムおよび酸素を主体とする酸化ハフニウムであるとして説明するが、これは、ハフニウム、酸素および窒素を主体とする酸窒化ハフニウム膜であっても同様であるとして、重複した記述を省略する。
次に、図６に示すように、シリコン基板１に対して第１の熱処理を施すことで、ｎＭＩＳ領域Ｒｎの第１金属膜Ｍ１と第１界面膜ｚ１とを相互拡散させることで、ｎＭＩＳ領域Ｒｎの第１金属膜Ｍ１を第２高誘電体膜ｈｋ２とする。より具体的には、第１の熱処理によって、ｎＭＩＳ領域Ｒｎのハフニウムからなる第１金属膜Ｍ１と、酸化シリコンまたは酸窒化シリコンからなる第１界面膜ｚ１とを相互拡散させることで、第１金属膜Ｍ１を、ハフニウム、シリコンおよび酸素を主体とするハフニウムシリケートからなる第２高誘電体膜ｈｋ２とする。例えば、８５０℃程度の第１の熱処理を施すことで、上記の工程を実現できる。
ここで、第１の熱処理では、ｎＭＩＳ領域Ｒｎの第１界面膜ｚ１と金属ハフニウムが反応することでハフニウムシリケート層が形成されるため、第１界面膜ｚ１の膜厚は減少する。一方、ｐＭＩＳ領域Ｒｐでは最初に形成した第１界面膜ｚ１の膜厚とほとんど同じである。このことから、本工程を経て形成された半導体装置では、ｎＭＩＳ領域Ｒｎの第１界面膜ｚ１の膜厚は、ｐＭＩＳ領域Ｒｐの第１界面膜ｚ１の膜厚よりも薄くなる。
次に、図７に示すように、ｐＭＩＳ領域Ｒｐにおいて、第１高誘電体膜ｈｋ１に接するようにして第１の金属酸化物からなる第２絶縁膜ｚ２を形成する。ここでは、ｎＭＩＳ領域Ｒｎの第１保護膜Ｐ１を除去せずに、そのまま第２絶縁膜ｚ２を形成する。これにより、第１保護膜Ｐ１で覆われた第２高誘電体膜ｈｋ２と第２絶縁膜ｚ２とは接触せず、第１保護膜Ｐ１に覆われていない部分のｐＭＩＳ領域Ｒｐの第１高誘電体膜ｈｋ１と第２絶縁膜ｚ２とが接する構造を実現できる。
ここでは、例えば、第１の金属酸化物として、アルミニウム、チタンまたはタンタルのいずれかの酸化物からなる第２絶縁膜ｚ２を形成する。アルミニウムの酸化物は酸化アルミニウム（ＡｌＯｘ）、チタンの酸化物は酸化チタン（ＴｉＯｘ）、タンタルの酸化物は酸化タンタル（ＴａＯｘ）である。これらは、例えば、ＰＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、または、ＣＶＤ法によって、膜厚が０．５ｎｍ程度となるように形成する。
続いて、シリコン基板１に対して第２の熱処理を施す。これにより、第２絶縁膜ｚ２と接している第１高誘電体膜ｈｋ１内に、第２絶縁膜ｚ２を構成している第１の金属酸化物の構成元素である第１の金属を拡散させる。第１の金属酸化物が酸化アルミニウム膜である場合第１の金属はアルミニウムであり、第１の金属酸化物が酸化チタンである場合第１の金属はチタンであり、第１の金属酸化物が酸化タンタルである場合第１の金属はタンタルである。従って、本工程では、第２の熱処理を施すことで、第１高誘電対膜ｈｋ１内に、アルミニウム、チタンまたはタンタルのいずれかの金属を拡散させたことになる。例えば、第２の熱処理として１０００℃において１秒程度の熱処理を施すことで、上記の構造が得られる。その後、余分な第２絶縁膜ｚ２を除去することで、図８に示す構造が得られる。本工程によって、第１高誘電体膜ｈｋ１は、酸化ハフニウムを主体とし、アルミニウム、チタン、または、タンタルを含む絶縁膜となるように形成された。
なお、上記図６を用いて説明した第１の熱処理による第２高誘電体膜ｈｋ２の形成工程を省略したとしても、上述の第２の熱処理によって、ｎＭＩＳ領域に第２高誘電体膜ｈｋ２を形成することができる。しかしながら、それぞれの熱処理を最適化するため、本実施の形態の製造方法では、それぞれの工程において熱処理を行う例を示した。
その後、第１保護膜Ｐ１を除去する。上述のように、多結晶シリコン、非晶質シリコンまたは窒化シリコンによって第１保護膜Ｐ１を形成している場合、フッ酸およびアンモニア水によるエッチングを施すことで、第１保護膜Ｐ１を除去することができる。フッ酸は、各工程中に第１保護膜Ｐ１の表面に形成された自然酸化膜を除去するための処理であり、アンモニア水は第１保護膜Ｐ１自体を除去するための処理である。
次に、図９に示すように、シリコン基板１上に、第２の金属酸化物からなる第３絶縁膜ｚ３を形成する。特に、ｎＭＩＳ領域Ｒｎの第２高誘電体膜ｈｋ２を含むシリコン基板１上に形成することが目的であるが、本実施の形態の製造方法では、ｐＭＩＳ領域Ｒｐなどにマスクは形成せず、両領域Ｒｐ，Ｒｎの第１および第２高誘電体膜ｈｋ１，ｈｋ２上に第３絶縁膜ｚ３を形成する。
ここでは、例えば、第２の金属酸化物として、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素の酸化物からなる第３絶縁膜ｚ３を形成する。本実施の形態では、例えば、ＩＩＩａ族のイットリウムまたはランタンの酸化物からなる第３絶縁膜ｚ３を形成する。イットリウムの酸化物は酸化イットリウム（ＹＯｘ）、ランタンの酸化物は酸化ランタン（ＬａＯｘ）である。これらは、例えば、ＰＶＤ法、ＡＬＤ法またはＣＶＤ法によって、膜厚が１ｎｍ程度となるように形成する。
次に、図１０に示すように、シリコン基板１に対して第３の熱処理を施す。これにより、第３絶縁膜ｚ３と接している第２高誘電体膜ｈｋ２内に、第３絶縁膜ｚ３を構成している第２の金属酸化物の構成元素である第２の金属を拡散させる。第２の金属酸化物がＩａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素の酸化物である場合、第２の金属はＩａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素である。特に、第２の金属酸化物が酸化イットリウムである場合第２の金属はイットリウムであり、第２の金属酸化物が酸化ランタンである場合第２の金属はランタンである。従って、本工程では、第３の熱処理を施すことで、第２高誘電体膜ｈｋ２内に、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素、例えば、イットリウムまたはランタンのいずれかの金属を拡散させたことになる。例えば、第３の熱処理として、８５０℃において３０秒の熱処理を行うことで、上記の構造が得られる。
ここで、第３の熱処理としては、より高い温度で処理を施しても、所望の元素の拡散をもたらすことができる。ただし、本実施の形態の製造方法においては、第２高誘電体膜ｈｋ２に第２の金属を拡散させるための第３の熱処理の温度は、第１高誘電体膜ｈｋ１に第１の金属を拡散させるための第２の熱処理の温度よりも低い方が、より好ましい。その理由を以下で詳しく説明する。
本実施の形態の製造方法によれば、第２高誘電体膜ｈｋ２中に第２の金属を拡散させるための拡散源となる第３絶縁膜ｚ３は、第２高誘電体膜ｈｋ２のみならず、第１高誘電体膜ｈｋ１上にも形成されている。従って、この状態で第３の熱処理を施した場合、第１高誘電体膜ｈｋ１内にも第２の金属が拡散されることになる。ここで、酸化ハフニウムからなる第１高誘電体膜ｈｋ１内に、例えば、ランタンである第２の金属が拡散されたとすると、上述のように閾値電圧は低圧側にシフトすることになる。これは、ｎ型ＭＩＳトランジスタにとっては閾値電圧が下がることを意味するが、ｐ型ＭＩＳトランジスタにとっては閾値電圧が上がることを意味する。従って、ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜となる第１高誘電体膜ｈｋ１内には、なるべく第２の金属を拡散させたくない。
この観点から本発明者が検討したところ、イットリウムやタンタルなどの第２の金属は、第１高誘電体膜ｈｋ１を構成する酸化ハフニウム中では拡散が遅く、第２高誘電体膜ｈｋ２を構成するハフニウムシリケート中では拡散が早いことが分かった。そして、第１高誘電体膜ｈｋ１内に第１の金属を拡散させた第２の熱処理の温度以下であれば、第１高誘電体膜ｈｋ１内への第２の金属の拡散を、問題にならない程度に抑制できることが分かった。即ち、このような条件とすることで、ｐ型ＭＩＳトランジスタの閾値電圧に与える第２の金属の影響を軽微にし、かつ、ｎ型ＭＩＳトランジスタの閾値電圧を所望のように変動させることができる。
本発明者の検証によれば、第３の熱処理の温度を、第２の熱処理の温度よりも高い１０５０℃とした場合、ｐ型ＭＩＳトランジスタの閾値電圧が５０ｍＶ程度高くなってしまうことが分かった。これは、イットリウムやタンタルなどの第２の金属が、ｎＭＩＳ領域Ｒｎの第２高誘電体膜ｈｋ２内だけでなく、ｐＭＩＳ領域Ｒｐの第１高誘電体膜ｈｋ１内にも拡散してしまっていることを意味する。これに対し、第３の熱処理の温度を９００℃とした場合、ｐ型ＭＩＳトランジスタの閾値電圧の変動は誤差範囲に抑えられていた。従って、第３の熱処理の温度は、第２の熱処理の温度よりも低い方が好ましい。より好ましくは、９００℃以下とする。なお、第２高誘電体膜ｈｋ２中に正常に、イットリウムやタンタルなどの第２の金属を拡散させるためには、第３の熱処理の温度は８００℃以上とすべきであることが、本発明者の検証により明らかになっている。以上をまとめると、第２高誘電体膜に第２の金属を拡散させるための第３の熱処理の温度は、８００℃以上、９００℃以下とするのが、より好ましい。これにより、第２の金属の拡散源となる第３絶縁膜ｚ３が、第２の金属の拡散が望ましく無い第１高誘電体膜ｈｋ１に接触していたとしても第１高誘電体膜ｈｋ１には拡散せず、所望の第２高誘電体膜ｈｋ２内に主体的に拡散させることができる。従って、第３絶縁膜ｚ３のパターニングなどは不要であり、製造工程数を削減できる。
また、上述の通り、本実施の形態の製造方法において、第２の金属の第１高誘電体膜ｈｋ１中への拡散を完全に抑制することはできない。そこで、本実施の形態の製造方法では、上記の工程の後、ｐＭＩＳ領域Ｒｐに残留するイットリウムやタンタルなどの第２の金属を除去することで、図１１に示す構造を得る。これにより、ｐ型ＭＩＳトランジスタＱｐの閾値電圧を上昇させ得る、第１高誘電体膜ｈｋ１中のイットリウムやタンタルなどの第２の金属を除去できる。結果として、ｐ型ＭＩＳトランジスタＱｐの閾値電圧をより低減し易くすることができる。
例えば、ｐＭＩＳ領域Ｒｐに残留する第２の金属を除去する方法として、塩酸または硝酸によるエッチングが効果的である。これにより、第１高誘電体膜ｈｋ１中の、イットリウムやタンタルなどの第２の金属を除去でき、上記の効果を得られる。更に、塩酸または硝酸によるエッチングであれば、前工程までに形成した、酸化ハフニウム膜からなる第１高誘電体膜ｈｋ１やハフニウムシリケート膜からなる第２高誘電体膜ｈｋ２にダメージを与えることなく、上記所望の処理を施すことができる。第１高誘電体膜ｈｋ１や第２高誘電体膜ｈｋ２は、本実施の形態の金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置のゲート絶縁膜となる部材であるから、これにダメージを与えずに処理できる工程は有効である。
次に、図１２に示すように、第１高誘電体膜ｈｋ１および第２高誘電体膜ｈｋ２を覆うようにして、順に、メタルゲート膜（第２金属膜）ｍｇ１および第１導体膜ｅ１を形成する。例えば、メタルゲート膜ｍｇ１としては、窒化チタン（ＴｉＮ）を主体とする金属膜をＰＶＤ法またはＣＶＤ法により１０ｎｍ程度形成する。また、例えば、第１導体膜ｅ１としては、多結晶シリコンを主体とする導体膜をＰＶＤ法またはＣＶＤ法により５０ｎｍ程度形成する。
次に、図１３に示すように、シリコン基板１上の積層膜をフォトリソグラフィ法やドライエッチング法などにより加工することで、ｐＭＩＳ領域ＲｐにｐＭＩＳ用ゲート電極ＧＥｐおよびｐＭＩＳ用ゲート絶縁膜ＧＩｐを形成し、ｎＭＩＳ領域ＲｎにｎＭＩＳ用ゲート電極ＧＥｎおよびｎＭＩＳ用ゲート絶縁膜ＧＩｎを形成する。より具体的には、ｐＭＩＳ領域Ｒｐにおいて、第１導体膜ｅ１、メタルゲート膜ｍｇ１、第１高誘電体膜ｈｋ１および第１界面膜ｚ１を加工することで、メタルゲート膜ｍｇ１および第１導体膜ｅ１からなるｐＭＩＳ用ゲート電極ＧＥｐと、第１界面膜ｚ１および第１高誘電体膜ｈｋ１からなるｐＭＩＳ用ゲート絶縁膜ＧＩｐとを形成する。また、ｎＭＩＳ領域Ｒｎにおいて、第１導体膜ｅ１、メタルゲート膜ｍｇ１、第２高誘電体膜ｈｋ２および第１界面膜ｚ１を加工することで、メタルゲート膜ｍｇ１および第１導体膜ｅ１からなるｎＭＩＳ用ゲート電極ＧＥｎと、第１界面膜ｚ１および第２高誘電体膜ｈｋ２からなるｎＭＩＳ用ゲート絶縁膜ＧＩｎとを形成する。
以上のようにして、本実施の形態の半導体装置が有する金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳ構造を形成できる。
次に、図１４に示すように、フォトリソグラフィ法やイオン注入法などにより、各ゲート電極ＧＥｐ，ＧＥｎの側方下部のシリコン基板１表面に、エクステンション領域ｅｘｐ，ｅｘｎを形成する。より具体的には、ｐＭＩＳ領域Ｒｐのｎウェルｎｗ内の当該箇所には、ｐ型の半導体領域であるｐＭＩＳ用エクステンション領域ｅｘｐを形成し、ｎＭＩＳ領域Ｒｎのｐウェルｐｗ内の当該箇所には、ｎ型の半導体領域であるｎＭＩＳ用エクステンション領域ｅｘｎを形成する。
次に、図１５に示すように、各ゲート電極ＧＥｐ，ＧＥｎの側壁を覆うようにして、例えば酸化シリコンを主体とする絶縁膜からなるサイドウォールスペーサｓｗ１を形成する。これには、シリコン基板１上に酸化シリコン膜を形成し、エッチバックを施すことにより形成できる。
その後、フォトリソグラフィ法やイオン注入法などにより、サイドウォールスペーサｓｗ１の側方下部のシリコン基板１表面に、ソースドレイン領域ＳＤｐ，ＳＤｎを形成する。より具体的には、ｐＭＩＳ領域Ｒｐのｎウェルｎｗ内の当該箇所には、ｐ型の半導体領域であるｐＭＩＳ用ソースドレイン領域ＳＤｐを形成し、ｎＭＩＳ領域Ｒｎのｐウェルｐｗ内の当該箇所には、ｎ型の半導体領域であるｎＭＩＳ用ソースドレイン領域ＳＤｎを形成する。
次に、図１６に示すように、上記までの工程で形成した構造を覆うようにして、例えば窒化シリコンを主体とする絶縁膜からなるエッチングストップ膜ｓｃ１と、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬ１とを形成する。
その後、フォトリソグラフィ法やドライエッチング法などにより、層間絶縁膜ＩＬ１およびエッチングストップ膜ｓｃ１を貫通して、各ソースドレイン領域ＳＤｐ，ＳＤｎや各ゲート電極ＧＥｐ，ＧＥｎに達するような、コンタクトホールＣＨ１を形成する。その際、層間絶縁膜ＩＬとは材質の異なるエッチングストップ膜ｓｃ１をエッチング停止層として用いることで、下地のソースドレイン領域やゲート電極などへのオーバーエッチングを防ぐことができる。
次に、図１７に示すように、コンタクトホールＣＨ１内を、例えばタングステンを主体とする導体膜で埋め込むことで、コンタクトプラグｃｐ１を形成する。ここでは、ＰＶＤ法などによりタングステン膜を堆積し、その後、エッチング法やＣＭＰ法を施すことで、コンタクトホールＣＨ１外部のタングステン膜を除去する。
その後、層間絶縁膜ＩＬ上に、コンタクトプラグｃｐ１に電気的に接続するようにして、金属配線ｍｗ１を形成する。これには、例えばアルミニウムや銅を堆積し、フォトリソグラフィ法やエッチング法などにより、所望の配線パターンに加工することで、金属配線ｍｗ１を形成できる。続く工程では、上述のコンタクトプラグ形成工程や、金属配線形成工程を繰り返すことで、所望の導通経路を有する多層配線を形成する。
以上のようにして、本実施の形態において、上記図１を用いて説明したように効果的なＭＩＳトランジスタを形成できる。
本実施の形態の製造方法では、酸化ハフニウム膜とハフニウムシリケート膜との間における、膜中への金属元素の拡散のし易さの違いを利用して、形状加工を伴うパターニング工程を削減しつつ、効果的な構造を得ることができる。これは、工程数の削減に加え、更なる微細化を実現し易い工程であると言える。
更に、ｐＭＩＳ領域における酸化ハフニウム膜とｎＭＩＳ領域におけるハフニウムシリケート膜との作り分けに関しても、膜自体の形状加工を伴うパターニング工程を用いずに、酸化工程と熱処理工程とを駆使することで実現できる。この点においても、工程数の削減に加え、更なる微細化を実現し易い工程であると言える。
そして、本実施の形態の半導体装置が有するＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタおよびｎ型ＭＩＳトランジスタの両極性のトランジスタにおいて、更なる閾値電圧の低減を実現し得る構造であった。以上より、本実施の形態の半導体装置を適用することで、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを備えた半導体装置に適用することができる。
１ シリコン基板（半導体基板）
２ 分離部
Ｂｎａ ｎＭＩＳ用主ゲート絶縁膜
Ｂｐａ ｐＭＩＳ用主ゲート絶縁膜
Ｃ１ａ 酸化ハフニウム膜
Ｃ２ａ 酸化アルミニウム膜
Ｃ３ａ 酸化ランタン膜
Ｃ４ａ 窒化チタン膜
ＣＨ１ コンタクトホール
ｃｐ１ コンタクトプラグ
ｅ１ 第１導体膜（導体膜）
ｅｘｎ ｎＭＩＳ用エクステンション領域
ｅｘｐ ｐＭＩＳ用エクステンション領域
ＧＥｎ ｎＭＩＳ用ゲート電極（第１ゲート電極）
ＧＥｐ ｐＭＩＳ用ゲート電極（第２ゲート電極）
ＧＩｎ ｎＭＩＳ用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩｐ ｐＭＩＳ用ゲート絶縁膜（第２ゲート絶縁膜）
ｈｋ１ 第１高誘電体膜
ｈｋ２ 第２高誘電体膜
ＩＬ１ 層間絶縁膜
Ｍ１ 第１金属膜
ｍｇ１ メタルゲート膜（導体膜、第２金属膜）
ｍｗ１ 金属配線
ｎｗ ｎウェル
Ｐ１ 第１保護膜
ｐｗ ｐウェル
Ｑｎ ｎ型ＭＩＳトランジスタ（ｎチャネル型電界効果トランジスタ）
Ｑｐ ｐ型ＭＩＳトランジスタ（ｐチャネル型電界効果トランジスタ）
Ｒｎ ｎＭＩＳ領域（第２領域）
Ｒｐ ｐＭＩＳ領域（第１領域）
ｓｃ１ エッチングストップ膜
ＳＤｎ ｎＭＩＳ用ソースドレイン領域
ＳＤｐ ｐＭＩＳ用ソースドレイン領域
Ｔｎａ ｎＭＩＳ用キャップ絶縁膜
Ｔｐａ ｐＭＩＳ用キャップ絶縁膜
ｚ１ 第１界面膜（第１絶縁膜）
ｚ２ 第２絶縁膜
ｚ３ 第３絶縁膜

Claims (24)

  1. 半導体基板の第１領域にｐチャネル型電界効果トランジスタを有し、前記半導体基板の第２領域にｎチャネル型電界効果トランジスタを有し、
    前記ｐチャネル型電界効果トランジスタは、前記半導体基板上に形成された第１ゲート絶縁膜を介して形成された第１ゲート電極を有し、
    前記第１ゲート絶縁膜は、前記半導体基板上に順に形成された第１絶縁膜および第１高誘電体膜を有し、
    前記第１高誘電体膜は、ハフニウムおよび酸素を主体とし、アルミニウム、チタンまたはタンタルを含む絶縁膜からなり、
    前記ｎチャネル型電界効果トランジスタは、前記半導体基板上に形成された第２ゲート絶縁膜を介して形成された第２ゲート電極を有し、
    前記第２ゲート絶縁膜は、前記半導体基板上に順に形成された前記第１絶縁膜および第２高誘電体膜を有し、
    前記第２高誘電体膜は、ハフニウム、シリコンおよび酸素を主体とし、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素を含む絶縁膜からなることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２高誘電体膜は、前記ハフニウム、前記シリコンおよび前記酸素を主体とし、イットリウムまたはランタンを含む絶縁膜からなることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１ゲート電極および前記第２ゲート電極は、下層から順に、窒化チタンを主体とする導体膜および多結晶シリコンを主体とする導体膜の積層膜からなることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１絶縁膜は、酸化シリコンまたは酸窒化シリコンを主体とする絶縁膜からなることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記ｎチャネル型電界効果トランジスタの前記第１絶縁膜の膜厚は、前記ｐチャネル型電界効果トランジスタの前記第１絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記ｐチャネル型電界効果トランジスタおよび前記ｎチャネル型電界効果トランジスタは、素子分離部を介して相互に近接して配置されるデュアルメタルゲート構造であることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１高誘電体膜は、前記ハフニウム、前記酸素および窒素を主体とする絶縁膜からなり、
    前記第２高誘電体膜は、前記ハフニウム、前記シリコン、前記酸素および窒素を主体とする絶縁膜からなることを特徴とする半導体装置。
  8. 半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、前記半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する工程を有し、
    前記ｐチャネル型電界効果トランジスタおよび前記ｎチャネル型電界効果トランジスタを形成する工程は、
    （ａ）前記半導体基板上に、第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜上に、第１金属膜を形成する工程と、
    （ｃ）前記第１領域の前記第１金属膜を酸化することで、前記第１領域の前記第１金属膜を第１高誘電体膜とする工程と、
    （ｄ）第１の熱処理により、前記第２領域の前記第１金属膜と前記第１絶縁膜とを相互拡散させることで、前記第２領域の前記第１金属膜を第２高誘電体膜とする工程と、
    （ｅ）前記第１領域において前記第１高誘電体膜に接するようにして第１の金属酸化物からなる第２絶縁膜を形成し、第２の熱処理を施すことにより、前記第１高誘電体膜内に第１の金属を拡散させる工程と、
    （ｆ）前記第２高誘電体膜上に、第２の金属酸化物からなる第３絶縁膜を形成し、第３の熱処理を施すことにより、前記第２高誘電体膜内に第２の金属を拡散させる工程と、
    （ｇ）前記第１領域において、前記第１高誘電体膜および前記第１絶縁膜を加工することで、前記第１絶縁膜および前記第１高誘電体膜からなる第１ゲート絶縁膜を形成し、前記第２領域において、前記第２高誘電体膜および前記第１絶縁膜を加工することで、前記第１絶縁膜および前記第２高誘電体膜からなる第２ゲート絶縁膜を形成する工程とを有し、
    前記（ａ）工程では、酸化シリコンまたは酸窒化シリコンを主体とする前記第１絶縁膜を形成し、
    前記（ｂ）工程では、ハフニウムを主体とする前記第１金属膜を形成し、
    前記（ｃ）工程では、前記第１領域の前記第１金属膜を酸化することで、ハフニウムおよび酸素を主体とする前記第１高誘電体膜とし、
    前記（ｄ）工程では、前記第２領域の前記第１金属膜と前記第１絶縁膜とを相互拡散させることで、ハフニウム、シリコンおよび酸素を主体とする前記第２高誘電体膜とすることを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第２高誘電体膜上を含む前記半導体基板上に一体的に前記第３絶縁膜を形成し、少なくとも、前記第１高誘電体膜および前記第２高誘電体膜に接触した状態のまま前記第３の熱処理を施し、前記第２高誘電体膜中に前記第２の金属を拡散させることを特徴とする半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記（ｃ）工程では、プラズマ酸化によって前記第１金属膜を酸化することで、前記第１金属膜を前記第１高誘電体膜とすることを特徴とする半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記（ｃ）工程では、４５０℃以上、６００℃以下の熱酸化によって前記第１金属膜を酸化することで、前記第１金属膜を前記第１高誘電体膜とすることを特徴とする半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    前記（ｅ）工程では、
    前記第１の金属酸化物として、アルミニウム、チタンまたはタンタルのいずれかの酸化物からなる前記第２絶縁膜を形成し、かつ、
    前記第２の熱処理によって、前記第１高誘電体膜内に、前記第１の金属として、前記アルミニウム、前記チタンまたは前記タンタルのいずれかの金属を拡散させることを特徴とする半導体装置の製造方法。
  13. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程では、
    前記第２の金属酸化物として、Ｉａ族、ＩＩａ族またはＩＩＩａ族のいずれかの元素の酸化物からなる前記第３絶縁膜を形成し、かつ、
    前記第３の熱処理によって、前記第２高誘電体膜内に、前記第２の金属として、前記Ｉａ族、前記ＩＩａ族または前記ＩＩＩａ族のいずれかの元素を拡散させることを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程では、
    前記第２の金属酸化物として、イットリウムまたはランタンの酸化物からなる前記第３絶縁膜を形成し、かつ、
    前記第３の熱処理によって、前記第２高誘電体膜内に、前記第２の金属として、前記イットリウムまたは前記ランタンのいずれかの元素を拡散させることを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｆ）工程後、前記（ｇ）工程前に、更に、
    （ｈ）前記第１領域に残留する前記第２の金属を除去する工程を有する半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｈ）工程では、塩酸または硝酸によるエッチングを施すことで、前記第１領域に残留する前記第２の金属を除去することを特徴とする半導体装置の製造方法。
  17. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程における前記第３の熱処理の温度は、前記（ｅ）工程における前記第２の熱処理の温度よりも低いことを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記第３の熱処理の温度は、８００℃以上、９００℃以下であることを特徴とする半導体装置の製造方法。
  19. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程後、前記（ｇ）工程前に、更に、
    （ｉ）前記第１高誘電体膜および前記第２高誘電体膜を覆うようにして、順に、第２金属膜および第１導体膜を形成する工程を有し、
    前記（ｇ）工程では、
    前記第１領域において、
    前記第１導体膜、前記第２金属膜、前記第１高誘電体膜および前記第１絶縁膜を加工することで、前記第２金属膜および前記第１導体膜からなる第１ゲート電極と、前記第１絶縁膜および前記第１高誘電体膜からなる前記第１ゲート絶縁膜とを一括して形成し、
    前記第２領域において、
    前記第１導体膜、前記第２金属膜、前記第２高誘電体膜および前記第１絶縁膜を加工することで、前記第２金属膜および前記第１導体膜からなる第２ゲート電極と、前記第１絶縁膜および前記第２高誘電体膜からなる前記第２ゲート絶縁膜とを一括して形成することを特徴とする半導体装置の製造方法。
  20. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程後、前記（ｃ）工程前に、更に、
    （ｊ）前記第２領域の前記第１金属膜を覆うようにして、第１保護膜を形成する工程を有し、
    前記（ｃ）工程では、前記第１保護膜で覆われていない部分の前記第１領域の前記第１金属膜を酸化することで、前記第１高誘電体膜とすることを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｅ）工程後、前記（ｆ）工程前に、更に、
    （ｋ）前記第１保護膜を除去する工程を有し、
    前記（ｊ）工程では、多結晶シリコン、非晶質シリコンまたは窒化シリコンからなる前記第１保護膜を形成し、
    前記（ｋ）工程では、フッ酸およびアンモニア水によるエッチングを施すことで、前記第１保護膜を除去することを特徴とする半導体装置の製造方法。
  22. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程後、前記（ｃ）工程前に、更に、
    （ｊ）前記第２領域の前記第１金属膜を覆うようにして、第１保護膜を形成する工程を有し、
    前記（ｅ）工程では、前記半導体基板上に一体的に前記第２絶縁膜を形成することで、前記第１保護膜で覆われていない部分の前記第１領域の前記第１高誘電体膜に接するようにして、前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
  23. 請求項２２記載の半導体装置の製造方法において、
    前記（ｅ）工程後、前記（ｆ）工程前に、更に、
    （ｋ）前記第１保護膜を除去する工程を有し、
    前記（ｊ）工程では、多結晶シリコン、非晶質シリコンまたは窒化シリコンからなる前記第１保護膜を形成し、
    前記（ｋ）工程では、フッ酸およびアンモニア水によるエッチングを施すことで、前記第１保護膜を除去することを特徴とする半導体装置の製造方法。
  24. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記ハフニウムおよび窒素を主体とする前記第１金属膜を形成し、
    前記（ｃ）工程では、前記第１領域の前記第１金属膜を酸化することで、前記ハフニウム、前記酸素および窒素を主体とする前記第１高誘電体膜とし、
    前記（ｄ）工程では、前記第２領域の前記第１金属膜と前記第１絶縁膜とを相互拡散させることで、前記ハフニウム、前記シリコン、前記酸素および窒素を主体とする前記第２高誘電体膜とすることを特徴とする半導体装置の製造方法。
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