JP2009253003A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

【課題】所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造できる電界効果トランジスタの製造方法を提供する。
【解決手段】ｐＭＯＳＦＥＴ領域に閾値制御膜としてＡｌ_２Ｏ_３膜が少なくとも形成され、ｎＭＯＳＦＥＴ領域に閾値制御膜としてランタノイド系のフッ化酸化膜が形成されるとともに、閾値制御膜上にＨｆＳｉＯＮによるゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、ｎＭＯＳＦＥＴ領域では疎水性を示すＳｉ基板１０１表面を露出させ、ｐＭＯＳＦＥＴ領域では親水性を示すＡｌ_２Ｏ_３膜１０４ｂを露出させた状態で、ＬａＯＦ膜を形成することによって、ｐＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ａの膜厚をｎＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ｂの膜厚よりも薄くする。
【選択図】 図２−５

Description

この発明は、閾値制御膜上にハフニウム系ゲート絶縁膜が形成される電界効果トランジスタの製造方法に関する。

半導体装置の高集積化および高速化を実現するため、ＭＯＳＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）の微細化が進められている。このＭＯＳＦＥＴの微細化にともなってゲート絶縁膜を薄膜化させた場合、トンネル電流によるゲートリーク電流が増大するという現象が生じる。そこで、近年では、ゲート絶縁膜材料として高誘電率材料であるＨｆＳｉＯＮ等の金属酸化物を採用し、ＳｉＯ_２換算膜厚を薄くするとともに実際の物理的膜厚を厚くして、ゲートリーク電流の増大を抑制している。さらに、近年では、ゲート電極材料として金属材料を採用して、電極空乏化による容量低下を防止して、実効的なゲート絶縁膜の薄膜化を図っている（たとえば、特許文献１〜３参照）。

ここで、ＨｆＳｉＯＮ膜および金属電極を採用した場合、ピニングと呼ばれる現象によって、フラットバンド電圧（Ｖｆｂ）をバンドエッジに調整できず、閾値電圧を低くすることができない場合があった。そこで、近年では、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴが一対で形成されるＣＭＯＳ（Complementary Metal Oxide Silicon）半導体集積回路において、ｎＭＯＳＦＥＴにはランタノイド系の閾値制御膜を挿入し、ｐＭＯＳＦＥＴにはアルミニウム系の閾値制御膜を挿入して、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのＶｆｂをバンドエッジにそれぞれ調整する方法が提案されている。

しかしながら、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで異なる材料の閾値制御膜を形成するためには、成膜、パターニングおよびエッチングなどの工程を複数回繰り返す必要があり、複雑かつ多数の工程が要求されるという問題があった。特に、ｎＭＯＳＦＥＴに挿入するランタノイド系の閾値制御膜は水溶性であるため、このランタノイド系の閾値制御膜をｎＭＯＳＦＥＴに作り分けることは非常に困難であった。このため、所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造することができなかった。

特開２００７−２４３００９号公報 特開２００７−２０８２６０号公報 特開２００７−３２４３９０号公報

本発明は、所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造できる電界効果トランジスタの製造方法を提供することを目的とする。

本発明の一態様によれば、ｐ型トランジスタ領域に閾値制御膜としてＡｌを含む絶縁膜が少なくとも形成され、ｎ型トランジスタ領域に閾値制御膜としてランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜が形成されるとともに、前記閾値制御膜上にハフニウム系ゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、前記ｎ型トランジスタ領域では疎水性層を露出させ、前記ｐ型トランジスタ領域では親水性層が露出させた状態で、前記ランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜を形成することによって、前記ｐ型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚を前記ｎ型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚よりも薄くすることを特徴とする電界効果トランジスタの製造方法が提供される。

本発明にかかる電界効果トランジスタの製造方法によれば、所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造できるという効果を奏する。

以下に添付図面を参照して、本発明にかかる電界効果トランジスタの製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、実施の形態中に示した層の厚さは一例であり、これに限定されるものではない。

まず、本実施の形態にかかる電界効果トランジスタの製造方法によって製造される半導体装置の構造について説明する。図１は、本発明の実施の形態にかかる半導体装置の製造方法によって製造される電界効果トランジスタの構造の一例を模式的に示す断面図である。図１に示すように、本実施の形態では、ｎＭＯＳＦＥＴ１００ｎおよびｐＭＯＳＦＥＴ１００ｐが一対で形成されるＣＭＯＳ構造の半導体装置１００について説明する。

図１に示すように、シリコン（Ｓｉ）基板１０１には、ｎＭＯＳＦＥＴ領域とｐＭＯＳＦＥＴ領域とがあり、ｎＭＯＳＦＥＴ領域にはｎＭＯＳＦＥＴ１００ｎが形成され、ｐＭＯＳＦＥＴ領域にはｐＭＯＳＦＥＴ１００ｐが形成されている。

Ｓｉ基板１０１には、素子分離領域１０２が形成されている。素子分離領域１０２は、Ｓｉ基板１０１に形成される素子の活性領域間を分離する機能を有し、たとえばＳＴＩ（Shallow Trench Isolation）法によって形成される。ｎＭＯＳＦＥＴ領域のＳｉ基板１０１内にはｐ型不純物をドーピングしたｐ型ウェルが形成されており、ｐＭＯＳＦＥＴ領域のＳｉ基板１０１内にはｎ型不純物をドーピングしたｎ型ウェルが形成されている。

まず、ｎＭＯＳＦＥＴ領域に形成されるｎＭＯＳＦＥＴ１００ｎの構成について説明する。図１に示すように、ｎＭＯＳＦＥＴ１００ｎは、Ｓｉ基板１０１上に形成された閾値制御膜１０５ｎ、閾値制御膜１０５ｎ上に形成されたゲート絶縁膜１０６、ゲート絶縁膜１０６上に形成された金属電極１０７、金属電極１０７上に形成され金属電極１０７とともに電極として機能する多結晶シリコン膜１０８を有するゲート電極を備え、さらにゲート電極の側壁にシリコン窒化膜（ＳｉＮ_ｘ膜）およびＴＥＯＳ膜によって形成された側壁膜１０９を有する構成を有する。ｎＭＯＳＦＥＴ領域における側壁膜１０９直下のＳｉ基板１０１内には、ｎ型不純物が低濃度で拡散されたエクステンション領域１１０ｎが形成されており、このエクステンション領域１１０ｎの外側にはｎ型不純物が高濃度で拡散されたソース／ドレイン拡散層１１１ｎが形成されている。

閾値制御膜１０５ｎは、４．０Ｖ程度の仕事関数をｎＭＯＳＦＥＴ１００ｎに提供するように、たとえばＬａＯＦ膜によって形成される。このＬａＯＦなどによって形成される閾値制御膜１０５ｎは、ｎＭＯＳＦＥＴ１００ｎの閾値電圧を低減させる機能を有し、所望の閾値電圧となるように膜厚が設定される。たとえばＬａＯＦ膜を用いて閾値電圧膜１０５ｎを形成した場合には、３Å程度に膜厚が設定される。

ゲート絶縁膜１０６は、従来ゲート絶縁膜材料として選択されていたシリコン酸化膜（ＳｉＯ_２膜）よりも誘電率の高い高誘電体膜によって形成される。この結果、ＳｉＯ_２換算膜厚を薄くするとともに実際の物理的膜厚を厚くして、ゲートリーク電流の増大を抑制している。ゲート絶縁膜１０６は、たとえば、高誘電体材料であるハフニウム系のＨｆＳｉＯＮを用いて形成される。

金属電極１０７は、たとえば炭化タンタル（ＴａＣ）を用いて形成され、さらに多結晶シリコン膜１０８とＴａＣとの反応防止用に、たとえば窒化チタン膜（ＴｉＮ膜）がＴａＣ膜上にバリア膜として形成される。この金属電極１０７を採用することによって、電極空乏化による容量低下を防止することができるため、実効的なゲート絶縁膜をさらに薄膜化することができる。

次に、ｐＭＯＳＦＥＴ領域に形成されるｐＭＯＳＦＥＴ１００ｐの構成について説明する。図１に示すように、ｐＭＯＳＦＥＴ１００ｐは、Ｓｉ基板１０１上に形成された閾値制御膜１０３，１０４，１０５ｐ、閾値制御膜１０５ｐ上に形成されたゲート絶縁膜１０６、ゲート絶縁膜１０６上に形成された金属電極１０７、多結晶シリコン膜１０８を有するゲート電極および側壁膜１０９を有する構成を有する。ｐＭＯＳＦＥＴ領域における側壁膜１０９直下のＳｉ基板１０１内には、ｐ型不純物が低濃度で拡散されたエクステンション領域１１０ｐが形成されており、このエクステンション領域１１０ｐの外側にはｐ型不純物が高濃度で拡散されたソース／ドレイン拡散層１１１ｐが形成されている。ｐＭＯＳＦＥＴ１００ｐを構成するゲート絶縁膜１０６、金属電極１０７、多結晶シリコン膜１０８および側壁膜１０９は、ｎＭＯＳＦＥＴ１００ｎを構成する各構成膜と同じ材料によって形成される。また、閾値制御膜１０５ｐは、ｎＭＯＳＦＥＴ１００ｎにおける閾値制御膜１０５ｎと同様に、たとえばＬａＯＦ膜などによって形成される。

閾値制御膜１０３および閾値制御膜１０４は、ともにｐＭＯＳＦＥＴ１００ｐの閾値電圧を低減させる機能を有し、４．０Ｖ程度の仕事関数をｐＭＯＳＦＥＴ１００ｎに提供して所望の閾値電圧となるようにそれぞれ膜厚が設定される。閾値制御膜１０３は、たとえばｃ−ＳｉＧｅ膜によって形成される。また、閾値制御膜１０４は、たとえばＡｌ_２Ｏ_３膜など、Ａｌを含む絶縁膜によって形成される。閾値制御膜１０４を形成するＡｌ_２Ｏ_３膜は、厚膜化による移動度低下を防ぐため、２〜１０Å程度の膜厚に抑制される。このようにＡｌ_２Ｏ_３の厚膜化が制限されるため、閾値電圧低減効果がＡｌ_２Ｏ_３膜よりも大きいｃ−ＳｉＧｅ膜を閾値制御膜１０３として形成することによって、ｐＭＯＳＦＥＴ１００ｐの閾値電圧を所望の電圧値まで低くしている。この閾値制御膜１０３を形成するｃ−ＳｉＧｅ膜の膜厚は、たとえば６〜７ｎｍ程度に設定される。

そして、閾値制御膜１０４上には、ｎＭＯＳＦＥＴ１００ｎにおける閾値制御膜１０５ｎと同様にＬａＯＦ膜などによって形成された閾値制御膜１０５ｐが形成される。ここで、ｎＭＯＳＦＥＴ１００ｎにおける閾値制御膜１０５ｎが３Å程度の膜厚を有しているのに対し、ｐＭＯＳＦＥＴ１００ｐにおける閾値制御膜１０５ｐは、閾値制御膜１０５ｎの７分の１程度の０．４〜０．５Åの膜厚しかなく、ｐＭＯＳＦＥＴ１００ｐの閾値電圧を実際にシフトさせるほどの機能は有さない。

このように、本実施の形態における半導体装置１００は、ＬａＯＦ膜などで形成したｐＭＯＳＦＥＴ１００ｐにおける閾値制御膜１０５ｐの膜厚をｐＭＯＳＦＥＴ１００ｐの閾値シフトに影響が出ない程度まで薄くし、ｎＭＯＳＦＥＴ１００ｎの閾値制御膜１０５ｎの膜厚を、ｎＭＯＳＦＥＴ１００ｎの閾値電圧を所望の電圧値まで十分に低下できる程度に厚くした構造を有する。

ここで、このｎＭＯＳＦＥＴ１００ｎおよびｐＭＯＳＦＥＴ１００ｐにおいてそれぞれ膜厚が異なる閾値制御膜１０５ｎ，１０５ｐは、一度の成膜処理で形成されたものである。

本実施の形態では、疎水性層表面におけるＬａＯＦ膜の成膜速度よりも親水性層表面におけるＬａＯＦ膜の成膜速度の方が遅くなるプレカーサ条件および反応ガス条件を用いて、閾値制御膜１０５ｎ，１０５ｐを構成するＬａＯＦ膜を形成している。膜厚の厚いＬａＯＦ膜で閾値制御膜１０５ｎを形成するｎＭＯＳＦＥＴ領域では疎水性層の表面を露出させ、膜厚の薄いＬａＯＦ膜で閾値制御膜１０５ｐを形成するｐＭＯＳＦＥＴ領域では親水性層を露出させた状態で、所定のプレカーサおよび反応ガスを用いてＬａＯＦ膜の成長を行なうことによって、一度の成膜処理だけで、ｐＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜をｎＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜と比して薄くしている。

具体的に、図１に示す半導体装置１００の製造方法について説明する。まず、図２−１に示すように、Ｓｉ基板であるＳｉ基板１０１の表面に、ＳＴＩ法などによって所定のパターンの素子分離領域１０２を形成する。具体的には、たとえばＳｉ基板１０１上にバッファ膜を介してマスクとなるＳｉＮ_ｘ膜を堆積し、レジストによるパターン転写法を用いて、ＳｉＮ_ｘ膜、バッファ膜、Ｓｉ基板１０１を所定の深さまでエッチングする。そして、レジストを除去後に、Ｓｉ基板１０１全面にＳｉＯ_２膜を堆積させ、ＣＭＰ（Chemical-Mechanical Polishing）等で平坦化することによって、ＳＴＩ法による素子分離領域１０２を形成する。

次に、素子分離領域１０２が形成されたＳｉ基板１０１におけるｎＭＯＳＦＥＴ領域にｐ型不純物をドーピングしてｐ型ウェルを形成し、ｐＭＯＳＦＥＴ領域内にｎ型不純物をドーピングしてｎ型ウェルを形成する。

そして、図２−２に示すように、選択性エピタキシャル成長などを用いて、ｐＭＯＳＦＥＴ領域に選択的に閾値制御膜１０３を構成するｃ−ＳｉＧｅ膜１０３ａを成長させる。具体的には、Ｓｉ基板１０１全面にＳｉＯ_２膜を形成した後、ｐＭＯＳＦＥＴ領域のＳｉＯ_２膜を除去してから、ｃ−ＳｉＧｅ膜を成長させる。ｃ−ＳｉＧｅ膜は、ＳｉＯ_２膜上では成長しないため、Ｓｉ基板が露出した領域、すなわちｐＭＯＳＦＥＴ領域にのみ選択的に成長する。その後、ｎＭＯＳＦＥＴ領域のＳｉＯ_２膜を除去することによって、ｐＭＯＳＦＥＴ領域にのみにｃ−ＳｉＧｅ膜１０３ａを選択的に形成することができる。

次いで、図２−３に示すように、基板全面に閾値制御膜１０４を構成するＡｌ_２Ｏ_３膜１０４ａを形成する。このＡｌ_２Ｏ_３膜は、たとえば、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法などによって形成することができる。次いで、図２−４に示すように、ｎＭＯＳＦＥＴ領域に形成されたＡｌ_２Ｏ_３膜を除去し、ｐＭＯＳＦＥＴ領域のみにＡｌ_２Ｏ_３膜１０４ｂを残存させる。すなわち、ｎＭＯＳＦＥＴ領域においては、Ｓｉ基板１０１のＳｉが露出した状態となり、ｐＭＯＳＦＥＴ領域においては、Ａｌ_２Ｏ_３膜１０４ｂが最表面に形成された状態となる。ここで、ｎＭＯＳＦＥＴ領域において露出するＳｉ基板１０１を構成するＳｉは疎水性を有し、ｐＭＯＳＦＥＴ領域の最表面に形成されたＡｌ_２Ｏ_３は親水性を有する。

そして、疎水性層表面におけるＬａＯＦ膜の成膜速度よりも親水性層表面におけるＬａＯＦ膜の成膜速度の方が遅くなるプレカーサ条件および反応ガス条件を用いて、ＣＶＤ法（hemical Vapor Deposition：化学気相成長法）で閾値制御膜１０５ｎ，１０５ｐを構成するＬａＯＦ膜を形成する。この疎水性表面におけるＬａＯＦ膜の成膜速度よりも親水性層表面におけるＬａＯＦ膜の成膜速度の方が遅くなる条件として、Ｌａ（ｈａｆ）_３・ｄｉｇｌｙｍｅ（hfa = 1,1,1,5,5,5,-hexafluoro-2,4-pentanedione; diglyme = bis (2-metoxyethyl)-ether）をプレカーサとして用い、Ｎ_２に加え、酸化剤であるＯ_２およびＨ_２Ｏを反応ガスとして用いている。

ここで、この条件を用いた場合における成膜速度について説明する。図３の表Ｔ１は、Ｌａ（ｈａｆ）_３・ｄｉｇｌｙｍｅをプレカーサとして用い、Ｎ_２に加え、酸化剤であるＯ_２およびＨ_２Ｏを反応ガスとして用いてＣＶＤ法でＬａＯＦ膜を成長させた場合におけるＬａＯＦ膜の成膜速度を示すものである。この表Ｔ１では、疎水性を示すＳｉ（１００）上と、親水性を示すＳｉＯ_２膜上とにおける各成長温度のＬａＯＦ膜の成長速度を示す。

表Ｔ１に示すように、成長温度が３００℃以下の場合には、疎水性を示すＳｉ（１００）上での成膜速度の方が、親水性を示すＳｉＯ_２膜上における成膜速度よりも遅くなる。これに対し、成長温度が３５０℃以上の場合には、疎水性を示すＳｉ（１００）上での成膜速度の方よりも、親水性を示すＳｉＯ_２膜上における成膜速度の方が遅くなる。そして、半導体装置１００におけるＬａＯＦ膜成長のために実際に使用する成長温度５００℃では、表Ｔ１の行Ｌ１に示すように、親水性を示すＳｉＯ_２膜上における成膜速度は、疎水性を示すＳｉ上での成膜速度の１／７まで遅くなってしまう。これは、親水性を有する膜に共通する傾向であり、ｐＭＯＳＦＥＴ１００ｐにおいて使用するＡｌ_２Ｏ_３膜についても同様のことがいえる。すなわち、親水性であるＡｌ_２Ｏ_３膜上に成長するＬａＯＦ膜の成膜速度は、疎水性を示すＳｉ上に成長するＬａＯＦ膜の成膜速度の１／７程度まで遅くなってしまう。

本実施の形態では、ｎＭＯＳＦＥＴ領域では、疎水性を示すＳｉ基板１０１表面を露出させた状態とし、ｐＭＯＳＦＥＴ領域では、親水性を示すＡｌ_２Ｏ_３膜１０４ｂを露出させた状態として、親水性であるＡｌ_２Ｏ_３膜上に成長するＬａＯＦ膜の成膜速度が疎水性を示すＳｉ基板上に成長するＬａＯＦ膜の成膜速度の１／７程度まで遅くなる条件を用いて、閾値制御膜１０５ｎ，１０５ｐを構成するＬａＯＦ膜を成長させている。この結果、図２−５に示すように、一度の成膜処理にもかかわらず、ｐＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ａの膜厚をｎＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ｂの膜厚よりも薄くすることができる。たとえば、ｎＭＯＳＦＥＴ領域におけるＬａＯＦ膜１０５ｂの膜厚は３Å程度まで厚く成膜できるに対し、ｐＭＯＳＦＥＴ領域におけるＬａＯＦ膜１０５ａは、ＬａＯＦ膜１０５ｂの７分の１程度の０．４〜０．５Åの膜厚しか成膜しない。

さらに、ｐＭＯＳＦＥＴ領域のＡｌ_２Ｏ_３膜１０４ｂと成膜中に供給されるＬａとは、反応エネルギーの関係からＬａ_２Ｏ_３とＡｌが生成する方向に反応する。すなわち、図４に示すように、ｐＭＯＳＦＥＴ領域のＡｌ_２Ｏ_３膜１０４ｂ上の領域Ａ１は、ＬａＯＦ膜の膜厚が薄い場合には、実際にはＬａＯＦ膜ではなくＬａ_２Ｏ_３層１０５ｃとＡｌ層１０４ｐとが混在した状態となり、誘電率が上がり等価酸化膜（ＥＯＴ）が下がる結果となる。そして、このＬａ_２Ｏ_３層１０５ｃは、一原子分程度のＬａ_２Ｏ_３が形成される程度であるため、ｐＭＯＳＦＥＴ１００ｐの閾値のシフトに与える影響は小さく、ｐＭＯＳＦＥＴ１００ｐの閾値電圧をバンドエッジ近傍に制御することができる。また、ｐＭＯＳＦＥＴ１００ｐの閾値のシフトに影響を与える程度の膜厚でＬａＯＦ膜１０５ａまたはＬａ_２Ｏ_３層１０５ｃが形成された場合であっても、ｐＭＯＳＦＥＴの閾値制御を行なう閾値制御膜１０３，１０４をそれぞれ構成するＡｌ_２Ｏ_３膜１０５ｂおよびｃ−ＳｉＧｅ膜１０３ａの膜厚を調整することによって、ｐＭＯＳＦＥＴ１００ｐの閾値電圧を所望の電圧とすることができる。

そして、図２−６に示すように、ゲート絶縁膜１０６を構成するＨｆＳｉＯＮ膜１０６ａを、たとえばＭＯＣＶＤ法を用いてＬａＯＦ膜１０５ａ，１０５ｂ上に堆積する。次いで、図２−７に示すように、このＨｆＳｉＯＮ膜１０６ａ上に、たとえばスパッタ法を用いて、金属電極１０７を構成するＴａＣ膜およびＴｉＮ膜の積層膜１０７ａを堆積する。後述する熱処理工程によって、ｎＭＯＳＦＥＴ領域では、閾値制御膜１０５ｎ中の原子（たとえばＬａ）が基板およびゲート絶縁膜の界面近くでダイポールを作るとともに、ｐＭＯＳＦＥＴ領域では、同様に閾値制御膜１０３，１０４中の原子（たとえばＡｌ）が基板およびゲート絶縁膜の界面近くでダイポールを作る。この結果、ｎＭＯＳＦＥＴ１００ｎおよびｐＭＯＳＦＥＴ１００ｐの各閾値電圧がそれぞれバンドエッジ近傍に制御される。

そして、図２−８に示すように、たとえばＣＶＤ法を用いて、ゲート電極を構成する多結晶シリコン膜１０８ａを基板全面に積層する。続いて、多結晶シリコン膜１０８ａ上にフォトレジストを塗布し、これを露光および現像処理することでｎＭＯＳＦＥＴ領域およびｐＭＯＳＦＥＴ領域の各ゲート電極形成領域上方にレジストパターンを形成し、このレジストパターンをマスクとして、ゲート電極形成領域以外の、多結晶シリコン膜１０８ａ、ＴａＣ／ＴｉＮの積層膜１０７ａ、ＨｆＳｉＯＮ膜１０６ａ、ＬａＯＦ膜１０５ａ，１０５ｂ、ｐＭＯＳＦＥＴ領域におけるＡｌ_２Ｏ_３膜１０４ｂおよびｃ−ＳｉＧｅ膜１０３ａをエッチングする。この結果、図２−９に示すように、閾値制御膜１０３，１０４，１０５ｐ，１０５ｎ、ゲート絶縁膜１０６、金属電極１０７、多結晶シリコン膜１０８によって構成されるゲート電極がｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴにそれぞれ形成される。なお、レジストパターンは、その後除去される。

そして、図２−１０に示すように、ｎＭＯＳＦＥＴ領域のＳｉ基板１０１内に低濃度のｎ型不純物を注入し、ｐＭＯＳＦＥＴ領域のＳｉ基板１０１内に低濃度のｐ型不純物を注入し、その後結晶回復用の熱処理工程を行なうことによって、エクステンション領域１１０ｎ，１１０ｐを形成する。なお、半導体装置１００に要求される性能によっては、エクステンション領域１１０ｎ，１１０ｐの形成を省略してもよい。

次いで、ＣＶＤ法などを用いて、基板全面に、ＳｉＮ_ｘ膜ライナーおよびＴＥＯＳ膜を形成した後、異方性エッチングを行なうことによって、図２−１１に示すように、側壁膜１０９を形成する。

つぎに、ｎＭＯＳＦＥＴ領域のＳｉ基板１０１内に高濃度のｎ型不純物を注入し、ｐＭＯＳＦＥＴ領域のＳｉ基板１０１内に高濃度のｐ型不純物を注入し、その後、注入された各不純物を活性化させるための活性化アニール処理を行なって、図２−１２に示すように、ソース／ドレイン拡散層１１１ｎ，１１１ｐを形成する。なお、この後にソース／ドレイン拡散層１１１ｎにシリサイドを形成する工程を追加してもよい。

そして、たとえばＴＥＯＳ膜などの層間膜を全面に堆積させた後に平坦化処理を行ない、フォトリソグラフィ技術およびエッチング技術を用いてコンタクトホールを形成する。その後、Ｔｉ、ＴｉＮを堆積してから熱処理工程を加えてソース／ドレイン拡散層１１１ｎ，１１１ｐまたはシリサイド部分と反応させた後、平坦化処理を行なって、コンタクトホールにコンタクトを形成する。そして、配線を構成するＴｉ、ＴｉＮ、Ａｌを基板全面に形成後、所望のパターンを転写してから異方性エッチングを行なうことによって、配線を完成させることで、図１に示す半導体装置１００が得られる。

本実施の形態では、疎水性層表面におけるＬａＯＦ膜の成膜速度よりも親水性層表面におけるＬａＯＦ膜の成膜速度の方が遅くなるプレカーサ条件および反応ガス条件を用いてｐＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜をｎＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜と比して薄くすることによって、閾値制御膜１０５ｎとして機能する所定の膜厚のＬａＯＦ膜を一度の成膜処理のみでｎＭＯＳＦＥＴ領域に形成することができるため、所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造することができる。

なお、本実施の形態では、ＨｆＳｉＯＮを用いてゲート絶縁膜１０６を形成した場合を例に説明したが、もちろんこれに限らず、ＨｆＳｉＯＮと同様に高誘電体材料であるハフニウム系のＨｆＯ_２またはＨｆＳｉＯを用いてゲート絶縁膜を形成してもよい。

また、本実施の形態では、ＬａＯＦを用いて閾値制御膜１０５ｎ，１０５ｐを形成した場合を例に説明したが、もちろんこれに限らず、ＬａＯＦ膜と同様にｎＭＯＳＦＥＴの閾値低減作用を有するイットリウム、テルビウム、エルビウム、イッテルビウム、その他ランタノイド、あるいはアクチノイドのいずれかのフッ化酸化膜を用いて閾値制御膜１０５ｎ，１０５ｐを形成してもよい。この場合、Ｏ_２およびＨ_２Ｏを反応ガスとして用いるとともに、各膜に対応するプレカーサとして用いた条件であって、疎水性層表面における成膜速度よりも親水性層表面における成膜速度の方が遅くなる条件を適用することによって、これらのフッ化酸化膜を形成する。

また、本実施の形態では、ｐＭＯＳＦＥＴの閾値制御膜として、Ａｌ_２Ｏ_３膜によって閾値制御膜１０４を形成した場合を例に説明したが、もちろんこれに限らず、ｐＭＯＳＦＥＴの閾値低減作用を有するＡｌを含む絶縁膜であって親水性を示すＡｌＮ膜で閾値制御膜１０４を構成してもよい。また、本実施の形態におけるｐＭＯＳＦＥＴ１００ｐとして、Ａｌ_２Ｏ_３膜によって形成される閾値制御膜１０４とともにｃ−ＳｉＧｅ膜によって形成される閾値制御膜１０３を設けた場合を例に説明したが、Ａｌ_２Ｏ_３膜によって形成される閾値制御膜１０４のみでｐＭＯＳＦＥＴの閾値電圧を所望の電圧まで低減できる場合には、ｃ−ＳｉＧｅ膜によって形成される閾値制御膜１０３を省略した構成としてもよい。

また、本実施の形態では、ＴａＣを用いて金属電極１０７を形成した場合を例に説明したが、もちろんこれに限らず、Ｔａなどの遷移金属類、それらのシリサイド、窒化物、炭化物のいずれかを用いて金属電極１０７を形成してもよい。この場合も、ＴａＣを用いて金属電極１０７を形成した場合と同様に、電極空乏化による容量低下を防止することができるため、実効的なゲート絶縁膜をさらに薄膜化することができる。また、バリア層は、多結晶シリコン膜１０８と反応しないものであれば、ＴｉＮに限らず、ＴａＣ、ルテニウムなどの遷移金属、それらのシリサイド、窒化物、炭化物のいずれでもよく、また、金属電極１０７の構成材料が多結晶シリコン膜１０８と反応しない場合にはバリア層を省略することも可能である。

また、本実施の形態では、Ｓｉ基板１０１を用いた場合を例に説明したが、もちろんＳｉ基板１０１に限らず、たとえばＳＯＩ基板を用いて素子間リークを確実に防止するようにしてもよい。

実施の形態にかかる電界効果トランジスタの製造方法によって製造される半導体装置の一例を模式的に示す一部断面図である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その１）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その２）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その３）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その４）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その５）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その６）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その７）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その８）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その９）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その１０）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その１１）である。 図１に示す半導体装置の製造方法の手順の一例を模式的に示す断面図（その１２）である。 Ｌａ（ｈａｆ）_３・ｄｉｇｌｙｍｅをプレカーサとして用い、Ｎ_２に加え、酸化剤であるＯ_２およびＨ_２Ｏを反応ガスとして用いてＬａＯＦ膜を成長させた場合におけるＬａＯＦ膜の成膜速度を示す表を示した図である。 図１に示すｐＭＯＳＦＥＴの一部を拡大した図である。

符号の説明

１００ 半導体装置
１００ｎ ｎＭＯＳＦＥＴ
１００ｐ ｐＭＯＳＦＥＴ
１０１ Ｓｉ基板
１０２ 素子分離領域
１０３，１０４，１０５ｎ，１０５ｐ 閾値制御膜
１０６ ゲート絶縁膜
１０７ 金属電極
１０８ 多結晶シリコン膜
１０９ 側壁膜
１１０ｎ，１１０ｐ エクステンション領域
１１１ｎ，１１１ｐ ソース／ドレイン拡散層

Claims (3)

1. ｐ型トランジスタ領域に閾値制御膜としてＡｌを含む絶縁膜が少なくとも形成され、ｎ型トランジスタ領域に閾値制御膜としてランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜が形成されるとともに、前記閾値制御膜上にハフニウム系ゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、
   前記ｎ型トランジスタ領域では疎水性層を露出させ、前記ｐ型トランジスタ領域では親水性層を露出させた状態で、前記ランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜を形成することによって、前記ｐ型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚を前記ｎ型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚よりも薄くすることを特徴とする電界効果トランジスタの製造方法。
2. 疎水性層表面における成膜速度よりも親水性層表面における成膜速度の方が遅くなる条件で前記ランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜を成長させることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
3. 前記ランタノイド系のフッ化酸化膜は、Ｌａ（ｈａｆ）_３・ｄｉｇｌｙｍｅをプレカーサとして用い、Ｏ_２およびＨ_２Ｏを反応ガスとして用いて化学気相成長法で形成することを特徴とする請求項１または２に記載の電界効果トランジスタの製造方法。

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