JP5126060B2 - 半導体装置及びその製造方法 - Google Patents
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Description
その製造方法に関するものである。また、MOSトランジスタのVth(しきい値電圧)が制御され、装置特性に優れた低電力の半導体装置及びその製造方法に関するものである。
図2のようなフィン型のMOSトランジスタからなる半導体装置においても、従来からゲート電極8、9の組成(Si含量)を変えることにより、ゲート絶縁膜47bとの間でフェルミレベルピニングの程度を異なったものとし、各MOSトランジスタのVthの制御を行っている。
そこで、低電力型で且つ、高速動作が可能な半導体装置として、動作時にボディ領域が完全に空乏化される完全空乏型(Full Depleted MOS Transistor:FD−MOSFET)のMOSトランジスタを備えた半導体装置が注目されている。
このため、国際公開第2006/001271号パンフレットのような従来の半導体技術を利用することでは、低電力型の半導体装置として必要なVthに制御することは困難であった。
前記pMOSトランジスタは、
前記酸化膜層上に設けられたn型領域と、
前記n型領域上に設けられた、高誘電率絶縁膜を有する第1ゲート絶縁膜と、
第1ゲート絶縁膜上に設けられた第1ゲート電極であって、第1ゲート絶縁膜に接するようにWSi2結晶相、MoSi2結晶相、NiSi結晶相、及びNiSi2結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(1)を有する第1ゲート電極と、
前記n型領域内の第1ゲート電極を挟んだ両側に、n型領域が第1ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有する完全空乏型のMOSトランジスタであり、
前記nMOSトランジスタは、
前記酸化膜層上に設けられたp型領域と、
前記p型領域上に設けられた、高誘電率絶縁膜を有する第2ゲート絶縁膜と、
第2ゲート絶縁膜上に設けられた第2ゲート電極であって、第2ゲート絶縁膜に接するようにPtSi結晶相、Pt2Si結晶相、IrSi結晶相、Ni2Si結晶相、及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(2)を有する第2ゲート電極と、
前記p型領域内の第2ゲート電極を挟んだ両側に、p型領域が第2ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有する完全空乏型のMOSトランジスタであることを特徴とする半導体装置に関する。
前記pMOSトランジスタは、
前記酸化膜層上に設けられたn型領域と、
前記n型領域上に設けられた、高誘電率絶縁膜を有する第1ゲート絶縁膜と、
第1ゲート絶縁膜上に設けられた第1ゲート電極であって、第1ゲート絶縁膜に接するようにWSi2結晶相、MoSi2結晶相、NiSi結晶相、及びNiSi2結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(1)を有する第1ゲート電極と、
前記n型領域内の第1ゲート電極を挟んだ両側に、n型領域が第1ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有し、
前記n型領域が第1ゲート絶縁膜と接する面の法線方向における、n型領域の長さがpMOSトランジスタのゲート長の1/4以下であり、
前記nMOSトランジスタは、
前記酸化膜層上に設けられたp型領域と、
前記p型領域上に設けられた、高誘電率絶縁膜を有する第2ゲート絶縁膜と、
第2ゲート絶縁膜上に設けられた第2ゲート電極であって、第2ゲート絶縁膜に接するようにPtSi結晶相、Pt2Si結晶相、IrSi結晶相、Ni2Si結晶相、及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(2)を有する第2ゲート電極と、
前記p型領域内の第2ゲート電極を挟んだ両側に、p型領域が第2ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有し
前記p型領域が第2ゲート絶縁膜と接する面の法線方向における、p型領域の長さがnMOSトランジスタのゲート長の1/4以下であることを特徴とする半導体装置に関する。
前記pMOSトランジスタは、
前記酸化膜層上に設けられたn型領域と、
前記n型領域上に設けられた、高誘電率絶縁膜を有する第1ゲート絶縁膜と、
第1ゲート絶縁膜上に設けられた第1ゲート電極であって、第1ゲート絶縁膜に接するようにWSi2結晶相、MoSi2結晶相、NiSi結晶相、及びNiSi2結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(1)を有する第1ゲート電極と、
前記n型領域内の第1ゲート電極を挟んだ両側に、n型領域が第1ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、
を有する完全空乏型のMOSトランジスタであることを特徴とする半導体装置に関する。
前記nMOSトランジスタは、
前記酸化膜層上に設けられたp型領域と、
前記p型領域上に設けられた、高誘電率絶縁膜を有する第2ゲート絶縁膜と、
第2ゲート絶縁膜上に設けられた第2ゲート電極であって、第2ゲート絶縁膜に接するようにPtSi結晶相、Pt2Si結晶相、IrSi結晶相、Ni2Si結晶相、及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(2)を有する第2ゲート電極と、
前記p型領域内の第2ゲート電極を挟んだ両側に、p型領域が第2ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、
を有する完全空乏型のMOSトランジスタであることを特徴とする半導体装置に関する。
なお、本発明の半導体装置がFin型のMOSトランジスタを備える場合、突起状の半導体領域の側面にのみゲート絶縁膜が形成され、半導体領域の側面にのみチャネル領域が形成される。
2 素子分離領域
3a、3b 第2ゲート絶縁膜
3c、3d 第1ゲート絶縁膜
3e ダミーゲート絶縁膜
4 エクステンション拡散領域
5 ソース/ドレイン領域
6、32 シリサイド層
7 ゲートサイドウォール
8、9 ゲート電極
9a 第二ゲート電極
9b 第一ゲート電極
10 層間絶縁膜
11 埋め込み絶縁膜
14a 第二ゲート電極材料
14b 第一ゲート電極材料
14c ダミーゲート電極
15,15a、15b マスク
16 金属層
18 高誘電率膜層
19 SiO2膜層
21 nMOSトランジスタ
22 pMOSトランジスタ
23 p型領域
24 n型領域
30a n型ソース/ドレイン領域
30b p型ソース/ドレイン領域
36、37,38 マスク
41a シリサイド領域(2)
41b、41d 低抵抗層
41c シリサイド領域(1)
42 半導体層
43 ポリシリコン層
47a、47b ゲート絶縁膜
51 Ni層
52 シリコン層
53 タングステン膜
54 WSi2膜
本発明の一実施態様では、nMOSトランジスタを有する。また、他の実施態様ではpMOSトランジスタを有する。更に、他の実施態様ではnMOSトランジスタとpMOSトランジスタとを備える。
図5に、本発明のnMOSトランジスタ、及びpMOSトランジスタを備えた半導体装置の一例を示す。図5は、n型領域、p型領域及び素子分離領域が同一の平面を構成すると共に、第1及び第2ゲート電極がそれぞれこの平面上に設けられた、平面型のMOSトランジスタを構成する半導体装置を表すものである。この半導体装置は、支持基板1、埋め込み絶縁膜11、及び半導体層を有するSOI基板を用いて形成されている。
図26に、第1実施例の変形例の一例を示す。本実施例の半導体装置は、第1及び第2ゲート電極が2層からなり、各ゲート電極はゲート絶縁膜側にシリサイド領域、シリサイド領域上に最上層として(ゲート絶縁膜側と反対側に;図26の31の方向で最も上の層として)低抵抗層を有する点が第1実施例とは異なる。図26の半導体装置では、第2ゲート電極がシリサイド領域(2)41aと、低抵抗層41bとから構成されている。シリサイド領域(2)41aは高誘電率絶縁膜3b側に設けられ、低抵抗層41bは、このシリサイド領域(2)41a上に最上層として設けられている。同様にして、第1ゲート電極がシリサイド領域(1)41cと、低抵抗層41dとから構成されている。また、シリサイド領域(1)41cは高誘電率絶縁膜3d側に設けられ、低抵抗層41dは、このシリサイド領域(1)41c上に最上層として設けられている。
図6に本発明のnMOSトランジスタ、pMOSトランジスタを備えた半導体装置の他の一例を示す。図6はFin型のMOSトランジスタを有する半導体装置を表すものである。図6(a)はこの半導体装置の上面図を表す。図6(b)は図6(a)の半導体装置のA−A方向の断面、図6(c)は図6(a)の半導体装置のB−B方向の断面を表す。なお、この半導体装置では、図2の半導体装置と比べてn型領域23及びp型領域24の幅W(33の方向の長さ)が狭くなっており、各MOSトランジスタが完全空乏型となる点、及びゲート電極の構成材料として特別な組成のものを用いる点等が異なる。
そして、このn型領域24、第1ゲート絶縁膜3d、ソース/ドレイン領域30b、第1ゲート電極9bがpMOSトランジスタ22を構成している。
半導体装置が完全空乏型となるか、部分空乏型となるかは、チャネル領域が形成される半導体層(n型領域、p型領域)の膜厚L1(図5では31方向の幅W;図6では33方向の幅W)と最大空乏層幅L2との関係で決まる。すなわち、半導体層の膜厚L1が最大空乏層幅L2よりも薄いと部分空乏型となり、半導体層の膜厚L1が最大空乏層幅L2よりも厚いと完全空乏型となる。
L2=(2εsiε02φF/qNA)1/2 (1)
φF=(kT/q)ln(NA/ni) (2)
(ここで、εsi:シリコンの比誘電率、ε0:真空の誘電率、q:素電荷、NA:半導体領域中の不純物濃度、k:ボルツマン定数、T:温度、ni:真正キャリア濃度)。
(a)pMOSトランジスタの場合には、n型領域が第1ゲート絶縁膜と接する面の法線方向における、n型領域の長さがゲート長の1/4以下となっている。
(b)nMOSトランジスタの場合には、p型領域が第2ゲート絶縁膜と接する面の法線方向における、p型領域の長さがゲート長の1/4以下となっている。
(c)pMOSトランジスタ及びnMOSトランジスタを備えた半導体装置の場合には、n型領域が第1ゲート絶縁膜と接する面の法線方向におけるn型領域の長さがゲート長の1/4以下となっており、且つp型領域が第2ゲート絶縁膜と接する面の法線方向におけるp型領域の長さがゲート長の1/4以下となっている。
(プレーナ型のMOSトランジスタ)
ゲート長:10〜50nm
ゲート絶縁膜の厚さ:1〜5nm
(フィン型のMOSトランジスタ)
突起状のn型領域、突起状のp型領域の高さH:20〜200nm
ゲート長:10〜50nm
ゲート絶縁膜の厚さ:1〜5nm
次に、本発明の半導体装置の各構成部分について更に詳細に説明する。
第1及び第2ゲート電極はそれぞれ、第1及び第2ゲート絶縁膜に接するように、シリサイド領域(1)及び(2)を有する。なお、シリサイド領域(1)及び(2)はそれぞれ、第1及び第2ゲート電極の一部を構成していても、全部を構成していても良い。
タングステンシリサイド:WaSi2b(0.85≦a、b≦1.15)
モリブデンシリサイド:MocSi2d(0.85≦c、d≦1.15)
ニッケルシリサイド:NieSif(0.85≦e、f≦1.15)
NigSi2h(0.85≦g、h≦1.15)
第2ゲート電極を構成するシリサイド領域(2)は、PtSi結晶相、Pt2Si結晶相、IrSi結晶相、Ni2Si結晶相、及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を有する。これらの結晶相はシリサイド領域(2)中に主結晶相として存在することができる。
プラチナシリサイド:PtiSij(0.85≦i、j≦1.15)
Pt2kSil(0.85≦k、l≦1.15)
イリジウムシリサイド:IrmSin(0.85≦m、n≦1.15)
ニッケルシリサイド:Ni2oSip(0.85≦o、p≦1.15)
Ni3qSir(0.85≦q、r≦1.15)
更に、第1ゲート電極中に、第1ゲート絶縁膜に接するように、YbSi結晶相、HfSi結晶相を有するシリサイド領域を設けることができる。また、Ta、Co,Ti,V、Cr、Zr、Nb等の金属は複数のシリサイドの結晶相を有するため、これらの金属シリサイドの結晶相を第1及び第2ゲート電極のシリサイド領域として用いることもできる。ただし、これらの結晶相をゲート電極中に用いた場合には、低電力型のMOSトランジスタに必要なVthの範囲内に入るものでなければならない。
本発明の半導体装置を構成するn型領域にはn型不純物元素、p型領域にはp型不純物元素が含有されている。MOSトランジスタの高速化・駆動速度の向上・低電力化などの点から、このn型領域中のn型不純物濃度、及びp型領域中のp型不純物濃度は低濃度にする必要がある。不純物濃度としては典型的には、1×1014〜1×1017cm−3を挙げることができる。また、不純物濃度は1×1014〜1×1016cm−3であることが好ましく、1×1014〜1×1015cm−3であることがより好ましい。
nMOSトランジスタのソース/ドレイン領域にはn型不純物元素、pMOSトランジスタのソース/ドレイン領域にはp型不純物元素が注入されている。このp型不純物元素としてはB、n型不純物元素としてはP、As、Sbなどを用いることができる。また、ソース/ドレイン領域中の不純物元素濃度としては典型的には、1×1019〜1×1021cm−3を挙げることができる。
ゲート絶縁膜中には、少なくとも1層の高誘電率絶縁膜を有する必要がある。なお、本明細書において、「高誘電率絶縁膜」(high−K膜)とは、従来からゲート絶縁膜として用いられているSiO2からなるゲート絶縁膜よりも誘電率が高い膜のことを表すが、その膜の具体的な誘電率の値は限定されるわけではない。
(第1実施例)
図7〜9に本発明の半導体装置の製造方法の一例を示す。図7〜9は、プレーナ型のpMOSトランジスタを備えた半導体装置の製造方法を表すものである。
NiSi2結晶相を得るための典型的な条件としては例えば、シリサイド化時の温度(アニール温度)が650℃以上、0.28≦TNi/TSi≦0.54を挙げることができる。
なお、プレーナ型のnMOSトランジスタを備えた半導体装置についても、基本的には上記の製造方法と同様の方法により製造することができる。ただし、シリサイド領域(2)は、シリサイド領域(1)とは異なる組成の金属シリサイド、又は異なる種類の金属シリサイドの結晶相から構成されている。このため、シリサイド領域(2)を構成する金属シリサイド結晶相の種類に応じて上記製造方法とは、第2ゲート電極材料14a上に堆積させる金属の種類(図9(a)の工程に相当)や、シリサイド化時(第3シリサイド化;図9(b)の工程に相当)のアニール条件が異なる。
また、Ni3Si結晶相を得るための典型的な条件としては例えば、1.7≦TNi/TSiを挙げることができる。
Pt2Si結晶相を形成するための典型的な条件としては例えば、シリサイド化の温度が200〜500℃、TPt/TSiが1.55〜1.8を挙げることができる。
また、PtSi結晶相を形成するための典型的な条件としては例えば、シリサイド化の温度が300〜500℃、TPt/TSiが0.75〜0.9の条件を挙げることができる。
図10〜14に本発明の半導体装置の製造方法の他の一例を示す。図10〜14は、プレーナ型のpMOSトランジスタ及びnMOSトランジスタを備えた半導体装置の製造方法を表すものである。
例えば、図11(c)までは、上記実施例と同様の工程により処理を行った後、p型領域23上にマスク層38を設けて、全面にNi層51を堆積させる(図13(a))。この後、第1ゲート電極材料14bとNiとを反応させてNiSi結晶相又はNiSi2結晶相とする。次に、マスク層38及び残留したNi層51を除去した後(図13(b))、n型領域24上にマスク層38を設けて、全面にNi層51を堆積させる(図13(c))。そして、第2ゲート電極材料14aとNiとを反応させてNi2Si結晶相、又はNi3Si結晶相とする(図13(d))。
図16に第1実施例の変形例を示す。本実施例は、第1及び第2ゲート電極が2層からなり、最上層が低抵抗層である半導体装置の製造方法に関する点で第1実施例と異なる。まず、図12(b)までは第1実施例と同様の工程により処理を行った後、スパッタリングにより全面にSi層52を堆積させる(図16(a))。この後、熱処理を行うことにより、第2ゲート電極(シリサイド領域(2))を構成するNi2Si結晶相、又はNi3Si結晶相とSiとを反応させる。このとき、熱処理の時間を調節することにより、第2ゲート電極の上面部分のみにSiが熱拡散し、第2ゲート電極の上面部分のみがNiSi結晶相の低抵抗層41bとなる(第5又は第6シリサイド化工程;図16(b))。一方、第1ゲート電極はNiSi結晶相又はNiSi2結晶相から構成されている場合、この熱処理に安定でありSiと反応しない。従って、この熱処理時に第1ゲート電極の組成は変わらない。
領域23上にマスク層38(マスク(H))を設けた後、スパッタリングにより全面にNi層51を堆積させる(図16(c))。この後、時間を調節しながら熱処理を行うことにより、第1ゲート電極の上面部分のみをNiSi結晶相の低抵抗層41dとする(第7シリサイド化工程;図16(d))。
図17、18に本発明の半導体装置の製造方法の他の一例を示す。図17、18は、第1ゲート電極がWSi2結晶相、又はMoSi2結晶相から構成された、プレーナ型のpMOSトランジスタを備えた半導体装置の製造方法を表すものである。
図19〜25に本発明の半導体装置の製造方法の他の一例を説明する。この製造方法は、フィン型のpMOSトランジスタを備えた半導体装置の製造方法に関するものである。
まず、シリコン基板1、埋め込み絶縁膜11、及びn型領域を有する半導体層42を順に積層させた基板を準備する(図19(a))。
Claims (18)
- 支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたnMOSトランジスタ及びpMOSトランジスタとを有し、
前記pMOSトランジスタは、
前記酸化膜層上に設けられたn型領域と、
前記n型領域上に設けられた、高誘電率絶縁膜を有する第1ゲート絶縁膜と、
第1ゲート絶縁膜上に設けられた第1ゲート電極であって、第1ゲート絶縁膜に接するようにNiSi結晶相及びNiSi2結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(1)を有する第1ゲート電極と、
前記n型領域内の第1ゲート電極を挟んだ両側に、n型領域が第1ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有する完全空乏型のMOSトランジスタであり、
前記nMOSトランジスタは、
前記酸化膜層上に設けられたp型領域と、
前記p型領域上に設けられた、高誘電率絶縁膜を有する第2ゲート絶縁膜と、
第2ゲート絶縁膜上に設けられた第2ゲート電極であって、第2ゲート絶縁膜に接するようにNi2Si結晶相及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(2)を有する第2ゲート電極と、
前記p型領域内の第2ゲート電極を挟んだ両側に、p型領域が第2ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有する完全空乏型のMOSトランジスタであることを特徴とする半導体装置。 - 支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたnMOSトランジスタ及びpMOSトランジスタとを有し、
前記pMOSトランジスタは、
前記酸化膜層上に設けられたn型領域と、
前記n型領域上に設けられた、高誘電率絶縁膜を有する第1ゲート絶縁膜と、
第1ゲート絶縁膜上に設けられた第1ゲート電極であって、第1ゲート絶縁膜に接するようにNiSi結晶相及びNiSi2結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(1)を有する第1ゲート電極と、
前記n型領域内の第1ゲート電極を挟んだ両側に、n型領域が第1ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有し、
前記n型領域が第1ゲート絶縁膜と接する面の法線方向における、n型領域の長さがpMOSトランジスタのゲート長の1/4以下であり、
前記nMOSトランジスタは、
前記酸化膜層上に設けられたp型領域と、
前記p型領域上に設けられた、高誘電率絶縁膜を有する第2ゲート絶縁膜と、
第2ゲート絶縁膜上に設けられた第2ゲート電極であって、第2ゲート絶縁膜に接するようにNi2Si結晶相及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(2)を有する第2ゲート電極と、
前記p型領域内の第2ゲート電極を挟んだ両側に、p型領域が第2ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、を有し
前記p型領域が第2ゲート絶縁膜と接する面の法線方向における、p型領域の長さがnMOSトランジスタのゲート長の1/4以下であることを特徴とする半導体装置。 - 前記pMOSトランジスタとnMOSトランジスタとが、CMOSトランジスタを構成することを特徴とする請求項1又は2に記載の半導体装置。
- 前記n型領域とp型領域とを分離する素子分離領域を更に有し、
前記n型領域、p型領域及び素子分離領域は、前記酸化膜層上に同一の平面を構成し、
第1及び第2ゲート電極は、それぞれ前記平面上に設けられていることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。 - 前記第1及び第2ゲート電極のうち少なくとも一方のゲート電極は、最上層として低抵抗層を有することを特徴とする請求項4に記載の半導体装置。
- 前記n型領域及びp型領域が、それぞれ前記酸化膜層上に突出するように互いに独立して設けられた突起状のn型領域及び突起状のp型領域であり、
第1ゲート電極及び第1ゲート絶縁膜は、それぞれ前記突起状のn型領域の両側面上に設けられ、
第2ゲート電極及び第2ゲート絶縁膜は、それぞれ前記突起状のp型領域の両側面上に設けられていることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。 - 前記第1及び第2ゲート電極の全体がそれぞれ、前記シリサイド領域(1)及び(2)からなることを特徴とする請求項1〜4、6の何れか1項に記載の半導体装置。
- 前記n型領域が第1ゲート絶縁膜と接する面の法線方向におけるn型領域の長さ、及び前記p型領域が第2ゲート絶縁膜と接する面の法線方向におけるp型領域の長さが、それぞれ5〜20nmであることを特徴とする請求項1〜7の何れか1項に記載の半導体装置。
- 支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたpMOSトランジスタとを有し、
前記pMOSトランジスタは、
前記酸化膜層上に設けられたn型領域と、
前記n型領域上に設けられた、高誘電率絶縁膜を有する第1ゲート絶縁膜と、
第1ゲート絶縁膜上に設けられた第1ゲート電極であって、第1ゲート絶縁膜に接するようにNiSi結晶相及びNiSi2結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(1)を有する第1ゲート電極と、
前記n型領域内の第1ゲート電極を挟んだ両側に、n型領域が第1ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、
を有する完全空乏型のMOSトランジスタであることを特徴とする半導体装置。 - 支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたnMOSトランジスタとを有し、
前記nMOSトランジスタは、
前記酸化膜層上に設けられたp型領域と、
前記p型領域上に設けられた、高誘電率絶縁膜を有する第2ゲート絶縁膜と、
第2ゲート絶縁膜上に設けられた第2ゲート電極であって、第2ゲート絶縁膜に接するようにNi2Si結晶相及びNi3Si結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域(2)を有する第2ゲート電極と、
前記p型領域内の第2ゲート電極を挟んだ両側に、p型領域が第2ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース/ドレイン領域と、
を有する完全空乏型のMOSトランジスタであることを特徴とする半導体装置。 - 前記高誘電率絶縁膜が、金属酸化物、金属シリケート、又は金属酸化物もしくは金属シリケートに窒素が導入された材料から構成される膜であることを特徴とする請求項1〜10の何れか1項に記載の半導体装置。
- 前記高誘電率絶縁膜が、Hf又はZrを含むことを特徴とする請求項1〜11の何れか1項に記載の半導体装置。
- 前記高誘電率絶縁膜が、HfSiONを含むことを特徴とする請求項1〜11の何れか1項に記載の半導体装置。
- 第1ゲート電極が、NiSi結晶相、又はNiSi2結晶相を含むシリサイド領域(1)からなる請求項9に記載の半導体装置の製造方法であって、
支持基板、酸化膜層、及びn型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上に高誘電率絶縁膜層を有する第1ゲート絶縁膜材料を堆積させる工程と、
第1ゲート絶縁膜材料上にポリシリコン層、マスク層を順に堆積させる工程と、
第1ゲート絶縁膜材料、ポリシリコン層及びマスク層をそれぞれ、パターニングすることにより、前記n型領域上に突出した第1ゲート絶縁膜、第1ゲート電極材料、マスク(A)を設ける工程と、
第1ゲート絶縁膜、第1ゲート電極材料、及びマスク(A)の側面にゲートサイドウォールを設ける工程と、
前記ゲートサイドウォール及びマスク(A)をマスクに用いて前記n型領域内にp型不純物を注入した後、熱処理を行うことによってソース/ドレイン領域を形成する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部及びマスク(A)を除去することにより、第1ゲート電極材料を露出させる工程と、
全面にNi層を堆積させる工程と、
熱処理を行うことにより、第1ゲート電極材料をNiと反応させて、NiSi結晶相又はNiSi2結晶相を含むシリサイド領域(1)からなる第1ゲート電極とする第1シリサイド化工程と、
第1シリサイド化工程において未反応のNi層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 第2ゲート電極が、Ni2Si結晶相、又はNi3Si結晶相を含むシリサイド領域(2)からなる請求項10に記載の半導体装置の製造方法であって、
支持基板、酸化膜層、及びp型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上に高誘電率絶縁膜層を有する第2ゲート絶縁膜材料を堆積させる工程と、
第2ゲート絶縁膜材料上にポリシリコン層、マスク層を順に堆積させる工程と、
第2ゲート絶縁膜材料、ポリシリコン層及びマスク層をそれぞれ、パターニングすることにより、前記p型領域上に突出した第2ゲート絶縁膜、第2ゲート電極材料、マスク(C)を設ける工程と、
第2ゲート絶縁膜、第2ゲート電極材料、及びマスク(C)の側面にゲートサイドウォールを設ける工程と、
前記ゲートサイドウォール及びマスク(C)をマスクに用いて前記p型領域内にn型不純物を注入した後、熱処理を行うことによってソース/ドレイン領域を形成する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部及びマスク(C)を除去することにより、第2ゲート電極材料を露出させる工程と、
全面に金属層としてNi層を堆積させる工程と、
熱処理を行うことにより、第2ゲート電極材料をNiと反応させて、Ni2Si結晶相、又はNi3Si結晶相を含むシリサイド領域(2)からなる第2ゲート電極とする第3シリサイド化工程と、
第3シリサイド化工程において未反応の前記金属層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 第1ゲート電極がNiSi結晶相又はNiSi2結晶相を含むシリサイド領域(1)を有し、第2ゲート電極がNi2Si結晶相又はNi3Si結晶相を含むシリサイド領域(2)を有する請求項4に記載の半導体装置の製造方法であって、
支持基板、酸化膜層、並びにn型領域及びp型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上に高誘電率絶縁膜層を有するゲート絶縁膜材料を堆積させる工程と、
前記ゲート絶縁膜材料上にポリシリコン層、マスク層を順に堆積させる工程と、
前記ゲート絶縁膜材料、ポリシリコン層及びマスク層をそれぞれ、パターニングすることにより、前記n型領域上に突出した第1ゲート絶縁膜、第1ゲート電極材料及びマスク(D)、並びに前記p型領域上に突出した第2ゲート絶縁膜、第2ゲート電極材料及びマスク(E)を設ける工程と、
第1ゲート絶縁膜、第1ゲート電極材料及びマスク(D)の側面、並びに第2ゲート絶縁膜、第2ゲート電極材料及びマスク(E)の側面にそれぞれ、ゲートサイドウォールを設ける工程と、
前記p型領域上の全面にマスク(F)を設ける工程と、
マスク(D)、(F)及びゲートサイドウォールをマスクに用いて前記n型領域内にp型不純物を注入した後、熱処理を行うことによってソース/ドレイン領域を形成する工程と、
マスク(F)を除去する工程と、
前記n型領域上の全面にマスク(G)を設ける工程と、
マスク(E)、(G)及びゲートサイドウォールをマスクに用いて、前記p型領域内にn型不純物を注入した後、熱処理を行うことによってソース/ドレイン領域を形成する工程と、
マスク(G)を除去する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部並びにマスク(D)及び(E)を除去することにより、前記第1及び第2ゲート電極材料を露出させる工程と、
全面にNi層を堆積させた後、第1ゲート電極材料上に拡散防止層を堆積させ、この後、更に全面にNi層を堆積させる工程と、
熱処理を行うことにより、第1及び第2ゲート電極材料をそれぞれNiと反応させて、第1ゲート電極材料をNiSi結晶相又はNiSi2結晶相を含むシリサイド領域(1)からなる第1ゲート電極、第2ゲート電極材料をNi2Si結晶相又はNi3Si結晶相を含むシリサイド領域(2)からなる第2ゲート電極とする第4シリサイド化工程と、
第4シリサイド化工程において未反応のNi層及び拡散防止層を除去する第1除去工程と、
を有することを特徴とする半導体装置の製造方法。 - 第1除去工程の後に更に、
全面にSi層を堆積させる工程と、
熱処理を行うことにより、Siとシリサイド領域(2)中に含まれるNi2Si結晶相、又はNi3Si結晶相とを反応させて、シリサイド領域(2)の上部をNiSi結晶相が含まれる低抵抗層とする第5シリサイド化工程と、
第5シリサイド化工程において未反応のSi層を除去する工程と、
を有することを特徴とする請求項17に記載の半導体装置の製造方法。 - 第4シリサイド化工程において、第1ゲート電極材料をNiSi2結晶相を含むシリサイド領域(1)からなる第1ゲート電極とし、
第1除去工程の後に更に、
全面にSi層を堆積させる工程と、
熱処理を行うことにより、Siとシリサイド領域(2)中に含まれるNi2Si結晶相、又はNi3Si結晶相とを反応させて、シリサイド領域(2)の上部をNiSi結晶相が含まれる低抵抗層とする第6シリサイド化工程と、
第6シリサイド化工程において未反応のSi層を除去する工程と、
前記低抵抗層上にマスク(H)を設ける工程と、
全面にNi層を堆積させる工程と、
熱処理を行うことにより、Niとシリサイド領域(1)中に含まれるNiSi2結晶相とを反応させて、シリサイド領域(1)の上部をNiSi結晶相が含まれる低抵抗層とする第7シリサイド化工程と、
第7シリサイド化工程において未反応のNi層及びマスク(H)を除去する工程と、
を有することを特徴とする請求項17に記載の半導体装置の製造方法。
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