KR101036771B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

nMOS 트랜지스터와 pMOS 트랜지스터의 Vth 값이 저전력 디바이스를 위해 필요한 값으로 제어되는, 디바이스 특성과 신뢰성이 우수한 반도체 장치를 제공하는 것이다. 그 반도체 장치는 SOI 기판을 이용해 형성된 pMOS 트랜지스터와 nMOS 트랜지스터를 구비한다. 그 pMOS 트랜지스터는 실리사이드 영역 1 로서 WSi2 결정상, MoSi2 결정상, NiSi 결정상 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한 제 1 게이트 전극을 구비하고, 완전 공핍형 MOS 트랜지스터이다. 그 nMOS 트랜지스터는 실리사이드 영역 2 로서 PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한 완전 공핍형 MOS 트랜지스터이다.
Figure R1020097003804
SOI 기판, 실리사이드 영역, 완전 공핍형 MOS 트랜지스터, pMOS 트랜지스터, nMOS 트랜지스터, 결정상

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은 SOI 기판을 이용해 제조된 완전 공핍형 nMOS 트랜지스터와 pMOS 트랜지스터, 이들 두 개의 MOS 트랜지스터를 구비한 반도체 장치, 및 그 제조 방법에 관한 것이다. 또한 본 발명은 MOS 트랜지스터의 Vth (임계 전압) 값을 제어하여 우수한 디바이스 특성을 제공하는 저전력 반도체 장치 및 그 제조 방법에 관한 것이다.
배경기술
트랜지스터가 계속해서 미세화됨에 따라, 폴리실리콘 전극의 공핍화 때문에 구동 전류 (Ion) 가 감소하고, 게이트 절연막 두께의 감소 때문에 게이트 누설 전류가 증가하는 문제가 있다. 이러한 문제를 다루기 위하여, 금속이나 다른 재료로 이루어진 금속 게이트 전극을 이용함으로써 게이트 전극의 공핍화를 방지하고 게이트 절연막으로서 고 유전율 절연막을 이용하여 게이트 전극의 물리적 두께를 증가시키고 게이트 누설 전류를 감소시키는 MOS 트랜지스터를 제안해 왔다.
도 1 에서는 이러한 반도체 장치를 도시한다. 도 1 에 도시된 반도체 장치는 평면형 nMOS 트랜지스터 (21) 와 pMOS 트랜지스터 (22) 를 구비한다. 그 반도체 장치에서는 실리콘 기판 (1) 내에 p 형 영역 (23) 과 n 형 영역 (24) 이 존재한다.
p 형 영역 (23) 내에 n 형 소스/드레인 영역 (5) 이 존재하고, 소스/드레인 영역 (5) 상에 실리사이드층 (6) 이 제공된다. p 형 영역 (23) 의 일부 위에 그 사이에 게이트 절연막을 개재한 게이트 전극 (8) 이 제공된다. 게이트 절연막은 2 개 층으로 구성된다: p 형 영역 (23) 측의 SiO2 층 (47a) 과 게이트 전극 측의 고 유전율 절연막 (47b). 게다가, 게이트 전극 (8) 의 측면에 게이트 측벽 (7) 이 제공된다. p 형 영역 (23), 소스/드레인 영역 (5), 게이트 절연막들 (47a, 47b) 및 게이트 전극 (8) 은 nMOS 트랜지스터 (21) 를 형성한다.
유사하게, n 형 영역 (24) 내에 p 형 소스/드레인 영역 (5) 이 제공된다. n 형 영역 (24) 의 일부 상에 게이트 절연막들 (47a, 47b) 과 게이트 전극 (9) 이 제공되고, 게이트 전극 (9) 의 측면에 게이트 측벽 (7) 이 제공된다. n 형 영역 (24), 소스/드레인 영역 (5), 게이트 절연막들 (47a, 47b) 및 게이트 전극 (9) 은 pMOS 트랜지스터 (22) 를 형성한다.
도 1 에 도시된 평면형 MOS 트랜지스터를 구비한 반도체 장치에서는, 게이트 전극들 (8 및 9) 의 조성을 변경하여 MOS 트랜지스터의 Vth 값을 제어하는 것이 통상적으로 행해진다. 게이트 절연막으로서 고 유전율 절연막과 게이트 전극으로서 금속 실리사이드의 사용은 게이트 전극 중 게이트 절연막 부근에서 존재하는 Si 원자가 게이트 절연막과 상호작용하게 한다 (페르미 레벨 피닝 (Fermi level pinning)). 그 결과, 각각의 게이트 전극을 형성하는 재료에 대한 일함수가 변화하고, 그에 따라 Vth 가 변화한다.
그러므로, 각각의 MOS 트랜지스터의 게이트 전극을 형성하는 금속 실리사이드의 조성 (Si 함량) 을 변경하여 페르미 레벨 피닝의 정도를 변경시킴으로써 Vth 를 제어하는 것이 통상적이다.
국제공개공보 제 2006/001271 호와 International Electron Device Meeting, Technical Digest, 2004, pp. 91-94 에서는 벌크 기판을 이용해 형성하고 고 유전율 게이트 절연막을 포함하는 pMOS 트랜지스터와 nMOS 트랜지스터를 구비한 반도체 장치가 개시되어 있다. 그 반도체 장치에서는, pMOS 트랜지스터의 게이트 전극은 금속 농도가 높은 금속 실리사이드로 이루어지고, nMOS 트랜지스터의 게이트 전극은 실리콘 농도가 높은 금속 실리사이드로 이루어진다. 그 개시된 반도체 장치에서는 nMOS 트랜지스터의 게이트 전극이 NiSi 또는 NiSi2 로 이루어지고, pMOS 트랜지스터의 게이트 전극이 Ni3Si 로 이루어지는 특정 구성을 갖는다.
Symposium on VLSI Technology, Technical Digest, 2005, pp. 86-87 에서는 벌크 기판을 이용한 반도체 장치를 개시하고 있다. 그 반도체 장치에서 고 유전율 게이트 절연막으로서는 HfSiON 이고, pMOS 트랜지스터에서는 Ni3Si 게이트 전극이며, nMOS 트랜지스터에서는 NiSi 게이트 전극인 것을 특징으로 하고 있다.
도 2 에서는 종래의 반도체 장치의 또다른 실시예를 도시한다. 도 2(a) 는 반도체 장치의 평면도이다. 도 2(b) 는 도 2(a) 의 반도체 장치의 A-A 방향의 단면도이다. 도 2(c) 는 도 2(a) 의 반도체 장치의 B-B 방향의 단면도이다.
도 2 에 도시된 반도체 장치에서는 매립된 절연막 (11) 로부터 상향으로 돌출되는 돌출형 반도체 영역들 (23 및 24) 을 포함한 핀 (fin) 형 MOS 트랜지스터를 구비하고, 반도체 영역들 (23 및 24) 내에 채널 영역이 형성된다. 반도체 장치는 nMOS 트랜지스터 (21) 와 pMOS 트랜지스터 (22) 로 구성되어 있다. 그 반도체 장치에서는 매립된 절연막 (11) 상에 2 개의 돌출형 p 형 영역 (23) 과 n 형 영역 (24) 이 제공된다. p 형 영역 (23) 과 n 형 영역 (24) 의 양측면 상에 각각 게이트 전극들 (8 및 9) 이 제공된다.
돌출형 p 형 영역 (23) 내의 게이트 전극 (8) 을 사이에 둔 양측 부분에 n 형 소스/드레인 영역 (30a) 이 제공되고, 돌출형 n 형 영역 (24) 내의 게이트 전극 (9) 을 사이에 둔 양측 부분에 p 형 소스/드레인 영역 (30b) 이 제공된다. p 형 영역 (23) 과 게이트 전극 (8) 사이 및 n 형 영역 (24) 과 게이트 전극 (9) 사이에 고 유전율 게이트 절연막 (47b) 이 제공된다.
p 형 영역 (23), 소스/드레인 영역 (30a), 게이트 절연막 (47b) 및 게이트 전극 (8) 은 nMOS 트랜지스터 (21) 를 형성한다. 유사하게, n 형 영역 (24), 소스/드레인 영역 (30b), 게이트 절연막 (47b), 및 게이트 전극 (9) 은 pMOS 트랜지스터 (22) 를 형성한다.
도 2 에 도시된 MOS 트랜지스터들 (21 및 22) 이 동작 중일때, p 형 영역 (23) 과 n 형 영역 (24) 의 측면에 채널 영역이 형성된다.
도 2 에 도시된 fin 형 MOS 트랜지스터를 구비한 반도체 장치에서도, 게이트 전극들 (8 및 9) 의 조성 (Si 함량) 을 변경하여 게이트 전극들 (8, 9) 과 게이트 절연막 (47b) 사이의 페르미 레벨 피닝의 정도를 변경시킴으로써 MOS 트랜지스터의 Vth 값을 제어하는 것이 통상적이다.
위에서 기술된 평면형 MOS 트랜지스터와 fin 형 MOS 트랜지스터에서는, 채널 영역이 형성될 반도체 영역 (도 1 의 참조 부호 25 에 의해 표시된 방향의 길이와 도 2 의 참조 부호 26 에 의해 표시된 방향의 길이) 이 얇다. 그러므로, 위에 기술된 각각의 MOS 트랜지스터는 동작 시, 바디 영역이 부분 공핍되는 부분 공핍형 MOS 트랜지스터 (PD-MOSFET) 로서 기능한다.
한편, 최근, 이동 전화 단말기들이나 다른 장치들이 점점 더 기능이 향상되고 보다 더 다양한 애플리케이션에서 사용됨에 따라 저전력, 고속 디바이스에 대한 요구가 있어 왔다.
저전력, 고속 반도체 장치로서, 동작 동안 바디 영역이 완전 공핍되는 완전 공핍형 MOS 트랜지스터 (FD-MOSFET) 를 구비한 반도체 장치가 주목 받고 있다.
이러한 MOS 트랜지스터를 구비한 반도체 장치는 (1) S (부임계 스윙 (sub-threshold swing)) 값의 개선에 의해 저전력 레벨에서 동작하고, (2) 기판 누설 전류의 감소에 의해 전력을 덜 소비할 수 있다. 또한, 반도체 장치는 (3) 기판 기생 캐패시턴스의 감소에 의해 빠르고, (4) 채널 도즈 (dose) 의 감소 (1×1014cm-3 내지 1×1017cm-3 인 불순물 농도) 에 의해 고속에서 동작 (동작 전압 영역에서 이동 도 개선) 할 수 있다. 그러므로, 디바이스 특성을 크게 개선할 수 있다. 위의 디바이스 특성들 중, (4) 에 기술된 바람직한 효과는 낮은 채널 도즈 영역의 단채널 효과를 억제하는 것이 가능하며, 이것은 완전 공핍형 MOS 트랜지스터를 이용하여 획득된 중요한 장점이다.
발명의 개시
상술한 바와 같이, 금속 게이트 전극과 고 유전율 게이트 절연막을 갖는 완전 공핍형 MOS 트랜지스터를 구비한 반도체 장치는 저전력 레벨에서 동작하고 채널 도즈를 낮춤으로써 이동도를 향상 (고속에서 동작) 시킬 수 있다. 그러나, 채널 도즈를 낮추는 것은 Vth 의 제어를 곤란하게 하는 문제가 있다.
구체적으로는, 저전력 반도체 장치를 달성하기 위하여, 약 -0.6V 내지 -0.3V 인 값으로 pMOS 트랜지스터의 Vth 를 설정하고, 약 0.3V 내지 0.6V 인 값으로 nMOS 트랜지스터의 Vth 를 설정할 필요가 있다. 그러나, 종래의 MOS 트랜지스터 기술과, 국제공개공보 제 2006/001271 호 및 International Electron Device Meeting, Technical Digest, 2004, pp. 91-94 에 개시된 기술을 이용하여 상기 범위 중 어느 하나를 충족하도록 완전 공핍형 MOS 트랜지스터의 Vth 값을 제어하는 것은 매우 곤란하다. 이하에서는 이러한 이유를 상세히 설명할 것이다.
(1) 저전력 반도체 장치를 위해 필요한 값으로 각각의 pMOS 트랜지스터와 nMOS 트랜지스터의 Vth 를 제어하기 위하여, 금속 실리사이드에서 금속 함량이 일함 수에 선형으로 비례하기 때문에, 게이트 전극을 형성하는 금속 실리사이드의 조성을 특정 조성으로 제어할 필요가 있다. 조성에서 약간의 어긋남 (예를 들어, 막 형성 시의 막두께의 어긋남과 평면 방향에서 조성의 어긋남) 은 일함수의 변화를 야기한다. 그 결과, Vth 를 원하는 값으로 제어하는 것이 곤란하게 된다. 특히, 게이트 절연막으로서 고 유전체 절연막을 사용하는 경우 일함수의 변화는 페르미 레벨 피닝 때문에 더 증가한다.
그러므로, CVD 이나 다른 방법을 이용해 게이트 절연막 상에 실리사이드막을 퇴적시키는 종래의 실리사이드 (금속 게이트) 전극 형성 방법에서는, 일함수의 변화가 크고 pMOS 트랜지스터와 nMOS 트랜지스터가 안정적으로 저전력 반도체 장치를 달성하기 위해 필요한 Vth 값의 범위를 갖는 방식으로 게이트 전극의 조성을 제어하는 것이 어렵다.
(2) 국제공개공보 제 2006/001271 호와 International Electron Device Meeting, Technical Digest, 2004, pp. 91-94 에서 나타내는 바와 같이, 금속 실리사이드의 일부의 경우, 결정상 형성을 이용해 자기 정렬 방식으로 금속 실리사이드의 조성을 제어함으로써 Vth 를 안정적으로 제어한다. 구체적으로, 국제공개공보 제 2006/001271 호에서는, 벌크 기판을 이용한 부분 공핍형 반도체 장치에서, nMOS 트랜지스터의 게이트 전극이 NiSi 결정상이나 NiSi2 결정상을 포함하고, pMOS 트랜지스터의 게이트 전극이 Ni3Si 결정상을 포함한다.
하나의 방법으로서, SOI 기판을 이용한 완전 공핍형 반도체 장치에서도, 국제공개공보 제 2006/001271 호에서와 같이 nMOS 트랜지스터의 게이트 전극이 NiSi 결정상이나 NiSi2 결정상을 포함하고, pMOS 트랜지스터의 게이트 전극이 Ni3Si 결정상을 포함하는 것으로 고려한다.
도 4 에서는, 각각 벌크 기판을 이용하여 형성하고 Ni 실리사이드 게이트 전극을 포함하는 평면형 MOS 트랜지스터를 위해 채널 불순물 농도와 Vth 의 관계에 대한 컴퓨터 시뮬레이션의 결과들을 점선들에 의해 나타낸다. 도 4(a) 와 도 4(b) 에서는 Ni3Si, Ni2Si, NiSi, 및 NiSi2 로 이루어진 게이트 전극을 갖는 pMOS 트랜지스터와 nMOS 트랜지스터에 대한 결과를 도시한다. 시뮬레이션은 게이트 길이가 0.3㎛ 이고 게이트 절연막의 물리적 막두께 (SiO2 환산 막두께) 가 1.6㎚ 일 경우의 결과를 도시한다.
도 4(a) 에서는 Ni3Si 으로 이루어진 게이트 전극을 갖는 pMOS 트랜지스터의 경우 (점선), Vth 가 낮은 채널 도즈 영역 (1×1014㎝-3 내지 1×1016㎝-3) 에서 약 -0.2V 내지 0V 임을 나타낸다. 그러므로, Vth 값은 저전압 pMOS 트랜지스터를 위해 필요한 -0.6V 내지 -0.3V 의 범위 (해칭된 영역) 밖으로 크게 벗어난다.
도 4(b) 에서는 NiSi 와 NiSi2 로 이루어진 게이트 전극을 갖는 nMOS 트랜지스터의 경우 (점선), Vth 값이 낮은 채널 도즈 영역 (1×1014㎝-3 내지 1×1016㎝-3) 에서 0V 내지 0.2V 임을 나타낸다. 그러므로, Vth 값은 저전압 nMOS 트랜지스터를 위해 필요한 0.3V 내지 0.6V 의 범위 (해칭된 영역) 밖으로 크게 벗어난다.
위의 사실로부터 이해되는 바와 같이, 국제공개공보 제 2006/001271 호에 개시된 바와 같이 Vth 를 종래의 반도체 기술을 이용해 저전력 반도체 장치에 필요한 값으로 제어하는 것이 곤란하다.
(3) 게다가, 국제공개공보 제 2006/001271 호에 도시된 Ni 실리사이드의 경우, 벌크 기판을 이용한 MOS 트랜지스터에서의 채널 도즈량과 Vth 사이의 관계는 게이트 전극의 조성이 동일한 경우라도 SOI 기판을 이용한 MOS 트랜지스터에서의 그것과 크게 차이가 있다.
예를 들어, 국제공개공보 제 2006/001271 호의 도 7 (본 명세서의 도 3) 에서는 벌크 기판을 이용해 제조되고, 게이트 전극 재료로서 Ni 실리사이드를 포함하는 반도체 장치에서의 Ni/(Ni+Si) 조성비와 일함수 사이의 관계를 나타낸다. 본 명세서의 도 3 에 도시된 바와 같이, 페르미 레벨 피닝 때문에 Ni 조성비가 증가함에 따라 일함수는 증가한다.
벌크 기판을 이용하는 경우, 도 4(a) 와 도 4(b) 에서 채널 도즈량과 Vth 사이의 관계에 대한 이 경향을 점선으로 표시한다. 유사하게, SOI 기판을 이용하는 경우, 도 4(a) 와 도 4(b) 의 실선은 그 경향을 나타낸다 (이 경우, 게이트 길이가 0.3㎛ 이고, 채널 영역을 형성하는 반도체층의 두께가 15㎚ 이며, 게이트 절 연막의 물리적 막두께 (SiO2 환산 막두께) 가 1.6㎚ 이다). 이하에서는 벌크 기판 (점선) 을 이용한 부분 공핍형 MOS 트랜지스터와 SOI 기판 (실선) 을 이용한 완전 공핍형 MOS 트랜지스터를 위해 다양한 Ni 실리사이드 (Ni3Si, Ni2Si, NiSi 및 NiSi2) 로 게이트 전극을 구성하는 경우에서 채널 도즈량과 Vth 사이의 관계를 비교한다.
벌크 기판에 기초한 pMOS 트랜지스터의 경우 (점선), 어떤 종류의 Ni 실리사이드가 사용되는가와 무관하게 채널 불순물 농도가 증가함에 따라 Vth 가 크게 감소한다. 반면에, SOI 기판에 기초한 pMOS 트랜지스터의 경우 (실선), 채널 불순물 농도가 증가함에 따라 Vth 가 감소하더라도, 그 감소의 경향은 벌크 기판에 기초한 pMOS 트랜지스터에 대한 그것과 크게 차이가 있다.
구체적으로, 약 2×1016㎝-3 내지 1×1017㎝-3 인 채널 도즈 영역에서 벌크 기판의 Vth 값이 SOI 기판의 그것과 일치하더라도, 낮은 채널 도즈 영역에서는 벌크 기판에 기초한 pMOS 트랜지스터의 Vth 값이 SOI 기판에 기초한 pMOS 트랜지스터의 그것보다 크지만, 높은 채널 도즈 영역에서는 벌크 기판에 기초한 pMOS 트랜지스터의 Vth 값이 SOI 기판에 기초한 pMOS 트랜지스터의 그것보다 작다.
유사하게, 벌크 기판에 기초한 nMOS 트랜지스터의 경우 (점선), 어떤 종류의 Ni 실리사이드가 사용되는가와 무관하게 채널 불순물 농도가 증가함에 따라 Vth 가 크게 증가한다. 반면에, SOI 기판에 기초한 nMOS 트랜지스터의 경우 (실선), 채널 불순물 농도가 증가함에 따라 Vth 가 증가하더라도, 그 증가의 경향은 벌크 기판에 기초한 nMOS 트랜지스터의 그것과 전혀 상이하다.
구체적으로, 약 2×1016㎝-3 내지 1×1017㎝-3 인 채널 도즈 영역에서 벌크 기판의 Vth 값이 SOI 기판의 그것과 일치하더라도, 낮은 채널 도즈 영역에서는 벌크 기판에 기초한 nMOS 트랜지스터의 Vth 값이 SOI 기판에 기초한 nMOS 트랜지스터의 그것보다 작지만, 높은 채널 도즈 영역에서는 벌크 기판에 기초한 nMOS 트랜지스터의 Vth 값이 SOI 기판에 기초한 nMOS 트랜지스터의 그것보다 크다.
상술한 바와 같이, SOI 기판을 이용한 완전 공핍형 MOS 트랜지스터에 대한 채널 도즈량과 Vth 사이의 관계는 벌크 기판을 이용한 부분 공핍형 MOS 트랜지스터의 그것과 크게 상이하다. 이러한 이유는 완전 공핍형 MOS 트랜지스터과 부분 공핍형 MOS 트랜지스터의 채널 영역을 형성하는 실리콘층 (n 형 영역이나 p 형 영역) 의 두께가 서로 상이하기 때문이고, 따라서 게이트 전압을 인가 시 채널 영역을 형성하기 위하여 실리콘층에 인가된 전계의 세기는 위의 2 개의 MOS 트랜지스터에서 상이하다. 그러므로, 부분 공핍형 MOS 트랜지스터의 Vth 를 제어하는 종래의 기술을 완전 공핍형 MOS 트랜지스터에 적용하여 Vth 를 제어하는 것은 매우 어렵다.
이러한 문제를 다루기 위하여, 본 발명자는 다양한 금속 게이트 전극에 대해 집중적으로 연구하여 특정 조성을 갖는 금속 실리사이드가 아마 각각의 pMOS 트랜지스터와 nMOS 트랜지스터의 게이트 전극 재료로서 바람직하게 이용될 수도 있음을 발견하였다. 즉, 본 발명자는 이렇게 구성된 반도체 장치에서, 저전력 디바이스를 위해 필요한 값으로 nMOS 트랜지스터와 pMOS 트랜지스터의 Vth 값을 제어하여 디바이스 특성과 신뢰성이 우수한 반도체 장치가 됨을 발견하였다.
상기 문제를 해결하기 위하여 본 발명은 이하의 구성들을 갖는 것을 특징으로 한다.
본 발명은,
지지 기판;
상기 지지 기판 상에 형성된 산화막층; 및
상기 산화막층 상에 형성된 nMOS 트랜지스터와 pMOS 트랜지스터를 포함하고,
상기 pMOS 트랜지스터는,
상기 산화막층 상에 형성된 n 형 영역;
상기 n 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극으로서, 상기 제 1 게이트 절연막과 접촉하며, WSi2 결정상, MoSi2 결정상, NiSi 결정상 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사 이드 영역 1 을 포함하는, 상기 제 1 게이트 전극; 및
상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 n 형 영역 내의 상기 제 1 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하는, 완전 공핍형 MOS 트랜지스터이며,
상기 nMOS 트랜지스터는,
상기 산화막층 상에 형성된 p 형 영역;
상기 p 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 2 게이트 절연막;
상기 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극으로서, 상기 제 2 게이트 절연막과 접촉하며, PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 상기 제 2 게이트 전극; 및
상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 p 형 영역 내의 상기 제 2 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하는, 완전 공핍형 MOS 트랜지스터인, 반도체 장치에 관한 것이다.
본 발명은,
지지 기판;
상기 지지 기판 상에 형성된 산화막층; 및
상기 산화막층 상에 형성된 nMOS 트랜지스터와 pMOS 트랜지스터를 포함하고,
상기 pMOS 트랜지스터는,
상기 산화막층 상에 형성된 n 형 영역;
상기 n 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극으로서, 상기 제 1 게이트 절연막과 접촉하며, WSi2 결정상, MoSi2 결정상, NiSi 결정상 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 1 을 포함하는, 상기 제 1 게이트 전극; 및
상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 n 형 영역 내의 상기 제 1 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고,
상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 n 형 영역의 길이가 상기 pMOS 트랜지스터의 게이트 길이의 1/4 이하이며,
상기 nMOS 트랜지스터는,
상기 산화막층 상에 형성된 p 형 영역;
상기 p 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 2 게이트 절연막;
상기 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극으로서, 상기 제 2 게이트 절연막과 접촉하며, PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함한 실리사이드 영역 2 를 포함하는, 상기 제 2 게이트 전극; 및
상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 p 영역 내의 상기 제 2 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고,
상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 p 형 영역의 길이가 상기 nMOS 트랜지스터의 게이트 길이의 1/4 이하인, 반도체 장치에 관한 것이다.
본 발명은,
지지 기판;
상기 지지 기판 상에 형성된 산화막층; 및
상기 산화막층 상에 형성된 pMOS 트랜지스터를 포함하고,
상기 pMOS 트랜지스터는,
상기 산화막층 상에 형성된 n 형 영역;
상기 n 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극으로서, 상기 제 1 게이트 절연막과 접촉하며, WSi2 결정상, MoSi2 결정상, NiSi 결정상 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 1 을 포함하는, 상기 제 1 게이트 전극; 및
상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 n 형 영역 내의 상기 제 1 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하는, 완전 공핍형 MOS 트랜지스터인, 반도체 장치에 관한 것이다.
본 발명은,
지지 기판;
상기 지지 기판 상에 형성된 산화막층; 및
상기 산화막층 상에 형성된 nMOS 트랜지스터를 포함하고,
상기 nMOS 트랜지스터는,
상기 산화막층 상에 형성된 p 형 영역;
상기 p 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 2 게이트 절연막;
상기 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극으로서, 상기 제 2 게이트 절연막과 접촉하며, PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 상기 제 2 게이트 전극; 및
상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 p 형 영역 내의 상기 제 2 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하는, 완전 공핍형 MOS 트랜지스터인, 반도체 장치에 관한 것이다.
저전력을 소비하고 고속에서 동작할 수 있는 MOS 트랜지스터 (nMOS 트랜지스터, pMOS 트랜지스터, CMOS 트랜지스터) 를 제공하는 것이 가능하다. 구체적으로, 반도체 채널 영역의 채널 도즈를 낮춰 단채널 효과가 억제되고 이동도가 개선되고, 기생 캐패시턴스와 기판 누설 전류가 감소된 MOS 트랜지스터가 형성될 것이다.
게다가, 특정 실리사이드 재료로 이루어진 nMOS 트랜지스터와 pMOS 트랜지스터의 게이트 전극은 게이트 전극 재료의 일함수를 원하는 값으로 제어하는 것이 가능하다. 따라서, nMOS 트랜지스터와 pMOS 트랜지스터의 Vth 값을 원하는 값으로 제어하는 디바이스 특성과 신뢰성이 우수한 반도체 장치를 제공하는 것이 가능하다.
도면의 간단한 설명
도 1 은 종래의 반도체 장치를 나타낸다;
도 2 는 종래의 반도체 장치를 나타낸다;
도 3 은 종래의 반도체 장치의 게이트 전극 중 Ni 조성과 실효 일함수 사이의 관계를 나타낸다;
도 4 는 종래 및 본 발명의 반도체 장치의 채널 도즈량과 임계 전압 (Vth) 사이의 관계를 나타낸다;
도 5 는 본 발명의 반도체 장치의 일 실시예를 나타낸다;
도 6 은 본 발명의 반도체 장치의 일 실시예를 나타낸다;
도 7 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 8 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 9 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 10 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 11 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 12 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 13 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 14 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 15 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 16 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 17 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 18 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 19 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 20 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 21 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 22 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 23 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 24 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 25 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다;
도 26 은 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다; 및
도 27 은 게이트 전극과 게이트 절연막 사이의 계면의 부근에서 니켈 실리사이드의 실리사이드화 조건과 결정상 사이의 관계를 나타낸다.
도면에서 부호들이 다음의 의미를 갖는다.
1: 지지 기판, 2: 소자분리영역, 3a, 3b: 제 2 게이트 절연막, 3c, 3d: 제 1 게이트 절연막, 3e: 더미 게이트 절연막, 4: 연장 확산 영역, 5: 소스/드레인 영역, 6, 32: 실리사이드층, 7: 게이트 측벽, 8, 9: 게이트 전극, 9a: 제 2 게이트 전극, 9b: 제 1 게이트 전극, 10: 층간절연막, 11: 매립된 절연막, 14a: 제 2 게이트 전극 재료, 14b: 제 1 게이트 전극 재료, 14c: 더미 게이트 전극, 15, 15a, 15b: 마스크, 16: 금속층, 18: 고 유전율 막층, 19: SiO2 막층, 21: nMOS 트랜지스터, 22: pMOS 트랜지스터, 23: p 형 영역, 24: n 형 영역, 30a: n 형 소스/드레인 영역, 30b: p 형 소스/드레인 영역, 36, 37, 38: 마스크, 41a: 실리사이드 영역 2, 41b, 41d: 저저항층, 41c: 실리사이드 영역 1, 42: 반도체층, 43: 폴리실리콘층, 47a, 47b: 게이트 절연막, 51: Ni 층, 52: 실리콘층, 53: 텅스텐막, 54: WSi2 막.
발명을 실시하기 위한 최선의 형태
(반도체 장치)
본 발명의 일 예시적 실시형태에서는 반도체 장치가 nMOS 트랜지스터를 포함한다. 또다른 예시적 실시형태에서는 반도체 장치가 pMOS 트랜지스터를 포함한다. 계속 또다른 예시적 실시형태에서는 반도체 장치가 nMOS 트랜지스터와 pMOS 트랜지스터를 포함한다.
각각의 MOS 트랜지스터는 SOI 기판을 이용하여 형성되어 완전 공핍형 MOS 트랜지스터가 된다. MOS 트랜지스터 각각의 게이트 절연막은 적어도 하나의 고 유전율 게이트 절연막을 포함한다. 게다가, MOS 트랜지스터 각각을 구성하는 게이트 전극은 게이트 절연막과 접촉하고 특정 결정상을 포함하는 실리사이드 영역을 포함한다.
구체적으로, 제 1 게이트 전극은 제 1 게이트 절연막과 접촉하며, WSi2 결정상, MoSi2 결정상, NiSi 결정상, 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한 실리사이드 영역 1 을 포함한다. 제 2 게이트 전극은 제 2 게이트 절연막과 접촉하며, PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상, 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한 실리사이드 영역 2 를 포함한다. 통상, 실리사이드 영역 1 은 WSi2 결정상, MoSi2 결정상, NiSi 결정상, 및 NiSi2 결정상 중 어느 하나를 포함한다. 통상, 실리사이드 영역 2 는 PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상, 및 Ni3Si 결정상 중 어느 하나를 포함한다.
통상적으로, 게이트 전극 재료의 조성을 제어함으로써 Vth (임계 전압) 를 제어한다. 그러나, 게이트 전극 재료를 특정 조성을 갖도록 제어하는 것이 곤란하여, 게이트 전극 재료의 조성이 Vth 에 큰 영향을 미치기 때문에 저전력 반도체 장치를 위해 필요한 값으로 Vth 를 안정적으로 제어하는 것이 어렵다. 게이트 전극 재료를 특정 조성을 갖도록 제어하는 기술에 대한 연구는 몇몇 금속 실리사이드 재료에 대해 수행해왔지만, 이러한 기술은 벌크 기판을 이용한 부분 공핍형 MOS 트랜지스터에 관한 것이고, 특성이 전혀 다른 SOI 기판을 이용한 완전 공핍형 MOS 트랜지스터에 이러한 기술을 적용하는 것은 어렵다.
그 문제를 다루기 위하여, 본 발명에서, 특정 조성의 결정상을 포함한 제 1 게이트 전극과 제 2 게이트 전극이 안정한 방식으로 저전력 반도체 장치를 위해 필요한 범위내로 Vth 값을 충족시키는 것을 가능하게 한다. 그 결과, 디바이스 특성과 신뢰성이 우수한 반도체 장치를 제공할 수 있다.
이로써, 본 발명에서는 MOS 트랜지스터를 완전 공핍형 형태로 만들어서 저전력과 높은 이동도 (고속 동작) 의 특징을 갖는 MOS 트랜지스터를 제공한다. 구체적으로, 예를 들어, 소비 전력은 종래와 비교하여 30% 만큼 감소될 수 있고 성능은 30% 만큼 증가 (보다 고속으로 동작) 될 수 있다.
게다가, 고 유전율 절연막으로 게이트 절연막이 구성되기 때문에, 게이트 절연막의 고 유전율 재료는 게이트 전극 중 게이트 절연막 부근의 Si 원자와 상호작용한다 (페르미 레벨 피닝). 그 결과, 게이트 전극을 형성하는 재료의 Si 조성이 변함에 따라 게이트 전극의 실효 일함수는 크게 변한다. 그러므로, 게이트 전극을 상술한 조성들 중 어느 하나를 갖게 구성하는 것과 페르미 레벨 피닝을 이용하는 것은 원하는 값으로 각 MOS 트랜지스터의 Vth 를 제어하는 것을 가능하게 한다.
본 발명의 반도체 장치에서는, 각각의 MOS 트랜지스터가 평면형 MOS 트랜지스터나 fin 형 MOS 트랜지스터일 수도 있다. fin 형 MOS 트랜지스터를 사용하는 경우, 돌출형 반도체 영역의 측면에만 게이트 절연막과 게이트 전극을 형성하여 반도체 영역의 측면에만 채널 영역이 형성될 것이다.
본 발명의 일 예시적인 실시형태에서는, nMOS 트랜지스터와 pMOS 트랜지스터로 반도체 장치가 구성된다. MOS 트랜지스터는 평면형 MOS 트랜지스터이거나 fin 형 MOS 트랜지스터일 수도 있다. 다른 방법으로는, nMOS 트랜지스터와 pMOS 트랜지스터는 CMOS 트랜지스터를 형성할 수도 있다. 계속 다른 방법으로는, MOS 트랜지스터 중 하나는 평면형 MOS 트랜지스터일 수도 있고, 다른 하나는 fin 형 MOS 트랜지스터일 수도 있다.
(제 1 예시적 실시형태)
도 5 는 본 발명에 따른 nMOS 트랜지스터와 pMOS 트랜지스터를 구비한 반도 체 장치의 일 실시예를 나타낸다. 도 5 에서는 n 형 영역, p 형 영역, 소자분리영역이 단일 평면을 형성하고 그 평면상에 제 1 게이트 전극과 제 2 게이트 전극이 제공되어 평면형 MOS 트랜지스터를 형성하는 반도체 장치를 나타낸다. 지지 기판 (1), 매립된 절연막 (11), 및 반도체층을 포함한 SOI 기판을 이용하여 그 반도체 장치가 형성된다.
그 반도체층 내에 p 형 영역 (23) (p 형 활성 영역: p 웰) 이 제공된다. p 형 영역 (23) 의 일부 상에 제 2 게이트 절연막과 제 2 게이트 전극이 제공된다. 제 2 게이트 절연막은 2 개층으로 구성된다: 매립된 절연막 (11) 측의 SiO2 막 (3a) 과 제 2 게이트 전극 (9a) 측의 고 유전율 절연막 (3b) (HfSiON 막). 제 2 게이트 전극 (9a) 의 측면에 게이트 측벽 (7) 이 제공된다. 제 2 게이트 전극 (9a) 전체는 실리사이드 영역 2 로 구성된다. 실리사이드 영역 2 는 PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상, 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 어느 한 종류의 결정상을 포함한다.
게다가, p 형 영역 (23) 내의 제 2 게이트 전극 (9a) 을 사이에 둔 양 측에 n 형 소스/드레인 영역 (30a) 이 제공된다. p 형 영역이 제 2 게이트 절연막과 접촉하는 표면의 법선 방향 (매립된 절연막 (11) 의 법선 방향, 도 5 의 참조 부호 31 에 의해 표시된 방향) 에 따라 p 형 영역 (23) 의 전체에 걸쳐 소스/드레인 영역 (30a) 이 형성된다. n 형 소스/드레인 영역 (30a) 상에 실리사이드층 (6) 이 형성된다. p 형 영역 (23), 제 2 게이트 절연막, 제 2 게이트 전극 (9a) 및 n 형 소스/드레인 영역 (30a) 은 nMOS 트랜지스터 (21) 를 형성한다.
유사하게, n 형 영역 (24) (n 형 활성 영역: n 웰) 의 일부에 제 1 게이트 절연막과 제 1 게이트 전극 (9b) 이 제공되고, 제 1 게이트 전극 (9b) 의 측면에 게이트 측벽 (7) 이 제공된다. 제 1 게이트 절연막은 2 개층으로 구성된다: SiO2 막 (3c) 과 고 유전율 절연막 (3d) (HfSiON 막). 제 1 게이트 전극 (9b) 전체는 실리사이드 영역 1 로 구성된다. 실리사이드 영역 1 은 WSi2 결정상, MoSi2 결정상, NiSi 결정상, 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 어느 한 종류의 결정상을 포함한다.
n 형 영역 (24) 내의 제 1 게이트 전극 (9b) 을 사이에 둔 양측에 p 형 소스/드레인 영역 (30b) 이 제공된다. n 형 영역이 제 1 게이트 절연막과 접촉하는 표면의 법선 방향 (매립된 절연막 (11) 의 법선 방향, 도 5 의 참조 부호 31 에 의해 표시된 방향) 에 따라 n 형 영역 (24) 전체에 걸쳐 소스/드레인 영역 (30b) 이 형성된다. n 형 영역 (24), 제 1 게이트 절연막, 제 1 게이트 전극 (9b), 및 p 형 소스/드레인 영역 (30b) 은 pMOS 트랜지스터 (22) 를 형성한다.
p 형 영역 (23) 과 n 형 영역 (24) 의 두께 (참조 부호 31 에 의해 표시되는 방향의 길이) W 가 얇다. 그러므로, MOS 트랜지스터의 각각이 동작 중인 경우, 그 소스/드레인 영역의 바디 영역은 완전히 공핍된다. p 형 영역 (23) 과 n 형 영역 (24) 의 두께 (p 형 영역 (23) 과 n 형 영역 (24) 이 각각 제 2 게이트 절연막과 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 p 형 영역 (23) 과 n 형 영역 (24) 의 길이) W 는 바람직하게 5㎚ 내지 20㎚ 이고, 더욱 바람직하게는 5㎚ 내지 10㎚ 이다.
반도체 장치에서는, p 형 영역 (23) 과 n 형 영역 (24) 각각이 얇기 때문에, 불순물 주입 조건을 제어함으로써 소스/드레인 영역 내에 별도의 연장 영역을 형성할 필요가 없다. 그러므로, 각각의 MOS 트랜지스터는 연장 영역을 포함하지 않고, 게이트 전극과 게이트 측벽의 양측의 활성영역부 전부는 소스/드레인 영역이다. 즉, 소스/드레인 영역은 소스/드레인 영역이 실리사이드 (6) 및 매립된 절연막 (11) 과 접촉하도록 두께 방향 (31) 의 전체를 따라 존재한다.
제 1 게이트 전극 (9b) 과 제 2 게이트 전극 (9a) 은 서로 전기적으로 접속되거나 접속되지 않을 수도 있다. 서로 전기적으로 접속되는 경우, 게이트 전극 구성 재료 중 하나가 다른 게이트 전극 구성 재료로 확산되지 않아 원하는 조성으로부터 양 게이트 전극 구성 재료의 조성에서 변화를 야기하지 않는 방식으로 게이트 전극 (실리사이드화) 을 형성할 필요가 있다.
(제 2 예시적 실시형태)
도 26 에서는 제 1 예시적 실시형태에 대한 변형을 나타낸다. 본 발명의 예시적 실시형태의 반도체 장치는 제 1 게이트 전극과 제 2 게이트 전극 각각이 2 개 층 (게이트 절연막 측의 실리사이드 영역과 실리사이드 영역의 최상층 (게이트 절연막 측과 반대편에 도 26 의 참조 부호 31 에 의해 표시되는 방향의 최상층과 같이) 으로서 저저항층) 으로 구성하는 점에서 제 1 예시적 실시형태과 상이하다. 도 26 에서 도시된 반도체 장치에서는, 제 2 게이트 전극이 실리사이드 영역 2 (41a) 와 저저항층 (41b) 으로 구성되어 있다. 실리사이드 영역 2 (41a) 는 고 유전율 절연막 (3b) 측에 제공되고, 저저항층 (41b) 은 실리사이드 영역 2 (41a) 의 최상층으로서 제공된다. 유사하게, 제 1 게이트 전극에서는 실리사이드 영역 1 (41c) 과 저저항층 (41d) 으로 구성되어 있다. 실리사이드 영역 1 (41c) 은 고 유전율 절연막 (3d) 측에 제공되고, 저저항층 (41d) 은 실리사이드 영역 1 (41c) 의 최상층으로서 제공된다.
"저저항층" 은, 제 1 게이트 전극과 제 2 게이트 전극 각각이 2 개 이상의 층으로 구성되는 경우, 각각 제 1 게이트 절연막 측과 제 2 게이트 절연막 측에 (제 1 게이트 절연막 및 제 2 게이트 절연막과 접촉하는) 제공된 실리사이드 영역 1 과 실리사이드 영역 2 보다 전기 저항값이 낮은 층을 의미한다. 이러한 저저항층을 제공하는 것은 게이트 전극과 배선 사이의 접촉 저항을 효과적으로 감소시키는 것이 가능하다.
제 1 게이트 전극 중에 제공된 저저항층은 제 2 게이트 전극 중에 제공된 저저항층의 재료와 동일한 재료로 이루어질 수도 있거나, 제 2 게이트 전극 중에 제공된 저저항층의 재료와 상이한 재료로 이루어질 수도 있다. 다른 방법으로, 저저항층은 제 1 게이트 전극과 제 2 게이트 전극 중 하나에만 제공될 수도 있다.
제 2 게이트 전극 중에 제공된 저저항층은 예를 들어, 실리사이드 영역 2 가 Ni2Si 결정상 및 Ni3Si 결정상 중 적어도 하나의 결정상을 포함하는 경우 NiSi 결정상을 포함하는 것이 바람직하다. 제 1 게이트 전극 중에 제공된 저저항층은 예 를 들어, 실리사이드 영역 1 이 NiSi2 결정상을 포함하는 경우 NiSi 결정상을 포함하는 것이 바람직하다. 실리사이드 영역 1 이 NiSi 결정상을 포함하는 경우, 실리사이드 영역 1 이 이미 매우 낮은 저항을 갖기 때문에, 그 위에 저저항층을 형성하지 않아도 된다. 저저항층용 재료의 다른 실시예는 CoSi2, TiSi2, 및 WSi2 를 포함할 수도 있다.
(제 3 예시적 실시형태)
도 6 에서는 본 발명에 따른 nMOS 트랜지스터와 pMOS 트랜지스터를 구비한 반도체 장치의 또다른 실시예를 나타낸다. 도 6 에서는 fin 형 MOS 트랜지스터를 구비한 반도체 장치를 나타낸다. 도 6(a) 는 반도체 장치의 상면도이다. 도 6(b) 는 도 6(a) 의 반도체 장치의 A-A 방향의 단면도이다. 도 6(c) 는 도 6(a) 의 반도체 장치의 B-B 방향의 단면도이다. 반도체 장치는 도 2 에 도시된 반도체 장치와, 예를 들어, n 형 영역 (23) 과 p 형 영역 (24) 의 폭 W (참조 부호 33 에 의해 표시된 방향의 길이) 가 좁고, 각각의 MOS 트랜지스터가 완전 공핍되며, 각각의 게이트 전극을 형성하는 재료가 특정 조성을 갖는 점에서 상이하다.
그 반도체 장치는 지지 기판 (1), 매립된 절연막 (11), 및 반도체층을 포함한 기판을 이용하여 형성된다. 매립된 절연막 (11) 상에 돌출형 p 형 영역 (23) 이 제공되어 돌출형 반도체 영역을 형성하고, p 형 영역 (23) 의 양 측면에 제 2 게이트 전극 (9a) 이 제공된다. 돌출형 반도체 영역 (n 형 영역, p 형 영역) 의 형상은 양 측면이 있는 한 특별히 제한되지 않는다. 통상, 그 형상의 실시예는 직방체형 및 실질적 직방체형을 포함할 수도 있다. p 형 영역 (23) 측면과 제 2 게이트 전극 (9a) 사이에는 제 2 게이트 절연막 (3b) 이 제공된다. 제 2 게이트 절연막 (3b) 은 고 유전율 절연막 (HfSiON 막) 으로 구성되어 있다. 제 2 게이트 절연막 (3b) 은 2 개 이상의 층으로 구성되어 있을 수도 있으나, 층들 중 적어도 하나의 층은 고 유전율 절연막일 필요가 있다.
제 2 게이트 전극 (9a) 은 제 2 게이트 절연막 (3b) 과 접촉하는 실리사이드 영역 2 를 포함한다. 즉, p 형 영역 (23) 의 양 측면에 실리사이드 영역 2 가 제공된다. 실리사이드 영역 2 는 PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상, Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함한다. 제 2 게이트 전극 (9a) 의 측면에 게이트 측벽 (7) 이 제공된다.
p 형 영역 (23) 내의 제 2 게이트 전극 (9a) 을 사이에 둔 양측 부분에 n 형 소스/드레인 영역 (30a) 이 제공된다. n 형 소스/드레인 영역 (30a) 의 상부 표면에는 절연막층 (36) 이 제공된다. p 형 영역 (23), 제 2 게이트 절연막 (3b), 소스/드레인 영역 (30a), 및 제 2 게이트 전극 (9a) 은 nMOS 트랜지스터 (21) 를 형성한다.
유사하게, 매립된 절연막 (11) 상에 돌출형 n 형 영역 (24) 이 제공된다. n 형 영역 (24) 의 양 측면에는 제 1 게이트 절연막 (3d) 과 제 1 게이트 전극 (9b) 이 제공된다. 제 1 게이트 절연막 (3d) 은 고 유전율 절연막 (HfSiON 막) 으로 구성된다. 제 1 게이트 절연막 (3d) 은 2 개 이상의 층으로 구성되어 있을 수도 있으나, 층들 중 적어도 하나의 층은 고 유전율 절연막일 필요가 있다.
제 1 게이트 전극 (9b) 은 제 1 게이트 절연막 (3d) 과 접촉하는 실리사이드 영역 1 을 포함한다. 즉, n 형 영역 (24) 의 양 측면에는 실리사이드 영역 1 이 제공된다. 실리사이드 영역은 WSi2 결정상, MoSi2 결정상, NiSi 결정상, 및 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함한다. 제 1 게이트 전극 (9b) 의 측면에는 게이트 측벽 (7) 이 제공된다.
n 형 영역 (24) 내의 제 1 게이트 전극 (9b) 을 사이에 둔 양측 부분에는 p 형 소스/드레인 영역 (30b) 이 제공된다. n 형 영역 (24), 제 1 게이트 절연막 (3d), 소스/드레인 영역 (30b), 및 제 1 게이트 전극 (9b) 은 pMOS 트랜지스터 (22) 를 형성한다.
본 예시적 실시형태의 각각의 MOS 트랜지스터에서는, 돌출형 반도체 영역의 측면에 게이트 절연막을 구비한 게이트 전극이 제공된다. 그러므로, p 형 영역 (23) 과 n 형 영역 (24) 의 측면에만 채널 영역이 형성된다.
반도체 장치에서는, p 형 영역 (23) 과 n 형 영역 (24) 의 두께 W (도 6 의 참조 부호 33 에 의해 표시된 방향의 길이) 가 얇다. 그러므로, 각 MOS 트랜지스터가 동작 중일 경우, 소스/드레인 영역의 바디 영역은 완전 공핍된다. 각 반도체 영역의 두께 W (p 형 영역 (23) 과 n 형 영역 (24) 이 각각 제 2 게이트 절연막 및 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 p 형 영역 (23) 과 n 형 영역 (24) 의 길이) 는 안정적인 방식으로 바디 영역이 공핍되도록 5㎚ 내지 20㎚ 인 것이 바람직하고, 더욱 바람직하게는 5㎚ 내지 10㎚, 더욱 더 바람직하게는 5㎚ 내지 7㎚ 이다.
제 1 게이트 전극 (9b) 과 제 2 게이트 전극 (9a) 은 서로 전기적으로 접속되거나 접속되지 않을 수도 있다. 서로 전기적으로 접속되는 경우, 게이트 전극 구성 재료 중 하나가 다른 게이트 전극 구성 재료로 확산되지 않아 원하는 조성으로부터 양 게이트 전극 구성 재료의 조성에서 변화를 야기하지 않는 방식으로 게이트 전극 (실리사이드화) 을 형성할 필요가 있다.
(완전 공핍)
반도체 장치가 완전 공핍되거나 부분 공핍되는지 여부는 채널 영역이 형성될 반도체층 (n 형 영역, p 형 영역) 의 막두께 L1 (도 5 의 참조 부호 31 에 의해 표시되는 방향의 폭 W, 도 6 의 참조 부호 33 에 의해 표시되는 방향의 폭 W) 과 최대 공핍층 폭 L2 의 관계에 의존한다. 즉, 반도체층의 막두께 L1 이 최대 공핍층 폭 L2 보다 작은 경우, 반도체 장치는 부분 공핍되는 반면, 반도체층의 막두께 L1 이 최대 공핍층 폭 L2 보다 크면, 반도체 장치는 완전 공핍된다.
평면형 MOS 트랜지스터에서, 막두께 L1 은 두께 방향 (산화막층의 법선 방향, p 형 영역 (23) 이 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 p 형 영역 (23) 의 길이, n 형 영역 (24) 이 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 n 형 영역 (24) 의 길이) 의 두께를 의미한다. Fin 형 MOS 트랜지스터에서, 막두께 L1 은 반도체 영역이 게이트 절연막과 접촉하는 표면의 법선 방향에서의 반도체 영역의 길이 (게이트 전극의 법선 방향에서의 길이, 매립된 절연막에 평행하나 게이트 길이 방향에 수직인 방향에서의 길이, 매립된 절연막에 평행하나 채널 길이 방향에 수직인 방향에서의 길이) 를 의미한다.
최대 공핍층 폭 L2 는 다음의 식 (1) 및 식 (2) 에 의해 주어진다.
L2 = (2εsiε02φF/qNA)1/2 (1)
φF = (kT/q)ln(NA/ni) (2)
(식들에서, εsi: 실리콘의 상대적 유전율, ε0: 진공의 유전율, q: 기본 전하, NA: 반도체 영역의 불순물 농도, k: 볼츠만 상수, T: 온도, ni: 진성 캐리어 농도)
그러므로, MOS 트랜지스터가 완전 공핍되게 하기 위해서는, 반도체층의 막두께 L1 과 불순물의 농도 NA 를 제어할 수도 있다. 그러나, 본 발명의 반도체 장치에서는, 저전력 레벨에서 단채널 효과를 억제하고 이동성을 개선하기 위해서, 채널 영역의 불순물 농도 NA 를 낮은 값 (통상적으로, 불순물 농도가 1×1014cm-3 내지 1×1017cm-3 임) 으로 설정하는 것이 필요하다.
그러므로, 본 발명에서는, 식 (1) 및 식 (2) 의 NA 가 저 농도 값으로 설정되고, 최대 공핍층 폭 L2 도 미리 결정된 범위 내의 값으로 설정된다. 따라서, MOS 트랜지스터는 반도체 영역의 막두께 L1 을 제어함으로써 완전 공핍될 수 있다.
이러한 완전 공핍형 MOS 트랜지스터에서는, SOI 구조 (산화막 상의 실리콘층 이 얇음) 를 이용하는 것이 단채널 효과를 억제할 수 있다. 이러한 방식으로, 종래의 벌크 기판을 이용한 부분 공핍형 MOS 트랜지스터에서 곤란했던, 낮은 채널 농도 영역에서 미세한 트랜지스터의 단 채널 효과를 억제할 수 있다. 그 결과, 디바이스 특성을 크게 개선할 수 있다.
통상, 다음의 조건들을 만족하는 경우 각 MOS 트랜지스터가 확실히 완전 공핍될 수 있다:
(a) pMOS 트랜지스터의 경우에서는, n 형 영역이 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 n 형 영역의 길이가 게이트 길이의 1/4 이하이다.
(b) nMOS 트랜지스터의 경우에서는, p 형 영역이 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 p 형 영역의 길이가 게이트 길이의 1/4 이하이다.
(c) pMOS 트랜지스터와 nMOS 트랜지스터를 구비한 반도체 장치의 경우에서는, n 형 영역이 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 n 형 영역의 길이가 게이트 길이의 1/4 이하이고, p 형 영역이 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 p 형 영역의 길이가 게이트 길이의 1/4 이하이다.
본 발명의 반도체 장치를 형성하는 각 MOS 트랜지스터 (평면형 MOS 트랜지스터, fin 형 MOS 트랜지스터) 의 전형적인 치수들은 다음과 같이 나타낸다:
(평면형 MOS 트랜지스터)
게이트 길이: 10nm 내지 50nm
게이트 절연막의 두께: 1nm 내지 5nm
(fin 형 MOS 트랜지스터)
돌출형 n 형 영역과 돌출형 p 형 영역의 높이 H: 20nm 내지 200nm
게이트 길이: 10nm 내지 50nm
게이트 절연막의 두께: 1nm 내지 5nm
이하에서는 본 발명의 반도체 장치의 각 컴포넌트를 상세히 기술한다.
(게이트 전극)
제 1 게이트 전극과 제 2 게이트 전극은 각각 제 1 게이트 절연막 및 제 2 게이트 절연막과 접촉하는 실리사이드 영역 1 과 실리사이드 영역 2 를 포함한다. 실리사이드 영역 1 과 실리사이드 영역 2 는 각각 제 1 게이트 전극과 제 2 게이트 전극의 일부 또는 전부를 형성할 수도 있다.
본 발명에서는, 실리사이드 영역 1 및 실리사이드 영역 2 내의 실리콘과 제 1 게이트 절연막 및 제 2 게이트 절연막의 고 유전율 재료 사이의 상호작용 (페르미 레벨 피닝) 이 각 MOS 트랜지스터의 Vth 를 제어한다. 페르미 레벨 피닝은 게이트 절연막과 접촉하는 게이트 전극의 조합에 의존한다. 그러므로, 실리사이드 영역 1 및 실리사이드 영역 2 내의 제 1 게이트 절연막 및 제 2 게이트 절연막과 접촉하는 부분의 결정상이 본 발명에서 정의된 조건을 충족하는 경우, 게이트 전극 중 게이트 절연막과 접촉하지 않는 부분의 구성 요소 및 결정상과 무관하게 본 발명의 바람직한 효과가 획득될 수 있다.
실리사이드 영역 1 및 실리사이드 영역 2 가 각각 제 1 게이트 전극과 제 2 게이트 전극 중 일부를 형성하는 경우, 각각의 제 1 게이트 전극과 제 2 게이트 전 극은 복수의 층들로 구성되어 있을 수도 있다. 이 경우, 제 1 게이트 전극과 제 2 게이트 전극은 제 1 게이트 전극과 제 2 게이트 전극의 최상층 (매립된 절연막의 법선 방향의 최상위 층) 으로서 실리사이드 영역 1 과 실리사이드 영역 2 상에 저저항층을 포함하는 것이 바람직하다. 저저항층을 제공하는 것은 게이트 전극과 배선 사이의 접촉 저항을 효과적으로 감소시키는 것을 가능하게 한다.
저저항층의 일 실시예는 NiSi 층일 수도 있다. nMOS 트랜지스터와 pMOS 트랜지스터를 구비한 반도체 장치의 경우, 제 1 게이트 전극과 제 2 게이트 전극 중 하나만이 복수의 층이나 저저항층을 포함할 수도 있고, 다른 게이트 전극은 전체가 실리사이드 영역으로 구성될 수도 있다.
제 1 게이트 전극을 형성하는 실리사이드 영역 1 은 WSi2 결정상, MoSi2 결정상, NiSi 결정상, 및 NiSi2 결정상으로 이루어지는 그룹으로부터 적어도 한 종류의 결정상을 포함한다. 결정상 중 어느 하나는 실리사이드 영역 1 내의 주결정상으로서 존재할 수 있다.
이러한 결정상 중 어느 하나 의 조성은 용이하게 제어되고, 그 결정상의 일함수는 고 유전율 절연막과의 상호작용 (페르미 레벨 피닝) 에 의해 약 4.2eV 내지 4.5eV 의 범위 내의 값으로 제어될 수 있다. 그러므로, Vth 가 -0.6V 내지 -0.3V 의 범위 내의 값으로 제어될 수 있어 고속, 저전력 pMOS 트랜지스터가 달성될 수 있다. 예를 들어, 도 4(a) 에서 게이트 전극이 NiSi 결정상이나 NiSi2 결정상을 포함하는 경우, 낮은 채널 도즈 영역에서 Vth 를 -0.6V 내지 -0.3V 의 범위 내의 값으로 설정할 수 있음을 도시한다.
디바이스 특성의 변화를 최소화하기 위하여, 게이트 전극 중 게이트 절연막과 접촉하는 부분이 가능한 단결정상을 포함하고 그 단결정상에 상응한 고정된 조성을 갖는 것이 바람직하다. 실리사이드 영역 1 은 몇몇 경우 형성시 실리사이드 영역 1 의 열이력에 따라 게이트 전극 중 게이트 절연막과의 계면 부근에 분포된 복수의 혼합상을 갖는다. 그러므로, 게이트 전극의 평균 조성은 결정상의 화학량논의 조성으로부터 변화될 수도 있다. 그러나, 이러한 경우에도, 제 1 게이트 전극의 제 1 게이트 절연막 측 부분이 다음의 조성을 가짐을 보장함으로써 Vth 를 -0.6V 내지 -0.3V 의 범위 내의 값으로 제어할 수 있다:
텅스텐 실리사이드: WaSi2b (0.85≤a, b≤1.15)
몰리브덴 실리사이드: MocSi2d (0.85≤c, d≤1.15)
니켈 실리사이드: NieSif (0.85≤e, f≤1.15), NigSi2h (0.85≤g, h≤1.15)
제 2 게이트 전극을 형성하는 제 2 실리사이드 영역 2 는 PtSi 결정상, Pt2Si 결정상, IrSi 결정상, Ni2Si 결정상 및 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한다. 결정상 중 어느 하나는 실리사이드 영역 2 내의 주결정상으로 존재할 수 있다.
이러한 결정상 중 어느 하나의 조성은 용이하게 제어되고, 그 결정상의 일함 수는 고 유전율 절연막과의 상호작용 (페르미 레벨 피닝) 에 의해 약 4.6eV 내지 4.9eV 의 범위 내의 값으로 제어될 수 있다. 그러므로, Vth 를 0.3V 내지 0.6V 의 범위 내의 값으로 제어할 수 있어 디바이스 특성이 우수한 고속, 저전력의 nMOS 트랜지스터가 달성될 수 있다. 예를 들어, 도 4(b) 에서는 게이트 전극이 Ni2Si 결정상이나 Ni3Si 결정상을 포함하는 경우, 낮은 채널 도즈 영역에서 Vth 를 0.3V 내지 0.6V 의 범위 내의 값으로 설정할 수 있음을 도시한다.
디바이스 특성의 변화를 최소화하기 위하여, 게이트 전극 중 게이트 절연막과 접촉하는 부분이 가능한 단결정상을 포함하고 그 단결정상에 상응한 고정된 조성을 갖는 것이 바람직하다. 실리사이드 영역 2 는 몇몇 경우 형성시 실리사이드 영역 2 의 열이력에 따라 게이트 전극 중 게이트 절연막과의 계면 부근에 분포된 복수의 혼합상을 갖는다. 그러므로, 게이트 전극의 평균 조성은 결정상의 화학량논의 조성으로부터 변화될 수도 있다. 그러나, 이러한 경우에도, 제 2 게이트 전극의 제 2 게이트 절연막 측 부분이 다음의 조성을 가짐을 보장함으로써 Vth 를 0.3V 내지 0.6V 의 범위 내의 값으로 제어할 수 있다:
플래티늄 실리사이드: PtiSij (0.85≤i, j≤1.15), Pt2kSil (0.85≤k, l≤1.15)
이리듐 실리사이드: IrmSin (0.85≤m, n≤1.15)
니켈 실리사이드: Ni2oSip (0.85≤o, p≤1.15), Ni3qSir (0.85≤q, r≤1.15)
게다가, 실리사이드 영역이 제 1 게이트 절연막과 접촉하는 방식으로 제 1 게이트 전극 내에 YbSi 결정상과 HfSi 결정상을 포함한 실리사이드 영역을 제공할 수 있다. Ta, Co, Ti, V, Cr, Zr, Nb 및 다른 금속이 복수의 실리사이드 결정상을 포함하기 때문에, 제 1 게이트 전극과 제 2 게이트 전극의 실리사이드 영역에서는 임의의 금속 실리사이드 결정상을 가질 수 있다. 그러나, 이러한 결정상은, 게이트 전극에 사용되는 경우, 저전력 MOS 트랜지스터에 위해 필요한 Vth 를 주는 것이 필요하다.
(n 형 영역, p 형 영역)
본 발명의 반도체 장치를 형성하는 n 형 영역과 p 형 영역은 각각 n 형 불순물 원소와 p 형 불순물 원소를 포함한다. 고속에서 MOS 트랜지스터를 동작시키고, 구동 속도를 개선하며, 전력 소비를 절감하기 위하여, n 형 영역의 n 형 불순물 농도와 p 형 영역의 p 형 불순물 농도를 낮출 필요가 있다. 통상, 불순물 농도는 1×1014㎝-3 내지 1×1017㎝-3 이고, 바람직하게는 1×1014㎝-3 내지 1×1016㎝-3 이며, 더욱 바람직하게는 1×1014㎝-3 내지 1×1015㎝-3 이다.
(소스/드레인 영역)
nMOS 트랜지스터의 소스/드레인 영역으로는 n 형 불순물 원소가 주입되고, pMOS 트랜지스터의 소스/드레인 영역으로는 p 형 불순물 원소가 주입된다. p 형 불순물 원소는 B 일 수도 있고, n 형 불순물 원소는 P, As, Sb 또는 다른 원소일 수도 있다. 통상, 소스/드레인 영역의 불순물 원소 농도는 1×1019cm-3 내지 1×1021cm-3 이다.
게다가, 실리사이드층은 각 MOS 트랜지스터의 소스/드레인 영역 상에 제공될 수도 있다. 실리사이드층의 재료는 특별히 제한되지 않으나, Ni 실리사이드, Co 실리사이드, Ti 실리사이드, 및 다른 금속 실리사이드일 수도 있다. 게이트 전극의 형성 (실리사이드화를 위한 어닐링) 동안 변경되지 않고 고온에서 안정한 실리사이드 재료를 사용하는 것이 바람직하다.
(게이트 절연막)
게이트 절연막은 적어도 하나의 고 유전율 절연막층을 포함할 필요가 있다. 본 명세서에 사용된 "고 유전율 절연막" 은 종래의 게이트 절연막으로서 사용된 SiO2 로 이루어진 게이트 절연막보다 유전율이 큰 막을 의미하나, 고 유전율 절연막의 유전율은 특별히 제한되지 않는다.
고 유전율 절연막은 금속 산화물, 금속 실리케이트, 또는 질소가 주입된 금속 산화물계 재료나 금속 실리사이드계 재료로 이루어진 절연막인 것이 바람직하다. 그러므로, 위의 절연막 중 어느 하나가 박막으로 형성되는 경우도 균일하게 형성되기 때문에 페르미 레벨 피닝을 유효하고 효과적으로 만들 수 있다. 고 유전율 절연막은 Hf 또는 Zr 을 포함하는 것이 바람직하다.
통상, 고 유전율 절연막의 또다른 실시예는 HfSiON 일 수도 있다. 또한, 또다른 고 유전율 절연막의 실시예는 하프니아, (HfO2), 지르코니아 (ZrO2), 하프늄 실리케이트 (HfSiOx), 지르코늄 실리케이트 (ZrSiOx), 하프늄 알루미네이트 (HfAlOx), 및 지르코늄 알루미네이트 (ZrAlOx) 로 이루어지는 그룹으로부터 선택된 적어도 하나의 재료로 이루어질 수도 있다.
더욱 구체적으로, 고 유전율 절연막은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 알루미늄 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 하프늄 란타늄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 란타늄 산질화물, 하프늄 란타늄 산질화물 및 지르코늄 알루미늄 산질화물로 이루어진 그룹으로부터 선택된 적어도 하나의 재료로 이루어질 수도 있다.
게이트 절연막은 적어도 하나의 고 유전율 절연막층을 포함하는 한 임의의 형태일 수도 있고, 단층이나 복수의 층으로 구성될 수도 있다. 게이트 절연막이 복수의 층으로 구성되는 경우, 고 유전율 절연막은 게이트 전극 측에 제공되는 것이 바람직하며, 즉, 고 유전율 절연막은 게이트 전극과 접촉하는 것이 바람직하다. 게이트 전극 측에 고 유전율 절연막을 제공하는 것은 페르미 레벨 피닝을 효과적으로 발생시키는 것을 가능하게 한다.
고 유전율 절연막의 두께는 1㎚ 내지 10㎚ 인 것이 바람직하고, 더욱 바람직하게는 1㎚ 내지 3㎚ 이다. 고 유전율 절연막은 ALD (Atomic Layer Deposition) 및 MOCVD (Metal Organic Chemical Vapor Deposition) 를 이용해 형성될 수 있다.
(반도체 장치를 제조하는 방법)
(제 1 예시적 실시형태)
도 7 내지 도 9 는 본 발명의 반도체 장치를 제조하는 방법의 일 실시예를 나타낸다. 도 7 내지 도 9 는 평면형 pMOS 트랜지스터를 구비한 반도체 장치를 제조하는 방법을 나타낸다.
우선, 지지 기판 (1), 매립된 절연막 (11), 및 n 형 영역을 갖는 실리콘층 (42) 을 포함하는 기판을 준비한다. 기판에서 실리콘층 (42) 의 두께는 제조된 pMOS 트랜지스터가 완전 공핍되는 방식으로 조정된다. 그 기판은 본딩 또는 SIMOX 를 이용하여 형성될 수 있다. 예를 들어, 스마트-컷 방법 또는 ELTRAN 방법을 사용할 수도 있다.
이후, STI (Shallow Trench Isolation) 기술을 이용하여 실리콘층 (42) 내에 n 형 영역 (24) 을 분리하도록 소자분리영역 (2) 을 형성한다. 이후, 열산화를 이용하여 실리콘층 (42) 의 표면에 실리콘 산화막으로 구성된 절연막 (19) 을 형성한다.
이어서, 절연막 (19) 상에 고 유전율 절연막 (18) 을 형성한다. 고 유전율 절연막 (18) 으로서 HfSiON 막을 형성하는 경우, 예를 들어, 절연막 (19) 상에 롱 드로우 스퍼터링 (long throw sputtering) 을 이용하여 Hf 막을 퇴적시키고 산소 분위기와 질소 분위기의 2 스테이지 열처리를 실시함으로써 절연막 (19) 의 일부를 HfSiO 막으로 변환시킨다. 이후, NH3 분위기에서 질소화 어닐링을 수행하 여 HfSiON 막을 형성한다.
한편, 고 유전율 절연막 (18) 으로서 하프늄 산화막을 형성하는 경우, 예를 들어, HfCl4 및 NH3 를 이용한 CVD, 유기 Hf 가스를 이용한 CVD, 또는 하프늄 질화물 타깃 또는 하프늄 타깃을 이용한 스퍼터링에 의해 하프늄 질화막을 형성한다. 이후, 하프늄 질화막을 산화시켜 하프늄 산화막을 형성한다.
고 유전율 절연막은 HfSiON 막과 하프늄 산화막에 제한되지 않고, 실리콘 산화막, 실리콘 질화막, 금속 산화물계나 금속 실리케이트계 고 유전율 절연막, 및 질소가 도입된 금속 산화물계나 금속 실리케이트계 고 유전율 절연막 중 어느 하나일 수도 있다.
이후, CVD (Chemical Vapor Deposition) 를 이용해 고 유전율 절연막 (18) 상에 poly-Si 막 (폴리실리콘막) (43) 과 실리콘 산화막으로 구성된 마스크층 (15) 을 퇴적시킨다 (도 7(a)).
이후, 리소그래피 기술과 RIE (반응성 이온 에칭) 기술을 이용하여 패터닝을 실시한다. 패터닝은 n 형 영역 (24) 상에 제 1 게이트 절연막, 제 1 게이트 전극 재료 (14b), 및 마스크 A (15) 로 구성된 영역을 형성한다 (도 7(b)).
실리콘 산화막을 더 퇴적시킨 후, 그 구조물을 다시 에칭하여 제 1 게이트 전극 재료 (14b) 와 마스크 A (15) 의 측면에 게이트 측벽 (7) 을 형성한다. 마스크 A (15) 와 게이트 측벽 (7) 을 마스크로서 이용하여 n 형 영역 (24) 으로 p 형 불순물을 주입하고, 열처리를 실시하여 그 p 형 불순물을 활성화시킨다. 이 로써, p 형 소스/드레인 영역 (30b) 이 제공된다 (도 7(c)).
또한, 스퍼터링을 이용하여 전체 표면 상부에 금속막 (16) 을 퇴적시키고, 실리사이드 기술과 함께 마스크 A (15), 게이트 측벽 (7) 및 STI (2) 를 마스크로서 이용하여 소스/드레인 영역 (30b) 상에만 실리사이드층 (6) 을 형성한다 (도 7(d)). 실리사이드층 (6) 이 Ni 모노-실리사이드 (NiSi) 로 이루어질 수도 있며, 이것은 접촉 저항을 최소화할 수 있다. 실리사이드층 (6) 은, 제 1 게이트 전극 재료의 실리사이드화 시 열에 의해 변성되지 않는 임의의 다른 내열성 실리사이드로 이루어질 수도 있다. 예를 들어, Ni 실리사이드는 Co 실리사이드나 Ti 실리사이드로 교체될 수도 있다.
불필요한 금속막 (16) 을 제거한 후 (도 8(a)), CVD (화학 기상 증착) 를 이용하여 전체 표면 상부에 실리콘 산화막으로 구성된 층간절연막 (10) 을 형성한다 (도 8(b)). 이후, CMP 기술을 이용해 층간절연막 (10) 을 평탄화하여 마스크 A (15) 를 노출시킨다. 이후, 그 구조물을 다시 에칭하여 제 1 게이트 전극 재료 (14b) 를 노출시킨다 (도 8(c)).
DC 마그네트론 스퍼터링을 이용하여 전체 표면 상부에 Ni 막 (51) 을 퇴적시킨다 (도 9(a)). 열처리를 실시해 Ni 를 제 1 게이트 전극 재료 (14b) 와 반응시켜 제 1 게이트 전극 재료 (14b) 를 NiSi 결정상이나 NiSi2 결정상을 포함한 실리사이드 (제 1 실리사이드화) 로 변환시킨다 (도 9(b)).
본 프로세스에서는, 제 1 게이트 전극 재료 (14b) 전부를 실리사이드로 변환 시키기에 충분히 큰 확산 속도가 달성되는 온도에서 열처리를 실시할 필요가 있다. 소스/드레인 영역 (30b) 상에 실리사이드층 (6) 을 형성했을 경우, 실리사이드층이 고 저항 재료로 열에 의해 변성되지 않을 온도에서 열처리를 실시할 필요가 있다.
상술한 제 1 실리사이드화 단계에서, 다음의 인자는 NiSi 결정상이나 NiSi2 결정상 중 어느 결정상의 Ni 실리사이드가 생기는지에 영향을 미친다: (1) 제 1 게이트 전극 재료의 막두께 TSi 에 대한 제 1 게이트 전극 재료 상에 퇴적된 Ni 층의 막두께 (매립된 절연막의 법선 방향의 두께) TNi 의 비 TNi/TSi, 및 (2) 실리사이드화 시의 어닐링 온도.
구체적으로, 도 27 에서는 상술한 (1), (2) 와, 게이트 전극과 게이트 절연막 사이의 계면 부근에서 Ni 실리사이드의 결정상의 조성 사이의 관계를 나타낸다. 도 27 에 도시되는 Ni 실리사이드 조성과 함께 TNi/TSi 와 어닐링 온도의 관계를 고려하여 실리사이드화 조건을 조정하는 것은 게이트 전극과 게이트 절연막 사이의 계면 부근에서 원하는 결정상에 대응하는 조성을 갖는 Ni 실리사이드를 달성하는 것을 가능하게 한다. 그 열처리는 금속막의 산화를 방지하기 위하여 비-산화 분위기에서 실시될 필요가 있다.
NiSi 결정상을 획득하는 통상의 조건은 예를 들어, 0.55 ≤ TNi/TSi ≤ 0.95 일 수도 있다.
NiSi2 결정상을 획득하는 통상의 조건은 예를 들어, 실리사이드화 시 온도 (어닐링 온도) 가 650℃ 이상이고 0.28 ≤ TNi/TSi ≤ 0.54 일 수도 있다.
상술한 열처리에서 실리사이드로 변환되지 않았던 잉여 Ni 막을 황산 과산화 수소 수용액을 이용한 습식 에칭 프로세스로 제거한다 (도 9(c)).
또한, 평면형 nMOS 트랜지스터를 구비한 반도체 장치도 기본적으로 상술한 제조 방법과 동일한 방법을 이용하여 제조될 수 있다. 그러나, 실리사이드 영역 2 는 실리사이드 영역 1 과 상이한 조성의 금속 실리사이드나 상이한 종류의 금속 실리사이드의 결정상을 포함한다. 그러므로, 실리사이드 영역 2 를 형성하는 금속 실리사이드의 결정상의 종류에 따라, 상술한 제조 방법에서는 제 2 게이트 전극 재료 (14a) 상에 퇴적될 금속의 종류 (도 9(a) 의 단계에 상당) 와 실리사이드화 (도 9(b) 의 단계에 상당하는 제 3 실리사이드화) 동안 어닐링 조건이 상이하다.
예를 들어, 실리사이드 영역 2 가 Ni2Si 결정상이나 Ni3Si 결정상을 포함하는 경우, 도 27 에 따르면 이들에 대응하는 결정상을 획득하도록 TNi/TSi 와 어닐링 온도를 설정한다.
더욱 구체적으로, Ni2Si 결정상을 획득하는 통상의 조건은, 예를 들어, 실리사이드화 동안의 온도가 250℃ 내지 350℃ 이고 TNi/TSi 가 1.2 내지 1.6 일 수도 있다. Ni3Si 결정상을 획득하는 통상의 조건은 1.7 ≤ TNi/TSi 일 수도 있다.
위의 nMOS 트랜지스터를 제조하는 방법에 대한 설명에서는 Ni 실리사이드를 제조하는 방법을 참조하여 설명하나, 상술한 방법과 동일한 방법을 이용하여 실리사이드 영역 2 가 IrSi 결정상, PtSi 결정상, 또는 Pt2Si 결정상을 포함하는 nMOS 트랜지스터를 제조할 수 있다. 그러나, 이 경우, 금속막을 퇴적시키는 단계 (도 9(a) 의 단계에 상당하는 제 3 실리사이드화) 에서는 Ni 막 대신 Ir 막이나 Pt 막을 퇴적시킨다. 게다가, 실리사이드화 (도 9(b) 의 단계에 상당) 시에는, IrSi 결정상, PtSi 결정상이나 Pt2Si 결정상을 형성하도록 바람직한 어닐링 조건을 설정한다. 이후, 실리사이드화 시 반응되지 않고 남아있던 Pt 층이나 어느 다른층은 희석된 왕수 (aqua regia) 를 이용한 습식 에칭 프로세스로 제거된다 (도 9(c) 의 단계에 상당).
실리사이드 영역 2 중에 IrSi 결정상을 형성하는 통상의 조건은, 예를 들어, 실리사이드화 온도가 400℃ 내지 600℃ 이고 TIr/TSi 가 0.8 내지 1.2 일 수도 있다.
Pt2Si 결정상을 형성하는 통상의 조건은, 예를 들어, 실리사이드화 온도가 200℃ 내지 500℃ 이고 TPt/TSi 가 1.55 내지 1.8 일 수도 있다.
PtSi 결정상을 형성하는 통상의 조건은, 예를 들어, 실리사이드화 온도가 300℃ 내지 500℃ 이고 TPt/TSi 가 0.75 내지 0.9 일 수도 있다.
이로써, 본 예시적 실시형태의 제조 방법에서는, 자동적으로 특정 조성을 갖는 균일한 결정상을 획득할 수 있다. 게다가, 특정 조성을 갖는 결정상을 획득 하는 프로세스 조건, 예를 들어, 실리사이드화 온도 및 금속층의 막두께는 폭 넓은 마진을 가져, 다양한 제조 조건을 선택할 수 있다.
(제 2 예시적 실시형태)
도 10 내지 도 14 는 본 발명의 반도체 장치를 제조하는 방법의 또다른 실시예를 나타낸다. 도 10 내지 도 14 는 평면형 pMOS 트랜지스터와 nMOS 트랜지스터를 구비한 반도체 장치를 제조하는 방법을 도시한다.
우선, 지지 기판 (1), 매립된 절연막 (11), 및 n 형 영역과 p 형 영역을 갖는 실리콘층 (42) 을 포함한 기판을 준비한다. 그 기판 중 실리콘층 (42) 의 막두께는 각각 제조된 MOS 트랜지스터가 완전 공핍되는 방식으로 조정된다.
이후, 제 1 예시적 실시형태와 같이, p 형 영역 (23) 에서 n 형 영역 (24) 이 분리되도록 소자분리영역 (2) 을 형성한다. 실리콘층 (42) 의 표면 상에 실리콘 산화막 (19), 고 유전율 절연막 (18), poly-Si 막 (폴리실리콘막) (43), 및 마스크층 (15) 을 차례로 형성한다 (도 10(a)).
이후, 패터닝을 실시하여 n 형 영역 (24) 상에 제 1 게이트 절연막, 제 1 게이트 전극 재료 (14b) 및 마스크 D (15b) 로 구성된 영역과, p 형 영역 (23) 상에 제 2 게이트 절연막, 제 2 게이트 전극 재료 (14a) 및 마스크 E (15a) 로 구성된 영역을 형성한다 (도 10(b)).
게다가, 제 1 게이트 전극 재료 (14b) 와 마스크 D (15b) 의 양 측면과, 제 2 게이트 전극 재료 (14a) 와 마스크 E (15a) 의 양 측면에 게이트 측벽 (7) 을 형성한다. 이후, p 형 영역 (23) 상에 마스크 F (미도시) 를 형성한 후, 마스크 D, 마스크 F 및 게이트 측벽 (7) 을 마스크로서 이용해 n 형 영역으로 p 형 불순물을 주입하고, 열처리를 실시하여 그 p 형 불순물을 활성화시킨다. 이로써, 소스/드레인 영역 (30b) 을 형성한다. 마스크 F 를 제거하고 n 형 영역 (24) 상에 마스크 G (미도시) 를 형성한 후, 마스크 E, 마스크 G 및 게이트 측벽 (7) 을 마스크로서 이용해 p 형 영역으로 n 형 불순물을 주입하고, 열처리를 실시하여 그 n 형 불순물을 활성화시킨다. 이로써, 소스/드레인 영역 (30a) 을 형성한다. 이후, 마스크 G 를 제거한다 (도 10(c)).
이후, 이렇게 형성된 표면 상부 전체에 금속층 (16) 을 퇴적시키고 (도 11(a)), 실리사이드 기술을 이용하여 소스/드레인 영역들 (30a 및 30b) 상에 실리사이드층 (6) 을 형성한다 (도 11(b)). 이렇게 형성된 표면 상부 전체에 층간절연막 (10) 을 퇴적시킨 후, 이렇게 형성된 구조물을 평탄화 및 다시 에칭하여 제 1 게이트 전극 재료 (14b) 와 제 2 게이트 전극 재료 (14a) 를 노출시킨다 (도 11 (c)).
DC 마그네트론 스퍼터링을 이용하여 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨 후, CVD 를 이용해 이렇게 형성된 표면 상부 전체에 확산방지층 (37) 을 퇴적시킨다. 확산방지층 (37) 은 실리사이드화 동안 Ni 가 확산되는 것을 방지하는 재료로 이루어진 층을 의미한다. 이러한 재료의 바람직한 실시예는 TiN 이다.
이후, p 형 영역 (23) 상에만 확산방지층 (37) 을 제거하고, Ni 층 (51) 을 더 퇴적시킨다 (도 12(a)). 이후, 열처리를 실시해 제 1 게이트 전극 재료 (14b) 과 제 2 게이트 전극 재료 (14a) 를 Ni 와 반응시켜 실리사이드화를 행한다 (제 4 실리사이드화 단계, 도 12(b)). 이 프로세스에서, n 형 영역 (24) 위에만 확산방지층 (37) 이 잔류하기 때문에, 확산방지층 (37) 상에 퇴적된 Ni 층 (51) 은 실리사이드화 동안 실리사이드화 작용에 관여하지 않을 것이다. 그러므로, 제 1 게이트 전극 재료 (14b) 상에 퇴적된 Ni 층 (51) 의 막두께 W2 는 제 2 게이트 전극 재료 (14a) 상에 퇴적된 Ni 층 (51) 의 막두께 W1 보다 작다. 따라서, 양 게이트 전극 재료의 TNi/TSi 값은 서로 상이하다. 그러므로, 동일 온도에서 양 게이트 전극 재료의 실리사이드화 동안 어닐링 처리를 동시에 실시하는 경우라도, 제 1 게이트 전극 재료가 NiSi 결정상이나 NiSi2 결정상을 포함하고 제 2 게이트 전극 재료가 Ni2Si 결정상이나 Ni3Si 결정상을 포함하도록 적절한 온도를 선택함으로써 제 1 게이트 전극 재료와 제 2 게이트 전극 재료의 조성은 서로 상이할 수 있다.
또다른 방법을 이용하여 제 1 게이트 전극 재료와 제 2 게이트 전극을 상이한 조성을 갖게 하는 것이 가능할 수 있다.
예를 들어, 도 11(c) 와 앞선 도면들에 상당하는 단계를 위해 위의 예시적 실시형태의 그것들과 동일한 단계를 실시한 후, p 형 영역 (23) 상에 마스크층 (38) 을 형성하고, 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도13(a)). 이후, 제 1 게이트 전극 재료 (14b) 를 Ni 와 반응시켜 NiSi 결정상이나 NiSi2 결정상으로 변환시킨다. 마스크층 (38) 과 남은 Ni 층 (51) 을 제거한 (도 13(b)) 후, n 형 영역 (24) 상에 마스크층 (38) 을 형성하고, 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도 13(c)). 이후, 제 2 게이트 전극 재료 (14a) 를 Ni 와 반응시켜 Ni2Si 결정상이나 Ni3Si 결정상으로 변환시킨다 (도 13(d)).
이로써, 제 1 게이트 전극 (실리사이드 영역 1) 과 제 2 게이트 전극 (실리사이드 영역 2) 을 상이한 온도와 TNi/TSi 조건으로 형성할 수도 있다. 도 13 에 도시된 제조 방법이 Ni 실리사이드의 형성으로 제한되지 않고 실리사이드 영역 2 가 PtSi 결정상, Pt2Si 결정상, 또는 IrSi 결정상을 포함하는 경우에 사용될 수도 있음을 주목한다.
계속 또다른 방법에서는, 제 1 게이트 전극과 제 2 게이트 전극 중 하나를 1-스테이지 실리사이드화 단계로 형성할 수 있고, 다른 하나를 2-스테이지 실리사이드화 단계로 형성할 수 있다. 이 제조 방법에서는, 도 11(c) 와 앞선 도면들에 상당하는 단계들을 위해 위의 예시적 실시형태의 그것들과 동일한 단계를 실시한 후, 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도 14(a)). 이후, 실리사이드화를 실시하여 제 1 게이트 전극 재료 (14b) 와 제 2 게이트 전극 재료 (14a) 를 Ni2Si 결정상으로 변환시킨다 (도 14(b)). 게다가, p 형 영역 (23) 상에 마스크층 (38) 을 형성한 후, 이렇게 형성된 표면 상부 전체에 Si 층 (52) 을 퇴적시킨다 (도 14(c)). 이후, Ni2Si 결정상을 포함한 제 1 게이트 전극 재료 (14b) 를 Si 와 반응시켜 NiSi 결정상이나 NiSi2 결정상을 형성한다. 반응되지 않았던 Si 층을 제거한다 (도 14(d)).
계속 또다른 방법에서, 도 11(c) 와 앞선 도면들에 상당하는 단계들을 위해 위의 예시적 실시형태의 그것들과 동일한 단계를 실시한 후, 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도 15(a)). 이후, 실리사이드화를 실시하여 제 1 게이트 전극 재료 (14b) 와 제 2 게이트 전극 재료 (14a) 를 NiSi 결정상이나 NiSi2 결정상으로 변환시킨다 (도 15(b)). 게다가, n 형 영역 (24) 상에 마스크층 (38) 을 형성한 후, 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도 15(c)). 이후, NiSi 결정상이나 NiSi2 결정상을 포함한 제 2 게이트 전극 재료를 Ni 와 반응시켜 Ni2Si 결정상이나 Ni3Si 결정상을 형성한다. 반응되지 않았던 Ni 층을 제거한다 (도 15(d)).
(제 3 예시적 실시형태)
도 16 은 제 1 예시적 실시형태의 변형을 나타낸다. 본 예시적 실시형태는 제 1 게이트 전극과 제 2 게이트 전극 각각이 2 개의 층으로 구성되고 최상층이 저저항층인 반도체 장치를 제조하는 방법에 관한 점에서 제 1 예시적 실시형태와 상이하다. 우선, 도 12(b) 와 앞선 도면들에 상당하는 단계들을 위해 제 1 예시적 실시형태의 그것들과 동일한 단계를 실시한 후, 스퍼터링을 이용해 이렇게 형 성된 표면 상부 전체에 Si 층 (52) 을 퇴적시킨다 (도 16(a)). 이후, 열처리를 실시하여 제 2 게이트 전극 (실리사이드 영역 2) 을 형성하는 Ni2Si 결정상이나 Ni3Si 결정상을 Si 와 반응시킨다. 이 프로세스에서는, 열처리의 시간을 조정함으로써 제 2 게이트 전극의 상부로만 Si 를 열적으로 확산시키고, 제 2 게이트 전극의 상부만이 NiSi 결정상을 포함한 저저항층 (41b) 이 된다 (제 5 실리사이드화 단계 또는 제 6 실리사이드화 단계, 도 16(b)). 한편, 제 1 게이트 전극은 NiSi 결정상이나 NiSi2 결정상을 포함하는 경우, 열처리에 대해 안정적이고 Si 와 반응되지 않는다. 그러므로, 열처리 동안에는 제 1 게이트 전극의 조성이 변경되지 않는다.
제 1 게이트 전극이 NiSi 결정상을 포함하는 경우, 이 시점에서 제조 단계가 종료된다. 한편, 제 1 게이트 전극이 NiSi2 결정상을 포함하는 경우, p 형 영역 (23) 상에 마스크층 (38) (마스크 H) 을 형성하고, 스퍼터링을 이용해 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도 16(c)). 이후, 열처리의 시간을 조정해 열처리를 실시하여 제 1 게이트 전극의 상부만을 NiSi 결정상을 포함한 저저항층 (41d) 으로 변환시킨다 (제 7 실리사이드화 단계, 도 16(d)).
(제 4 예시적 실시형태)
도 17 과 도 18 은 본 발명의 반도체 장치를 제조하는 또다른 실시예를 나타낸다. 도 17 과 도 18 은 제 1 게이트 전극이 WSi2 결정상이나 MoSi2 결정상을 포함하는 평면형 pMOS 트랜지스터를 구비한 반도체 장치를 제조하는 방법을 도시한다.
그 반도체 장치를 제조하는 방법은 더미 게이트 절연막과 더미 게이트 전극을 이용하여 반도체 장치를 제조하는 것을 특징으로 한다. 도 8(b) 와 앞선 도면들에 상당하는 단계를 위해 상술된 제 1 예시적 실시형태의 그것들과 동일한 단계를 실시한 후, CMP 를 이용해 평탄화를 실시하여 더미 게이트 전극 재료 (14c) 상에 형성된 마스크층 (15) (마스크 B) 을 노출시킨다 (도 17(a)). 도 8(b) 의 게이트 절연막으로서 SiO2 막과 고 유전율 절연막을 형성하지만, 본 예시적 실시형태의 더미 게이트 절연막 (3e) 으로서 SiO2 막을 형성할 수도 있다.
인산이나 어느 다른 유사한 산을 이용하여 마스크층 (15) 을 제거한 후, 라디컬 원자 에칭 기술을 이용하여 층간절연막 (10) 과 게이트 측벽 (7) 에 대하여 더미 게이트 전극 (14c) 을 선택적으로 제거한다 (도 17(b)). 이 프로세스에서는, 그 프로세스가 게이트 측벽과 층간절연막에 대해 충분한 선택비를 갖고 Si 를 에칭할 수 있는 한 건식 에칭 프로세스나 습식 에칭 프로세스를 이용할 수도 있다. 불산이나 어느 다른 유사한 산을 이용한 습식 에칭 프로세스를 이용해 더미 게이트 산화막 (3e) 을 제거하여 n 형 영역 (24) 을 구성한 반도체층을 노출시킨다. 이어서, 적어도 n 형 영역 (24) 상에 고 유전율 게이트 절연막 (3d) 을 형성한다. 게이트 절연막을 형성하는 방법으로서는, 제 1 예시적 실시형태에 사용된 그것과 동일한 방법을 이용할 수 있다 (도 17(c)).
이후, 스퍼터링, CVD, 또는 어느 다른 성막 방법을 이용하여 이렇게 형성된 표면 상부 전체에 텅스텐막 (W 막) (53) 과 실리콘막 (52) 을 차례로 성막한다 (도 18(a), 도 18(b)). 이 프로세스에서는, 실리사이드화 동안 WSi2 결정상을 형성하도록 텅스텐막 (53) 의 막두께보다 큰 값으로 실리콘막 (52) 의 막두께를 설정한다.
이후, 질소 가스 분위기에서 열처리를 실시해 텅스텐을 실리콘과 반응시켜 실리사이드화가 진행되고 텅스텐 실리사이드막 (WSi2 결정막) (54) 을 형성한다 (제 2 실리사이드화 단계, 도 18(c)).
제 2 실리사이드화 단계의 열처리 온도는 500℃ 내지 600℃ 인 것이 바람직하다. 또한, MoSi2 결정상을 포함한 제 1 게이트 전극 (실리사이드 영역 1) 을 구비한 pMOS 트랜지스터는 기본적으로 상술한 것과 동일한 방법을 이용하여 제조될 수 있다. 그러나, 그 방법은 금속층을 퇴적시키는 단계 (도 18(a) 의 단계에 상당) 에서, 퇴적된 금속이 W 막 대신 Mo 막을 형성하고, 제 2 실리사이드화 단계 (도 18(c) 의 단계에 상당) 에서의 온도와 실리콘막에 대한 퇴적된 Mo 막 (도 18(b) 의 단계에 상당) 의 두께 비가 위에 상술한 방법과 상이하다. Mo 실리사이드의 형성 동안의 열처리 온도는 500℃ 내지 700℃ 인 것이 바람직하다.
또한, pMOS 트랜지스터와 nMOS 트랜지스터를 구비한 반도체 장치를 제조하기 위하여 본 예시적 실시형태의 제조 방법을 이용할 수 있다. 이 경우, 제 1 게이트 전극과 제 2 게이트 전극은 상이한 금속을 이용한 실리사이드로 이루어진다. 그러므로, 이러한 반도체 장치를 제조하기 위하여, 도 14(b) 와 도 15(b) 에 도시되는 바와 같이, 게이트 전극 재료들 중 일방의 게이트 전극 재료 상에 제 1 마스크를 형성하고, 이후 타방의 게이트 전극을 형성하며, 제 1 마스크를 제거한다. 요구되는 바와 같이 타방의 게이트 전극 상에 제 2 마스크를 형성하고, 이후 일방의 게이트 전극을 형성한다. 이로써, 일방의 게이트 전극과 타방의 게이트 전극을 개별 단계들로 형성함으로써 이들을 제조할 수 있다.
(제 5 예시적 실시형태)
도 19 내지 도 25 는 본 발명의 반도체 장치를 제조하는 방법의 또다른 실시예를 나타낸다. 그 제조 방법은 fin 형 pMOS 트랜지스터를 구비한 반도체 장치를 제조하는 방법에 관한 것이다.
우선, 실리콘 기판 (1), 매립된 절연막 (11) 및 n 형 영역을 구비한 반도체층 (42) 이 차례로 적층된 기판을 준비한다 (도 19(a)).
이후, CVD 를 이용해 반도체층 (42) 상에 마스크 패턴 (36) 을 제공한다 (도 19(b)). 마스크 패턴 (36) 의 재료로서 실리콘 질화막을 이용하는 것이 바람직하다. 마스크 패턴 (36) 을 마스크로서 이용해 이렇게 형성된 구조물을 에칭하여 매립된 절연막 (11) 로부터 돌출되는 돌출형 n 형 영역 (24) 을 형성한다 (도 20(a)).
이후, 돌출형 n 형 영역 (24) 의 양 측면에 고 유전율 절연막 (HfSiO 막) (3d) 을 형성한다 (도 20(b)). 이렇게 형성된 표면 상부 전체에 폴리실리콘층을 퇴적시킨 후, 리소그래피를 실시하여 돌출형 n 형 영역 (24) 의 일측으로부터 상부 표면을 통해 타측까지 피복하는 폴리실리콘층 (43) 을 형성한다.
폴리실리콘층 (43) 상에 SiO2 막으로 구성된 마스크 (38) 를 형성하고 (도 21(a)), 리소그래피를 실시하여 n 형 영역 (24) 의 중앙부의 일측으로부터 상부 표면을 통해 타측까지 피복하는 마스크 (38) 를 형성한다. 마스크 (38) 를 마스크로서 이용해 이렇게 형성된 구조물을 에칭하여 n 형 영역 (24) 의 중앙부의 일측으로부터 상부 표면을 통해 타측까지 피복하는 제 1 게이트 전극 재료 (14b) 를 형성한다. 이 단계에서는, n 형 영역 (24) 내의 제 1 게이트 전극 재료 (14b) 를 사이에 둔 양 부분의 측면을 노출시킨다.
마스크 (38) 를 마스크로서 이용해 n 형 영역 (24) 의 측면으로 p 형 불순물을 경사 주입하여 n 형 영역 (24) 의 연장 영역을 형성한다 (도 21(b)). 이후, 제 1 게이트 전극 재료 (14b) 와 마스크 (38) 의 측면에 게이트 측벽 (7) 을 형성한다 (도 22(a)). n 형 영역 (24) 의 측면으로 p 형 불순물을 경사 주입한 후, 열처리를 실시하여 n 형 영역 (24) 내의 소스/드레인 영역 (30b) 을 형성한다.
실리사이드 기술을 이용하여 소스/드레인 영역 (30b) 측면에 실리사이드층 (6) 을 형성한다 (도 22(b)). 실리사이드층의 실시예는 Co 실리사이드 및 Ni 실리사이드를 포함할 수도 있다. Ni 실리사이드를 이용하는 경우, 실리사이드 상에 실리사이드 보호층을 제공하는 것이 바람직하다. 마스크 (38) 를 제거한 후 (도 23(a)), DC 스퍼터링을 이용하여 이렇게 형성된 표면 상부 전체에 Ni 층 (51) 을 퇴적시킨다 (도 23(b), 도 24(a)).
이후, 열처리를 실시해 Ni 를 제 1 게이트 전극 재료 (14b) 와 반응시켜 제 1 게이트 전극 재료 (14b) 를 NiSi 결정상이나 NiSi2 결정상으로 변환시킨다 (도 24(b)). 이 프로세스에서는, Ni 실리사이드화를 조건화하여 도 27 에 도시되는 바와 같이 NiSi 결정상이나 NiSi2 결정상을 획득한다. 실리사이드로 변환되지 않았던 잉여 Ni 막을 황산 과산화 수소 수용액을 이용한 습식 에칭 프로세스로 제거한다 (도 25).
또한, fin 형 nMOS 트랜지스터를 구비한 반도체 장치는 기본적으로 상술한 제조 방법과 동일한 방법을 이용하여 제조될 수 있다. 그러나, 실리사이드 영역 2 는 실리사이드 영역 1 과 상이한 조성이나 상이한 종류의 금속 실리사이드의 결정상을 포함한다. 그러므로, 실리사이드 영역 2 를 형성하는 금속 실리사이드의 결정상의 종류에 따라, 상술한 제조 방법은, 제 2 게이트 전극 재료 (14a) 상에 퇴적될 (도 23(b), 도 24(b) 의 단계에 상당) 금속의 종류와 실리사이드화 (도 24(b) 의 단계에 상당) 동안의 어닐링 조건이 상이하다.

Claims (28)

  1. 지지 기판;
    상기 지지 기판 상에 형성된 산화막층; 및
    상기 산화막층 상에 형성된 nMOS 트랜지스터와 pMOS 트랜지스터를 포함하고,
    상기 pMOS 트랜지스터는,
    상기 산화막층 상에 형성된 n 형 영역;
    상기 n 형 영역 상에 형성되고, 고 유전율 (high-dielectric) 절연막을 포함한 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극으로서, 상기 제 1 게이트 절연막과 접촉하며, NiSi 결정상과 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 1 을 포함하는, 상기 제 1 게이트 전극; 및
    상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 n 형 영역 내의 상기 제 1 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고, 완전 공핍형 MOS 트랜지스터이며,
    상기 nMOS 트랜지스터는,
    상기 산화막층 상에 형성된 p 형 영역;
    상기 p 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 2 게이트 절 연막;
    상기 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극으로서, 상기 제 2 게이트 절연막과 접촉하며, Ni2Si 결정상과 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 상기 제 2 게이트 전극; 및
    상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 p 형 영역 내의 상기 제 2 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고, 완전 공핍형 MOS 트랜지스터인, 반도체 장치.
  2. 지지 기판;
    상기 지지 기판 상에 형성된 산화막층; 및
    상기 산화막층 상에 형성된 nMOS 트랜지스터와 pMOS 트랜지스터를 포함하고,
    상기 pMOS 트랜지스터는,
    상기 산화막층 상에 형성된 n 형 영역;
    상기 n 형 영역 상에 형성되고, 고 유전율 (high-dielectric) 절연막을 포함한 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극으로서, 상기 제 1 게이트 절연막과 접촉하며, NiSi 결정상과 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 1 을 포함하는, 상기 제 1 게이트 전극; 및
    상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 n 형 영역 내의 상기 제 1 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고,
    상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 n 형 영역의 길이는 상기 pMOS 트랜지스터의 게이트 길이의 1/4 이하이며,
    상기 nMOS 트랜지스터는,
    상기 산화막층 상에 형성된 p 형 영역;
    상기 p 형 영역 상에 형성되고, 고 유전율 절연막을 포함한 제 2 게이트 절연막;
    상기 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극으로서, 상기 제 2 게이트 절연막과 접촉하며, Ni2Si 결정상과 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 상기 제 2 게이트 전극; 및
    상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 p 형 영역 내의 상기 제 2 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고,
    상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 p 형 영역의 길이는 상기 nMOS 트랜지스터의 게이트 길이의 1/4 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 pMOS 트랜지스터와 상기 nMOS 트랜지스터는 CMOS 트랜지스터를 형성하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 p 형 영역에서 상기 n 형 영역을 분리시키는 소자분리영역을 더 포함하고,
    상기 n 형 영역, 상기 p 형 영역 및 상기 소자분리영역은 상기 산화막층 상에 단일 평면을 형성하며,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 상기 단일 평면 상에 형성되는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 중 적어도 하나는, 최상층으로서 저저항층을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 n 형 영역과 상기 p 형 영역이 상기 산화막층으로부터 돌출되고 개별적으로 형성된 돌출형 n 형 영역과 돌출형 p 형 영역이고,
    상기 제 1 게이트 전극과 상기 제 1 게이트 절연막은 상기 돌출형 n 형 영역의 양 측면에 형성되며,
    상기 제 2 게이트 전극과 상기 제 2 게이트 절연막은 상기 돌출형 p 형 영역의 양 측면에 형성된, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 전체는 각각 실리사이드 영역 1 과 실리사이드 영역 2 로 구성되는, 반도체 장치.
  8. 제 1 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 n 형 영역의 길이와, 상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 p 형 영역의 길이는 5㎚ 내지 20㎚ 인, 반도체 장치.
  9. 지지 기판;
    상기 지지 기판 상에 형성된 산화막층; 및
    상기 산화막층 상에 형성된 pMOS 트랜지스터를 포함하고,
    상기 pMOS 트랜지스터는,
    상기 산화막층 상에 형성된 n 형 영역;
    상기 n 형 영역 상에 형성되고, 고 유전율 (high-dielectric) 절연막을 포함한 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 상에 형성된 제 1 게이트 전극으로서, 상기 제 1 게이트 절연막과 접촉하며, NiSi 결정상과 NiSi2 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 1 을 포함하는, 상기 제 1 게이트 전극; 및
    상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 n 형 영역 내의 상기 제 1 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고, 완전 공핍형 MOS 트랜지스터인, 반도체 장치.
  10. 지지 기판;
    상기 지지 기판 상에 형성된 산화막층; 및
    상기 산화막층 상에 형성된 nMOS 트랜지스터를 포함하고,
    상기 nMOS 트랜지스터는,
    상기 산화막층 상에 형성된 p 형 영역;
    상기 p 형 영역 상에 형성되고, 고 유전율 (high-dielectric) 절연막을 포함한 제 2 게이트 절연막;
    상기 제 2 게이트 절연막 상에 형성된 제 2 게이트 전극으로서, 상기 제 2 게이트 절연막과 접촉하며, Ni2Si 결정상과 Ni3Si 결정상으로 이루어진 그룹으로부터 선택된 적어도 한 종류의 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 상기 제 2 게이트 전극; 및
    상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향으로 상기 p 형 영역 내의 상기 제 2 게이트 전극을 사이에 둔 양측 부분에 전체에 걸쳐 형성된 소스/드레인 영역을 포함하고, 완전 공핍형 MOS 트랜지스터인, 반도체 장치.
  11. 제 1 항, 제 4 항, 제 5 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 고 유전율 절연막은, 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속-산화물계 재료나 금속-실리케이트계 재료로 이루어진 막인, 반도체 장치.
  12. 제 1 항, 제 4 항, 제 5 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 고 유전율 절연막은, Hf 또는 Zr 을 함유하는, 반도체 장치.
  13. 제 1 항, 제 4 항, 제 5 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 고 유전율 절연막은, HfSiON 를 함유하는, 반도체 장치.
  14. 제 1 게이트 전극이 NiSi 결정상이나 NiSi2 결정상을 포함하는 실리사이드 영역 1 을 포함하는, 제 9 항에 기재된 반도체 장치를 제조하는 방법으로서,
    지지 기판, 산화막층 및 n 형 영역을 갖는 반도체층이 차례로 적층되는 기판을 준비하는 단계;
    상기 반도체층 상에 고 유전율 (high-dielectric) 절연막층을 포함한 제 1 게이트 절연막 재료를 퇴적시키는 단계;
    상기 제 1 게이트 절연막 재료 상에 폴리실리콘층과 마스크층을 차례로 퇴적시키는 단계;
    상기 제 1 게이트 절연막 재료, 상기 폴리실리콘층 및 상기 마스크층을 패터닝하여 상기 n 형 영역으로부터 돌출되는 제 1 게이트 절연막, 제 1 게이트 전극 재료 및 마스크 A 를 형성하는 단계;
    상기 제 1 게이트 절연막, 상기 제 1 게이트 전극 재료, 및 상기 마스크 A 의 측면 상에 게이트 측벽을 형성하는 단계;
    상기 게이트 측벽과 상기 마스크 A 를 마스크로서 이용하여 상기 n 형 영역으로 p 형 불순물을 주입하고 열처리를 실시하여 소스/드레인 영역을 형성하는 단계;
    상기 반도체층 상부 전체에 층간절연막을 퇴적시키는 단계;
    상기 층간절연막의 일부와 상기 마스크 A 를 제거하여 상기 제 1 게이트 전극 재료를 노출시키는 단계;
    상기 제 1 게이트 전극 재료 상에 Ni 층을 퇴적시키는 단계;
    열처리를 실시해 상기 제 1 게이트 전극 재료를 Ni 와 반응시켜 상기 제 1 게이트 전극 재료를 NiSi 결정상이나 NiSi2 결정상을 포함하는 실리사이드 영역 1 을 포함하는 제 1 게이트 전극으로 변환시키는 단계; 및
    상기 제 1 게이트 전극 재료를 상기 제 1 게이트 전극으로 변환시키는 단계에서 반응되지 않은 상기 Ni 층을 제거하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  15. 삭제
  16. 제 2 게이트 전극이 Ni2Si 결정상이나 Ni3Si 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 제 10 항에 기재된 반도체 장치를 제조하는 방법으로서,
    지지 기판, 산화막층 및 p 형 영역을 갖는 반도체층이 차례로 적층되는 기판을 준비하는 단계;
    상기 반도체층 상에 고 유전율 (high-dielectric) 절연막층을 포함한 제 2 게이트 절연막 재료를 퇴적시키는 단계;
    상기 제 2 게이트 절연막 재료 상에 폴리실리콘층과 마스크층을 차례로 퇴적시키는 단계;
    상기 제 2 게이트 절연막 재료, 상기 폴리실리콘층, 및 상기 마스크층을 패터닝하여 상기 p 형 영역으로부터 돌출되는 제 2 게이트 절연막, 제 2 게이트 전극 재료, 및 마스크 C 를 형성하는 단계;
    상기 제 2 게이트 절연막, 상기 제 2 게이트 전극 재료, 및 상기 마스크 C 의 측면 상에 게이트 측벽을 형성하는 단계;
    상기 게이트 측벽과 상기 마스크 C 를 마스크로서 이용하여 상기 p 형 영역으로 n 형 불순물을 주입하고 열처리를 실시하여 소스/드레인 영역을 형성하는 단계;
    상기 반도체층 상부 전체에 층간절연막을 퇴적시키는 단계;
    상기 층간절연막의 일부와 상기 마스크 C 를 제거하여 상기 제 2 게이트 전극 재료를 노출시키는 단계;
    상기 제 2 게이트 전극 재료 상에 금속층으로서 Ni 층을 퇴적시키는 단계;
    열처리를 실시해 상기 제 2 게이트 전극 재료를 Ni 와 반응시켜 상기 제 2 게이트 전극 재료를 Ni2Si 결정상이나 Ni3Si 결정상을 포함하는 실리사이드 영역 2 를 포함하는 제 2 게이트 전극으로 변환시키는 단계; 및
    상기 제 2 게이트 전극 재료를 상기 제 2 게이트 전극으로 변환시키는 단계에서 반응되지 않은 상기 금속층을 제거하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  17. 제 1 게이트 전극이 NiSi 결정상이나 NiSi2 결정상을 포함하는 실리사이드 영역 1 을 포함하고, 제 2 게이트 전극이 Ni2Si 결정상이나 Ni3Si 결정상을 포함하는 실리사이드 영역 2 를 포함하는, 제 4 항에 기재된 반도체 장치를 제조하는 방법으로서,
    지지 기판, 산화막층 및 n 형 영역과 p 형 영역을 갖는 반도체층이 차례로 적층되는 기판을 준비하는 단계;
    상기 반도체층 상에 고 유전율 (high-dielectric) 절연막층을 포함한 게이트 절연막 재료를 퇴적시키는 단계;
    상기 게이트 절연막 재료 상에 폴리실리콘층과 마스크층을 차례로 퇴적시키는 단계;
    상기 게이트 절연막 재료, 상기 폴리실리콘층, 및 상기 마스크층을 패터닝하여 상기 n 형 영역으로부터 돌출되는 제 1 게이트 절연막, 제 1 게이트 전극 재료, 및 마스크 D 와, 상기 p 형 영역으로부터 돌출되는 제 2 게이트 절연막, 제 2 게이트 전극 재료, 및 마스크 E 를 형성하는 단계;
    상기 제 1 게이트 절연막, 상기 제 1 게이트 전극 재료, 및 상기 마스크 D 의 측면과, 상기 제 2 게이트 절연막, 상기 제 2 게이트 전극 재료, 및 상기 마스크 E 의 측면 상에 게이트 측벽을 형성하는 단계;
    상기 p 형 영역 상부에 마스크 F 를 형성하는 단계;
    상기 마스크 D, 상기 마스크 F 및 상기 게이트 측벽을 마스크로서 이용하여 상기 n 형 영역으로 p 형 불순물을 주입하고 열처리를 실시하여 소스/드레인 영역을 형성하는 단계;
    상기 마스크 F 를 제거하는 단계;
    상기 n 형 영역 상부에 마스크 G 를 형성하는 단계;
    상기 마스크 E, 상기 마스크 G 및 상기 게이트 측벽을 마스크로서 이용하여 상기 p 형 영역으로 n 형 불순물을 주입하고 열처리를 실시하여 소스/드레인 영역을 형성하는 단계;
    상기 마스크 G 를 제거하는 단계;
    상기 반도체층 상부 전체에 층간절연막을 퇴적시키는 단계;
    상기 층간절연막의 일부, 상기 마스크 D 및 상기 마스크 E 를 제거하여 상기 제 1 게이트 전극 재료와 상기 제 2 게이트 전극 재료를 노출시키는 단계;
    상기 제 1 게이트 전극 재료와 상기 제 2 게이트 전극 재료 상부 전체에 Ni 층을 퇴적시키고, 상기 제 1 게이트 전극 재료 상부에 확산방지층을 퇴적시키며, 상기 제 1 게이트 전극 재료와 상기 제 2 게이트 전극 재료 상부 전체에 Ni 층을 더 퇴적시키는 단계;
    열처리를 실시해 상기 제 1 게이트 전극 재료 및 상기 제 2 게이트 전극 재료를 Ni 와 반응시켜, 상기 제 1 게이트 전극 재료를 NiSi 결정상이나 NiSi2 결정상을 포함하는 실리사이드 영역 1 을 포함하는 제 1 게이트 전극으로 변환시키고, 상기 제 2 게이트 전극 재료를 Ni2Si 결정상이나 Ni3Si 결정상을 포함하는 실리사이드 영역 2 를 포함하는 제 2 게이트 전극으로 변환시키는 단계; 및
    상기 제 1 게이트 전극 재료를 상기 제 1 게이트 전극으로 변환시키는 단계에서 반응되지 않은 상기 Ni 층과 상기 확산방지층을 제거하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  18. 제 17 항에 있어서,
    상기 Ni 층과 상기 확산방지층을 제거하는 단계 후,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 상에 Si 층을 퇴적시키는 단계;
    열처리를 실시해 Si 를 상기 실리사이드 영역 2 내의 상기 Ni2Si 결정상이나 상기 Ni3Si 결정상과 반응시켜 상기 실리사이드 영역 2 의 상부를 NiSi 결정상을 포함하는 저저항층으로 변환시키는 단계; 및
    상기 실리사이드 영역 2 의 상부를 저저항층으로 변환시키는 단계에서 반응되지 않은 상기 Si 층을 제거하는 단계를 더 포함하는, 반도체 장치를 제조하는 방법.
  19. 제 17 항에 있어서,
    상기 제 1 게이트 전극 재료를 상기 제 1 게이트 전극으로 변환시키는 단계에서, 상기 제 1 게이트 전극 재료를 NiSi2 결정상을 포함하는 상기 실리사이드 영역 1 을 포함한 상기 제 1 게이트 전극으로 변환시키고,
    상기 Ni 층과 상기 확산방지층을 제거하는 단계 후에,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 상에 Si 층을 퇴적시키는 단계;
    열처리를 실시해 Si 를 상기 실리사이드 영역 2 내의 Ni2Si 결정상이나 Ni3Si 결정상과 반응시켜 상기 실리사이드 영역 2 의 상부를 NiSi 결정상을 포함하는 저저항층으로 변환시키는 단계;
    상기 실리사이드 영역 2 의 상부를 저저항층으로 변환시키는 단계에서 반응되지 않은 상기 Si 층을 제거하는 단계;
    상기 저저항층 상에 마스크 H 를 형성하는 단계;
    표면 상부에 Ni 층을 퇴적시키는 단계;
    열처리를 실시해 Ni 를 상기 실리사이드 영역 1 내의 NiSi2 결정상과 반응시켜 상기 실리사이드 영역 1 의 상부를 NiSi 결정상을 포함하는 저저항층으로 변환시키는 단계; 및
    상기 실리사이드 영역 1 의 상부를 저저항층으로 변환시키는 단계에서 반응되지 않은 상기 Ni 층과 상기 마스크 H 를 제거하는 단계를 더 포함하는, 반도체 장치를 제조하는 방법.
  20. 제 2 항에 있어서,
    상기 pMOS 트랜지스터와 상기 nMOS 트랜지스터는 CMOS 트랜지스터를 형성하는, 반도체 장치.
  21. 제 2 항에 있어서,
    상기 n 형 영역을 상기 p 형 영역에서 분리시키는 소자분리영역을 더 포함하고,
    상기 n 형 영역, 상기 p 형 영역, 및 상기 소자분리영역은 상기 산화막층 상에 단일 평면을 형성하며,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 상기 단일 평면 상에 형성되는, 반도체 장치.
  22. 제 21 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 중 적어도 어느 하나는 최상층으로서 저저항층을 포함하는, 반도체 장치.
  23. 제 2 항에 있어서,
    상기 n 형 영역과 상기 p 형 영역은 상기 산화막층으로부터 돌출되고 개별적으로 형성된 돌출형 n 형 영역과 돌출형 p 형 영역이고,
    상기 제 1 게이트 전극과 상기 제 1 게이트 절연막은 상기 돌출형 n 형 영역의 양 측면 상에 형성되며,
    상기 제 2 게이트 전극과 상기 제 2 게이트 절연막은 상기 돌출형 p 형 영역의 양 측면 상에 형성된, 반도체 장치.
  24. 제 2 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 전체는 각각 실리사이드 영역 1 과 실리사이드 영역 2 로 구성되는, 반도체 장치.
  25. 제 2 항, 제 21 항 또는 제 22 항 중 어느 한 항에 있어서,
    상기 n 형 영역이 상기 제 1 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 n 형 영역의 길이와, 상기 p 형 영역이 상기 제 2 게이트 절연막과 접촉하는 표면의 법선 방향에서의 상기 p 형 영역의 길이는 5㎚ 내지 20㎚ 인, 반도체 장치.
  26. 제 2 항, 제 21 항 또는 제 22 항 중 어느 한 항에 있어서,
    상기 고 유전율 절연막은 금속 산화물, 금속 실리케이트, 또는 질소가 도입된 금속 산화물계 재료나 금속 실리케이트계 재료로 이루어진 막인, 반도체 장치.
  27. 제 2 항, 제 21 항 또는 제 22 항 중 어느 한 항에 있어서,
    상기 고 유전율 절연막은 Hf 또는 Zr 을 함유하는, 반도체 장치.
  28. 제 2 항, 제 21 항 또는 제 22 항 중 어느 한 항에 있어서,
    상기 고 유전율 절연막은 HfSiON 을 함유하는, 반도체 장치.
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