WO2007148600A1 - 半導体装置およびその製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device having an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a P-type MOSFET, and a manufacturing method thereof.
  • each MOSFET has a gate insulating film with a high dielectric constant insulating film, and high performance and high performance of a semiconductor device using silicide materials having different compositions for the gate electrode between N-type MOSFET and P-type MOSFET. It relates to technology for reliability.
  • Examples of materials used for the metal gate electrode include pure metals and metal nitrides. However, no matter which material is used,
  • the threshold voltage of the N-type MOSFET and P-type MOSFET! / And the value voltage (Vth) can be set to appropriate values.
  • the threshold voltage (Vth) of the CMOS transistor constituting the device is set to ⁇ 0. 25-0. Must be set in the range of 5V.
  • the work function of the gate electrode material constituting the N-type MOSFET is set to a Si gap (4.6 eV) or less, preferably 4.5 to 4.3 eV.
  • the work function of the gate electrode material composing the P-type MOSFET exceeds the Si gap (4.6 eV), preferably 4.7 ⁇ 4.9 eV material.
  • the same high-melting point metal having an effective work function in the vicinity of the silicon gap or a silicide thereof is used as a gate electrode material for each MOSFET.
  • the gate electrode for each MOSFET contains different types of impurities.
  • MOSFETs are provided with gate electrodes with different effective work functions by adding different types of impurities to each MOS FET gate electrode by ion implantation and performing high-temperature annealing. Can be made separately.
  • the feature of this metal gate technology is that almost the same process as the conventional technology can be applied by simply replacing polycrystalline silicon (polysilicon) with a refractory metal or its silicide.
  • the second document International electron devices meeting technical digest 1985, p. 41
  • the patent publication JP-1996-130216A include gate electrodes for each MO SFET.
  • silicon (Si) content is higher than the stoichiometric composition ⁇ Mo silicide or W silicide is used, and B and As ions are implanted into the gate electrode for P-type MOSFET and the gate electrode for N-type MOSFET, respectively.
  • the effective work function is controlled in the range of 4.2 to 5. leV.
  • the third document International electron devices meeting technical digest, 2002, p.24
  • the fourth document International electron devices meeting technical digest, 2003, p.31
  • a used semiconductor device is disclosed.
  • the third and fourth references describe a Ni silicide electrode in which the gate pattern of polycrystalline silicon in which Si02 is used for the gate insulating film and impurities such as P and B are implanted as the gate electrode is completely silicided with Ni.
  • a technique has been disclosed in which the effective work function is modulated at a maximum of 0.5 eV by using (P-doped NiSi for the gate electrode for N-type MOSFET and B-doped NiSi for the gate electrode for P-type MOSFET).
  • FIG. 5A to FIG. 51 show the manufacturing process described in WO2006Z001271.
  • first, source / drain regions 6 for an N-type MOSFET and a P-type MOSFET are provided in a semiconductor substrate 2, a gate pattern 14 having a polysilicon force and a mask layer 15 are provided on the semiconductor substrate 2.
  • FIG. 5A is a top view in this state, and FIGS. 5B, 5C, and 5D are a BB ′ sectional view, a CC ′ sectional view, and a DD ′ sectional view of FIG. 5A, respectively.
  • an interlayer insulating film 10 is formed on the entire surface. Thereafter, the interlayer insulating film 10 is flattened to expose the upper portion of the mask layer 15 and further to remove the polysilicon layer 14 (FIGS. 5E and 5F).
  • the Ni diffusion prevention layer 18 is provided on the gate pattern to be the gate electrode for the N-type MOSFET, and the Ni layer 16 is further deposited thereon (see FIG. 5G, 5H). Thereafter, annealing is performed to silicide the gate pattern 14 to form the MOSFET gate electrodes 8 and 9 (FIGS. 51 and 5J). At this time, for the N-type MOSFET The Ni layer 16 deposited on the diffusion barrier film 18 on the gate pattern 14 does not react with the polysilicon gate pattern, whereas the Ni layer deposited on the gate pattern 14 for the P-type MOSFET Can react with the silicon gate pattern.
  • the effective work function can be controlled over a wide range by changing the composition of the gate electrode material as shown in FIG. Figure 3 shows that the effective work function can be modulated by approximately 0.4 eV by changing the gate electrode material to NiSi2, NiSi, or Ni3Si.
  • the Vth of the CMOS transistor can be set within the range of ⁇ 0.3V by using Ni3Si as the gate electrode material for the P-type MOSFET and NiSi2 as the gate electrode material for the N-type MOSFET. It is.
  • each of the above conventional techniques has the following problems.
  • different types of metals or alloys with different work functions are created separately for each MOS FET gate electrode. For this reason, it was necessary to etch and remove the gate pattern deposited on the gate insulating film to create a separate gate electrode for each MOSFET.
  • the metal material for the gate electrode for P-type MOSFET is already deposited on the gate pattern for N-type MOSFET. It was necessary to etch away the metal material for the gate electrode for the P-type MOSFET, leaving the gate insulation film.
  • the gate insulating film is a high dielectric constant film.
  • (HfSiON) there is a problem that the Fermi-level pinning phenomenon generated at the poly-SiZHfSiON interface before full silicidation cannot be solved, and the effective work function modulation effect due to impurities cannot be obtained at all. For this reason, the threshold voltage and value voltage of the MOSFET cannot be set to appropriate values!
  • FIGS. 4A to 4D show ideal structures in the case where the gate electrode material for each MOSFET is in direct contact with the gate electrode formed by the phase-controlled Ni full silicide technology.
  • FIG. 4A is a top view of the semiconductor device.
  • 4B, 4C, and 4D are a BB ′ sectional view, a CC ′ sectional view, and a DD ′ sectional view of the semiconductor device of FIG. 4A.
  • Phase control When Ni silicide with different crystal phases is formed as gate electrodes for N-type and P-type MOSFETs using Ni full-silicide technology, different crystal phases appear on the isolation region as shown in Figs. 4A and 4B. It is necessary to maintain each crystal phase stably.
  • the gate electrode material for the N-type MOSFET and the gate electrode for the P-type MOSFET communicate with each other on the element isolation region, so that the gate electrode for each MOSFET is formed or During the annealing process after the formation, diffusion of the gate electrode material from one to the other gate electrode may occur, and the composition of the gate electrode may deviate from the desired one.
  • the gate electrode material is diffused between the gate electrodes for MOSFETs by performing heat treatment not only in the silicidation step but also in a post-process after the formation of the gate electrode. There was a case. As a result, as shown in FIG. 7, intermediate phases or mixed phases of different crystal phases are formed in each MOSFET gate electrode, resulting in Vth fluctuations! /
  • the present invention has a uniform gate insulating film and gate electrode composition, and can control Vth over a wide range without degrading reliability.
  • a gate electrode for an N-type MOSFET and a P-type MOSFET An exemplary object is to provide a semiconductor device having a different gate electrode made of silicide and a manufacturing method thereof
  • the present invention as an example, a semiconductor substrate
  • An element isolation region for partitioning a surface portion of the semiconductor substrate into a P-type region and an N-type region
  • a gate electrode line extending over the element isolation region, the P-type region and the N-type region, and insulated from the P-type region and the N-type region by a gate insulating film;
  • a source Z drain diffusion layer formed across the gate electrode line in each of the P-type region and the N-type region,
  • the gate electrode line is formed on the N-type region and includes a first silicide region including a metal Ml silicide; a second silicide region formed on the P-type region and including a metal M2 silicide; There is provided a semiconductor device having an impurity-implanted silicon region formed on an element isolation region and separating the first silicide region and the second silicide region.
  • the present invention provides a step of forming a gate insulating film on a semiconductor substrate having a surface portion partitioned into an N-type region and a P-type region by an element isolation region;
  • a method for manufacturing a semiconductor device is provided.
  • high dielectric constant insulating film is generally a diacid-based silicon (Si02) that has been conventionally used as a gate insulating film. It is used in the sense of distinguishing it from other insulating films, and means an insulating film having a relative dielectric constant higher than that of silicon dioxide.
  • Si02 diacid-based silicon
  • first gate electrode and second gate electrode respectively represent a part on the P-type region and a part on the N-type region of the gate electrode line. The other parts are not included in the gate electrode.
  • the "effective work function" or “effective work function” of a gate electrode is generally obtained from a flat band obtained by CV measurement.
  • It represents the work function affected by fixed charges in the insulating film, dipoles formed at the interface, Fermi level pinning, and the like. For this reason, it is distinguished from the original “work function” of the material constituting the gate electrode.
  • MOS Metal Oxide Semiconductor
  • FIG. 1A is a top view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view along the line BB ′ of the semiconductor device in FIG. 1A.
  • FIG. 1C is a cross-sectional view taken along the line CC ′ of the semiconductor device in FIG. 1A.
  • FIG. 1D is a cross-sectional view taken along the line DD ′ of the semiconductor device in FIG. 1A.
  • FIG. 2 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 4A is a top view of a conventional semiconductor device.
  • FIG. 4B is a cross-sectional view taken along the line BB ′ of the semiconductor device in FIG. 4A.
  • FIG. 4C is a cross-sectional view taken along the line CC ′ of the semiconductor device in FIG. 4A.
  • 4D is a cross-sectional view along the line DD ′ of the semiconductor device in FIG. 4A.
  • FIG. 5A is a top view of one step of a conventional semiconductor device manufacturing process.
  • FIG. 5B is a BB ′ sectional view in the process step of FIG. 5A.
  • FIG. 5C is a sectional view of CC ′ at the process stage of FIG. 5A.
  • FIG. 5D sectional view in the process step of FIG. 5A.
  • FIG. 5E is a cross-sectional view corresponding to FIGS. 5C and 5D in the process step subsequent to FIG. 5A.
  • FIG. 5F is a cross-sectional view corresponding to FIG. 5B in the process step of FIG. 5E.
  • FIG. 5G is a cross-sectional view corresponding to FIGS. 5C and 5D in a process step subsequent to FIG. 5E.
  • FIG. 5H is a cross-sectional view corresponding to FIG. 5B in the process step of FIG. 5G.
  • FIG. 51 is a cross-sectional view corresponding to FIGS. 5C and 5D in a process step subsequent to FIG. 5G.
  • FIG. 5J is a cross-sectional view corresponding to FIG. 5B in the process step of FIG.
  • FIG. 6 is a cross-sectional view illustrating a conventional semiconductor device.
  • FIG. 7 is a cross-sectional view illustrating a conventional semiconductor device.
  • FIG. 8 is a cross-sectional view of an example of a semiconductor device of the present invention.
  • FIG. 9A is a cross-sectional view showing a process step of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 9B is a cross-sectional view showing a process step subsequent to FIG. 9A.
  • FIG. 10A A plan view showing one process step in the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 10B is a sectional view taken along the line BB ′ in the process step of FIG. 10A.
  • FIG. 10D sectional view in the process step of FIG. 10C.
  • FIG. 11A is a cross-sectional view showing one step of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 11B is a sectional view showing a process step subsequent to FIG. 11A.
  • FIG. 12A is a cross-sectional view showing one step of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 12B is a sectional view showing a process step subsequent to FIG. 12A.
  • FIG. 13 is a graph showing an example of a concentration profile of impurity concentration in a gate electrode of a conventional semiconductor device.
  • FIGS. 1A to 1D are diagrams illustrating an example of a semiconductor device including an N-type MOSFET and a P-type MOSFET according to the present invention.
  • 1A is a top view of the semiconductor device
  • FIGS. 1B, 1C, and ID are a BB ′ sectional view, a CC ′ sectional view, and a DD ′ sectional view of the semiconductor device of FIG. 1A, respectively. .
  • FIG. 1A A silicon substrate 1 shown in the LD includes a P-type region (P-type well; P-type active region) and an N-type region (N-type well; N-type active region).
  • An element isolation region 2 is provided between the P-type region and the N-type region, and these regions are insulated and separated (element isolation).
  • gate insulating films 3a and 3b and a second gate electrode 8a are provided on the P-type region, and a gate sidewall 7 is formed on the side surface of the second gate electrode 8a.
  • the gate insulating film is composed of two layers, and a Si02 film 3a and a high dielectric constant insulating film (HfSiON film) 3b are provided on the P-type region side.
  • an extension region 5 and an N-type source Z drain region 4 are provided on both sides of the P-type region across the second gate electrode 8a.
  • the P-type region, the gate insulating films 3a and 3b, the second gate electrode 8a, the extension region 5 and the source Z / drain region 4, and the force N-type MOS transistor are configured.
  • a gate insulating film, a first gate electrode 9a, and a gate sidewall 7 are provided on the side surfaces of the first gate electrode 9a on the N-type region.
  • the gate insulating film consists of two layers: Si02 film 3a and high dielectric constant insulating film (HfSiON film) 3b.
  • an extension region 5 and a P-type source Z-drain region 4 are provided on both sides of the first gate electrode 9a in the N-type region.
  • the N-type region, the gate insulating films 3a and 3b, the first gate electrode 9a, the extension region 5 and the source Z / drain region 4 constitute a P-type MOS transistor.
  • the first gate electrode 9a and the second gate electrode 8a are configured as a part of the gate electrode line.
  • one N-type MOSFET and one P-type MOSFET are provided in a direction 21 perpendicular to the gate length direction (channel length direction, source Z drain region direction) 22 and parallel to the semiconductor substrate 21.
  • a gate electrode line 23 is formed.
  • the portion on the P-type region is the second gate electrode 8a (thick Line part).
  • the portion on the N-type region constitutes the first gate electrode 9a (thick line portion) for the P-type MOSFET.
  • the first gate electrode also has a first silicide region force including a metal Ml silicide
  • the second gate electrode has a second silicide region force including a metal M2 silicide.
  • the first and second silicide regions may constitute part or all of the first and second gate electrodes, respectively. When the first and second silicide regions form part of the first and second gate electrodes, respectively, the first and second gate electrodes may have a low resistance layer as will be described later. good.
  • the first and second silicide regions include a silicide of the metal Ml and a silicide of the metal M2, respectively, and may have other components in addition to this.
  • Each of the metal Ml silicide and the metal M2 silicide may be a single silicide component or a plurality of silicide components.
  • the metal Ml and M2 may be different metal elements or the same metal element. Force The metal Ml silicide and the metal M2 silicide are not the same material. For this reason, when the metals Ml and M2 are the same metal element, the silicide of the metal Ml and the silicide of the metal M2 have different silicides (silicide or silicon content with different metal contents). Different silicide).
  • the gate electrode line 23 includes an electrode portion 8 including a second gate electrode 8a, an electrode portion 9 including a first gate electrode 9a, and both electrode portions directly between these electrode portions 8 and 9.
  • a force is also formed with the impurity diffusion silicon region (impurity region) 20 provided on the element isolation region so as not to contact. That is, the impurity region 20 is provided over the entire thickness direction 24 and the width direction of the gate electrode line 23, whereby the impurity region 20 is provided between both electrode portions 8 and 9, and the electrode portion 8 and Prevent direct contact with electrode part 9.
  • the impurity region 20 may be provided on a part of the element isolation region or may be provided on the entire element isolation region. However, in the semiconductor device of the present invention, the impurity region 20 is provided only on the element isolation region, and is not provided in the first and second gate electrodes. Similarly, electrode portions 8 and 9 are respectively connected to the first and second gate electrodes. Although it may coincide with the pole, it may further extend to a position on the element isolation region.
  • the impurity region contains impurities at a higher concentration than in the first and second gate electrodes, and may contain polysilicon or other components in addition to this.
  • the impurity region contains impurities at a higher concentration than in the first and second gate electrodes, diffusion of the gate electrode material in the lateral direction is prevented by the impurity element in the impurity region.
  • the compositions of the first and second gate electrodes can be made uniform.
  • the silicide of the metal Ml and the silicide of the metal M2 have different silicides and can be controlled to have a desired effective work function by the first and second gate electrode materials. It is possible to control the Vth of the N-type MOSFET and P-type MOSFET to a desired value.
  • FIG. 8 shows another example of the semiconductor device of the present invention.
  • the semiconductor device of FIG. 8 is different from the semiconductor device shown in FIGS. 1A to 1D in that the first and second gate electrodes 9a and 8a are each composed of two layers and have a low resistance layer above each gate electrode. .
  • each gate electrode 8a, 9a has a two-layer structure, and the uppermost layer is a low resistance layer, whereby the wiring resistance of the gate electrode can be lowered.
  • the "low resistance layer” refers to this layer when the first and second gate electrodes have a force of two or more layers and the uppermost layer is a layer having the lowest electrical resistance value. Represents. Examples of the first and second gate electrodes having a low resistance layer include the following structures.
  • First gate electrode force As a silicide of the metal Ml, it has a first silicide region containing a Ni2Si crystal phase or a Ni3Si crystal phase, and a low-resistance layer having a NiSi crystal phase.
  • Second gate electrode As a silicide of metal M2, it has a second silicide region containing a NiSi2 crystal phase and a low resistance layer having a NiSi crystal phase.
  • the low resistance layer includes silicide, the low resistance layer is not included in the first and second silicide regions. Therefore, in this specification, regions including silicide other than the low resistance layer in the gate electrode are referred to as a first silicide region and a second silicide region.
  • the contact resistance with the wiring can be effectively reduced.
  • the lower layer of this gate electrode and the upper layer of low resistance are connected to the same metal series.
  • the manufacturing process can be simplified by configuring the side to have different compositions.
  • each layer can be formed of the same crystalline phase of the metal, and the stability of the entire gate electrode line can be improved.
  • first gate electrode 9a and the second gate electrode 8a may be electrically connected or may not be connected.
  • this semiconductor device constitutes, for example, a CMOSFET.
  • the impurity region is a region constituting part or all of the gate electrode line provided on the element isolation region, and has a higher impurity concentration than in the first and second gate electrodes. That is, the impurity region has an impurity concentration higher than the highest impurity concentration value in the first and second gate electrodes.
  • This impurity region can be recognized by measuring the type of impurity element and the impurity concentration profile in the thickness direction by EDX (fluorescence X-ray) analysis.
  • the impurity concentration represents the concentration of a combination of the plurality of impurities when the first and second gate electrodes and the impurity region each include a plurality of types of impurities. Yes, it does not represent the impurity concentration of a single impurity. Therefore, in this case, the total impurity concentration of all the impurities in the impurity region is the highest among all the impurity concentrations in the first and second gate electrodes, and higher than the impurity concentration. It is summer.
  • the manufacturing method there may be a thin region containing impurities at a high concentration in the vicinity of the gate insulating film in the first and second gate electrodes.
  • concentration of impurities in the region is not considered.
  • the high-concentration impurity regions near the gate insulating film in the first and second gate electrodes can be clearly distinguished from other regions by SIMS analysis or the like as will be described later.
  • FIG. 13 shows an example of the impurity concentration profile in the thickness direction (normal direction of the semiconductor substrate; for example, the direction of arrow 24 in FIG. 1D) in the gate electrode after such silicidation in a conventional semiconductor device. It represents.
  • the impurity concentration profile was determined by using SIMS analysis (secondary ion mass spectrometry), and N-type MOSFET gate current was implanted with As as the impurity. Measurements were made on the poles. In addition, while etching the sample from the semiconductor substrate side, primary ions were incident on it, and Cs was used as the primary ions.
  • the depth Onm of the horizontal axis in Fig. 13 is the top surface of the gate electrode (the surface opposite to the surface in contact with the gate insulating film), and the deepest portion in Fig. 13 is the gate electrode. This represents the part in contact with the gate insulating film.
  • a peak A ′ having a high impurity concentration is recognized at the right end of the graph, and the semiconductors of these graphs (a) to (c) It can be seen that the device has a thickness corresponding to the depth of the rightmost edge of peak A '.
  • the rightmost end of the graph represents a portion in contact with the gate insulating film of the gate electrode.
  • Peaks A in graphs (a) to (c) are silicided when the gate electrode material is formed (silicide) and the gate electrode material (gate pattern) is silicided from the top to the bottom. Along with this, impurities in the gate electrode material are swept out to the gate insulating film interface.
  • the impurity region is the highest in the portion excluding the region where the impurity exists in the first and second gate electrodes at a high concentration, which is higher than the impurity concentration.
  • FIGS. 13 (a) to 13 (c) show the cases where the impurity implantation amount is increased in order.
  • silicidation occurs as the impurity concentration in the gate electrode material increases, and the gate electrode is more likely to be composed of silicide having a lower metal atomic composition ratio.
  • the degree of expansion of the gate electrode material during silicidation is reduced and the thickness of the gate electrode is also reduced.
  • the gate electrode material is low, silicidation is likely to occur, and the gate electrode is likely to be composed of a silicide having a higher atomic composition ratio of the metal.
  • the degree of expansion of the gate electrode material during silicidation increases, and the thickness of the gate electrode increases.
  • the reason why the thickness of the formed gate electrode differs depending on the impurity concentration in the gate electrode material is that the silicide concentration rate and the metal M silicide composition are affected by the impurity concentration.
  • the impurity region of the present invention contains a high concentration of impurity elements. Ny some other ingredients are included! By providing the impurity region in this way, the first and second gate electrodes are not in direct contact with each other. Further, the impurity region has an effect of preventing the diffusion of each gate electrode material, and each gate electrode material does not diffuse into the other gate electrode material through the impurity region. Hereinafter, this reason will be described.
  • the constituent materials of each gate electrode are in direct contact, and the gate electrode materials for each MOSFET are formed individually or simultaneously. . For this reason, the gate electrode material is diffused through the interface where the constituent materials of each gate electrode are in contact, and it is difficult to form a gate electrode material having a uniform composition.
  • such non-uniformity of the gate electrode material is mainly caused, for example, in the silicide having a high silicon concentration, which is one of the gate electrode materials, via the interface between the one and the other gate electrode material.
  • the silicide, which is one of the gate electrode materials can take several crystal phases. When the crystal phase has the highest metal concentration, the metal element further diffuses into the silicide constituting the gate electrode. Eventually, it would diffuse into one of the gate electrodes and impair the uniformity of the composition.
  • the semiconductor device of the present invention is considered to exhibit the effect of preventing diffusion of the gate electrode material as follows. That is, the semiconductor device of the present invention contains the impurity element at a high concentration in the polysilicon on the element isolation region. For this reason, at the time of manufacturing this semiconductor device, polysilicon, which is one of the gate electrode materials, is silicided, and the metal element diffuses to a region containing impurities at a high concentration on the element isolation region. Impurities are extracted and an attempt is made to form silicide containing impurities at a low concentration.
  • the impurity element is present at a high concentration in the polysilicon, it is necessary to extract more impurities bonded to silicon atoms in the polysilicon, and is there no impurity in the polysilicon? More energy is required to form the silicide than if it exists at a low concentration. As a result, it is considered that the diffusion rate of the metal element decreases and silicidation hardly occurs.
  • one of the first and second gate electrodes is already formed to form the other gate electrode, or when both the first and second gate electrodes are already formed, one of the first and second gate electrodes is formed.
  • the metal element that is the gate electrode material diffuses into the high concentration impurity-contained region on the element isolation region and becomes silicidized, the metal element tends to drive out the impurity into the other gate electrode material. .
  • the metal silicide is already formed in the other gate electrode material from which this impurity is extracted, it is very difficult to extract the impurity into this metal silicide. Therefore, the impurity element is not extracted by the metal element, and as a result, the diffusion of the metal element into the region containing the impurity at this high concentration becomes difficult. In this way, it is considered that the silicide region is more difficult to occur due to the impurity region.
  • a metal layer is deposited on a polysilicon gate pattern, and annealing is performed (heat treatment) to sequentially turn the gate pattern from the upper part to the lower part (gate insulating film side). It was formed by silicidation. For this reason, when an impurity element is included in the polysilicon gate pattern due to this silicide, this impurity is spouted from the top to the bottom. Therefore, when full silicidation is performed, this impurity element is prayed to a very thin region near the gate insulating film, and the impurity elements other than this part depend on the impurity element concentration in the original polysilicon gate pattern. It was getting lower.
  • Such an impurity concentration profile is the same at the interface where each gate electrode material for MOSFET on the conventional element isolation region contacts (only the portion in the vicinity of the gate insulating film has a high impurity concentration). Only). Therefore, at this interface, the mutual diffusion of each gate electrode material cannot be effectively prevented over the entire thickness direction of the gate electrode line (the normal direction of the semiconductor substrate), and the composition of each gate electrode is not effective. It became uniform and it was difficult to control the Vth of each MO SFET to a desired value.
  • this impurity region is an impurity that has been preliminarily implanted in the polysilicon gate pattern due to silicidation, Impurities implanted in the polysilicon gate pattern are segregated to a high concentration. Therefore, it is possible to effectively prevent the mutual diffusion of the gate electrode materials through this impurity region.
  • the impurity concentration in the impurity region increases, the diffusion of the metal constituting the silicide is suppressed, and the interdiffusion between silicides having different compositions constituting each gate electrode and the accompanying phase change are suppressed. be able to.
  • the impurity concentration in polysilicon for forming a normal gate electrode is less than IX 10 2Q cm 3 . Therefore, the impurity concentration in the portion other than the vicinity of the gate insulating film in the gate electrode after the silicidation as described above becomes lower than this due to the segregation of impurities. Therefore, when the impurity concentration force in the impurity region is S i X 10 2Q cm 3 or more, the effect of preventing diffusion of impurities can be effectively exhibited.
  • the concentration of 1 X 10 21 cm 3 or more is close to the solid solution limit concentration of impurities in silicon (the upper limit concentration that can be dissolved in silicon). Therefore, specifically, the impurity concentration in the impurity region is preferably 1 ⁇ 10 21 cm 3 or more. With such an impurity concentration, the metal for silicidation is hardly diffused. More preferably, the impurity concentration is 1 ⁇ 10 22 or more. In such a case, the diffusion of the metal for silicide into the impurity region hardly occurs.
  • the impurity region contained in the impurity region may be one kind or plural kinds.
  • the concentration of these impurity elements is in the above range.
  • impurity element contained in the impurity region.
  • impurity elements can be used alone or in combination.
  • the impurity element forces which may include antimony, arsenic, phosphorus, and boron in this order.
  • Antimony, arsenic, phosphorus, and boron do not become high resistance or aggregate even when implanted at a high concentration in polysilicon.
  • impurity elements with larger atomic radii are Highly effective in preventing diffusion of metal atoms during side effects.
  • the impurity region constitutes part or all of the gate electrode line portion on the element isolation region.
  • the length of the impurity region on the element isolation region in the horizontal direction is the same force as the length T2 of the isolation region, and is preferably smaller than T2! /, (Tl ⁇ T2! /).
  • Tl> ⁇ 2 each MOSFET gate electrode partially contains high-concentration impurities, resulting in non-uniform thread formation of each gate electrode, and variations in Vth. This is because of this.
  • the horizontal thickness T1 of the impurity region is as thin as possible within a range not impairing the effects of the present invention.
  • T1 is preferably 1 nm or more in consideration of roughness, and 3 nm or more is preferable in consideration of exposure intensity during ion implantation for forming an impurity region.
  • the ratio of the silicide region in the gate electrode line becomes high and the resistance value of the entire gate electrode line can be kept low, it is preferably less than lOnm.
  • the gate insulating film included in each MOSFET of the present invention is not particularly limited, and may be composed of one layer or two or more layers.
  • a high dielectric constant material as the gate insulating film. Using this high dielectric constant material in combination with the phase-controlled full-silicide technology as described below will be most effective. This is because, as will be described later, a wide effective work function control range can be realized by using the phase-controlled full silicide technology in combination with a high dielectric constant material for the gate insulating film.
  • Examples of the gate insulating film using the high dielectric constant material include a high dielectric constant insulating film, a silicon oxide film, or a gate insulating film in which a high dielectric constant insulating film is stacked on a silicon oxynitride film. be able to.
  • the “high dielectric constant insulating film” means a dielectric constant larger than the relative dielectric constant of silicon dioxide (SiO 2).
  • the material include metal oxide, metal silicate, metal oxide into which nitrogen is introduced, and metal silicate into which nitrogen is introduced.
  • the nitrile power that suppresses crystallization and improves reliability is preferable to use a high dielectric constant insulating film in which element is introduced.
  • the metal element contained in the high dielectric constant material is preferably hafnium (Hf) or zirconium (Zr) from the viewpoints of heat resistance of the film and suppression of fixed charges in the film.
  • Examples of such a high dielectric constant material include a metal oxide containing Hf or Zr and Si, and a metal oxynitride containing nitrogen in addition to this metal oxide. Preferred is HfSiON.
  • the high dielectric constant material a material having a shifted HfSiON force atomic composition ratio can be used.
  • the average concentration ratio (atom ratio) a Z (a + b) between Hf and Si is preferably 0.3 or more and 0.7 or less.
  • this ratio is 0.3 or more, the leakage current flowing in the gate insulating film during device operation can be effectively suppressed, and the power consumption can be more sufficiently reduced.
  • this ratio is 0.7 or less, the heat resistance of the HfSiON film can be ensured, and the crystallization and defect generation of the HfSiON film can be suppressed during the device manufacturing process, thereby reducing the reliability and performance of the HfSiON film. Can be suppressed.
  • the gate insulating film is composed of a plurality of layers and a part of the gate insulating film is a high dielectric constant insulating film
  • the high dielectric constant insulating film is preferably provided so as to be in contact with the gate electrode.
  • the Vth (threshold, value voltage) of the transistor can be controlled over a wide range.
  • silicon A film or a silicon oxynitride film may be provided.
  • the N-type MOSFET gate electrode 8a, the P-type MOSFET gate electrode 9a, and the gate electrode upper portion 8b are all in the silicide crystal phase (stoichiometric composition). That's right.
  • these layers constituting the gate electrode have a stoichiometric composition, it is possible to realize a thermally and electrically stable silicide crystal phase. As a result, it is possible to suppress fluctuations in device performance.
  • the first gate electrode has a first silicide region containing a metal Ml silicide
  • the second gate electrode has a second silicide region containing a metal M2 silicide.
  • the metal Ml and M2 may be different metal elements or the same metal element, but the metal Ml silicide needs to be a different material from the metal M2 silicide. For this reason, the metals Ml and M2 are the same. In the case of the same metal element, the silicide of the metal Ml and the silicide of the metal M2 must be different silicides (silicides having different metal contents; silicides having different silicon contents).
  • the source is completely silicided at a temperature that does not cause re-diffusion of impurities in the Z-drain region.
  • a metal that satisfies the above condition (I) a metal that can be silicided at 700 ° C or lower is desirable.
  • the work function of the silicide itself changes according to the composition by forming a plurality of types of crystal phases according to the condition (ii) above, the change in the composition of the silicide gate electrode due to the formation of the plurality of types of crystal phases. By using this, the effective work function can be controlled.
  • the gate electrode on the gate insulating film having a high dielectric constant material is a region force in contact with the gate insulating film.
  • the second gate electrode for the N-type MOSFET is a high Si concentration silicide, the first gate for the P-type MOSFET.
  • this phenomenon is related to Fermi level pinning that occurs when a gate electrode containing silicon is formed on a gate insulating film of a high dielectric constant material.
  • a silicide electrode with a high Si concentration is formed on a high dielectric constant gate insulating film that also has HfSiON force
  • the effect of Fermi level pinning generated at the polycrystalline silicon / HfSiON interface before silicidation remains unresolved.
  • the work function of the silicide electrode is close to 4.1 to 4.3 eV, which is the Fermi level pinning position of the polycrystalline silicon electrode on HfSiON.
  • the metal concentration in the silicide electrode increases, Fermi level pinning As a result, the value of the work function inherent to the silicide is reflected.
  • a silicide gate having different crystal phases between the second gate electrode for the N-type MOSFET and the first gate electrode for the P-type MOSFET.
  • the electrode is formed, in addition to the work function change of the silicide itself corresponding to the difference in composition, a Fermi level pinning relaxation effect occurs, and a wider effective work function control width than when Si02 is used as the gate insulating film. Can be obtained.
  • Such an effective work function is controlled by the high dielectric constant insulating film on the side in contact with the first and second gate electrodes in the gate insulating film and the side in contact with the gate insulating film in the first and second gate electrodes, respectively. This is made possible by providing a first silicide region including a metal Ml silicide and a second silicide region including a metal M2 silicide.
  • Ni is suitable as a metal for silicidation satisfying the conditions (I) and (II).
  • Ni it is possible to completely silicidize polycrystalline silicon at an annealing temperature of 650 ° C or lower. By simply changing the annealing temperature and the supply amount of Ni, crystalline phases with different compositions are formed in stages. can do.
  • Ni silicide is used as the gate electrode material
  • the metal Ml silicide is NixSil-x (0.6 ⁇ ⁇ ⁇ 1).
  • NixSil-x (0.6 ⁇ x ⁇ 0.8.
  • NixSil-x (0.7 ⁇ x ⁇ 0.8) is more preferable.
  • the silicide force NiySil-y (0 ⁇ y ⁇ 0.5) of metal M2 contained in the second gate electrode is NiySil-y (0.25 ⁇ y ⁇ 0.45). It is more preferable that NiySil-y (0.25 ⁇ y ⁇ 0.35) is more preferable.
  • the crystal phase of Ni silicide is mainly NiSi crystal phase, NiSi crystal phase, Ni Si crystal phase, Ni Si crystal phase, Ni ISil crystal phase.
  • the portion of the gate electrode in contact with the gate insulating film is made of a single crystal phase.
  • a preferred combination of crystal phases composed of a single crystal phase is shown below.
  • the first gate electrode has either a Ni Si crystal phase or a Ni Si crystal phase
  • the second gate electrode has either a NiSi crystal phase or a NiSi crystal phase.
  • the effective work function can be controlled over a wider range by using a crystal phase of these compositions and a high dielectric constant insulating film such as an HfSiON film on at least the side of the gate insulating film in contact with the gate electrode. .
  • a device structure that combines the gate electrode of the Ni silicide crystal phase and the gate insulating film of the high dielectric constant insulating film as described above is optimal for a low power operation CMOS device.
  • the value Vth (0.3 to 0.5V) can be realized.
  • the low resistance layer that forms the upper part of the gate electrode is preferably composed of a Ni monosilicide (NiSi) crystal phase.
  • Ni monosilicide is one of the silicides with the lowest resistivity among all silicide materials including Ni, and the resistance of the entire gate electrode line can be minimized by forming a NiSi layer on top of the gate electrode. Is possible.
  • the manufacturing method of the present invention has the characteristics (a) and (b) above, the silicide region in the polysilicon region into which the impurity is implanted at a high concentration on the element isolation region during this silicide layer is obtained.
  • Horizontal direction (N-type MOSFET gate electrode material force) Direction toward P-type MOSFET gate electrode material; Direction from P-type MOSFET gate electrode material toward N-type MOSFET gate electrode material; Extension of line-shaped gate electrode Direction; direction perpendicular to the gate length direction and parallel to the semiconductor substrate).
  • silicidation mainly for forming the gate electrode proceeds only in the thickness direction of the gate pattern. Therefore, a region containing a high concentration of impurities is not formed, or a very thin layer is formed only in the vicinity of the gate insulating film.
  • the silicide of the metal Ml and the silicide of the metal M2 are preferably in a silicic crystal phase having a stoichiometric composition.
  • a silicide crystal phase it is possible to use a full silicide technique in which a metal layer is deposited on polysilicon and heat-treated to completely silicide the polysilicon.
  • the silicide crystal phase is formed in a self-aligned manner, so that the silicide composition can be a stoichiometric composition.
  • Ni-Si is used as the metal Ml silicide.
  • Ni Si crystal phase or NiSi crystal phase as metal M2 silicide, or NiSi2 crystal phase
  • the conditions for forming these Ni silicide crystal phases are: (1) the thickness of the Ni layer deposited on the polysilicon gate pattern (the thickness in the normal direction of the buried insulating film) TNi The ratio of the gate pattern thickness to TSi, TNiZTSi, and (2) annealing temperature during silicidation (first silicidation, second silicidation).
  • NiSi NiSi NiSi + NisSi Therefore, as shown in Table 1, by adjusting the conditions during silicidation in consideration of the relationship between TNiZTSi and annealing temperature and Ni silicide composition, it is possible to obtain the desired thread and Ni silicide. it can. This heat treatment is required to be in a non-oxidizing atmosphere in order to prevent oxidation of the metal film.
  • Typical conditions for obtaining a NiSi crystal phase include, for example, 0.55 ⁇ TNi / TSi ⁇ 0.95.
  • Typical conditions for obtaining a NiSi crystal phase include, for example,
  • the temperature at the time of resided (anneal temperature) is 650 ° C or higher, and 0.28 ⁇ TNi / TSi ⁇ 0.54.
  • FIGS. 9A to 9G are cross-sectional views showing the manufacturing process of the semiconductor device according to this embodiment.
  • FIGS. 9A to 9G only the manufacturing process part of the N-type MOSFET is shown for simplification, and the manufacturing process of the P-type MOSFET is not shown.
  • a silicon substrate 1 having an N-type region and a P-type region was prepared.
  • an element isolation region 2 is formed on the surface region of the silicon substrate 1 by using STI (Shallow trench isolation) technology, and the N-type region and the P-type region are insulated and separated by the element isolation region 2. I did it.
  • the silicon substrate surface from which the elements were separated An insulating film 3 (3a, 3b) was formed on the surface.
  • This insulating film has a structure comprising a silicon oxide film 3a and a high dielectric constant insulating film 3b.
  • the Hf concentration in the insulating film changes in the depth direction, and the Hf concentration in the vicinity of the interface between the gate electrode and the gate insulating film is the highest.
  • the average Hf concentration in the HfSiON film The ratio HfZ (Hf + Si) is 0.5, and the vicinity of the interface between the silicon substrate and the gate insulating film has a silicon thermal oxide film composition! /, And an insulating film having a Hf SiON and SiO composition is formed. .
  • a 1.9 nm silicon thermal oxide film 3a was formed, and then 0.5 nm Hf was deposited by a long throw sputtering method in oxygen.
  • a HfSiO film was formed by solid-phase diffusion of Hf into the underlying silicon oxide film by two-step heat treatment at 500 ° C for 1 minute at 800 ° C for 30 seconds in nitrogen. Then in the NH atmosphere 900 ° C, 10
  • the laminated structure is shown in FIG.
  • lithography technology and RIE (Reactive Ion Etching) technology the gate insulating film and the gate corresponding to the dimensions of the gate electrode extending from the N-type region to the P-type region castle via the element isolation region. Processed into a cheat pattern.
  • a silicon oxide film was deposited and then etched to form gate sidewalls 7 on the side surfaces of the polysilicon film and the silicon oxide film.
  • ion implantation was performed again in the N-type region and the P-type region, respectively, and the source Z drain region 5 was formed through the activation annealing.
  • a metal film 16 having a thickness of 10 nm was deposited on the entire surface by sputtering.
  • a Co film was used.
  • heat treatment is performed, and cobalt disilicide (CoSi) having a thickness of about 30 nm is formed in the source / drain region 5 using the gate sidewall film 7, the silicon oxide film layer 15 on the gate electrode 15 and the element isolation region 2 as a mask.
  • Layer 6 was formed.
  • FIG. 10A A top view of the semiconductor device at this time is shown in FIG. 10A, and a cross-sectional view in the normal direction of the semiconductor substrate is shown in FIG. 10B.
  • FIGS. 10A and 10B in the present embodiment, the first and second gate electrodes of the N-type MOSFET and the P-type MOSFET are provided in the gate electrode line.
  • a silicon oxide interlayer insulating film 10 was formed by a CVD (Chemical Vapor Deposition) method.
  • the interlayer insulating film 10 is flattened by CMP (Chemical Mechanical Polishing) technology as shown in FIG. 9G, and the surface of the interlayer insulating film 10 is etched back by HF solution treatment to obtain a polycrystalline silicon film. The upper surface of 14 was exposed.
  • a top view of the semiconductor device at this time is shown in FIG. 10C, and a cross-sectional view in the normal direction of the semiconductor substrate is shown in FIG. 10D.
  • FIGS. 11A to 11L Steps subsequent to FIG. 9G of the manufacturing method of the semiconductor device of this example are sequentially shown in a cross-sectional view in the direction perpendicular to the channel length direction of the MOSFET.
  • a mask pattern is formed with a photoresist so that the gate pattern on the element isolation region is exposed, and the whole thickness direction of the polysilicon gate pattern formed on the element isolation region is formed.
  • Impurities are ion-implanted so that the impurities are distributed over the entire area, thereby forming impurity-implanted regions 21.
  • Impurity regions 21 are formed to prevent diffusion in the direction of force; the extending direction of the line-shaped gate electrode; the direction perpendicular to the gate length direction and parallel to the semiconductor substrate.
  • impurity species implanted into the gate pattern boron, arsenic, phosphorus, antimony, nitrogen, carbon, or fluorine can be used.
  • more preferable impurity element forces include, in order, antimony, arsenic, phosphorus, and boron.
  • Antimony, arsenic, phosphorus, and boron do not become high resistance or aggregate even when implanted at a high concentration in polysilicon.
  • impurity elements with larger atomic radii are Highly effective in preventing diffusion of metal atoms during side effects.
  • Antimony (Sb) was injected at 30 keV to a concentration of XlO20 cm-3. At this time, in the impurity ion implantation, it is necessary to pay attention to the implantation position in the gate pattern so that the impurity region 20 is finally formed only on the element isolation region (finally in the horizontal direction of the impurity region 20). (Thickness T1 in the direction must be smaller than the width T2 of the isolation region)
  • the first and second gate electrodes are formed by performing silicidation of the gate pattern on the N-type region and the P-type region in separate steps by annealing in a later step.
  • the impurity element implanted on the element isolation region also undergoes silicidation and diffuses toward the gate pattern on the other active region.
  • the impurity diffuses in the lateral direction, and the diffusion distance is approximately the same as the height of the polysilicon gate pattern provided in advance. Therefore, in consideration of such impurity element diffusion during annealing, it is necessary to perform ion implantation so that the impurity region 20 is finally formed only on the element isolation region.
  • the height of the polysilicon gate pattern was set to 60 nm.
  • Sb is introduced into the polysilicon gate pattern formed on the element isolation region in consideration of lateral diffusion in the range of 60 nm or less by the annealing process after the impurity force implanted into the polysilicon gate pattern. Need to be injected.
  • impurity ions were implanted into the inner region of the gate pattern on the device isolation region with a terminal force of 60 nm or more.
  • the gate pattern portion (impurity implantation region 21) on which the ion implantation is performed on the element isolation region becomes the first gate electrode for the P-type MOSFET (on the N-type region).
  • An anti-silicidation film 18 (mask (A)) for preventing silicidation was provided on the part up to the polysilicon gate pattern. At this time, it is necessary to select the silicidation preventing layer 18 that can prevent the diffusion of the metal that is silicided in the silicide process (heat treatment process; annealing process) and is stable by itself.
  • the silicide prevention layer 18 a material that can selectively etch the silicided metal and the interlayer insulating film is selected as the silicide prevention layer 18. This is preferable because the element manufacturing process is simplified. In this example, 20 nm of TiN was deposited at 300 ° C. by reactive sputtering as the silicide prevention layer 18.
  • a metal film (M2 layer) 16 for silicidation was deposited on the entire surface of the polysilicon gate pattern 14 to be the second gate electrode for the N-type MOSFET.
  • This metal film can be a metal that can form silicide with polysilicon 14, such as Ni, Pt, Hf, V, Ti, Ta, W, Co, Cr, Zr, Mo, Nb, and alloys thereof.
  • the silicide formed on the source Z drain region 5 is Ni silicide
  • a metal capable of silicidation is selected at 500 ° C or less, and when Co silicide is 700 ° C or less. desirable.
  • a Ni film was used as the metal film (M2 film) 16 for full silicidation.
  • the average silicide composition of the gate electrode for the N-type MOSFET is NixSil-x (0.25 ⁇ x ⁇
  • the Ni film thickness was set to be 0.35).
  • the thickness of the Ni silicide film in contact with the gate insulating film after the silicidation reaction is set so as to contain a NiSi crystal phase as a main component.
  • the gate pattern excluding (a region on the P-type region side of the impurity implantation region 21 in the gate pattern on the element isolation region) is defined as a second silicide region containing a metal M2 silicide.
  • This heat treatment is preferably performed under the following conditions.
  • Source Z Conducted in a temperature range in which a silicide layer for reducing contact resistance formed in advance on the drain region does not exhibit high resistance due to phase change.
  • the corona disilicide (CoSi) was formed as a silicide layer (SZD silicide layer) for reducing the contact resistance on the source Z drain region.
  • the heat-resistant temperature of the SZD silicide layer is about 700 ° C.
  • the heat treatment conditions were set to 650 ° C for 1 minute in a nitrogen gas atmosphere where a NiSi crystal phase could be obtained.
  • the gate electrode 8 formed under the full silicidation conditions of this example as shown in FIG. 11C clearly confirms the peak from the NiSi crystal phase by X-ray diffraction (XRD) measurement.
  • the electrode has an effective work function on HfSiON of 4.4 to 4.5 eV.
  • the optimum value of effective work function is 4.4 to 4.5 eV.
  • the gate electrode is suitable for the gate electrode for N-type MOSFET with low power consumption.
  • the gate pattern force (on the P-type region) that becomes the gate electrode for the N-type MOSFET is prevented from being re-silicided on the portion up to the gate pattern up to the impurity implantation region.
  • An anti-silicidation film (mask (B)) 18 was provided.
  • As the silicidation prevention film 18, 20 nm of TiN was used for the reasons described above, and was deposited by reactive sputtering at 300 ° C. Thereafter, a metal film (Ml film) 16 was deposited on the entire surface for siliciding the polysilicon gate pattern 14 to be a gate electrode for a P-type MOSFET.
  • the metal film 16 for the full silicide layer was deposited with the Ni film for the above reason.
  • This Ni film thickness is such that the average composition of the silicide for the gate electrode becomes NiySil-y (0.7 ⁇ y ⁇ 0.8) when the polysilicon film 14 and Ni react sufficiently to form silicide.
  • the film thickness was set appropriately.
  • the film thickness is set such that the Ni silicide film in contact with the gate insulating film after the silicidation reaction contains a Ni3Si crystal phase as a main component.
  • Ni Ml film
  • annealing was performed to silicide the polysilicon film 14 and the Ni film 16 on the gate insulating film (FIG. 11E).
  • the entire gate pattern of the P-type MOSFET region in the thickness direction was silicided to form a Ni Si crystal phase.
  • this silicide layer has a lateral polysilicon gate.
  • the process was continued until the impurity-implanted region in the gate pattern was reached. That is, for the polysilicon gate pattern part on the element isolation region, the P type MOSFET region side force lateral direction (polysilicon force for the P type MOSFET, the second force for the N type MOSFET is applied). (Direction toward the gate electrode; extension direction of the line-shaped gate electrode; direction perpendicular to the gate length direction and parallel to the semiconductor substrate) 32 is silicided, and the impurities in the polysilicon are prayed on the element isolation region. As a result, an impurity region was formed by increasing the concentration.
  • the second silicide Due to the second silicide, at least the gate pattern on the N-type region and the gate pattern region on the element isolation region among the gate patterns provided in advance, and the gate pattern on the P-type region.
  • the region on the N-type region side) is a first silicide region containing a metal Ml silicide. It is preferable that the conditions (a) to (d) are satisfied as conditions during the heat treatment.
  • the concentration of the impurity contained in the impurity region 20 is the same as the concentration of the impurity contained in the polysilicon gate pattern provided in advance as the gate electrode material of the MOSFET, and in the first and second gate electrodes. It is desirable that the concentration be sufficiently higher than the impurity concentration. This is because the rate at which the silicide of polysilicon proceeds depends on the impurity concentration, and the higher the impurity concentration, the slower the silicidation rate. As a result, the higher the impurity concentration of the impurity region 20, the more the diffusion of silicide metals having different compositions is suppressed, and the phase change due to the mutual diffusion of silicides having different compositions constituting the first and second gate electrodes is suppressed. can do.
  • the impurity concentration contained in the impurity region is preferably 1 ⁇ 10 2 ° cm 3 or more.
  • the impurity concentration can be effectively made lower than that in the first and second gate electrodes.
  • the impurity concentration is 1 ⁇ 10 21 cm 3 or more.
  • the main component of the impurity region 20 is silicon, l X 10 21 cm_ 3 or more concentrations near the impurity solid solubility limit of the silicon. For this reason, by including impurities of 1 ⁇ 10 21 cm 3 or more, this impurity region hardly diffuses metal during silicidation. More preferably, the impurity concentration is 1 ⁇ 10 22 cm 3 or more.
  • the amount of impurities contained in the impurity region exceeds the solid solution limit. For this reason, diffusion of the metal for silicide into the impurity region does not occur, and a stable interface between silicides of different compositions can be formed on the element isolation region.
  • cobalt disilicide CoSi
  • SZD silicide layer silicide layer
  • the heat resistance of the reside layer is about 700 ° C.
  • the heat treatment condition was set to 400 ° C. for 5 minutes in a nitrogen gas atmosphere capable of obtaining a Ni Si crystal phase.
  • the electrode has an effective work function on HfSiON of 4.7 to 4.8 eV.
  • the optimum value of the effective work function is 4.7 to 4.8 eV.
  • a layer composed of a NiSi crystal phase and a second gate electrode for an N-type MOSFET are used.
  • the present invention relates to a CMOS device with improved chair characteristics.
  • 12A to 12G are cross-sectional views showing the manufacturing process of the MOSFET of this example.
  • a 10 nm-thick metal film 16 was deposited on the entire surface by sputtering.
  • a Ni film was used as the metal film 16. This Ni film is the second gate electrode 8 (
  • NiSi can be obtained by annealing.
  • a low-resistance NiSi crystal phase layer (nickel monosilicide layer: low-resistance layer) 12 can be formed (third silicidation).
  • the first gate electrode of the P-type MOSFET is in the Ni Si crystal phase.
  • Ni concentration is higher.
  • the third silicidation is performed by performing a heat treatment on the upper part of the NiSi crystal phase using the gate sidewall film 7 and the element isolation region 2 as a mask.
  • NiSi) layer 12 was formed (FIG. 12C).
  • NiSi second gate electrode 8 reacts with Ni film 16
  • Ni silicide layer 12 formed on the upper part of 2 2 becomes a low-resistance NiSi crystal phase (nickel monosilicide phase).
  • the heat treatment temperature is preferably set to 350 to 450 ° C.
  • heat treatment was performed at 400 ° C. for 5 minutes in a nitrogen gas atmosphere. Thereafter, as shown in FIG. 12D, the surplus Ni film 16 that did not undergo silicidation in the heat treatment was removed by wet etching using an aqueous solution of hydrogen sulfate.
  • a silicon film 19 having a thickness of 10 nm was deposited on the entire surface by sputtering. Subsequently, annealing is performed to obtain the first Ni Si crystal phase as shown in FIG. 12F.
  • NiSi crystal phase nickel monosilicide layer
  • Low resistance layer 12 was formed (fourth silicide layer). At this time, the first gate electrode 9 of Ni Si and the silicon
  • the heat treatment temperature for reacting the con film 19 preferably satisfies the following conditions.
  • Ni silicide layer 12 formed on the upper part of 3 3 becomes a low-resistance NiSi crystal phase (nickel monosilicide phase).
  • the heat treatment temperature is preferably set to 350 to 450 ° C.
  • heat treatment was performed at 400 ° C. for 5 minutes in a nitrogen gas atmosphere.
  • the excess silicon film 19 that did not undergo silicidation during the heat treatment was removed by dry etching.
  • the NiSi crystal phase second gate electrode 8 and the Ni Si crystal phase first gate electrode 9 are formed on the element isolation region as shown in FIGS. 11F and 12C.
  • Join An impurity region that prevents phase change of each silicide gate electrode due to interdiffusion of Ni could be formed at the interface.
  • a gate stack structure having a low-resistance NiSi crystal phase layer 12 on top of both gate electrodes could be obtained.
  • the wiring resistance of the entire gate electrode line can be lowered.
  • the manufacturing process can be simplified and a stable low resistance gate electrode wiring structure can be realized.
  • the silicides having different compositions constituting the second gate electrode for the N-type MOSFET and the first gate electrode for the P-type MOSFET are provided on the element isolation region. Connected through the region. Since the interdiffusion of each gate electrode material (metal, silicon, etc.) is extremely suppressed in the impurity region containing this impurity in a high concentration, it is possible to prevent a change in the composition of silicide constituting each gate electrode material. That is, a stable interface can be formed on the element isolation region. As a result, it is possible to form a silicide gate electrode having a uniform and stable composition as a gate electrode for an N-type MOSFET and a P-type MOSFET.
  • the stability of the device manufacturing process can be improved, variations in device performance can be suppressed. For this reason, a semiconductor device having a uniform composition of the gate electrode and the gate insulating film, high performance and excellent reliability can be obtained. In particular, it is controlled to a desired Vth without degrading reliability, and operates at high speed and low power. A semiconductor device capable of achieving the above is obtained.
  • an impurity region containing a high concentration of impurities on the element isolation region is formed by ion implantation before full silicide, which simplifies the manufacturing process. be able to.
  • process development costs can be minimized.
  • the impurity contained in the impurity region is, for example, boron, arsenic, phosphorus, or antimony.
  • the concentration of the impurity in the impurity region is, for example, 1 ⁇ 1020 cm ⁇ 3 or more.
  • the silicide of the metal Ml and the silicide of the metal M2 may be a silicide crystal phase having a stoichiometric composition.
  • the metal Ml silicide may be MlxSil-x (x> 0.5), and the metal M2 silicide may be M2ySil-y (y ⁇ 0.5).
  • the metals Ml and M2 may be the same metal element.
  • the metals Ml and M2 are nickel (Ni).
  • the silicide of the metal Ml is a Ni Si crystal phase or a Ni Si crystal phase
  • the silicide of M2 may be a NiSi crystal phase or a NiSi crystal phase.
  • the first and second silicide regions may be in contact with the gate insulating film, and the gate insulating film may be a high dielectric constant insulating film.
  • the first and second silicide regions are in contact with the gate insulating film, and the high dielectric constant insulating film is provided so that the gate insulating film is in contact with the first and second gate electrodes.
  • a configuration having a silicon oxide film or a silicon oxynitride film provided under the insulating film can also be employed.
  • the high dielectric constant insulating film may include a metal oxide, a metal silicate, or a metal oxide or metal silicate into which nitrogen is introduced.
  • the high dielectric constant insulating film may contain Hf or Zr.
  • the high dielectric constant insulating film may include HfSiON.
  • the P-type MOSFET and the N-type MOSFET may constitute a CMOSFET.
  • the first and second gate electrodes have a low resistance layer as the uppermost layer on the side opposite to the gate insulating film side, and have the first and second silicide regions respectively below the low resistance layer. May be.
  • the first gate electrode includes the low-resistance layer including a NiSi crystal phase and the first silicon including the Ni Si crystal phase or the Ni Si crystal phase as a silicide of the metal Ml.
  • the second gate electrode includes the low resistance layer including a NiSi crystal phase and the second silicide region including a NiSi crystal phase as a silicide of the metal M2.
  • the first and second gate electrodes may have a low resistance layer as an uppermost layer and first and second silicide regions below the low resistance layer, respectively.
  • the present invention is not limited to the above-described embodiments, and may be carried out by selecting materials and structures without departing from the spirit of the present invention. Is possible.
  • the impurity species implanted into the polysilicon gate pattern on the element isolation region can stably maintain a silicide interface having different crystal phases (effect of suppressing diffusion of silicide metal) It is not limited to antimony), and the impurity species and implantation amount can be optimized in accordance with the development of the device manufacturing process. Also in the full silicidation process, it is possible to form different crystal phases within a range without deteriorating the contact resistance of the source Z drain region and the impurity profile of the diffusion region.
  • a silicide layer with a sufficiently low resistivity can be formed on the silicide layer constituting the gate electrode, it is not limited to Ni.

Abstract

　半導体装置は、Ｎ型領域上から素子分離領域上を経由してＰ型領域上まで延在するように設けられたゲート電極ラインと、Ｎ形及びＰ型領域内に形成されたソース／ドレイン拡散層とを有する。ゲート電極ラインは、Ｐ型ＭＯＳＦＥＴのゲート電極を構成し、金属Ｍ１のシリサイドを含む第１シリサイド領域と、Ｎ型ＭＯＳＦＥＴを構成し、金属Ｍ２のシリサイドを含む第２シリサイド領域と、素子分離領域上に設けられ双方のゲート電極よりも高い濃度の不純物を含む不純物注入シリコン領域とを含む。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、 N型 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及 び P型 MOSFETを有する半導体装置、及びその製造方法に関するものである。特 には、各 MOSFETが高誘電率絶縁膜を有するゲート絶縁膜を備え、 N型 MOSFE Tと P型 MOSFETとでゲート電極に組成の異なるシリサイド材料を用いた半導体装 置の高性能化と高信頼性ィ匕のための技術に関する。
背景技術
[0002] トランジスタの微細化が進む先端 CMOS (相補型 MOS)デバイスの開発では、多 結晶シリコン (poly— Si)電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄 膜ィ匕によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の 適用によりゲート電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料 を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討され ている。
[0003] メタルゲート電極に用いる材料として、純金属や金属窒化物ある!/ヽはシリサイド材料 等が検討されている。しかし、何れの材料を用いた場合においても、
(1) N型 MOSFET及び P型 MOSFETのしき!/、値電圧（Vth)を適切な値に設定可 能であること、
(2)メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、
(3)ゲート電極の抵抗率が十分低!ヽこと、が必要となる。
[0004] ここで、上記（1)の点に関しては、先端 CMOSデバイスの中でも特に低電力動作 のデバイスとするためには、デバイスを構成する CMOSトランジスタのしきい値電圧（ Vth)を ±0. 25-0. 5Vの範囲に設定する必要がある。この Vthを実現するためには 、 N型 MOSFETを構成するゲート電極材料の仕事関数を Siのミツドギャップ（4. 6e V)以下、望ましくは 4. 5〜4. 3eVの材料とする。また、 P型 MOSFETを構成するゲ ート電極材料の仕事関数を Siのミツドギャップ (4. 6eV)を超える値、望ましくは 4. 7 〜4. 9eVの材料とする。
[0005] そこで、この手段として、異なる仕事関数を持った異種の金属又は合金を N型 MO SFET、 P型 MOSFETの各ゲート電極にそれぞれ使!、分けることでトランジスタの Vt hを制御する方法 (デュアルメタルゲート技術）が提案されて ヽる。
[0006] 例えば、このデュアルメタルゲート技術を用いた半導体装置として第 1の文献 (Inter national electron devices meeting technical digest, 2002, p. J5)に【ま、 Si02上にそれ ぞれ Ta、 Ruからなるゲート電極を形成した半導体装置が開示されている。第 1の文 献には、この Ta、及び Ruの仕事関数はそれぞれ 4. 15eV、 4. 95eVであり、この二 つのゲート電極間では 0. 8eVの仕事関数の変調が可能であると述べられている。
[0007] また、その他のメタルゲート技術を用いた半導体装置として、各 MOSFET用のゲ ート電極材料としてシリコンのミツドギャップ付近に実効仕事関数を持つ同一の高融 点金属、又はこれらのシリサイドを用い、各 MOSFET用のゲート電極がそれぞれ異 なる種類の不純物を含有したものが挙げられる。このメタルゲート技術では、各 MOS FET用のゲート電極となる部分に、イオン注入法により互いに異なる種類の不純物を 添加し、高温ァニール処理を行うことにより実効的な仕事関数が異なるゲート電極を 備える MOSFETを作り分けることが可能となる。このメタルゲート技術の特徴は、多 結晶シリコン (ポリシリコン)を高融点金属、あるいはそのシリサイドに置き換えるだけ で従来技術とほとんど同じプロセスを適用できることである。
[0008] このような技術を用いた半導体装置として、第 2の文献 (International electron devic es meeting technical digest 1985,p.41)や、特許公報 JP- 1996- 130216Aには、各 MO SFET用ゲート電極材料として化学量論組成よりもシリコン (Si)含有量が多 ヽ Moシ リサイド又は Wシリサイドを用い、 P型 MOSFET用ゲート電極及び N型 MOSFET用 ゲート電極へそれぞれ B及び Asをイオン注入することで、実効仕事関数を 4. 2〜5. leVの範囲に制御したものが開示されている。
[0009] さらに、最近では、 N型 MOSFET用ゲート電極及び P型 MOSFET用ゲート電極と なるポリシリコンのゲートパターンを Niなどの金属で完全にシリサイド化してゲート電 極を形成するフルシリサイド技術が注目されている。この技術の特徴は、 CMOSのソ ース Zドレイン領域を形成、不純物活性ィ匕のための高温熱処理を行った後に、ポリシ リコンゲートパターンを自己整合的にシリサイド化することが可能なことである。このた め、従来の CMOSプロセスと整合性が高い。
[0010] 第 3の文献 (International electron devices meeting technical digest, 2002, p.24)お よび第 4の文献 (International electron devices meeting technical digest, 2003, p.31)【こ は、このフルシリサイド技術を用いた半導体装置が開示されている。すなわち、第 3及 び第 4の文献には、ゲート絶縁膜に Si02を用いゲート電極として Pや Bなどの不純物 を注入した多結晶シリコンのゲートパターンを Niで完全にシリサイドィ匕した Niシリサイ ド電極（N型 MOSFET用ゲート電極に Pドープ NiSi, P型 MOSFET用ゲート電極 に Bドープ NiSi)を用いることにより、実効仕事関数を最大で 0. 5eV変調させた技術 が開示されている。
[0011] ま 7こ、第 5の文献 (International electron devices meeting technical digest, 2004, p.9 1)および WO2006/001271号公報には、図 2に示すようなゲート絶縁膜として HfS iONの高誘電率絶縁膜を用い、完全にシリサイド化した Niシリサイド結晶相のゲート 電極を用いた半導体装置が開示されている。この MOSFETでは、 Niシリサイドの結 晶相（組成）を制御することにより実効仕事関数を制御して 、る（相制御 Niフルシリサ イド技術)。
[0012] 図 5A〜図 51に、 WO2006Z001271号公報に記載の製造プロセスを示す。この 製造プロセスでは、まず半導体基板 2内に N型 MOSFET用、及び P型 MOSFET用 のソース/ドレイン領域 6、半導体基板 2上にポリシリコン力もなるゲートパターン 14、 及びマスク層 15を設ける。図 5Aは、この状態の上面図、図 5B、 5C、 5Dはそれぞれ 、図 5Aの B— B'断面図、 C— C'断面図、及び、 D— D'断面図を表す。
[0013] 次に、図 5A〜5Dに示す状態において、全面に層間絶縁膜 10を形成する。この後 、層間絶縁膜 10の平坦ィ匕を行い、マスク層 15上部を露出させ、さらに、これを除去 することよってポリシリコン層 14を露出させる（図 5E、 5F)。
[0014] 次に、全面に Ni層 16を堆積させた後、 N型 MOSFET用ゲート電極となるゲートパ ターン上に Niの拡散防止層 18を設け、更にこの上に Ni層 16を堆積させる（図 5G、 5 H)。この後、ァニール処理を行うことにより、ゲートパターン 14をシリサイド化させて、 各 MOSFET用ゲート電極 8, 9を形成する（図 51、 5J)。この際、 N型 MOSFET用の ゲートパターン 14上の拡散防止膜 18上に堆積された Ni層 16はポリシリコンゲートパ ターンとは反応しないのに対して、 P型 MOSFET用のゲートパターン 14上に堆積し た Ni層は全てポリシリコンゲートパターンと反応し得る。この結果、実質的に N型 MO SFET用ゲート電極となるゲートパターン、 P型 MOSFET用ゲート電極となるゲート ノターン上に堆積する Niの膜厚を変えて、 Niシリサイドの結晶相を作り分けることが 可能となる。
[0015] 上記フルシリサイド技術を用いることにより、図 3に示すように、ゲート電極材料の組 成を変えることにより広範囲にわたって実効仕事関数の制御が可能となる。図 3から は、ゲート電極材料を NiSi2、 NiSi、 Ni3Siと変化させることで実効仕事関数を約 0. 4eV、変調可能なことが分かる。具体的に、 WO2006Z001271号公報では P型 M OSFET用のゲート電極材料として Ni3Si、 N型 MOSFET用のゲート電極材料とし て NiSi2を用いることで、 CMOSトランジスタの Vthを ±0. 3Vの範囲に設定可能とし ている。
[0016] 発明者の検討によれば、上記従来技術にはそれぞれ以下のような問題点が存在し ていた。第 1の文献に記載されているようなデュアルメタルゲート技術では、各 MOS FET用ゲート電極として異なる仕事関数を持った異種の金属、又は合金をそれぞれ 別々に作り分けている。このため、ゲート絶縁膜上に堆積したゲートパターンをエッチ ング除去して、各 MOSFET用のゲート電極を作り分ける必要があった。例えば、 P型 MOSFET用ゲート電極用のメタル材料をウェハー全面に成膜後、 N型 MOSFET 用ゲート電極用のメタル材料を成膜するためには、 N型 MOSFET用ゲートパターン 上に既に堆積して ヽる P型 MOSFET用ゲート電極用のメタル材料をゲート絶縁膜を 残してエッチング除去する必要があった。この結果、このエッチング除去時にゲート 絶縁膜の品質を劣化させて素子の特性や信頼性が低下する場合があった。さらに、 N型 MOSFETと P型 MOSFETのゲート電極に用いる異なる 2つのメタル材料を、 Si 基板に対して十分な選択比を有し、同時に加工するためのエッチング技術の開発が 困難であるといった問題があった。
[0017] 更に、第 2の文献および JP— 1996— 130216Aに開示されているような、 Si含有 量が化学量論組成よりも多い高融点金属シリサイドのゲート電極を用いる場合、ゲー ト電極へ注入された不純物がゲート電極外へ拡散したり、ソース Zドレイン領域の活 性ィ匕のための高温ァニール時にシリサイドが相分離して実効仕事関数のばらつきが 生じ、素子の再現性や均一性が低下する可能性があった。
[0018] 第 3の文献及び 4に記載されているような、不純物がドープされた多結晶シリコンを フルシリサイドィ匕することにより実効仕事関数を変調する技術では、ゲート絶縁膜が 高誘電率膜 (HfSiON)の場合、フルシリサイド化前の poly— SiZHfSiON界面に 生じるフェルミレベルのピンユング現象が解消せず、不純物による実効仕事関数の 変調効果を全く得ることが出来ないといった問題があった。このため MOSFETのしき V、値電圧を適切な値に設定できな!/、と 、つた問題があった。
[0019] 第 5の文献及び WO2006Z001271に記載の相制御 Niフルシリサイド技術では、 各 MOSFET用ゲート電極材料が直接接するような構造の場合、図 6の矢印に示す ように、フルシリサイド化（ァニール時）時に一方のゲート電極材料から他方のゲート 電極材料までゲート電極材料が拡散してしま ヽ、ゲート電極組成が不均一となって V thを所望の値に制御できな 、場合があった。
[0020] 図 4A〜4Dは各 MOSFET用ゲート電極材料が直接接するような構造において、 相制御 Niフルシリサイド技術でゲート電極を形成した場合における、理想的な構造 を表したものである。図 4Aは半導体装置の上面図である。また、図 4B、 4C、 4Dは、 図 4Aの半導体装置の B— B'断面図、 C C'断面図、 D— D'断面図である。相制 御 Niフルシリサイド技術によって N型 MOSFETと P型 MOSFET用のゲート電極とし て結晶相の異なる Niシリサイドを形成する場合、図 4A、図 4Bに示すように異なる結 晶相が素子分離領域上で接し、それぞれの結晶相を安定に維持する必要がある。
[0021] しかしながら、これらの半導体装置では、 N型 MOSFET用と P型 MOSFET用ゲー ト電極材料が素子分離領域上で連通して!/、るために、各 MOSFET用ゲート電極の 形成時、あるいは形成後のァニールプロセスの際に、一方から他方のゲート電極ま でゲート電極材料の拡散が起こり、ゲート電極の組成が所望のものからずれてしまう 場合があった。
[0022] 例えば、 WO2006Z001271号公報の半導体装置では、図 7に示すように、 P型 MOSFET領域上に堆積されていた余剰 Niが、横方向（P型 MOSFET用ゲート電 極力 N型 MOSFET用ゲート電極へ向力う方向：図 7中の矢印の方向）へ拡散する こととなっていた。従って、余剰 Niが素子分離領域を乗り越えて N型 MOSFET用ゲ ート電極となるゲートパターン中にまで拡散し、このゲートパターンをシリサイドィ匕して しまう場合があった。この結果、 N型 MOSFET用のゲート電極の一部に P型 MOSF ET用のゲート電極のシリサイドと同一の結晶相が形成されてしまい、 Vthのバラツキ を引き起こす場合があった。
[0023] さらに、これらの半導体装置では、上記シリサイドィ匕工程だけでなくゲート電極形成 後の後工程プロセスで熱処理を行うことによって、各 MOSFET用ゲート電極間でゲ ート電極材料が拡散してしまう場合があった。この結果、図 7に示すように各 MOSFE T用ゲート電極中に異なる結晶相の中間相又は混合相が形成されてしまい、 Vthの ノ ラツキが生じてしまって！/ヽた。
発明の概要
[0024] 本発明は、上記に鑑み、ゲート絶縁膜及びゲート電極の組成が均一で、信頼性を 低下させることなく広範囲に Vthの制御が可能で、 N型 MOSFET用のゲート電極と P 型 MOSFET用のゲート電極が異なるシリサイドからなる半導体装置及びその製造 方法を提供することを例示的な目的とする
[0025] 本発明は、一例として、半導体基板と、
前記半導体基板の表面部分を、 P型領域及び N型領域に区画する素子分離領域 と、
前記素子分離領域、 P型領域及び N型領域上に延在し、ゲート絶縁膜によって前 記 P型領域及び N型領域から絶縁されるゲート電極ラインと、
前記 P型領域及び N型領域のそれぞれに前記ゲート電極ラインを挟んで形成され るソース Zドレイン拡散層とを備え、
前記ゲート電極ラインは、前記 N型領域上に形成され、金属 Mlのシリサイドを含む 第 1シリサイド領域と、前記 P型領域上に形成され、金属 M2のシリサイドを含む第 2シ リサイド領域と、前記素子分離領域上に形成され、前記第 1シリサイド領域と前記第 2 シリサイド領域とを分離する不純物注入シリコン領域とを有することを特徴とする半導 体装置を提供する。 [0026] また、本発明は、別の例として、素子分離領域によって表面部分が N型領域及び P 型領域に区画された半導体基板上にゲート絶縁膜を形成する工程と、
前記素子分離領域及びゲート絶縁膜上にシリコンを含むゲート電極パターンを形 成する工程と、
前記 N型領域及び P型領域内のゲート電極パターンの両側にそれぞれソース Zド レイン領域を形成する工程と、
前記ゲート電極パターンを露出し前記ソース Zドレイン領域を覆う層間絶縁膜を形 成する工程と、
前記素子分離領域上のゲート電極パターンに選択的に不純物を注入し不純物注 入シリコン領域を形成する工程と、
前記 N型領域上のゲート電極パターンのシリコンと金属 Mlとを反応させて第 1シリ サイド領域を形成する工程と、
前記 P型領域上のゲート電極パターンのシリコンと金属 M2とを反応させて第 2シリ サイド領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法の製造方法を提供する。
[0027] なお、本明細書において、「高誘電率絶縁膜」（high— k膜)とは、一般にゲート絶 縁膜として従来カゝら用いられて来た二酸ィ匕ケィ素（Si02)の絶縁膜と区別する意味 において用いられるものであり、ニ酸ィ匕ケィ素よりも比誘電率が高い絶縁膜のことを 意味する。その具体的数値は限定されるものではな 、。
[0028] 本明細書において、「第 1ゲート電極」及び「第 2ゲート電極」とは、それぞれゲート 電極ラインのうち P型領域上の部分、 N型領域上の部分を表し、ゲート電極ラインのこ れ以外の部分はゲート電極には含まれな ヽ。
[0029] 本明細書において、ゲート電極の「実効仕事関数」あるいは「実効的な仕事関数」と は、一般に CV測定によるフラットバンドより求められるものであり、ゲート電極本来の 仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベル ピン-ング等の影響を受けた仕事関数を表すものである。このため、ゲート電極を構 成する材料本来の「仕事関数」とは区別される。
[0030] 本明細書において、「MOS」 (Metal Oxide Semiconductor)とは、導電体、絶縁体、 半導体の三層構造を意味し、導電体が金属単体、絶縁体が二酸化ケイ素に限定さ れるものではない。
[0031] 上記本発明の目的、及び、他の目的、構成及び効果は図面を参照した以下の記 述により明らかになる。
図面の簡単な説明
[0032] [図 1A]本発明の一実施例の半導体装置の上面図。
[図 1B]図 1Aの半導体装置の B— B'断面図。
[図 1C]図 1Aの半導体装置の C C'断面図。
[図 1D]図 1Aの半導体装置の D— D'断面図。
[図 2]本発明の別の実施例の半導体装置の断面図。
[図 3]フェルミレベルのピンユングによる Niシリサイド組成と実効仕事関数との関係を 表すグラフ。
[図 4A]従来の半導体装置の上面図。
[図 4B]図 4Aの半導体装置の B— B'断面図。
[図 4C]図 4Aの半導体装置の C C'断面図。
[図 4D]図 4Aの半導体装置の D— D'断面図。
[図 5A]従来の半導体装置の製造プロセスの一工程段階の上面図。
[図 5B]図 5Aの工程段階における B— B'断面図。
[図 5C]図 5Aの工程段階における C C'断面図。
[図 5D]図 5Aの工程段階における D— D，断面図。
[図 5E]図 5Aに後続する工程段階における図 5C、 5Dに対応する断面図。
[図 5F]図 5Eの工程段階における図 5Bに対応する断面図。
[図 5G]図 5Eに後続する工程段階における図 5C、 5Dに対応する断面図。
[図 5H]図 5Gの工程段階における図 5Bに対応する断面図。
[図 51]図 5Gに後続する工程段階における図 5C、 5Dに対応する断面図。
[図 5J]図 51の工程段階における図 5Bに対応する断面図。
[図 6]従来の半導体装置を表す断面図。
[図 7]従来の半導体装置を表す断面図。 [図 8]本発明の半導体装置の一例の断面図。
[図 9A]本発明の実施例の半導体装置の製造方法の一工程段階を示す断面図 圆 9B]図 9Aに後続する工程段階を示す断面図。
圆 9C]図 9Bに後続する工程段階を示す断面図。
圆 9D]図 9Cに後続する工程段階を示す断面図。
圆 9E]図 9Dに後続する工程段階を示す断面図。
圆 9F]図 9Eに後続する工程段階を示す断面図。
圆 9G]図 9Fに後続する工程段階を示す断面図。
圆 10A]本発明の実施例の半導体装置の製造方法の一工程段階を示す平面図。
[図 10B]図 10Aの工程段階における B— B'断面図。
圆 10C]図 10Aに後続する工程段階を示す平面図。
[図 10D]図 10Cの工程段階における D— D，断面図。
圆 11A]本発明の実施例の半導体装置の製造方法の一工程段階を示す断面図。
[図 11B]図 11 Aに後続する工程段階を示す断面図。
圆 11C]図 11Bに後続する工程段階を示す断面図。
圆 11D]図 11Cに後続する工程段階を示す断面図。
圆 11E]図 11Eに後続する工程段階を示す断面図。
圆 11F]図 11Eに後続する工程段階を示す断面図。
圆 12A]本発明の実施例の半導体装置の製造方法の一工程段階を示す断面図。
[図 12B]図 12Aに後続する工程段階を示す断面図。
圆 12C]図 12Bに後続する工程段階を示す断面図。
圆 12D]図 12Cに後続する工程段階を示す断面図。
圆 12E]図 12Dに後続する工程段階を示す断面図。
圆 12F]図 12Eに後続する工程段階を示す断面図。
圆 12G]図 12Fに後続する工程段階を示す断面図。
[図 13]従来の半導体装置のゲート電極中の不純物濃度の濃度プロファイルの一例を 示すグラフ。
発明を実施するための最良の形態 [0033] 以下に本発明の実施例を図面に基づいて説明する。本発明の理解を容易にする ために、全図を通して同様な要素には、同様な符号を付して示した。
[0034] 図 1A〜： LDは、本発明の、 N型 MOSFET及び P型 MOSFETを備えた半導体装 置の一例を示す図である。図 1Aはこの半導体装置の上面図、図 1B、 1C、 IDはそ れぞれ、図 1Aの半導体装置の B— B'断面図、 C C'断面図、 D— D'断面図を表 す。
[0035] 図 1A〜： LDに示すシリコン基板 1内には、 P型領域 (P型ゥエル; P型活性領域）、 N 型領域 (N型ゥエル; N型活性領域）が設けられている。 P型領域、 N型領域間には素 子分離領域 2が設けられ、これらの領域を絶縁分離 (素子分離)して!ヽる。
[0036] 図 1A、 IBに示すように、 P型領域上には、ゲート絶縁膜 3a、 3b、及び、第 2ゲート 電極 8aが設けられ、この第 2ゲート電極 8aの側面にはゲート側壁 7が設けられている 。ゲート絶縁膜は、 2層からなっており、 P型領域側には Si02膜 3a、高誘電率絶縁膜 (HfSiON膜) 3bが設けられている。更に、 P型領域内の第 2ゲート電極 8aを挟んだ 両側には、エクステンション領域 5及び N型のソース Zドレイン領域 4が設けられて!/ヽ る。そして、これら P型領域、ゲート絶縁膜 3a、 3b、第 2ゲート電極 8a、ェクステンショ ン領域 5及びソース Zドレイン領域 4と力 N型 MOSトランジスタが構成されている。
[0037] 同様に、図 1A、 1Cに示すように、 N型領域上にはゲート絶縁膜、第 1ゲート電極 9a 、第 1ゲート電極 9aの側面にはゲートサイドウォール 7が設けられている。ゲート絶縁 膜は Si02膜 3a、高誘電率絶縁膜 (HfSiON膜) 3bの 2層からなっている。 N型領域 内の第 1ゲート電極 9aを挟んだ両側には、エクステンション領域 5、及び P型のソース Zドレイン領域 4が設けられている。そして、これら N型領域、ゲート絶縁膜 3a、 3b、 第 1ゲート電極 9a、エクステンション領域 5及びソース Zドレイン領域 4とから P型 MO Sトランジスタが構成されて 、る。
[0038] これら第 1ゲート電極 9a、第 2ゲート電極 8aはゲート電極ラインの一部として構成さ れている。すなわち、本発明の半導体装置では、 N型 MOSFET、 P型 MOSFETの ゲート長方向（チャネル長方向、ソース Zドレイン領域の方向） 22に垂直、かつ半導 体基板に平行な方向 21に一本のゲート電極ライン 23が形成されている。このゲート 電極ライン 23のうち、 P型領域上の部分は N型 MOSFET用の第 2ゲート電極 8a (太 線の部分)を構成する。また、ゲート電極ライン 23のうち、 N型領域上の部分は P型 M OSFET用の第 1ゲート電極 9a (太線の部分)を構成する。
[0039] 第 1ゲート電極は、金属 Mlのシリサイドを含む第 1シリサイド領域力もなり、第 2ゲー ト電極は、金属 M2のシリサイドを含む第 2シリサイド領域力 なる。第 1及び第 2シリサ イド領域は、それぞれ第 1及び第 2ゲート電極の一部を構成していても、全部を構成 していても良い。第 1及び第 2シリサイド領域が、それぞれ第 1及び第 2ゲート電極の 一部を構成している場合には、後述するように第 1及び第 2ゲート電極が低抵抗層を 有していても良い。
[0040] また、第 1及び第 2シリサイド領域は、それぞれ金属 Mlのシリサイド及び金属 M2の シリサイドを含んでおり、これ以外にその他の成分を有していても良い。金属 Mlのシ リサイド及び金属 M2のシリサイドは、それぞれ単一のシリサイド成分であっても、複数 のシリサイド成分であっても良い。
[0041] 金属 Mlと M2とは互いに異なる金属元素であっても同じ金属元素であっても良い 力 金属 Mlのシリサイドと金属 M2のシリサイドとは同じ材料ではない。このため、金 属 Mlと M2とが同じ金属元素の場合には、金属 Mlのシリサイドと金属 M2のシリサイ ドとは互いに糸且成が異なるシリサイド (金属含有率の異なるシリサイド又はシリコン含 有率の異なるシリサイド）とする。
[0042] 更に、ゲート電極ライン 23は、第 2ゲート電極 8aを含む電極部分 8、第 1ゲート電極 9aを含む電極部分 9と、これらの電極部分 8、 9間に双方の電極部分が直接に接触し ないように、素子分離領域上に設けられた不純物拡散シリコン領域 (不純物領域) 20 と力も構成されている。すなわち、不純物領域 20は、ゲート電極ライン 23の厚み方向 24及び幅方向の全体にわたって設けられており、これにより不純物領域 20は、双方 の電極部分 8、 9の間に設けられ、電極部分 8と電極部分 9とが直接に接触することを 阻止する。
[0043] 不純物領域 20は、素子分離領域の一部の上に設けられていても、素子分離領域 全体の上に設けられていても良い。しかし、本発明の半導体装置では、不純物領域 20は素子分離領域上にしか設けられておらず、第 1及び第 2ゲート電極内にまでは 設けられていない。同様にして、電極部分 8及び 9はそれぞれ第 1及び第 2ゲート電 極と一致していても良いが、更に素子分離領域上の位置にまで延在して設けられて いても良い。不純物領域は、第 1及び第 2ゲート電極中よりも高い濃度で不純物を含 んでおり、これ以外にポリシリコンやその他の成分を含んでいても良い。
[0044] 不純物領域は、第 1及び第 2ゲート電極中よりも高い濃度で不純物を含んでいるた め、この不純物領域中の不純物元素により、ゲート電極材料の横方向への拡散が防 止され、第 1及び第 2ゲート電極の組成を均一なものとすることができる。
[0045] このように金属 Mlのシリサイドと、金属 M2のシリサイドとで互いに糸且成の異なるシリ サイドとすることで、第 1及び第 2ゲート電極材料により所望の実効仕事関数に制御 することができ、 N型 MOSFETと P型 MOSFETの Vthを所望の値に制御することが 可能となる。
[0046] 図 8は、本発明の半導体装置の他の一例を示すものである。図 8の半導体装置で は、第 1及び第 2ゲート電極 9a, 8aがそれぞれ 2層からなり、各ゲート電極の上部に 低抵抗層を有する点で図 1A〜1Dに示した半導体装置とは異なる。このように各ゲ ート電極 8a, 9aを 2層構造とし、最上部の層を低抵抗層とすることで、ゲート電極の 配線抵抗を低くすることが可能となる。
[0047] なお、「低抵抗層」とは、第 1及び第 2ゲート電極が 2層以上力もなる場合において、 最上部の層が最も電気抵抗値が低い層からなる場合に、この層のことを表す。低抵 抗層を有する第 1及び第 2ゲート電極としては例えば、以下の構成のものを挙げるこ とがでさる。
第 1ゲート電極力 金属 Mlのシリサイドとして、 Ni2Si結晶相又は Ni3Si結晶相を含 む第 1シリサイド領域、及び、 NiSi結晶相を有する低抵抗層を有する。第 2ゲート電 極力 金属 M2のシリサイドとして、 NiSi2結晶相を含む第 2シリサイド領域と、 NiSi結 晶相を有する低抵抗層とを有する。なお、本明細書においては、このように低抵抗層 がシリサイドを含む場合であっても、この低抵抗層は第 1及び第 2シリサイド領域には 含まれないものとする。従って、本明細書では、ゲート電極中において低抵抗層以外 のシリサイドを含む領域を第 1シリサイド領域、第 2シリサイド領域と呼ぶ。
[0048] 上記のように低抵抗層を設けることにより、配線とのコンタクト抵抗を効果的に減ら すことができる。また、このゲート電極の下層部と低抵抗の上層部を、同じ金属のシリ サイドで組成の異なるものとなるように構成することにより、製造プロセスを簡易にでき る。更に、各層を同じ金属の結晶相で形成することができ、ゲート電極ライン全体の 安定性を向上させることができる。
[0049] なお、第 1ゲート電極 9aと第 2ゲート電極 8aとは、電気的に接続されていても、接続 されていなくても良い。第 1ゲート電極 9aと第 2ゲート電極 8aとが電気的に接続されて いる場合には、この半導体装置は例えば CMOSFETを構成する。
[0050] 不純物領域は、素子分離領域上に設けられたゲート電極ラインの一部又は全部を 構成する領域のことであり、第 1及び第 2ゲート電極中よりも高い不純物濃度を有する 。つまり、不純物領域は、第 1及び第 2ゲート電極中で最も高い不純物濃度の値より も高い不純物濃度を有する。なお、この不純物領域は、 EDX (蛍光 X線)分析によつ て不純物元素の種類と厚み方向の不純物濃度プロファイルを測定することによって ½認することができる。
[0051] なお、上記不純物濃度とは、第 1及び第 2ゲート電極、並びに不純物領域中にそれ ぞれ複数種の不純物が含まれる場合、これら複数の不純物を合わせたものの濃度を 表しているのであり、単独の不純物の不純物濃度を表しているのではない。従って、 この場合、不純物領域中の全ての不純物を合わせた不純物の濃度は、第 1及び第 2 ゲート電極中の全ての不純物を合わせた不純物濃度の中で最も高!、不純物濃度よ りも高くなつている。
[0052] なお、製造方法によっては、第 1及び第 2ゲート電極中のゲート絶縁膜近傍には、 不純物が高濃度で含まれる薄 ヽ領域が存在する場合があるが、この場合にはこの領 域中の不純物の濃度は考慮しない。この第 1及び第 2ゲート電極中のゲート絶縁膜 近傍の高濃度不純物領域は、後述するように SIMS分析等によって明確に他の領域 と判別することができる。
[0053] 以下、このゲート電極中の不純物の濃度プロファイルについて説明する。図 13は、 従来の半導体装置において、このようなシリサイドィ匕後のゲート電極中の厚み方向（ 半導体基板の法線方向；例えば、図 1Dの矢印 24の方向）の不純物の濃度プロファ ィルの一例を表したものである。この不純物の濃度プロファイルは、 SIMS分析法（二 次イオン質量分析法）を用い、不純物として Asを注入した N型 MOSFET用ゲート電 極に関して測定を行ったものである。また、半導体基板側カゝら試料をエッチングしな がら、中に 1次イオンを入射させたものであり、 1次イオンとしては Csを用いた。図 13 中の横軸の深さ Onmの部分はゲート電極の最上部の面 (ゲート絶縁膜と接する側の 面と反対側の面）、図 13中の最も深さが深い部分はゲート電極のゲート絶縁膜と接 する部分を表す。
[0054] 図 13に示したグラフ（a)〜（c)の何れの場合も、グラフの右側端部に不純物濃度が 高いピーク A'が認められ、これらグラフ (a)〜（c)の半導体装置はゲート電極がピー ク A'の最右端の深さに相当する厚みを有していることが分かる。ここで、グラフの最 右端がゲート電極のゲート絶縁膜と接する部分を表して 、る。このグラフ（a)〜 (c)の ピーク A，は、ゲート電極の形成時 (シリサイドィ匕時）に、ゲート電極材料 (ゲートパター ン）が上部から下部に向力つてシリサイド化され、このシリサイドィ匕に伴ってゲート電極 材料中の不純物がゲート絶縁膜界面に掃き出されたものである。
[0055] このように、製法によってはゲート絶縁膜界面に不純物が高濃度で存在する領域が 形成されるが、この領域は SIMSによって明確に判別できる。そして、本発明では不 純物領域は、第 1及び第 2ゲート電極中でこの不純物が高濃度で存在する領域を除 V、た部分のうち、最も高 、不純物の濃度よりも高 、不純物濃度を有する。
[0056] なお、図 13 (a)〜（c)の各グラフによってゲート電極の厚みが異なるのは以下の理 由によるものである。すなわち、図 13 (a)〜（c)は順に不純物の注入量を多くしたも のを表している。上述のようにゲート電極材料中の不純物濃度が高くなるほどシリサ イド化は起こりに《なり、ゲート電極はより金属の原子組成比の小さなシリサイドから 構成されやすくなる。この結果、シリサイドィ匕時のゲート電極材料の膨張の程度は小 さくなり、ゲート電極の厚みも小さくなる。一方、ゲート電極材料中の不純物濃度が低 いとシリサイド化は起こり易くなり、ゲート電極はより金属の原子組成比の大きなシリサ イドから構成されやすくなる。この結果、シリサイド化時のゲート電極材料の膨張の程 度は大きくなり、ゲート電極の厚みは大きくなる。このようにゲート電極材料中の不純 物濃度によって形成後のゲート電極の厚みが異なるのは、不純物濃度によってシリ サイドィ匕速度及び金属 Mのシリサイドの組成が影響を受けるためである。
[0057] また、本発明の不純物領域は高濃度の不純物元素を含むが、これ以外にポリシリコ ンゃ若干のその他の成分が含まれて!/、ても良 、。このように不純物領域が設けられ ていることにより、第 1及び第 2ゲート電極は互いに直接、接しないようになつている。 更に、不純物領域は各ゲート電極材料の拡散を防止する効果を有しており、各ゲー ト電極材料は不純物領域を介して互いに他方のゲート電極材料中に拡散しな 、よう になっている。以下、この理由について説明する。
[0058] 従来の N型 MOSFET及び P型 MOSFETを備えた半導体装置は、各ゲート電極 の構成材料が直接に、接触しており、各 MOSFET用のゲート電極材料をそれぞれ 個別又は同時に形成していた。このため、この各ゲート電極の構成材料が接する界 面を通してゲート電極材料の相互拡散が起こり、均一な組成のゲート電極材料を形 成することが困難であった。
[0059] すなわち、このようなゲート電極材料の不均一化は、主に一方と他方のゲート電極 材料の界面を介して、例えば、一方のゲート電極材料であるシリコン濃度が高いシリ サイド中を、他方のゲート電極材料である金属濃度が高いシリサイドを構成していた 金属元素が拡散することによって起こっていた。この際、一方のゲート電極材料であ るシリサイドがいくつかの結晶相をとることが可能であり、最も金属濃度が高い結晶相 でない場合、ゲート電極を構成するシリサイド中に金属元素がさらに拡散し、最終的 に一方のゲート電極中にまで拡散して組成の均一性を損なうこととなっていた。
[0060] これに対して、本発明の半導体装置では、以下のようにしてゲート電極材料の拡散 防止効果を発現するものと考えられる。すなわち、本発明の半導体装置は、素子分 離領域上のポリシリコン中に高濃度で不純物元素を含有している。このため、この半 導体装置の製造時には、一方のゲート電極材料であるポリシリコンがシリサイドィ匕され 、素子分離領域上の高濃度で不純物を含有する領域にまで金属元素が拡散してポ リシリコン中の不純物を搔き出し、不純物を低濃度に含むシリサイドを形成しようとす る。しかし、ここでポリシリコン中に不純物元素が高濃度で存在すると、ポリシリコン中 でシリコン原子と結合しているより多くの不純物を搔き出さなければならず、ポリシリコ ン中に不純物が存在しないか低濃度で存在する場合と比べて、シリサイドの形成に より多くのエネルギーが必要となる。この結果、金属元素の拡散速度が低下し、シリサ イド化が起こりにくくなるものと考えられる。 [0061] 一方、第 1及び第 2ゲート電極の何れか一方が既に形成され他方のゲート電極を形 成する場合、又は既に第 1及び第 2ゲート電極の双方とも形成された場合では、一方 のゲート電極材料である金属元素が素子分離領域上の高濃度で不純物を含有する 領域中を拡散'シリサイド化すると、この金属元素によって不純物が他方のゲート電 極材料中に搔き出されようとする。しかし、この不純物が搔き出される他方のゲート電 極材料中には既に金属シリサイドが形成されているため、この金属シリサイド中への 不純物の搔き出しは極めて困難となる。従って、金属元素によって不純物元素が搔 き出されることはなく、結果的にこの高濃度で不純物を含有する領域中への金属元 素の拡散は困難になる。このようにして、不純物領域によりシリサイドィ匕はより一層、 起こりにくくなるものと考えられる。
[0062] また、従来のフルシリサイド電極はポリシリコンのゲートパターン上に金属層を堆積 させ、ァニール処理 (熱処理)を行うことによりゲートパターンを上部から下部（ゲート 絶縁膜側）に向力つて順次、シリサイド化することにより形成していた。このため、この シリサイドィ匕に伴いポリシリコンゲートパターン中に不純物元素が含まれる場合は、こ の不純物は上部から下部に向かって搔き出される。従って、フルシリサイド化を行つ た場合には、この不純物元素はゲート絶縁膜近傍の非常に薄い領域に偏祈し、この 部分以外の不純物元素は当初のポリシリコンゲートパターン中の不純物元素濃度よ りも低くなつていた。
[0063] このような不純物濃度プロファイルは、従来の素子分離領域上の各 MOSFET用ゲ ート電極材料が接する界面においても同様である（ゲート絶縁膜近傍の部分のみが 高い不純物濃度となっているに過ぎない）。従って、この界面ではゲート電極ラインの 厚さ方向（半導体基板の法線方向）の全体にわたって、各ゲート電極材料の相互拡 散を効果的に防止することができず、各ゲート電極の組成が不均一となって、各 MO SFETの Vthを所望の値に制御することが困難となっていた。
[0064] これに対して、本発明の半導体装置は、不純物領域では、ゲート電極ラインの厚さ 方向（半導体基板の法線方向）の全体にわたって不純物が分布している。また、この 不純物領域は、下記製造方法の一例にも例示されているように、予めポリシリコンゲ ートパターン中に注入した不純物がシリサイド化に伴い偏祈したものであり、当初の ポリシリコンゲートパターン中に注入した不純物が偏析されて高濃度になったもので ある。従って、この不純物領域を介して、各ゲート電極材料の相互拡散を効果的に防 止することができる。
[0065] なお、不純物領域中の不純物濃度が高くなるほどシリサイドを構成する金属の拡散 が抑制され、各ゲート電極を構成する組成の異なるシリサイド間の相互拡散、及びこ れに伴う相変化を抑制することができる。なお、通常のゲート電極を形成するための ポリシリコン中の不純物濃度は I X 102Qcm 3未満となっている。従って、上記のように シリサイドィ匕を行った後のゲート電極中のゲート絶縁膜近傍以外の部分の不純物濃 度は、不純物の偏析によりこれよりも低くなる。従って、不純物領域中の不純物濃度 力 S i X 102Qcm 3以上のとき、不純物の拡散防止効果を有効に発現させることができる
[0066] また、不純物領域の主成分がシリコンの場合、 1 X 1021cm 3以上の濃度はシリコン 中の不純物の固溶限界濃度 (シリコン中に溶解できる上限濃度）に近い。このため、 この不純物領域中の不純物濃度としては、具体的には 1 X 1021cm 3以上が好ましぐ このような不純物濃度ではシリサイド化のための金属をほとんど拡散させることがない 。より好ましくは、不純物濃度が 1 X 1022以上であるのが良い。このような場合、不純 物領域中へのシリサイド用の金属の拡散がほとんど生じなくなる。この結果、素子分 離領域上において各ゲート電極を構成する異なる組成のシリサイドの安定な界面を 形成することができ、各ゲート電極の組成を均一で安定したものにすることができる。 なお、不純物領域中に含まれる不純物元素の種類は一つであっても、複数種であつ ても良い。不純物領域中に複数種の不純物元素が含まれる場合、これら不純物元素 全体の濃度が上記範囲にあることが好まし 、。
[0067] 不純物領域中に含まれる不純物元素の種類としては、ボロン、ヒ素、リン、アンチモ ン、窒素、炭素、フッ素を用いることが好ましい。これらの不純物元素は単独で、又は 複数種を組み合わせて用いることができる。これらの中でもより好ま 、不純物元素 力も順に、アンチモン、ヒ素、リン、ボロンを挙げることができる。アンチモン、ヒ素、リン 、ボロンは、ポリシリコン中に高濃度で注入しても、高抵抗になったり凝集したりするこ とがない。また、これらの不純物元素の中でも原子半径が大きい不純物元素ほどシリ サイドィ匕時に金属原子の拡散を防ぐ効果が高 、。
[0068] 不純物領域は、素子分離領域上のゲート電極ライン部分の一部、又は全部を構成 している。このため、素子分離領域上における不純物領域の水平方向（N型 MOSF ET用ゲート電極から P型 MOSFET用ゲート電極に向力う方向；ゲート長方向に垂 直かつ半導体基板に平行な方向）の長さ T1は、素子分離領域の長さ T2と同じ力、 T 2よりも小さくなつて!/、る（Tl≤T2となって!/、る）ことが好まし!/、。この理由は、 Tl >Τ 2であると、各 MOSFET用ゲート電極が一部に高濃度の不純物を含むこととなって しまい、各ゲート電極の糸且成が不均一となって、 Vthのバラツキが生じてしまうためで ある。
[0069] また、不純物領域の水平方向の厚さ T1は、本発明の効果を損なわない範囲で可 能な限り薄いことが望ましい。具体的には、 T1はラフネスを考慮すると lnm以上が好 ましぐ不純物領域形成時のためのイオン注入時の露光強度を考慮すると 3nm以上 力 り好ましい。また、ゲート電極ライン中のシリサイド領域の割合が高くなりゲート電 極ライン全体の抵抗値を低く抑えることが可能なため、 lOnm以下であることが好まし い。
[0070] 本発明の各 MOSFETに含まれるゲート絶縁膜としては、特に限定されるわけでは なぐ 1層又は 2層以上の層から構成されていても良い。また、ゲート絶縁膜としては、 高誘電率材料を用いることが好まし 、。この高誘電率材料を下記のように相制御フル シリサイド技術と組み合わせて使用することで最も効果を発揮することができる。この 理由は、後述のように相制御フルシリサイド技術をゲート絶縁膜に高誘電率材料と組 み合わせて用いることで広い実効仕事関数の制御幅を実現できるためである。
[0071] 高誘電率材料を用いたゲート絶縁膜としては、高誘電率絶縁膜、シリコン酸ィ匕膜も しくはシリコン酸窒化膜上に高誘電率絶縁膜が積層されたゲート絶縁膜を挙げること ができる。
ここで、「高誘電率絶縁膜」とは、二酸ィ匕シリコン (SiO )の比誘電率よりも大きな比誘
2
電率をもつ材料のことを表す。この材料としては、金属酸化物、金属シリケート、窒素 が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。
[0072] これらの高誘電率絶縁膜の中でも、結晶化が抑えられ信頼性が向上する点力 窒 素が導入された高誘電率絶縁膜を用いることが好ま ヽ。高誘電率材料に含まれる 金属元素としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ハフニウム（ Hf)またはジルコニウム（Zr)が好ましい。このような高誘電体率材料としては、 Hf又 は Zrと Siとを含む金属酸ィ匕物、この金属酸ィ匕物にさらに窒素を含む金属酸窒化物を 挙げることができ、 HfSiOがより好ましぐ HfSiONが更に好ましい。
[0073] また、高誘電率材料としては、 HfSiON力 原子組成比がずれたものを用いること ができる。具体的には、 HfaSibONとしたとき、 Hfと Siとの平均濃度比 (原子数比） a Z(a+b)は 0. 3以上 0. 7以下であることが好ましい。この比が 0. 3以上であると、デ バイス動作時におけるゲート絶縁膜中を流れるリーク電流を効果的に抑えることがで き、消費電力をより十分に低減することができる。一方、この比が 0. 7以下であると、 HfSiON膜の耐熱性を確保でき、デバイスの製造プロセス中における HfSiON膜の 結晶化や欠陥生成が抑えられ、 HfSiON膜の信頼性低下や性能低下を抑えること ができる。
[0074] ゲート絶縁膜が複数の層からなりその中の一部が高誘電率絶縁膜の場合、高誘電 率絶縁膜はゲート電極と接するように設けられることが好ま 、。ゲート電極とこれに 接する高誘電率絶縁膜との組み合わせにより、トランジスタの Vth (しき 、値電圧）を 広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減 らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜と シリコン基板界面にシリコン酸ィ匕膜もしくはシリコン酸窒化膜を設けてもよい。
[0075] 本発明にお 、て、 N型 MOSFET用ゲート電極 8a、 P型 MOSFET用ゲート電極 9a 、及びゲート電極上部 8bは何れもシリサイド結晶相（ィ匕学量論組成)であることが望ま しい。ゲート電極を構成するこれらの層を化学量論組成とすることで、熱的にも電気 的にも安定なシリサイド結晶相を実現することが可能である。この結果、素子性能の ノ ラツキを抑えることが可能である。
[0076] 第 1ゲート電極は金属 Mlのシリサイドを含む第 1シリサイド領域を有し、第 2ゲート 電極は金属 M2のシリサイドを含む第 2シリサイド領域を有する。金属 Mlと M2とは互 いに異なる金属元素であっても同じ金属元素であっても良いが、金属 Mlのシリサイ ドは金属 M2のシリサイドと異なる材料の必要がある。このため、金属 Mlと M2とが同 じ金属元素の場合には、金属 Mlのシリサイドと金属 M2のシリサイドとは互いに糸且成 が異なるシリサイド (金属含有率の異なるシリサイド;シリコン含有率の異なるシリサイド )とする必要がある。
[0077] なお、ゲート電極をフルシリサイド化するための金属 Ml、 M2としては、以下のよう な条件を満たすものを用いることが好まし 、。
(I)ソース Zドレイン領域中の不純物の再拡散が起らない温度で完全にシリサイドィ匕 でさるちの。
(II) Si濃度が高い結晶相から、金属濃度が高い結晶相まで複数種の結晶相が形成 可能であるもの。
[0078] 上記 (I)の条件を満たす金属としては、 700°C以下でシリサイド化できる金属が望ま しい。
また、上記 (Π)の条件に従って複数種の結晶相を形成することにより、シリサイド自身 の仕事関数が組成に応じて変化するため、複数種の結晶相の形成によるシリサイド のゲート電極の組成変化を利用して、実効仕事関数の制御が可能になる。
[0079] 更に、このような組成による実効仕事関数の制御範囲を広くする観点から、ゲート絶 縁膜として前述の高誘電率材料を用いることが好ま ヽ。高誘電率材料を有するゲ ート絶縁膜上のゲート電極にっ 、てゲート絶縁膜に接する領域力 N型 MOSFET 用の第 2ゲート電極として Si濃度が高いシリサイド、 P型 MOSFET用の第 1ゲート電 極として金属濃度が高いシリサイドを用いることにより、ゲート絶縁膜として Si02を用 いた場合と比べてシリサイド組成の変化に対応して大幅に実効仕事関数を変化させ ることがでさる。
[0080] すなわち、この現象は高誘電率材料のゲート絶縁膜上にシリコンを含むゲート電極 を形成したときに生じるフェルミレベルのピンユングと関係がある。例えば、 HfSiON 力もなる高誘電率ゲート絶縁膜上に Si濃度が高いシリサイド電極を形成すると、シリ サイド化前の多結晶シリコン/ HfSiON界面で生じるフェルミレベルのピンユングの 影響が解消されずに残る。このため、シリサイド電極の仕事関数が HfSiON上の多 結晶シリコン電極のフェルミレベルのピン-ング位置である 4. 1〜4. 3eVに近い値と なる。一方、シリサイド電極中の金属の濃度が高くなるとフェルミレベルのピンユング が弱まり、ほぼ、シリサイド本来の仕事関数の値が反映されるようになる。
[0081] このように、高誘電率材料を有するゲート絶縁膜上に、 N型 MOSFET用の第 2ゲ ート電極と P型 MOSFET用の第 1ゲート電極とで互いに結晶相の異なるシリサイドの ゲート電極を形成すると、組成の違いに対応したシリサイド自身の仕事関数変化に加 えて、フェルミレベルのピンユング緩和効果が生じ、ゲート絶縁膜として Si02を用い た場合と比べて、より広い実効仕事関数制御幅を得ることができる。このような実効仕 事関数の制御は、ゲート絶縁膜中の第 1及び第 2ゲート電極に接する側に高誘電率 絶縁膜、第 1及び第 2ゲート電極中のゲート絶縁膜に接する側にそれぞれ金属 Ml のシリサイドを含む第 1シリサイド領域、金属 M2のシリサイドを含む第 2シリサイド領域 を設けることによって可能となる。
[0082] 以上のように (I)、 (II)の条件を満たすシリサイド化用の金属としては Niが好適であ る。 Niを用いることにより 650°C以下のァニールで多結晶シリコンを完全にシリサイド 化することが可能であり、ァニール時の温度や Niの供給量を変えるだけで段階的に 組成の異なる結晶相を形成することができる。
[0083] ゲート電極材料として Niシリサイドを用いる場合、金属 Mlのシリサイドが NixSil-x ( 0. 6≤χ< 1)であることが好ましぐ NixSil-x (0. 6<x< 0. 8)であることがより好ま しぐ NixSil-x(0. 7<x< 0. 8)であることがさらに好ましい。
また、第 2ゲート電極に含まれる金属 M2のシリサイド力 NiySil-y(0<y≤0. 5)で あることが好ましぐ NiySil- y(0. 25<y< 0. 45)であることがより好ましぐ NiySil- y(0. 25<y< 0. 35)であることがさらに好ましい。なお、 Niシリサイドの結晶相は、 主として NiSi結晶相、 NiSi結晶相、 Ni Si結晶相、 Ni Si結晶相、 Ni ISil結晶相
2 3 2 2 3 2
、Ni Si結晶相に分類される。
3
[0084] 素子特性のバラツキを最小限に抑えるためには、ゲート電極のゲート絶縁膜と接す る部分が単一の結晶相からなることが望まし 、。このように単一の結晶相からなる好ま しい結晶相の組み合わせを以下に示す。
[0085] 第 1ゲート電極が Ni Si結晶相、及び Ni Si結晶相の何れか一方の結晶相を有し、
3 2
第 2ゲート電極が NiSi結晶相、及び NiSi結晶相の何れか一方の結晶相を有する。
2
[0086] 前述した理由から、第 1及び第 2ゲート電極の少なくともゲート絶縁膜に接する領域 をこれらの組成の結晶相とし、ゲート絶縁膜の少なくともゲート電極に接する側を HfS iON膜等の高誘電率絶縁膜とすることにより、より広い範囲で実効仕事関数を制御 することが可能となる。
[0087] なお、シリサイドィ匕時の熱履歴によってはこれらの結晶相の混合相がゲート電極中 に分布することがある。このため、ゲート電極の平均的な組成が化学量論組成力ゝら若 干、外れることもある。しかし、本明細書ではこのような場合であっても、上記の組成 範囲にあるものとする。
[0088] 本発明では、このように Niシリサイド結晶相のゲート電極と、高誘電率絶縁膜のゲ ート絶縁膜を組み合わせたデバイス構造とすることによって低電力動作の CMOSデ バイスに最適なしきい値 Vth (0. 3〜0. 5V)を実現することができる。
[0089] さらに、ゲート電極上部に低抵抗シリサイド層を形成することでゲート電極のコンタク ト抵抗を低減することが可能である。ゲート電極上部を構成する低抵抗層としては、 N iモノシリサイド (NiSi)結晶相から構成することが望ましい。 Niモノシリサイドは、 Niを 含むあらゆるシリサイド材料の中で最も抵抗率の低いシリサイドの一つであり、 NiSi 層をゲート電極上部に形成することによりゲート電極ライン全体の抵抗を最小限に抑 えることが可能である。
[0090] 以下に、本発明の半導体装置の製造方法の一例を示す。この製造方法は、以下の 点で従来の半導体装置の製造方法とは異なる特徴を有する。
(a)半導体基板上に設けたゲートパターンのうち素子分離領域上の部分にのみ、ゲ ートパターンの厚み方向の全体にわたって不純物を注入する。
(b)第 1及び第 2ゲート電極を形成するためのシリサイド化 (第 1シリサイド化、第 2シリ サイド化）の際に、ゲートパターンの不純物を注入した部分上にマスクを設ける。
[0091] 本発明の製造方法では、上記 (a)、 (b)の特徴を有するため、このシリサイドィ匕の際 に素子分離領域上の、不純物を高濃度で注入したポリシリコン領域のシリサイドィ匕は 横方向（N型 MOSFET用ゲート電極材料力 P型 MOSFET用ゲート電極材料に 向かう方向； P型 MOSFET用ゲート電極材料から N型 MOSFET用ゲート電極材料 に向力う方向；ライン状ゲート電極の延在方向；ゲート長方向と垂直且つ半導体基板 と平行な方向）に進む。この結果、素子分離領域上のゲート電極ライン内には、その 厚み方向（半導体基板の法線方向）の全体にわたって、不純物を高濃度に含有する ポリシリコン領域 (不純物領域)が形成される。
[0092] これに対して、従来の半導体装置では、主にゲート電極を形成するためのシリサイ ド化がゲートパターンの厚み方向にのみ進行する。このため、不純物を高濃度に含 有する領域は形成されないか、ゲート絶縁膜の近傍にのみ非常に薄い層が形成され る。
[0093] なお、金属 Mlのシリサイド、及び金属 M2のシリサイドは、化学量論組成のシリサイ ド結晶相とすることが好ましい。このようなシリサイド結晶相を形成するためには、ポリ シリコン上に金属層を堆積し、これを熱処理することによってポリシリコンを完全にシリ サイドィ匕するフルシリサイド技術を用いることによって可能である。フルシリサイド技術 を用いることにより、シリサイド結晶相が自己整合的に形成されるので、シリサイド組 成をィ匕学量論組成とすることが可能である。
[0094] 例えば、金属 Ml, M2として Niを用いる場合、金属 Mlのシリサイドとして Ni Si結
2 晶相、又は Ni Si結晶相、金属 M2のシリサイドとして NiSi結晶相、又は NiSi2結晶相
3
を形成することが好ましい。
[0095] これらの Niシリサイド結晶相を形成するための条件としては、（1)ポリシリコンのゲー トパターン上に堆積させる Ni層の膜厚 (埋め込み絶縁膜の法線方向の厚さ) TNiとゲ ートパターンの膜厚 TSiとの比、 TNiZTSi、（2)シリサイド化 (第 1シリサイド化、第 2シ リサイド化）時のァニール温度、を挙げることができる。
[0096] 具体的には、上記（1)、 (2)の条件と Niシリサイドの結晶相の糸且成との関係は、表 1 で表される。
[0097] [表 1]
TNl/TSi
0 . 3 3 0 . 6 7 1 . 2 0 1 . 8 0
6 5 0 NiSi2+NiSi
6 0 0 NiSi
ァニール 5 0 0 NiSi NiSi NiSi+Ni3Si 温度 CC)
4 5 0 NiSi NiSi NiSi+Ni3Si
4 0 0 NiSi NiSi NiSi+NisSi このため、表 1に示されるような、 TNiZTSi及びァニール温度と Niシリサイド組成と の関係を考慮してシリサイドィ匕時の条件を調節することにより、目的の糸且成の Niシリ サイドを得ることができる。なお、この熱処理は、金属膜の酸化を防ぐため非酸化雰 囲気中であることが求められる。
[0098] NiSi結晶相を得るための典型的な条件としては例えば、 0. 55≤TNi/TSi≤0. 9 5を挙げることができる。 NiSi結晶相を得るための典型的な条件としては例えば、シ
2
リサイド化時の温度（ァニール温度）が 650°C以上、 0. 28≤TNi/TSi≤0. 54を挙 げることができる。
[0099] Ni3Si結晶相を得るための典型的な条件としては例えば、 1. 60≤TNiZTSiを挙 げることができる。
[0100] 一方、これに対して JP— 1996— 130216Aに記載されているように、シリサイドから なるゲート電極を形成する他の方法として CVDによる形成法が考えられる。しかしな がら、 CVD法を用いる場合は、シリサイド組成をプロセスガスの流量比やプロセス温 度で制御する必要があるため、自己整合的にシリサイド組成を制御することが困難と なり、ゲート電極の組成をィ匕学量論組成とすることは上記フルシリサイド技術と比べて 容易ではない。さらに、半導体装置の製造工程において、ゲート電極形成後に熱処 理を行うことによってシリサイドの相分離が生じやすぐ素子性能バラツキが増大して しまう恐れがある。このため、上記のような製造方法により、シリサイドィ匕を行うことが好 ましい。
以下、本発明の実施例を、図面を参照して説明する。
[0101] [実施例 1]
図 9A〜9Gは本実施例に関わる半導体装置の製造工程を示した断面図である。な お、図 9A〜9Gでは、簡略ィ匕して N型 MOSFETの製造工程部分のみを示し、 P型 MOSFETの製造工程は示していない。まず、 N型領域と P型領域を有するシリコン 基板 1を準備した。図 9Aに示すように、シリコン基板 1の表面領域に STI(Shallow Tre nch Isolation)技術を用いて素子分離領域 2を形成し、素子分離領域 2によって N型 領域と P型領域が絶縁分離されるようにした。続いて、素子分離されたシリコン基板表 面に絶縁膜 3 (3a、 3b)を形成した。この絶縁膜は、シリコン酸化膜 3aと高誘電率絶 縁膜 3bからなる構造を有する。
[0102] 本実施例では、絶縁膜中の Hf濃度が深さ方向で変化していて、ゲート電極とゲー ト絶縁膜との界面付近における Hfの濃度が最も高ぐ HfSiON膜中の平均 Hf濃度 比 HfZ (Hf+Si)が 0. 5であり、シリコン基板とゲート絶縁膜との界面付近はシリコン 熱酸化膜の組成となって!/、る Hf SiON及び SiO組成を有する絶縁膜を形成した。
2
[0103] 上記のような絶縁膜を得るためには、まず、 1. 9nmのシリコン熱酸ィ匕膜 3aを形成し た後、 0. 5nmの Hfをロングスロースパッタ法で堆積し、酸素中で 500°C、 1分および 窒素中で 800°C、 30秒の 2段階熱処理することにより Hfを下地のシリコン酸ィ匕膜中 へ固相拡散させることにより HfSiO膜を形成した。その後、 NH雰囲気中 900°C、 10
3
分の窒化ァニールを行い、 HfSiON膜 3bを得た。
[0104] 次に、絶縁膜上に厚さ 60nmの多結晶シリコン膜 14と厚さ 60nmのシリコン酸ィ匕膜 15の積層膜を形成した後、この積層構造を、図 9Bに示すように、リソグラフィー技術 および RIE(Reactive Ion Etching)技術を用いて、ゲート絶縁膜と、 N型領域上から素 子分離領域上を経由して P型領域城上まで延在するゲート電極の寸法に対応したゲ ートパターンに加工した。
[0105] 続いて、多結晶シリコン膜 14とシリコン酸ィ匕膜 15をマスクとして N型領域、 P型領域 にそれぞれイオン注入を行い、各領域内にエクステンション拡散領域 4を自己整合的 に形成した。
[0106] 次に、図 9Cに示すように、シリコン酸ィ匕膜を堆積し、その後エツチノックすることに よってポリシリコン膜及びシリコン酸ィ匕膜の側面にゲート側壁 7を形成した。この状態 で N型領域、 P型領域にそれぞれ再度イオン注入を行い、活性化ァニールを経てソ ース Zドレイン領域 5を形成した。
[0107] 次に、図 9Dに示すように、厚さ 10nmの金属膜 16をスパッタにより全面に堆積した 。この金属膜 16としては、 Co膜を用いた。次に、熱処理を行って、ゲート側壁膜 7、 ゲート電極上部のシリコン酸ィ匕膜層 15及び素子分離領域 2をマスクとして、ソース/ ドレイン領域 5に厚さ約 30nmのコバルトダイシリサイド（CoSi )層 6を形成した。この
2
Co膜により、ソース/ドレイン領域 5のコンタクト抵抗を抑えることができる。 [0108] 最後に、熱処理においてシリサイドィ匕しな力つた余剰の Co膜 16を、硫酸過酸化水 素水溶液を用いてウエットエッチングにより除去した（図 9E)。このときの半導体装置 の上面図を図 10A、半導体基板の法線方向における断面図を図 10Bに示す。図 10 A、 10Bに示すように、本実施例では N型 MOSFETと P型 MOSFETの第 1及び第 2ゲート電極がゲート電極ライン内に設けられている。
[0109] 次に、図 9Fに示すように、 CVD(Chemical Vapor Deposition)法によってシリコン酸 化膜の層間絶縁膜 10を形成した。この層間絶縁膜 10を CMP(Chemical Mechanical Polishing)技術によって図 9Gに示すように平坦ィ匕し、さらに、層間絶縁膜 10の表面付 近を HF溶液処理でエッチバックを行うことで多結晶シリコン膜 14の上部表面を露出 させた。このときの半導体装置の上面図を図 10C、半導体基板の法線方向における 断面図を図 10Dに示す。
[0110] 図 11A〜： L 1Fは、本実施例の半導体装置の製造方法の図 9Gに後続する段階を、 MOSFETのチャネル長方向と垂直方向における断面図で順次に示して ヽる。次に 、図 11Aに示すように、素子分離領域上のゲートパターンが露出するようにフォトレジ ストでマスクパターンを形成し、素子分離領域上に形成されたポリシリコンのゲートパ ターンの厚み方向の全体にわたって不純物が分布するように不純物をイオン注入し 、不純物注入領域 21を形成した。
[0111] このゲートパターン中に注入された不純物を元にして、後のゲート電極の形成工程
(シリサイドィ匕工程）により、ゲート電極の構成材料の横方向（N型 MOSFET用ゲート 電極から P型 MOSFET用ゲート電極に向力う方向； P型 MOSFET用ゲート電極か ら N型 MOSFET用ゲート電極に向力う方向；ライン状ゲート電極の延在方向；ゲート 長方向と垂直且つ半導体基板と平行な方向）への拡散を防ぐ不純物領域 21が形成 される。
[0112] このゲートパターン中に注入する不純物種としては、ボロン、ヒ素、リン、アンチモン 、窒素、炭素、又はフッ素を用いることができる。この中でもより好ましい不純物元素 力も順に、アンチモン、ヒ素、リン、ボロンを挙げることができる。アンチモン、ヒ素、リン 、ボロンは、ポリシリコン中に高濃度で注入しても、高抵抗になったり凝集したりするこ とがない。また、これらの不純物元素の中でも原子半径が大きい不純物元素ほどシリ サイドィ匕時に金属原子の拡散を防ぐ効果が高 、。
[0113] 本実施例では、素子分離領域上に形成されたポリシリコンのゲートパターン中へ 3
X lO20cm-3の濃度となるように 30keVでアンチモン（Sb)を注入した。この際、不純 物のイオン注入は、最終的に不純物領域 20が素子分離領域上にのみ形成されるよ う、ゲートパターン中の注入位置を注意する必要がある（最終的に不純物領域 20の 水平方向の厚さ T1は、素子分離領域の幅 T2よりも小さくなるようにする必要がある）
[0114] その理由は、後の工程でァニール処理により N型領域及び P型領域上のゲートパタ 一ンのシリサイド化をそれぞれ別工程で行うことにより第 1及び第 2ゲート電極を形成 している。この際、ゲートパターンのシリサイド化に伴って、素子分離領域上に注入し た不純物元素もシリサイドィ匕を行って 、な 、他方の活性領域上のゲートパターン側 へ拡散する。具体的には、不純物は横方向にも拡散し、この拡散距離は予め設けた ポリシリコンゲートパターンの高さと同程度となる。そこで、このようなァニール時の不 純物元素の拡散を考慮した上で、最終的に素子分離領域上にのみ不純物領域 20 が形成されるようにイオン注入を行う必要がある。
[0115] 本実施例では、ポリシリコンゲートパターンの高さを 60nmとした。このため、ポリシリ コンゲートパターン中へ注入された不純物力 後のァニール工程によって 60nm以 下の範囲で横方向へ拡散することを考慮して素子分離領域上に形成したポリシリコ ンゲートパターン中へ Sbを注入する必要がある。具体的に、本実施例では、素子分 離領域上のゲートパターンの末端力 60nm以上、内側の領域に不純物のイオン注 入を行った。
[0116] 次に、図 11Bに示すように、素子分離領域上のイオン注入を行ったゲートパターン 部分 (不純物注入領域 21)から P型 MOSFET用の第 1ゲート電極となる（N型領域 上の）ポリシリコンゲートパターン上までの部分に、シリサイドィ匕を防ぐためのシリサイ ド化防止膜 18 (マスク (A) )を設けた。この際、シリサイド化防止層 18は、シリサイドィ匕 工程 (熱処理工程；ァニール工程）にお 、てシリサイドィ匕する金属の拡散を防止でき 、かつ自身が安定なものを選ぶ必要がある。更に、このシリサイドィ匕防止層 18として シリサイドィ匕した金属および層間絶縁膜に対して選択的にエッチングできるものを選 択すると、素子作製工程が簡便になるため好適である。本実施例では、シリサイドィ匕 防止層 18として 20nmの TiNを 300°Cで反応性スパッタ法にて堆積した。
[0117] 次に、全面に N型 MOSFET用の第 2ゲート電極となるポリシリコンのゲートパター ン 14上に、シリサイド化させるための金属膜 (M2の層） 16を堆積した。この金属膜と しては、ポリシリコン 14とシリサイドを形成可能な金属、例えば、 Ni、 Pt、 Hf、 V、 Ti、 Ta、 W、 Co、 Cr、 Zr、 Mo、 Nbや、これらの合金などから選択できるが、ソース Zドレ イン領域 5上に形成したシリサイド層に相変化や凝集による高抵抗ィ匕が起らない温度 で完全にシリサイドィ匕できるものが望ま 、。
[0118] 具体的には、ソース Zドレイン領域 5上に形成したシリサイドが Niシリサイドの場合 には 500°C以下、 Coシリサイドの場合には 700°C以下でシリサイドィ匕できる金属を選 ぶことが望ましい。また、このような温度範囲で、 Si濃度が高い結晶相から、金属濃度 が高 、結晶相の複数の結晶相が形成可能なものであることが望まし 、。本実施例で はフルシリサイド化のための金属膜 (M2の膜） 16として Ni膜を用 V、た。
[0119] また、本実施例ではポリシリコン膜 14と Niとが十分に反応してシリサイドィ匕した際、 N型 MOSFET用ゲート電極の平均的なシリサイド組成が NixSil- x(0. 25<x< 0. 35)となるように Ni膜厚を設定した。好ましくは、シリサイドィ匕反応後にゲート絶縁膜と 接している部分の Niシリサイド膜が NiSi結晶相を主成分として含むような膜厚に設
2
定する。本実施例では、 DCマグネトロンスパッタ法により室温で Niを 20nm成膜した
[0120] 次に、ゲート絶縁膜上のポリシリコン膜 14と Ni膜 16をシリサイドィ匕させるための熱処 理（ァニール処理）を行った（図 11C)。この熱処理により、 N型 MOSFETとなるゲー トパターンを厚み方向（半導体基板の法線方向）の全体にシリサイド化して、 NiSi結
2 晶相を形成した。また、このシリサイドィ匕は、横方向にもポリシリコンのゲートパターン 中の不純物を注入した領域に達するまで行 、、素子分離領域上のポリシリコンゲート パターン部分については N型 MOSFET領域側力も横方向（N型 MOSFET用ポリ シリコン部分力 P型 MOSFET用ポリシリコン部分に向力う方向；ライン状ゲート電極 の延在方向；ゲート長方向と垂直且つ半導体基板と平行な方向） 31ヘシリサイドィ匕し て、ポリシリコン中の不純物を素子分離領域上で偏祈させることにより高濃度化させ た。この第 1シリサイド化により、少なくとも予め設けたゲートパターンのうち、 P型領域 上のゲートパターン領域及び素子分離領域上のゲートパターン領域において不純 物注入領域 21と N型領域上のゲートパターン側の領域を除いたゲートパターン (素 子分離領域上のゲートパターンのうち不純物注入領域 21に対して P型領域側の領 域)を、金属 M2のシリサイドを含む第 2シリサイド領域とする。
[0121] なお、この熱処理は、以下の条件で行うことが好ましい。
(a) Ni膜の酸ィ匕を防ぐために非酸化雰囲気中で行う。
(b) P型領域上のポリシリコン膜 14を全てシリサイドィ匕するために十分な拡散速度が 得られる温度範囲で行う。
(c)予め形成したエクステンション拡散領域 4およびソース Zドレイン領域 5中の不純 物の再拡散が起らな 、温度範囲で行う。
(d)ソース Zドレイン領域上に予め形成したコンタクト抵抗低減用のシリサイド層が相 変化により高抵抗ィ匕しない温度範囲で行う。
[0122] なお、本発明による製造方法では、ソース Zドレイン領域上にコンタクト抵抗低減用 のシリサイド層（SZDシリサイド層）としてコノ レトダイシリサイド (CoSi )を形成したの
2
で、 SZDシリサイド層の耐熱温度は 700°C程度となる。このため、本実施例では、熱 処理条件として NiSi結晶相を得ることができる窒素ガス雰囲気中 650°C、 1分とした
2
[0123] また、図 11Cに示すような、本実施例のフルシリサイド化条件において形成したゲ ート電極 8は、 X線回折 (XRD)測定により NiSi結晶相からのピークを明瞭に確認す
2
ることが出来た。さらに、ラザフォード後方散乱 (RBS)測定においても、ゲート電極と ゲート絶縁膜界面において、 Niと Siの組成比が 1： 2であることが確認できた。
[0124] 本実施例で形成する NiSi結晶相を主成分として含む Niシリサイドからなるゲート
2
電極は HfSiON上の実効仕事関数が 4. 4〜4. 5eVとなる。低消費電力の N型 MO SFETでは実効仕事関数の最適値は 4. 4〜4. 5eVであるため、 NiSi結晶相のゲ
2
ート電極は低消費電力の N型 MOSFET用ゲート電極に適している。
[0125] 次に、硫酸過酸ィ匕水素水溶液を用いてウエットエッチングにより、熱処理において シリサイドィ匕しな力つた余剰の Ni膜 (M2の層） 16及びシリサイドィ匕防止層（マスク (A ) ) 18を除去した。なお、上記の除去工程を通じて、第 2ゲート電極のゲート絶縁膜か らの剥離はまったく観察されな力つた。
[0126] 次に、図 11Dに示すように、 N型 MOSFET用のゲート電極となる（P型領域上の） ゲートパターン力 不純物注入領域までのゲートパターンまでの部分上に再シリサイ ド化を防ぐためのシリサイド化防止膜 (マスク (B) ) 18を設けた。シリサイド化防止膜 1 8としては前述の理由から 20nmの TiNを用い、 300°Cで反応性スパッタ法により堆 積した。この後、全面に P型 MOSFET用のゲート電極となるポリシリコンゲートパター ン 14をシリサイド化させるための金属膜 (Mlの膜） 16を堆積した。
[0127] また、フルシリサイドィ匕のための金属膜 16も、前述の理由力も Ni膜を堆積させた。
この Ni膜厚は、ポリシリコン膜 14と Niが十分反応してシリサイドィ匕した時に、ゲート電 極用シリサイドの平均的な組成が NiySil-y(0. 7<y< 0. 8)となるような膜厚に設定 した。好ましくは、シリサイドィ匕反応後のゲート絶縁膜と接している部分の Niシリサイド 膜が Ni3Si結晶相を主成分として含むような膜厚に設定する。
[0128] 本実施例では、 DCマグネトロンスパッタ法により室温で Ni (Mlの膜）を lOOnm成 膜した。次に、ゲート絶縁膜上のポリシリコン膜 14と Ni膜 16をシリサイド化させるため の熱処理（ァニール処理）を行った（図 11E)。この熱処理により、前記 P型 MOSFE T領域のゲートパターンの厚み方向（半導体基板の法線方向）の全体をシリサイドィ匕 して、 Ni Si結晶相を形成した。また、このシリサイドィ匕は、横方向にポリシリコンのゲ
3
ートパターン中の不純物を注入した領域に達するまで行った。すなわち、素子分離 領域上のポリシリコンゲートパターン部分については素子分離領域上の不純物を注 入したポリシリコンを P型 MOSFET領域側力 横方向（P型 MOSFET用ポリシリコン 力 N型 MOSFET用の第 2ゲート電極に向力う方向；ライン状ゲート電極の延在方 向；ゲート長方向と垂直且つ半導体基板と平行な方向） 32ヘシリサイド化して、ポリシ リコン中の不純物を素子分離領域上において偏祈させることにより高濃度化させて不 純物領域を形成した。この第 2シリサイドィ匕により、少なくとも予め設けたゲートパター ンのうち、 N型領域上のゲートパターン領域及び素子分離領域上のゲートパターン 領域にお 、て不純物注入領域 21と P型領域上のゲートパターン側の領域を除 ヽた ゲートパターン (素子分離領域上のゲートパターンのうち前記不純物注入領域に対し て N型領域側の領域)を、金属 Mlのシリサイドを含む第 1シリサイド領域とする。この 熱処理時の条件としては、上記 (a)〜（d)の条件を満たすことが好ま 、。
[0129] なお、このとき、不純物領域 20中に含まれる不純物の濃度は、 MOSFETのゲート 電極用材料として予め設けたポリシリコンゲートパターン中に含まれる不純物濃度、 及び第 1及び第 2ゲート電極中の不純物濃度に対して十分に高い濃度であることが 望ましい。この理由は、ポリシリコンのシリサイドィ匕が進行する速度は不純物濃度に依 存し、不純物濃度が高いほど、シリサイド化速度が遅くなるためである。この結果、不 純物領域 20の不純物濃度が高いほど組成の異なるシリサイド金属の拡散が抑制さ れるため、第 1及び第 2ゲート電極を構成する組成の異なるシリサイドの相互拡散に よる相変化を抑制することができる。
[0130] 具体的には、不純物領域中に含まれる不純物濃度は 1 X 102°cm 3以上が望ましい 。不純物濃度を 1 X 102°cm 3以上にすることにより、効果的に第 1及び第 2ゲート電極 中よりも不純物濃度を低くすることができる。また、不純物濃度を 1 X 1021cm 3以上に することがより好ましい。不純物領域 20の主成分はシリコンであるため、 l X 1021cm_3 以上の濃度はシリコンの不純物固溶限界に近い。このため、 1 X 1021cm 3以上の不 純物を含むことによって、この不純物領域はシリサイドィ匕時に金属をほとんど拡散さ せない。不純物濃度を 1 X 1022cm 3以上にすることが更に好ましい。この不純物濃度 では、不純物領域に含まれる不純物量が固溶限界以上となる。このため、不純物領 域へのシリサイド用の金属の拡散が生じなくなり、素子分離領域上において異なる組 成のシリサイド同士の安定な界面を形成することができる。
[0131] なお、本実施例では、ソース Zドレイン領域上にコンタクト抵抗低減用のシリサイド 層（SZDシリサイド層）としてコバルトダイシリサイド (CoSi )を形成した。この SZDシ
2
リサイド層の耐熱性は 700°C程度である。このため、本実施例では、熱処理条件とし ては Ni Si結晶相を得ることができる窒素ガス雰囲気中 400°C、 5分とした。
3
[0132] 図 11Eに示すような、本実施例のフルシリサイド化条件において形成したゲート電 極 9からは X線回折 (XRD)測定により Ni Si結晶相のピークを明瞭に確認することが
3
出来た。さらに、ラザフォード後方散乱 (RBS)測定においても、ゲート電極とゲート絶 縁膜界面において、 Niと Siの組成比が 3 : 1であることが確認できた。 [0133] 本実施例で形成する Ni Si結晶相を主成分として含む Niシリサイドからなるゲート
3
電極は HfSiON上の実効仕事関数が 4. 7〜4. 8eVとなる。低消費電力の P型 MO SFETでは実効仕事関数の最適値は 4. 7〜4. 8eVであるため、 Ni Si電極は低消
3
費電力の P型 MOSFET用ゲート電極に適して!/、る。
[0134] 最後に、硫酸過酸ィ匕水素水溶液を用いてウエットエッチングにより、熱処理におい てシリサイドィ匕反応しな力つた余剰の Ni膜 16及びシリサイド化防止層 18を除去した（ 図 11F)。なお、上記の工程を通して、シリサイドのゲート電極の剥離はまったく観察 されなかった。
[0135] [実施例 2]
本実施例は、 N型 MOSFET用の第 2ゲート電極として NiSi結晶相からなる層及
2
びその上部に低抵抗層（NiSi結晶相の層）を有し、 P型 MOSFET用の第 1ゲート電 極として Ni Si結晶相の層及びその上部に低抵抗層（NiSi結晶相の層）を有し、デバ
3
イス特性の向上した CMOSデバイスに関するものである。図 12A〜12Gは、本実施 例の MOSFETの製造工程を示した断面図である。
[0136] まず、前述の実施例 1と同様なプロセスを実施して、図 12Aに示すように、 P型領域 上に NiSi結晶相の第 1ゲート電極、 N型領域上に Ni Si結晶相の第 2ゲート電極を
2 3
形成する。
[0137] 次に、図 12Bに示すように、厚さ 10nmの金属膜 16をスパッタにより全面に堆積し た。金属膜 16としては Ni膜を用いた。この Ni膜は NiSi結晶相の第 2ゲート電極 8 (
2
第 2シリサイド領域)の上部にも堆積されているので、ァニール処理を行うことで NiSi
2 結晶相と Niとが反応して、 N型 MOSFETの第 2ゲート電極中の NiSi結晶相の上部
2
に低抵抗の NiSi結晶相の層（ニッケルモノシリサイド層：低抵抗層） 12を形成すること ができる (第 3シリサイド化)。
[0138] 一方、この時、 P型 MOSFETの第 1ゲート電極は Ni Si結晶相であることから、この
3
Ni Si結晶相の上部に Niを堆積しァニール処理行っても、これ以上、 Ni濃度の高い
3
結晶相は形成されず Ni Si層中へ Niは拡散しな ヽ。
3
[0139] この第 3シリサイド化としては具体的には、熱処理を行って、ゲート側壁膜 7及び素 子分離領域 2をマスクとして NiSi結晶相の上部に厚さ約 30nmの Niモノシリサイド（ NiSi)層 12を形成した（図 12C)。このとき、 NiSiの第 2ゲート電極 8と Ni膜 16を反応
2
させるための熱処理温度は、以下の条件を満たす必要がある。
(A)ソース Zドレイン領域 5上に形成した CoSi層 6が高抵抗な結晶相へ相変化を
2
起こさない温度である。
(B)第 2ゲート電極を構成する NiSi結晶相中へ拡散した Niによって、 NiSi結晶相
2 2 の上部に形成される Niシリサイド層 12が低抵抗な NiSi結晶相（ニッケルモノシリサイ ド相）となる温度である。
[0140] 具体的には、熱処理温度を 350〜450°Cに設定することが好ましい。本実施例で は、窒素ガス雰囲気中で 400°C、 5分の熱処理を行った。この後、図 12Dに示すよう に、熱処理においてシリサイド化反応しな力つた余剰の Ni膜 16を、硫酸過酸化水素 水溶液を用いてウエットエッチングにより除去した。
[0141] 次に、図 12Eに示すように、厚さ 10nmのシリコン膜 19をスパッタにより全面に堆積 した。続いてァニール処理を行うことにより、図 12Fに示すように、 Ni Si結晶相の第 1
3
ゲート電極 9 (第 1シリサイド領域)の上部とその上に堆積されたシリコン膜 19とを反応 させて、 Ni Si結晶相の上部に選択的に NiSi結晶相の層（ニッケルモノシリサイド層：
3
低抵抗層） 12を形成した (第 4シリサイドィ匕)。このとき、 Ni Siの第 1ゲート電極 9とシリ
3
コン膜 19を反応させるための熱処理温度は、以下の条件を満たすことが好ましい。
(C)ソース Zドレイン領域 5上に形成した NiSi層 6及び N型 MOSFET用の第 2ゲー ト電極上部に形成した NiSi層 12が高抵抗な結晶相変化を起こさな 、温度である。
(D)第 1ゲート電極を構成する Ni Si結晶相中へ拡散した Niによって、 Ni Si結晶相
3 3 の上部に形成される Niシリサイド層 12が低抵抗な NiSi結晶相（ニッケルモノシリサイ ド相）となる温度である。
[0142] 具体的には、熱処理温度を 350〜450°Cに設定することが好ましい。本実施例で は、窒素ガス雰囲気中で 400°C、 5分の熱処理を行った。最後に、図 12Gに示すよう に、熱処理においてシリサイド化反応しな力つた余剰のシリコン膜 19をドライエツチン グにより除去した。
[0143] 以上の工程を経ることにより、図 11F及び図 12Cに示すように、素子分離領域上に おいて NiSi結晶相の第 2ゲート電極 8と Ni Si結晶相の第 1ゲート電極 9とが接合す る界面に、 Niの相互拡散による各シリサイドゲート電極の相変化を防ぐ不純物領域を 形成することができた。このような素子構造を得ることで、低電力動作の CMOSデバ イスにおいて最適なしきい値 Vth (0. 3〜0. 5V)をバラツキなく実現することができる と共に、ゲート電極のコンタクト抵抗を低く抑えることができる。その結果、安定でかつ 、高速動作が可能な低電力動作の CMOSデバイスを実現することができる。
[0144] また、これに加えて図 12Cに示すように、両ゲート電極の上部に低抵抗の NiSi結 晶相の層 12を有するゲートスタック構造を得ることができた。ゲート電極上部に低抵 抗のシリサイド層状領域を形成することで、ゲート電極ライン全体の配線抵抗を低く することができる。さら〖こ、このゲート電極の下層部と低抵抗の上層部を同じ金属のシ リサイドにより形成することで、その製造プロセスが簡易となるとともに、安定な低抵抗 ゲート電極配線構造を実現できる。
[0145] 上記実施例の半導体装置では、 N型 MOSFET用の第 2ゲート電極、及び P型 MO SFET用の第 1ゲート電極を構成する組成の異なるシリサイドが、素子分離領域上に 設けられた不純物領域を介して接続されて 、る。この不純物を高濃度に含む不純物 領域では各ゲート電極材料 (金属、シリコン等)の相互拡散が極端に抑制されるため 、各ゲート電極材料を構成するシリサイドの組成変化を防ぐことが可能となる。すなわ ち、素子分離領域上において、安定な界面を形成することが可能となる。この結果、 N型 MOSFET用と P型 MOSFET用のゲート電極として、均一で安定な組成のシリ サイドのゲート電極を形成することが可能となる。また、素子の製造工程に対する安 定性を高めることができるため、素子性能のバラツキを抑えることができる。このため、 ゲート電極及びゲート絶縁膜の組成が均一で、高性能かつ信頼性に優れた半導体 装置が得られ、特に、信頼性を低下させることなく所望の Vthに制御され、高速かつ 低電力動作が可能な半導体装置が得られる。
[0146] また、上記実施例の製造方法では、素子分離領域上の不純物を高濃度に含む不 純物領域を、フルシリサイドィ匕前にイオン注入により形成するので、製造プロセスを簡 易にすることができる。また、従来の不純物の注入技術を利用することができるため、 プロセスの開発コストを最小限に抑えることができる。
[0147] 以上、説明したように、本発明の実施例では、例えば下記態様を採ることができる。 不純物領域中に含まれる不純物が、例えば、ボロン、ヒ素、リン又はアンチモンであ る。不純物領域中の不純物の濃度は、例えば 1 X lO20cm-3以上である。
金属 Mlのシリサイド及び金属 M2のシリサイドは、化学量論組成のシリサイド結晶 相としてもよい。例えば、金属 Mlのシリサイドが MlxSil-x(x>0. 5)、金属 M2のシ リサイドが M2ySil-y(y≤0. 5)であってもよい。また、前記金属 Mlと M2とが同じ金 属元素であってもよい。例えば、金属 Ml及び M2が、ニッケル (Ni)である。
[0148] 例えば、金属 Mlのシリサイドが Ni Si結晶相、又は Ni Si結晶相であり、また、金属
2 3
M2のシリサイドが NiSi結晶相、又は NiSi結晶相であってもよい。
2
[0149] 第 1及び第 2シリサイド領域が、ゲート絶縁膜に接し、ゲート絶縁膜が、高誘電率絶 縁膜であってもよい。或いは、第 1及び第 2シリサイド領域が、前記ゲート絶縁膜に接 し、ゲート絶縁膜が、第 1及び第 2ゲート電極に接するように設けられた高誘電率絶 縁膜と、前記高誘電率絶縁膜の下部に設けられたシリコン酸ィ匕膜又はシリコン酸窒 化膜とを有する構成も採用できる。高誘電率絶縁膜が、金属酸化物、金属シリケート 、又は窒素が導入された金属酸化物若しくは金属シリケートを含むとしてもよい。或い は、高誘電率絶縁膜が、 Hf又は Zrを含むとしてもよい。更には、高誘電率絶縁膜が 、 HfSiONを含むとしてもよい。
[0150] 本発明の半導体装置では、 P型 MOSFETと N型 MOSFETとが、 CMOSFETを 構成してもよい。第 1及び第 2ゲート電極が、前記ゲート絶縁膜側と反対側に、更に 最上層として低抵抗層を有し、前記低抵抗層の下部にそれぞれ前記第 1及び第 2シ リサイド領域を有してもよい。第 1ゲート電極が、 NiSi結晶相を含む前記低抵抗層と、 前記金属 Mlのシリサイドとして Ni Si結晶相、又は Ni Si結晶相を含む前記第 1シリ
2 3
サイド領域とを有し、第 2ゲート電極が、 NiSi結晶相を含む前記低抵抗層と、前記金 属 M2のシリサイドとして NiSi結晶相を含む前記第 2シリサイド領域とを有するとして
2
もよい。第 1及び第 2ゲート電極が、最上層として低抵抗層と、前記低抵抗層の下部 にそれぞれ第 1及び第 2シリサイド領域とを有してもよい。
[0151] 以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものでは なぐ本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施す ることが可能である。 [0152] 例えば、素子分離領域上のポリシリコンゲートパターン中へ注入する不純物種は、 異なる結晶相を持つシリサイドの接合面を安定に保つことが可能であれば (シリサイド 金属の拡散を抑制する効果を有するものであれば)アンチモンに限定されず、デバイ スの製造プロセス開発に合わせて、不純物種、注入量を最適化させることができる。 また、フルシリサイド化プロセスにおいても、ソース Zドレイン領域のコンタクト抵抗や 拡散領域の不純物プロファイルを劣化させな 、範囲で互いに異なる結晶相を形成可 能である。また、ゲート電極を構成するシリサイド層上に十分に抵抗率の低いシリサイ ド層を、形成可能であれば Niに限定するものではな 、。
[0153] 本出願は、 2006年 6月 19日出願に係る日本特許出願 2006— 169151号を基礎 とし且つその優先権を主張するものであり、 I用によってその開示の内容の全体を本 出願の明細書中に加入する。
[0154] 以上、本発明をその好適な実施例に基づいて説明したが、本発明は、上記実施例 の構成にのみ限定されるものではなぐ上記実施例の構成から種々の修正及び変更 を施したものも、本発明の範囲に含まれる。

Claims

請求の範囲
[1] 半導体基板 (1)と、
前記半導体基板（1)の表面部分を、 P型領域及び N型領域に区画する素子分離 領域 (2)と、
前記素子分離領域 (2)、 P型領域及び N型領域上に延在し、ゲート絶縁膜 (3a、 3 B)によって前記 P型領域及び N型領域から絶縁されるゲート電極ラインと、
前記 P型領域及び N型領域のそれぞれに前記ゲート電極ラインを挟んで形成され るソース Zドレイン拡散層（5)とを備え、
前記ゲート電極ラインは、前記 N型領域上に形成され、金属 Mlのシリサイドを含む 第 1シリサイド領域 (8)と、前記 P型領域上に形成され、金属 M2のシリサイドを含む第 2シリサイド領域 (9)と、前記素子分離領域 (2)上に形成され、前記第 1シリサイド領 域) 8)と前記第 2シリサイド領域 (9)とを分離する不純物注入シリコン領域 (20)とを有 することを特徴とする半導体装置。
[2] 前記不純物拡散シリコン領域（20)中に含まれる不純物が、ボロン、ヒ素、リン又は アンチモンであることを特徴とする請求項 1に記載の半導体装置。
[3] 前記不純物拡散シリコン領域（20)中の不純物の濃度が、 1 X 102Qcm 3以上である ことを特徴とする、請求項 1又は 2に記載の半導体装置。
[4] 前記金属 Mlのシリサイド及び金属 M2のシリサイド力 化学量論組成のシリサイド 結晶相であることを特徴とする請求項 1〜3の何れ力 1項に記載の半導体装置。
[5] 前記金属 Mlのシリサイドが Ml Si (x>0. 5)、前記金属 M2のシリサイドが M2
ι
Si (y≤0. 5)であることを特徴とする、請求項 1〜3の何れか一に記載の半導体装 l
置。
[6] 前記金属 Mlと M2とが同じ金属元素であることを特徴とする、請求項 5に記載の半 導体装置。
[7] 前記金属 Ml及び M2が、ニッケル (Ni)であることを特徴とする、請求項 6に記載の 半導体装置。
[8] 前記金属 Mlのシリサイドが Ni Si結晶相、又は Ni Si結晶相であることを特徴とす
2 3
る、請求項 7に記載の半導体装置。
[9] 前記金属 M2のシリサイドが NiSi結晶相、又は NiSi結晶相であることを特徴とする
2
、請求項 7又は 8に記載の半導体装置。
[10] 前記ゲート絶縁膜が、高誘電率絶縁膜 (3b)であることを特徴とする、請求項 1〜9 の何れか一に記載の半導体装置。
[11] 前記ゲート絶縁膜が、前記第 1及び第 2シリサイド領域に接する高誘電率絶縁膜 (3 b)と、前記高誘電率絶縁膜の下部に設けられたシリコン酸ィヒ膜又はシリコン酸窒化 膜 (3a)とを有することを特徴とする、請求項 1〜9の何れか 1項に記載の半導体装置
[12] 前記高誘電率絶縁膜 (3b)が、金属酸化物、金属シリケート、又は、窒素が導入さ れた金属酸化物若しくは金属シリケートを含むことを特徴とする、請求項 10又は 11 に記載の半導体装置。
[13] 前記高誘電率絶縁膜 (3b)力 Hf又は Zrを含むことを特徴とする、請求項 10〜12 の何れか 1項に記載の半導体装置。
[14] 前記高誘電率絶縁膜 (3b)力 HfSiONを含むことを特徴とする、請求項 10又は 1
1に記載の半導体装置。
[15] 前記 P型領域及び N型領域にそれぞれ形成される NMOSFET及び PMOSFET
1S CMOSFETを構成することを特徴とする、請求項 1〜14の何れか 1項に記載の 半導体装置。
[16] 前記ゲート電極ラインが、前記第 1及び第 2シリサイド領域 (8、 9)並びに不純物注 入シリコン領域 (20)上に形成された低抵抗層（12)を更に有することを特徴とする、 請求項 1〜15の何れか 1項に記載の半導体装置。
[17] 前記低抵抗層 (12)が NiSi結晶相を含み、前記金属 Mlのシリサイドが Ni Si結晶
2 相、又は Ni Si結晶相を含み、前記金属 M2のシリサイドが NiSi結晶相を含むことを
3 2 特徴とする、請求項 16に記載の半導体装置。
[18] 素子分離領域 (2)によって表面部分が N型領域及び P型領域に区画された半導体 基板（1)上にゲート絶縁膜 (3a、 3b)を形成する工程と、
前記素子分離領域 (2)及びゲート絶縁膜 (3a、 3b)上にシリコンを含むゲート電極 パターン（14)を形成する工程と、 前記 N型領域及び P型領域内のゲート電極パターン（14)の両側にそれぞれソース Zドレイン領域 (5)を形成する工程と、
前記ゲート電極パターン（14)を露出し前記ソース Zドレイン領域（5)を覆う層間絶 縁膜（10)を形成する工程と、
前記素子分離領域 (2)上のゲート電極パターン（14)に選択的に不純物を注入し 不純物注入シリコン領域（20)を形成する工程と、
前記 N型領域上のゲート電極パターン（14)のシリコンと金属 Mlとを反応させて第 1シリサイド領域 (8)を形成する工程と、
前記 P型領域上のゲート電極パターン（14)のシリコンと金属 M2とを反応させて第 2 シリサイド領域 (9)を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記金属 Ml及び金属 M2がニッケル (Ni)であり、前記第 1シリサイド領域 (8)が Ni Si結晶相又は Ni Si結晶相を含み、前記第 2シリサイド領域（9)が NiSi結晶相を含
2 3 2
み、更に、
前記第 1シリサイド領域 (8)上に Si層（19)を堆積し、熱処理により該 Si層と前記第 1シリサイド領域中に含まれる Ni Si結晶相又は Ni Si結晶相とを反応させて、前記第
2 3
1シリサイド領域の上部に NiSi結晶相を含む低抵抗層 (12)を形成する工程と、 前記第 2シリサイド領域 (9)上に Ni層（16)を堆積し、熱処理により該 Ni層と前記第 2シリサイド領域中（9)に含まれる NiSi結晶相とを反応させて、前記第 2シリサイド領
2
域（9)の上部に NiSi結晶相を含む低抵抗層 (12)を形成する工程と、
を更に有することを特徴とする、請求項 18に記載の半導体装置の製造方法。
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