KR101155364B1 - 반도체 장치, 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 소자 분리 영역을 통해 N형 영역으로부터 P형 영역까지 연장하도록 제공된 게이트 전극 라인, 및 N형 및 P형 영역들 내에 형성된 소스/드레인 확산 구역들을 포함한다. 게이트 전극 라인은, P형 MOSFET 게이트 전극을 구성하고 내부에 금속 M1의 실리사이드를 포함하는 제 1 실리사이드 구역, N형 MOSFET 게이트 전극을 구성하고 내부에 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역, 및 소자 분리 영역 상에 제공되고 내부에 게이트 전극들 양자 모두보다 더 높은 농도의 불순물들을 포함하는 불순물 도핑 실리콘 구역을 포함한다.
반도체 장치, 소자 분리 영역, PMOSFET, NMOSFET

Description

반도체 장치, 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은 N형 MOSFET (Metal Oxide Semiconductor field effect transistor) 및 P형 MOSFET를 포함하는 반도체 장치, 및 그 제조 방법에 관한 것이다. 특히, 본 발명은, P형 및 N형 MOSFET 각각이 고유전율 절연막을 포함하는 게이트 절연막을 포함하고, N형 MOSFET와 P형 MOSFET에 대해 상이한 조성을 갖는 상이한 실리사이드 재료들을 사용하는, 반도체 장치의 더 높은 성능 및 더 높은 신뢰성을 달성하기 위한 기술에 관한 것이다.
배경기술
트랜지스터가 점점 더 작은 크기를 갖는 선단 CMOS (상보형 MOS) 디바이스의 개발에서, 다결정 실리콘 (poly-Si) 전극의 공핍화로 인한 구동 전류의 열화, 및 게이트 절연막의 더 작은 두께에 의해 야기되는 게이트 누설 전류의 증가의 문제점이 존재한다. 따라서, 금속 게이트 전극의 적용에 의해 게이트 전극의 공핍화를 회피함과 동시에, 게이트 절연막에 대해 고유전율 재료를 사용하여 그 물리막 두께를 증가시킴으로써 게이트 누설 전류를 감소시킬 수 있는 복합 기술이 검토된다.
금속 게이트 전극에 사용하기 위한 재료들로서, 순금속, 금속 질화물, 실리 사이드 재료 등이 검토되어 왔다. 어느 재료의 사용도,
(1) N형 MOSFET 및 P형 MOSFET의 임계 전압 (Vth) 이 적절한 값으로 설정되고;
(2) 금속 게이트 전극을 형성할 시, 게이트 절연막에서 열화가 희박하게 발생하며;
(3) 게이트 전극의 저항률이 저하될 것을 요구한다.
상기 (1) 의 항목에 대하여, 다른 선단 CMOS 디바이스들 중에서 특히, 저전력 소모의 디바이스를 달성하기 위해, 디바이스를 구성하는 CMOS 트랜지스터들의 임계 전압 (Vth) 을 ±0.25 V 내지 ±0.5 V의 범위로 설정할 필요가 있다. 이러한 Vth를 달성하기 위해, N형 MOSFET를 구성하는 게이트 전극 재료가 Si의 미드 갭 (4.6 eV) 이하인, 바람직하게는 4.5 eV 내지 4.3 eV인 일함수를 갖는 재료이어야 하고, 반면에 P형 MOSFET를 구성하는 게이트 전극 재료는 Si의 미드 갭 (4.6 eV) 을 초과하는, 바람직하게는 4.7 eV 내지 4.9 eV인 일함수를 갖는 재료이어야 한다.
상술된 바를 고려하여, 상이한 일함수를 갖는 상이한 금속들 또는 합금들이 N형 MOSFET 게이트 전극 및 P형 MOSFET 게이트 전극에 대해 개별적으로 사용되어, 트랜지스터들의 Vth를 제어하는 기술 (듀얼-금속 게이트 기술) 이 대응책으로서 제안된다.
예컨대, 듀얼-금속 게이트 기술을 사용하는 반도체 장치로서, 제 1 문헌 (International electron devices meeting technical digest, 2002, p.35) 은 SiO2 상에 Ta 및 Ru에 의해 구성된 게이트 전극들이 형성된 반도체 장치를 개시한다. 제 1 문헌에서, Ta 및 Ru가 각각 4.15 eV 및 4.95 eV의 일함수들을 가지고, 그 게이트 전극들 양자 간에 일함수에 대한 0.8 eV의 변조가 가능하다고 설명되어 있다.
듀얼-금속 게이트 기술을 사용하는 반도체 장치의 다른 예로서, N형 및 P형 MOSFET들 양자 모두의 게이트 전극 재료로서 실리콘의 미드 갭 근방의 유효 일함수를 갖는 동일한 고융점 금속 또는 그 합금이 사용되고, N형 및 P형 MOSFET들 양자 모두의 게이트 전극들은 내부에 상이한 불순물들을 포함한다. 이러한 금속 게이트 기술에서, 게이트 전극들을 위해 설계된 MOSFET들의 부분에 상이한 종류의 불순물들이 첨가되고, 후속하여 고열의 어닐 공정이 수행되어, 상이한 유효 일함수들을 갖는 상이한 MOSFET들을 형성한다. 이러한 금속 게이트 기술의 특징은, 다결정 실리콘 (폴리실리콘) 을 고융점 금속 또는 그 실리사이드로 대체하는 것만으로 종래 기술에 사용되는 공정과 동일한 공정이 사용될 수 있다는 것이다.
상기 기술을 사용하는 반도체 장치로서, 제 2 문헌 (International electron devices meeting technical digest 1985, p.41) 및 일본 특허 공개 공보 JP-1996-130216A는, 내부에 화학량론 함유율보다 더 많은 함유율로 실리콘 (Si) 을 포함하는 Mo 실리사이드 또는 W 실리사이드가 사용되고, P형 MOSFET 게이트 전극 및 N형 MOSFET 게이트 전극으로 각각 B 이온들 및 As 이온들이 주입되어, 4.2 eV 내지 5.1 eV의 범위 내에서 유효 일함수를 제어하는 것을 설명한다.
보다 최근에, N형 MOSFET 게이트 전극 및 P형 MOSFET 게이트 전극으로서 구성되는 폴리실리콘 게이트 패턴에 대해 Ni와 같은 금속을 사용하는 완전한 실리사이드화가 행해지는, 게이트 전극들을 형성하기 위한 풀 실리사이드화 기술이 주목되고 있다. 이러한 기술의 특징은, CMOS의 소스/드레인 구역들이 형성된 후, 불순물들의 활성화를 위해 열처리된 후, 폴리실리콘 게이트 패턴에 대해 자기 정합 방법으로 실리사이드화가 행해진다는 것이다. 이는 공정이 종래의 공정과 더 높은 정합성을 갖도록 허용한다.
제 3 문헌 (International electron devices meeting technical digest, 2002, p.24) 및 제 4 문헌 (International electron devices meeting technical digest, 2003, p.31) 은, 상기 풀 실리사이드화 기술을 사용하는 반도체 장치를 설명한다. 더 구체적으로, 제 3 및 제 4 문헌들은, 게이트 절연막에 대해 SiO2가 사용되고, 게이트 전극으로서 P 또는 B와 같은 불순물들이 도핑된 폴리실리콘 게이트 패턴에 대해 사용되어, Ni를 사용하는 완전한 실리사이드화가 행해져서 Ni 실리사이드 전극들 (N형 MOSFET 게이트 전극에 대해 P 도핑 NiSi, 및 P형 MOSFET 게이트 전극에 대해 B 도핑 NiSi) 을 형성하고, 그에 의해 최대 0.5 eV로 변조된 유효 일함수를 달성하는 기술을 개시한다.
제 5 문헌 (International electron devices meeting technical digest, 2004, p.91) 및 특허 공개 공보 WO 2006/001271은, 도 2에 도시된 바와 같이, 게이트 절연막으로서 HfSiON으로 이루어진 고유전율 절연막, 및 완전한 실리사이드화가 행해진 Ni 실리사이드 결정상을 갖는 게이트 전극을 사용하는 반도체 장치를 개시한다. 이 MOSFET에서, Ni 실리사이드의 결정상 (조성) 을 제어함으로써 유효 일함수가 제어된다 (상 제어 Ni 풀 실리사이드화 기술).
도 5a 내지 도 5i는 WO 2006/001271에서 설명된 제조 공정을 도시한다. 이 제조 공정은 먼저, 반도체 기판 (2) 내에 N형 MOSFET 및 P형 MOSFET를 위한 소스/드레인 구역들 (6), 반도체 기판 (2) 상에 폴리실리콘으로 이루어진 게이트 패턴 (14), 및 마스크층 (15) 을 형성한다. 도 5a는 그러한 상태의 상면도를 도시하고, 도 5b, 도 5c, 및 도 5d는 각각 도 5a에서 취해진 B-B' 단면도, C-C' 단면도, 및 D-D' 단면도를 도시한다.
이어서, 도 5a 내지 도 5d에 도시된 상태에서, 전체 표면 상에 층간 유전막 (10) 이 형성된다. 그 후, 층간 유전막 (10) 의 평탄화가 수행되어, 마스크층 (15) 의 상부를 노출시키고, 그 후 이 마스크층 (15) 은 제거되어 폴리실리콘막 (14) 을 노출시킨다 (도 5e 및 도 5f).
이어서, 전체 표면 상에 Ni 막 (16) 이 퇴적된 후, N형 MOSFET 게이트 전극으로서 형성되는 게이트 패턴 상의 Ni 확산 방지막 (18) 을 제공하며, 그 위에 다른 Ni 막 (16) 을 퇴적시킨다 (도 5g 및 도 5h). 그 후, 게이트 패턴 (14) 의 실리사이드화를 위해 어닐 공정이 수행되고, 그에 의해 MOSFET 게이트 전극들 (8 및 9) 을 형성한다 (도 5i 및 도 5j). 이 스테이지에서, N형 MOSFET 게이트 패턴 (14) 상의 확산 방지막 (18) 상에 퇴적된 Ni 막 (16) 이 폴리실리콘 게이트 패턴과 반응하지 않고, 반면에 P형 MOSFET 게이트 패턴 (14) 상에 퇴적된 Ni 막 (16) 은 폴리실리콘 게이트 패턴과 완전히 반응할 수 있다. 결과로서, N형 MOSFET 게이트 전극으로서 형성되는 게이트 패턴 상에 퇴적된 Ni, 및 P형 MOSFET 게이트 전극으로서 형성되는 게이트 패턴 상에 퇴적된 Ni가 상이한 막 두께를 갖고, 그에 의해 Ni 실리사이드가 상이한 결정상들을 갖도록 하는 것이 가능하다.
상기 풀 실리사이드화 기술의 사용은, 도 3에 도시된 바와 같이, 게이트 전극 재료에 대해 상이한 함유율들을 제공함으로써, 넓은 범위의 유효 일함수의 제어를 성취한다. 도 3으로부터, 게이트 전극 재료를 NiSi2, NiSi, 및 Ni3Si로 변화시킴으로써, 유효 일함수가 약 0.4 eV의 범위 내에서 변조될 수 있다는 것이 이해될 것이다. 더 구체적으로, WO 2006/001271은 P형 MOSFET 게이트 전극 재료로서 Ni3Si를 사용하고, N형 MOSFET 게이트 전극 재료로서 NiSi2를 사용하여, 그에 의해 CMOS 트랜지스터의 Vth를 ±0.3 V의 범위 내에서 설정한다.
본 발명자에 의한 검토에 따르면, 이하 설명되는 바와 같이, 상기 종래 기술들에서 몇몇의 문제점들이 존재한다. 제 1 문헌에서 설명된 바와 같은 듀얼-금속 게이트 기술은, P형 및 N형 MOSFET 게이트 전극들 양자를 개별적으로 형성하여, 상이한 일함수를 갖는 상이한 금속들 또는 합금들을 포함한다. 이는, P형 및 N형의 MOSFET 각각을 위한 상이한 게이트 전극들을 형성하기 위해, 게이트 절연막 상에 퇴적된 게이트 패턴의 제거를 위한 에칭을 요구한다. 예컨대, 전체 웨이퍼 표면 상에 P형 MOSFET 게이트 전극을 위한 다른 금속 재료를 퇴적시킨 후에, N형 MOSFET 게이트 전극을 위한 금속 재료를 퇴적시키기 위해, N형 MOSFET 게이트 패턴 상에 이미 퇴적된 P형 MOSFET 게이트 전극들을 위한 금속 재료를 게이트 절연막을 남기면서 에칭함으로써 제거할 필요가 있다. 이는, 제거를 위한 에칭 시에 발생하는 게이트 절연막의 품질 열화로 인한, 디바이스 특성 또는 신뢰성의 열화를 초래할 수도 있다. 또한, Si 기판에 대하여, N형 MOSFET 게이트 전극 및 P형 MOSFET 게이트 전극을 위해 사용된 2개의 금속 재료들에 대한 충분한 에칭 선택성을 갖고, 동시에 재료들 양자 모두를 패터닝할 수 있는 에칭 기술을 개발하는 것은 어렵다.
제 2 문헌 및 JP-1996-130216A에서 개시된 바와 같은, 고융점 금속 실리사이드로 이루어지고 Si의 화학량론 함유율보다 더 높은 Si 함유율을 갖는 게이트 전극이 사용되는 경우에, 게이트 전극들 내에 도핑된 불순물들의 게이트 전극들의 외부를 향한 확산이 발생할 수도 있거나, 또는 소스/드레인 구역들을 활성화시키기 위한 고온 어닐 공정 동안에, 실리사이드의 상분리로 인한 유효 일함수의 상당한 변동 범위를 발생할 수도 있어서, 그에 의해 디바이스들의 재현성 또는 균일성의 열화를 야기한다.
제 3 및 제 4 문헌들에서 설명된 바와 같이, 불순물들이 도핑된 폴리실리콘의 풀 실리사이드화를 사용함으로써, 유효 일함수를 변조하기 위한 기술에서, 게이트 절연막이 고유전율 막 (HfSiON) 에 의해 구성되는 경우에, 풀 실리사이드화 이전의 폴리-Si/HfSiON 계면 상에 발생하는 페르미 레벨의 피닝 현상이 회피되지 않는 문제점이 존재하고, 그에 의해 불순물들을 사용하여 유효 일함수의 변조의 효과가 획득될 수 없다. 따라서, MOSFET의 임계 전압이 적합한 값으로 설정될 수 없다는 문제점이 발생한다.
제 5 문헌 및 WO 2006/001271에서 설명된 상 제어 Ni 풀 실리사이드화 기술에서, MOSFET 게이트 전극 재료들이 서로 직접 접촉하는 경우에, 도 6에서 화살표로 도시된 바와 같이, 풀 실리사이드화 동안에 (어닐 동안에) 게이트 전극 재료들 중 일방의 게이트 전극 재료가 게이트 전극 재료들 중 타방의 게이트 전극 재료를 향해 확산하고, 그에 의해 게이트 전극들의 조성이 불균일하게 되는 경우가 발생할 수도 있고, 소망하는 값으로 Vth를 제어하는 것이 불가능하다.
도 4a 내지 도 4d는, MOSFET 게이트 전극 재료들이 서로 접촉하고, 상 제어 풀 실리사이드 기술에 의해 이들 게이트 전극들이 형성된 이상적인 구조를 도시한다. 도 4a는 반도체 장치의 상면도를 도시한다. 도 4b, 도 4c, 및 도 4d는 각각, 도 4a에서 취해진, B-B' 단면도, C-C' 단면도, 및 D-D' 단면도이다. 상 제어 Ni 풀 실리사이드화 기술을 사용함으로써, N형 MOSFET 및 P형 MOSFET 게이트 전극들을 위해 상이한 결정상들을 갖는 Ni 실리사이드들이 형성되는 경우에, 도 4a 및 도 4b에 도시된 바와 같이, 소자 분리 영역 상에서 상이한 결정상들이 서로 접촉하고, 따라서 결정상들 양자 모두를 안정된 상태로 유지할 필요가 있다.
그러나, N형 MOSFET 및 P형 MOSFET 게이트 전극 재료들이 소자 분리 영역 상에서 서로 결합되므로, MOSFET 게이트 전극들을 형성하는 동안, 또는 그 후에 수행되는 어닐 공정 동안에, 게이트 전극들 중 일방의 게이트 전극으로부터 타방의 게이트 전극으로 게이트 전극 재료들이 확산하고, 게이트 전극들의 조성은 소망하는 조성으로부터 일탈될 수도 있다.
예컨대, WO 2006/001271의 반도체 장치에서, 도 7에 도시된 바와 같이, P형 MOSFET 영역 상에 퇴적된 과잉의 Ni가 횡방향 (P형 MOSFET 게이트 전극으로부터 N형 MOSFET 게이트 전극을 향하는 방향: 도 7에 도시된 화살표의 방향) 으로 확산한다. 따라서, 과잉의 Ni가 소자 분리 영역에 걸쳐 N형 MOSFET 게이트 전극으로서 형성되는 게이트 패턴의 부분으로 확산하여, 그에 의해 게이트 패턴을 실리사이드화하는 경우가 발생한다. 결과로서, P형 MOSFET 게이트 전극의 결정상과 동일한 결정상이 N형 MOSFET 게이트 전극의 일부에 형성되어, Vth의 변동 범위를 야기할 수도 있다.
또한, 이들 반도체 장치들에서, 상기 실리사이드화 공정에 추가로, 게이트 전극들을 형성한 후에 실시되는 후공정 열처리로 인해 MOSFET 게이트 전극들 사이에서 게이트 전극 재료들이 확산하는 경우가 존재한다. 결과로서, 도 7에 도시된 바와 같이, MOSFET 게이트 전극들은 내부에 상이한 상들을 포함하는 중간상 또는 혼합상들을 갖고, 그에 의해 Vth의 변동 범위를 야기한다.
발명의 요약
상술된 바와 같이, 본 발명의 일 예시적인 목적은 게이트 절연막 및 게이트 전극의 균일한 조성을 가지고, 신뢰성을 열화시키지 않고 넓은 범위의 Vth를 제어할 수 있으며, 상이한 실리사이드들을 갖는 N형 MOSFET 게이트 전극 및 P형 MOSFET 게이트 전극을 포함하는 반도체 장치, 및 그 제조 방법을 제공하는 것이다.
예컨대, 본 발명은, 반도체 기판; 반도체 기판의 표면 부분을 P형 영역 및 N형 영역으로 구획하는 소자 분리 영역; 소자 분리 영역, P형 영역, 및 N형 영역 상 에 연장하고, 게이트 절연막에 의해 P형 영역 및 N형 영역으로부터 절연되는 게이트 전극 라인; 및 P형 영역 및 N형 영역의 각각에, 상기 게이트 전극 라인이 개재되도록 형성된 소스/드레인 확산 구역들 (5) 을 포함하는, 반도체 장치를 제공하며, 게이트 전극 라인은, N형 영역 상에 형성되고 금속 M1의 실리사이드를 포함하는 제 1 실리사이드 구역, P형 영역 상에 형성되고 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역, 및 소자 분리 영역 상에 형성되어, 제 1 실리사이드 구역과 제 2 실리사이드 구역을 서로 분리시키는 불순물 도핑 실리콘 구역을 포함한다.
또 다른 예로, 본 발명은, 소자 분리 영역에 의해 표면 부분이 N형 영역 및 P형 영역으로 구획된 반도체 기판상에 게이트 절연막을 형성하는 단계; 소자 분리 영역 및 게이트 절연막 상에, 내부에 실리콘을 포함하는 게이트 전극 패턴을 형성하는 단계; N형 영역 및 P형 영역 내의 게이트 전극 패턴의 양측 상에 소스/드레인 구역들을 형성하는 단계; 게이트 전극 패턴을 노출시키고 소스/드레인 구역들을 커버하는 층간 유전막을 형성하는 단계; 소자 분리 영역 상의 게이트 전극 패턴의 일부분 내에 선택적으로 불순물들을 주입하여 불순물 도핑 실리콘 구역을 형성하는 단계; N형 영역 상의 게이트 전극 패턴의 일부분의 실리콘을 금속 M1과 반응시켜서 제 1 실리사이드 구역을 형성하는 단계; 및 P형 영역 상의 게이트 전극 패턴의 일부분의 실리콘을 금속 M2와 반응시켜서 제 2 실리사이드 구역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
본원에서, "고유전율 막 (하이-k 막)"은, 게이트 절연막으로서 이전부터 일 반적으로 사용된 이산화 실리콘 (SiO2) 과 동일한 것을 구별하기 위해 사용되고, 이산화 실리콘의 유전 상수보다 더 높은 유전 상수를 갖는 절연막을 의미한다. 구체적인 값 자체는 한정되지 않는다.
본원에서, "제 1 게이트 전극" 및 "제 2 게이트 전극"은, N형 영역 상의 게이트 전극 라인의 부분, 및 P형 영역 상의 게이트 전극 라인의 부분을 각각 의미하고, 게이트 전극은 게이트 전극 라인의 다른 부분을 포함하지 않는다.
본원에서, 게이트 전극의 "유효 일함수" 또는 "유효한 일함수"는, CV 측정에 의한 플랫 밴드 (flat band) 전압으로부터 획득되고, 게이트 전극의 원래의 일함수에 추가로, 절연막 내의 고정된 전하, 계면 상에 형성된 쌍극자, 및 페르미 레벨의 피닝의 효과를 포함하는 일함수를 의미한다. 따라서, 게이트 전극을 구성하는 재료의 원래의 "일함수"와 상이하다.
본원에서, "MOS (metal oxide semiconductor)"는, 도전체, 절연체, 및 반도체를 포함하는 3층 구조를 의미하고, 여기서 도전체는 단일 금속 원소로 한정되지 않고, 절연체는 이산화 실리콘으로 한정되지 않는다.
본 발명의 상기 및 다른 목적들, 특징들, 및 이점들은 첨부 도면들을 참조하여 이하 상세한 설명으로부터 더 명백하게 될 것이다.
도면의 간단한 설명
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 상면도.
도 1b는 도 1a의 반도체 장치의 B-B' 단면도.
도 1c는 도 1a의 반도체 장치의 C-C' 단면도.
도 1d는 도 1a의 반도체 장치의 D-D' 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도.
도 3은 페르미 레벨의 피닝에 의해 야기되는 Ni-실리사이드의 조성 및 유효 일함수 간의 관계를 도시하는 그래프.
도 4a는 종래의 반도체 장치의 상면도.
도 4b는 도 4a의 반도체 장치의 B-B' 단면도.
도 4c는 도 4a의 반도체 장치의 C-C' 단면도.
도 4d는 도 4a의 반도체 장치의 D-D' 단면도.
도 5a는 종래의 반도체 장치의 제조 공정의 일 공정 단계의 상면도.
도 5b는 도 5a의 공정 단계에서의 B-B' 단면도.
도 5c는 도 5a의 공정 단계에서의 C-C' 단면도.
도 5d는 도 5a의 공정 단계에서의 D-D' 단면도.
도 5e는 도 5a에 후속하는 공정 단계에서의 도 5c 및 도 5d에 대응하는 단면도.
도 5f는 도 5e의 공정 단계에서의 도 5b에 대응하는 단면도.
도 5g는 도 5e에 후속하는 공정 단계에서의 도 5c 및 도 5d에 대응하는 단면도.
도 5h는 도 5g의 공정 단계에서의 도 5b에 대응하는 단면도.
도 5i는 도 5g에 후속하는 공정 단계에서의 도 5c 및 도 5d에 대응하는 단면 도.
도 5j는 도 5i의 공정 단계에서의 도 5b에 대응하는 단면도.
도 6은 종래의 반도체 장치를 도시하는 단면도.
도 7은 종래의 반도체 장치를 도시하는 단면도.
도 8은 본 발명의 반도체 장치의 일례의 단면도.
도 9a는 본 발명의 일 실시예에 따른 제조 공정의 일 공정 단계에서의 반도체 장치의 단면도.
도 9b는 도 9a에 후속하는 공정 단계를 도시하는 단면도.
도 9c는 도 9b에 후속하는 공정 단계를 도시하는 단면도.
도 9d는 도 9c에 후속하는 공정 단계를 도시하는 단면도.
도 9e는 도 9d에 후속하는 공정 단계를 도시하는 단면도.
도 9f는 도 9e에 후속하는 공정 단계를 도시하는 단면도.
도 9g는 도 9f에 후속하는 공정 단계를 도시하는 단면도.
도 10a는 본 발명의 다른 실시예에 따른 제조 공정의 일 공정 단계에서의 반도체 장치의 상면도.
도 10b는 도 10a의 공정 단계에서의 B-B' 단면도.
도 10c는 도 10a에 후속하는 공정 단계를 도시하는 상면도.
도 10d는 도 10c의 공정 단계에서의 D-D' 단면도.
도 11a는 본 발명의 다른 실시예에 따른 제조 공정의 일 공정 단계에서의 반도체 장치의 단면도.
도 11b는 도 11a에 후속하는 공정 단계를 도시하는 단면도.
도 11c는 도 11b에 후속하는 공정 단계를 도시하는 단면도.
도 11d는 도 11c에 후속하는 공정 단계를 도시하는 단면도.
도 11e는 도 11d에 후속하는 공정 단계를 도시하는 단면도.
도 11f는 도 11e에 후속하는 공정 단계를 도시하는 단면도.
도 12a는 본 발명의 다른 실시예에 따른 제조 공정의 일 공정 단계에서의 반도체 장치의 단면도.
도 12b는 도 12a에 후속하는 공정 단계를 도시하는 단면도.
도 12c는 도 12b에 후속하는 공정 단계를 도시하는 단면도.
도 12d는 도 12c에 후속하는 공정 단계를 도시하는 단면도.
도 12e는 도 12d에 후속하는 공정 단계를 도시하는 단면도.
도 12f는 도 12e에 후속하는 공정 단계를 도시하는 단면도.
도 12g는 도 12f에 후속하는 공정 단계를 도시하는 단면도.
도 13은 종래의 반도체 장치의 게이트 전극 내의 불순물 농도의 농도 프로파일의 일례를 도시하는 그래프.
발명을 실시하기 위한 최선의 형태
이하, 첨부 도면들을 참조하여 본 발명의 실시예들이 설명될 것이다. 더 양호한 이해를 위해, 도면들 전반에 걸쳐, 유사한 성분 요소들은 유사한 참조 번호들로 표시되어 도시된다.
도 1a 내지 도 1d는, 본 발명에 따른 N형 MOSFET 및 P형 MOSFET를 포함하는 반도체 장치의 일 실시예를 예시한다. 도 1a는 본 반도체 장치의 상면도를 도시하고, 도 1b, 도 1c, 및 도 1d는 각각 도 1a의 반도체 장치의 B-B' 단면도, C-C' 단면도, 및 D-D' 단면도를 도시한다.
도 1a 내지 도 1d에 도시된 실리콘 기판 (1) 내에, P형 영역 (P형 웰; P형 활성 영역) 및 N형 영역 (N형 웰; N형 활성 영역) 이 제공된다. P형 영역과 N형 영역 사이에는 소자 분리 영역 (2) 이 제공되어, 이들 영역들을 서로 절연시킨다 (소자 분리).
도 1a 및 도 1b에 예시된 바와 같이, P형 영역 상에는, 게이트 절연막들 (3a 및 3b) 및 제 2 게이트 전극 (8a) 이 제공되고, 제 2 게이트 전극 (8a) 의 측면에는 게이트 측벽 (7) 이 제공된다. 게이트 절연막은 2층 구조를 가지고, P형 영역 상에 SiO2 막 (3a) 및 고유전율 절연막 (HfSiON 막) (3b) 이 제공된다. P형 영역 내의 제 2 게이트 전극 (8a) 의 양측에는 연장 영역 (5) 및 N형 소스/드레인 구역들 (4) 이 제공된다. 이들 P형 영역, 게이트 절연막들 (3a 및 3b), 제 2 게이트 전극 (8a), 연장 영역 (5), 및 소스/드레인 구역들 (4) 은 N형 MOS 트랜지스터를 구성한다.
유사하게, 도 1a 및 도 1c에 예시된 바와 같이, N형 영역 상에는, 게이트 절연막 및 제 1 게이트 전극 (9a) 이 제공되고, 제 1 게이트 전극 (9a) 의 측면에는 게이트 측벽 (7) 이 형성된다. 게이트 절연막은 SiO2 막 (3a) 및 고유전율 절연막 (HfSiON 막) (3b) 을 포함하는 2층 구조를 갖는다. N형 영역 내의 제 1 게 이트 전극 (9a) 의 양측에는 연장 영역 (5) 및 P형 소스/드레인 구역들 (4) 이 제공된다. 이들 N형 영역, 게이트 절연막들 (3a 및 3b), 제 1 게이트 전극 (9a), 연장 영역 (5), 및 소스/드레인 구역들 (4) 은 P형 MOS 트랜지스터를 구성한다.
이들 제 1 게이트 전극 (9a) 및 제 2 게이트 전극 (8a) 은 게이트 전극 라인의 일부를 구성한다. 더 구체적으로, 본 발명의 반도체 장치에서, N형 MOSFET 및 P형 MOSFET의 게이트 길이 방향 (22) (채널 길이 방향 또는 소스/드레인 구역들 방향) 에 수직하고 반도체 기판에 평행한 방향 (21) 으로 연장하도록 단일 게이트 전극 라인 (23) 이 형성된다. P형 영역 위에 놓인 게이트 전극 라인 (23) 의 부분이 N형 MOSFET를 위한 제 2 게이트 전극 (8a) 을 구성한다 (두꺼운 선으로 예시). N형 영역 위에 놓인 게이트 전극 라인 (23) 의 부분이 P형 MOSFET를 위한 제 1 게이트 전극 (9a) 을 구성한다 (두꺼운 선으로 예시).
내부에 금속 M1의 실리사이드를 포함하는 제 1 실리사이드 구역에 의해 제 1 게이트 전극이 구성되고, 내부에 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역에 의해 제 2 게이트 전극이 구성된다. 제 1 및 제 2 실리사이드 구역들은 각각 제 1 및 제 2 게이트 전극들의 일부를 구성할 수도 있거나, 또는 제 1 및 제 2 게이트 전극들의 전부를 구성할 수도 있다. 제 1 및 제 2 실리사이드 구역들이 각각 제 1 및 제 2 게이트 전극들의 일부를 구성하는 경우에, 제 1 및 제 2 게이트 전극들은 이후 설명될 저저항층을 가질 수도 있다.
제 1 및 제 2 실리사이드 구역들은 각각 내부에 금속 M1의 실리사이드 및 금속 M2의 실리사이드를 포함하고, 이에 추가하여 다른 성분을 가질 수도 있다. 금속 M1의 실리사이드 및 금속 M2의 실리사이드는 단일 실리사이드 성분일 수도 있거나, 또는 복수의 실리사이드 성분들로 이루어질 수도 있다.
금속들 M1 및 M2가 상이한 금속 원소들로 이루어질 수도 있거나 또는 동일한 금속 원소로 이루어질 수도 있다고 해도, 금속 M1의 실리사이드 및 금속 M2의 실리사이드는 동일한 재료는 아니다. 따라서, 금속들 M1 및 M2가 동일한 금속 원소들로 이루어진 경우에, 금속 M1의 실리사이드 및 금속 M2의 실리사이드는 상이한 조성을 갖는 실리사이드들 (상이한 금속 함유율을 갖는 실리사이드들 또는 상이한 실리콘 함유율을 갖는 실리사이드들) 이다.
게이트 전극 라인 (23) 은, 제 2 게이트 전극 (8a) 을 포함하는 전극 부분 (8), 제 1 게이트 전극 (9a) 을 포함하는 전극 부분 (9), 및 이들 전극 부분들 (8 및 9) 이 서로 직접 접촉하지 않도록 소자 분리 영역 상에 제공된 불순물 확산 실리콘 구역 (불순물 도핑 구역) (20) 을 포함한다. 더 구체적으로, 게이트 전극 라인 (23) 의 두께 방향 (24) 의 전체 및 그 폭 방향의 전체를 따라 불순물 도핑 구역 (20) 이 제공되고, 그에 의해 전극 부분들 (8 및 9) 사이에 불순물 도핑 구역 (20) 이 제공되어, 전극 부분 (8) 과 전극 부분 (9) 이 서로 직접 접촉하는 것을 방지한다.
소자 분리 영역의 일부 또는 소자 분리 영역의 전부 상에 불순물 도핑 구역 (20) 이 형성될 수도 있다. 그러나, 본 발명의 반도체 장치에서, 소자 분리 영역 상에만 불순물 도핑 구역 (20) 이 형성되고, 제 1 및 제 2 게이트 전극들 내에는 제공되지 않는다. 유사하게, 전극 부분들 (8 및 9) 이 각각 제 1 및 제 2 게이트 전극들과 일치하여 있을 수도 있지만, 이들 부분들은 소자 분리 영역의 위치 상으로 연장할 수도 있다. 불순물 도핑 구역은 내부에 제 1 및 제 2 게이트 전극들 내의 농도보다 더 높은 농도로 불순물들을 포함하고, 내부에 폴리실리콘 또는 다른 성분을 더 포함할 수도 있다.
불순물 도핑 구역이 내부에 제 1 및 제 2 게이트 전극들 내의 농도보다 더 높은 농도로 불순물들을 포함하므로, 불순물 도핑 구역 내의 불순물 원소는 게이트 전극 재료들이 횡방향으로 확산하는 것을 방지하고, 그에 의해 제 1 및 제 2 게이트 전극들은 균일한 조성을 갖는다.
상술된 바와 같이, 금속 M1의 실리사이드 및 금속 M2의 실리사이드가 상이한 조성을 갖는 상이한 실리사이드들인 구성은, 제 1 및 제 2 전극 재료들의 유효 일함수를 소망하는 값으로 제어하고, 그에 의해 N형 MOSFET 및 P형 MOSFET의 Vth가 소망하는 값으로 제어될 수 있다.
도 8은 본 발명의 반도체 장치의 다른 예를 도시한다. 도 8의 반도체 장치는, 제 1 및 제 2 게이트 전극들 (9a 및 8a) 이 2층 구조를 갖고, 각각의 게이트 전극이 그 상부에 저저항층을 포함한다는 점에서, 도 1a 내지 도 1d에 도시된 반도체 장치와 상이하다. 게이트 전극들 (8a 및 9a) 이 2층 구조를 갖고, 최상부의 층으로서 저저항층을 포함하는 구성은 게이트 전극들의 배선 저항을 감소시킨다.
제 1 및 제 2 게이트 전극들이 복수의 층들을 포함하고 그 최상부의 층이 복수의 층들 중 가장 낮은 저항을 갖는 경우에, "저저항층"은 최상부의 층을 의미한다. 저저항층을 포함하는 제 1 및 제 2 게이트 전극들의 예들은 이하 설명되는 바와 같은 구성을 갖는 예를 포함한다.
제 1 게이트 전극은, 금속 M1의 실리사이드로서 Ni2Si 결정상 또는 Ni3Si 결정상을 포함하는 제 1 실리사이드 구역, 및 NiSi 결정상을 포함하는 저저항층을 포함한다. 제 2 게이트 전극은, 금속 M2의 실리사이드로서 NiSi2 결정상을 포함하는 제 2 실리사이드 구역, 및 NiSi 결정상을 포함하는 저저항층을 포함한다. 본원에서, 저저항층이 실리사이드를 포함하는 경우에도, 그 저저항층은 제 1 및 제 2 실리사이드 구역들에 포함되지 않는다. 따라서, 본원에서, 게이트 전극의, 저저항층 이외의 내부에 실리사이드를 포함하는 구역을 제 1 실리사이드 구역 또는 제 2 실리사이드 구역이라 지칭한다.
상술된 저저항층의 제공은 배선과의 접촉 저항을 효과적으로 감소시킨다. 게이트 전극의 하층부와 저저항의 상층부가, 상이한 조성을 갖고 동일한 금속을 포함하는 상이한 실리사이드들을 포함하는 구성은 제조 공정을 간소화한다. 또한, 이들 층들은 동일한 금속의 결정상들에 의해 구성될 수도 있어서, 그에 의해 게이트 전극 라인 전체의 안정성을 개선한다.
제 1 게이트 전극 (9a) 및 제 2 게이트 전극 (8a) 은 전기적으로 접속되거나 또는 접속되지 않는다. 제 1 게이트 전극 (9a) 및 제 2 게이트 전극 (8a) 이 전기적으로 접속된 경우에, 이러한 반도체 장치는 예컨대 CMOSFET를 구성한다.
불순물 도핑 구역은, 소자 분리 영역 상에 제공된 게이트 전극 라인의 일부 또는 전부를 구성할 수도 있고, 제 1 및 제 2 게이트 전극들 내의 농도보다 더 높 은 불순물 농도를 갖는다. 더 구체적으로, 불순물 도핑 구역은 제 1 및 제 2 게이트 전극들 내의 가장 높은 불순물 농도의 값보다 더 높은 불순물 농도를 갖는다. EDX (형광 X선) 분석을 사용하여, 불순물 원소의 종류 및 두께 방향의 불순물 농도 프로파일을 측정함으로써, 이러한 불순물 도핑 구역이 확인될 수도 있다.
상기된 용어 불순물 농도는, 제 1 및 제 2 게이트 전극들, 및 불순물 도핑 구역 내에 복수종의 불순물이 포함된 경우에, 복수종의 불순물의 전체 농도를 의미하고, 따라서 단일종의 불순물의 불순물 농도를 의미하는 것이 아니다. 따라서, 이러한 경우에, 불순물 도핑 구역 내의 모든 불순물들의 전체 불순물 농도는, 제 1 및 제 2 게이트 전극들 내의 모든 종류의 불순물의 불순물 농도의 합으로 표현된 불순물 농도들 중의 최대 불순물 농도보다 더 높다.
제조 공정에 따르면, 제 1 및 제 2 게이트 전극들 내의 게이트 절연막 근방에는 더 높은 농도로 불순물을 포함하는 얇은 구역이 존재하는 경우가 있을 수도 있다. 그러한 경우에, 그러한 구역의 불순물 농도는 고려되지 않는다. 제 1 및 제 2 게이트 전극들 내에 존재하는, 게이트 절연막의 근방의 그러한 더 높은 농도의 불순물 도핑 구역은, 이후 설명될 바와 같이 SIMS 분석 등에 의해 다른 영역들로부터 명확하게 구별될 수 있다.
이하, 게이트 전극들 내의 불순물 농도 프로파일이 설명될 것이다. 도 13은, 종래의 반도체 장치에서의 실리사이드화 이후의 게이트 전극의 두께 방향 (반도체 기판에 수직한 방향; 예컨대, 도 1d의 화살표 (24) 의 방향) 을 따른 불순 물 농도 프로파일의 일례를 도시한다. SIMS (secondary ion mass spectrometry) 분석 기술을 사용하여, 불순물로서 As가 도핑된 N형 MOSFET 게이트 전극을 측정함으로써, 불순물 농도 프로파일이 획득되었다. 반도체 기판 측으로부터의 시료 에칭 동안에 1차 이온들이 시료에 주입되고, 1차 이온들로서 Cs가 사용되어 측정하였다. 도 13의 횡좌표의 0 nm 깊이는 게이트 전극의 최상부면 (게이트 절연막과 접촉하는 면에 대향하는 면) 에 대응하고, 반면에 도 13의 가장 깊은 위치는 게이트 전극의 게이트 절연막과 접촉하는 부분에 대응한다.
도 13에 도시된 그래프들 (a) 내지 (c) 중 어느 그래프에서나, 그래프의 우측 단부에 높은 불순물 농도를 표시하는 피크 A'가 나타나고, 그에 의해 그래프들 (a) 내지 (c) 에 의해 나타낸 반도체 장치에서, 최우측의 피크 A'에서의 두께에 대응하는 두께를 갖는다는 것이 이해된다. 여기서, 최우측 단부는 게이트 전극의 게이트 절연막과 접촉하는 부분을 나타낸다. 그래프들 (a) 내지 (c) 의 피크 A'는, 게이트 전극의 형성 (실리사이드화) 동안, 게이트 전극 재료 (게이트 패턴) 에 대해 상부로부터 하부를 향해 실리사이드화가 행해지고, 실리사이드화에 따라 게이트 전극 내의 불순물들이 게이트 절연막과의 계면을 향해 배출된 것을 의미한다.
이러한 방식으로, 제조 공정에 따라, 게이트 절연막과의 계면에서, 더 높은 농도로 불순물들을 포함하는 구역이 형성되고; 그러나, 이러한 영역은 SIMS에 의해 명확하게 판별된다. 따라서, 본 발명에서, 불순물 도핑 구역은, 제 1 및 제 2 게이트 전극들 내의 더 높은 농도로 불순물들을 포함하는 이러한 영역을 제외한 가 장 높은 불순물 농도보다 더 높은 불순물 농도를 갖는다.
도 13의 그래프들 (a) 내지 (c) 의 경우에서 상이한 두께들을 갖는 게이트 전극에 대한 이유가 이하 설명될 것이다. 도 13의 그래프들 (a) 내지 (c) 는 주입된 불순물들의 더 적은 양에서 더 많은 양까지 연속하여 대응한다. 상술된 바와 같이, 게이트 전극 재료 내의 더 높은 불순물 농도는 실리사이드화가 덜 발생하도록 하기 쉽고, 그에 의해 게이트 전극이 더 낮은 금속-원소 함유율을 갖는 실리사이드에 의해 구성되기 쉬워진다. 결과로서, 실리사이드화 시의 게이트 전극 재료의 팽창의 정도가 작게 되고, 그에 의해 게이트 전극이 더 작은 두께를 갖는다. 반면에, 게이트 전극 재료 내의 불순물 농도가 더 작은 경우에, 실리사이드화가 더 쉽게 발생하고, 그에 의해 게이트 전극이 더 높은 금속 함유율을 갖는 실리사이드에 의해 구성되기 쉬워진다. 결과로서, 실리사이드화 시의 게이트 전극 재료의 팽창의 정도가 더 커지게 되고, 그에 의해 게이트 전극은 더 큰 두께를 갖는다. 게이트 전극 재료 내의 불순물 농도들에 따라, 그 형성 후에 상이한 두께들을 갖는 게이트 전극에 대한 이유는, 불순물 농도가 실리사이드화의 레이트 및 금속 M의 실리사이드의 조성에 영향을 주기 때문이다.
본 발명의 불순물 도핑 구역이 더 높은 농도로 불순물 원소를 포함하지만, 불순물 도핑 구역은 폴리실리콘 또는 폴리실리콘에 추가로 몇몇 다른 성분(들)을 포함할 수도 있다. 이러한 방식의 불순물 도핑 구역의 제공은, 제 1 게이트 전극 및 제 2 게이트 전극이 서로 직접 접촉하는 것을 방지한다. 또한, 불순물 도핑 구역은 게이트 전극 재료들이 확산하는 것을 방지하는 효과를 갖고, 그에 의 해 게이트 전극 재료들의 각각이 불순물 도핑 구역을 통해 다른 게이트 전극 재료들을 향해 확산되지 않는다. 이에 대한 이유가 이하 설명될 것이다.
N형 MOSFET 및 P형-MOSFET를 포함하는 종래의 반도체 장치에서, 게이트 전극들 양자의 구성 재료들이 서로 직접 접촉하고, 각각의 MOSFET의 게이트 전극 재료가 개별적으로 또는 동시에 형성된다. 이러한 이유로, 게이트 전극 재료들 양자 사이의 계면을 통해 게이트 전극 재료들이 서로에 확산하고, 그에 의해 균일한 조성을 갖는 게이트 전극 재료를 형성하는 것이 어렵게 된다.
더 구체적으로, 게이트 전극 재료들의 이러한 불균일화는 주로, 게이트 전극 재료들 중 일방의 게이트 전극 재료와 타방의 게이트 전극 재료 사이의 계면을 통한, 게이트 전극 재료들 중 일방의 게이트 전극 재료를 구성하고 더 높은 금속 함유율을 갖는 실리사이드 내의 금속 원소의, 게이트 전극 재료들 중 타방의 게이트 전극 재료를 구성하고 더 낮은 금속 함유율을 갖는 실리사이드로 및 그 실리사이드를 통한 확산에 의해 야기된다. 이러한 경우에, 게이트 전극 재료들 중 일방의 게이트 전극 재료를 구성하는 실리사이드가 복수의 가능한 결정상들을 갖고, 선택된 결정상이 가장 높은 금속 함유율을 갖는 결정상이 아닌 경우에, 게이트 전극을 구성하는 그 실리사이드로 금속 원소가 더 확산되고 최종적으로 게이트 전극들 중 하나로 확산되어, 조성의 균일성의 열화를 야기한다.
반면에, 본 발명의 반도체 장치에서는, 게이트 전극 재료들의 확산의 방지가 달성되고, 그 고찰된 이유가 이하 설명될 것이다. 본 발명의 반도체 장치는, 소자 분리 영역 상의 폴리실리콘 내에 더 높은 농도로 불순물 원소를 포함한다. 이러한 반도체 장치의 제조 동안에, 게이트 전극 재료들 중 하나를 구성하는 폴리실리콘이 실리사이드화되고, 이는, 소자 분리 영역 상에 형성되고 더 높은 농도로 불순물들을 포함하는 구역으로 금속 원소가 확산되어, 폴리실리콘 내의 불순불들을 배출하여, 그에 의해 더 낮은 불순물 농도를 갖는 실리사이드를 형성하는 경향을 야기한다. 그러나, 폴리실리콘이 더 높은 농도로 불순물들을 포함하는 경우에는, 폴리실리콘 내의 실리콘 원자들에 결합된 더 많은 양의 불순물들이 배출되어야만 하며, 이는 폴리실리콘이 불순물들을 포함하지 않거나 또는 더 작은 농도로 불순물들을 포함하는 경우와 비교하여 더 많은 양의 에너지를 소모한다. 따라서, 금속 원소의 확산 레이트가 감소되어 더 적은 실리사이드화를 야기하는 것이 제안된다.
반면에, 제 1 및 제 2 게이트 전극들 중 일방의 게이트 전극이 이미 형성되고, 게이트 전극들 중 타방의 게이트 전극이 형성되는 경우에, 또는 제 1 및 제 2 게이트 전극들 양자 모두가 이미 형성된 경우에, 게이트 전극 재료들 중 일방의 게이트 전극 재료를 구성하는 금속 원소가 소자 분리 영역 상에 형성되고 더 높은 농도로 불순물들을 포함하는 구역으로 확산되고 따라서 실리사이드화할 때, 금속 원소가 게이트 전극 재료들 중 타방의 게이트 전극 재료를 향해 불순물들을 배출하기 쉬워지는 경향이 발생한다. 그러나, 게이트 전극 재료들 중 불순물들이 배출될 타방의 게이트 전극 재료 내에 이미 금속 실리사이드가 형성되고, 금속 실리사이드로의 불순물들의 배출이 매우 어렵게 된다. 따라서, 금속 원소에 의한 불순물들의 배출이 발생하지 않고, 그 결과로서, 더 높은 농도로 불순물들을 포함하는 그 러한 영역으로 금속 원소가 확산하기 어렵게 된다. 이러한 방식으로 불순물 도핑 구역이 실리사이드화의 발생을 더 어렵게하는 것이 가능하다.
종래의 풀 실리사이드화된 전극은, 폴리실리콘 게이트 패턴 상에 금속막을 퇴적시키고, 어닐 공정 (열처리) 을 수행하여 게이트 패턴을 상부로부터 하부로 (게이트 절연막을 향해) 연속하여 실리사이드화함으로써 형성된다. 따라서, 실리사이드화 동안에 폴리실리콘 게이트 패턴이 불순물 원소를 포함하는 경우에, 불순물 이온들이 상부로부터 하부를 향해 배출된다. 따라서, 수행되는 경우에, 풀 실리사이드화는 게이트 절연막 근방의 매우 얇은 영역에 불순물 원소가 편석 (segregate) 되게 하고, 그에 의해 그러한 영역 이외의 구역 내의 불순물 원소는 폴리실리콘 게이트 패턴 내의 불순물 원소의 원래의 농도보다 더 낮게 된다.
그러한 불순물 농도 프로파일은, 종래의 장치 내의 소자 분리 영역 상의 MOSFET 게이트 전극 재료들 사이의 계면 근방의 불순물 농도 프로파일과 유사하다 (즉, 게이트 절연막 근방의 부분만이 더 높은 불순물 농도를 취한다). 따라서, 그러한 계면은 게이트 전극 라인의 두께 방향 (반도체 기판에 수직한 방향) 의 전체를 따르는 각각의 게이트 전극 재료의 확산을 방지할 수 없어서, 각각의 게이트 전극들의 조성을 불균일하게 하고, 그에 의해 각각의 MOSFET들의 Vth를 소망하는 값으로 제어하기 어렵게 된다.
반면에, 본 발명의 반도체 장치에서는, 게이트 전극 라인의 두께 방향 (반도체 기판에 수직한 방향) 의 전체를 따라 불순물들이 분포되어 있다. 불순물 도핑 구역은, 이전에 폴리실리콘 게이트 패턴으로 주입된 불순물들이 실리사이드화에 따라 편석되고, 원래의 폴리실리콘 패턴 내에 주입된 불순물들의 편석으로 인해 높은 불순물 농도가 획득된다. 따라서, 불순물 도핑 구역에 의해 게이트 전극 재료들의 양방향성 확산이 효과적으로 방지될 수 있다.
불순물 도핑 구역 내의 더 높은 불순물 농도는, 실리사이드를 구성하는 금속의 확산을 더 억제하고, 그에 의해 상이한 조성을 갖고 게이트 전극들을 구성하는 실리사이드들 사이의 양방향성 확산 뿐만 아니라, 양방향성 확산에 수반하는 상 변화를 억제한다. 게이트 전극을 구성하는 통상적인 폴리실리콘 내의 불순물 농도는 1×1020 cm-3 미만이다. 따라서, 상술된 바와 같이, 실리사이드화를 수행한 후에, 게이트 전극의 게이트 절연막 근방 이외의 부분의 불순물 농도는 불순물들의 편석으로 인해 상기된 값보다 더 낮게 된다. 따라서, 1×1020 cm-3 이상인, 불순물 도핑 구역 내의 불순물 농도는 불순물 확산을 효과적으로 억제한다.
불순물 도핑 구역의 주성분이 실리콘인 경우에, 1×1021 cm-3 이상의 농도는 실리콘 내의 불순물들의 고용 한계 농도 (solid solubility limit concentration) (실리콘 내의 최대 용해 농도) 에 근접하다. 따라서, 그러한 불순물 도핑 구역 내의 바람직한 불순물 농도는 실질적으로 1×1021 cm-3 이상이고, 그 농도에서 실리사이드를 구성하는 금속은 불순물 도핑 구역으로 희박하게 확산된다. 더 바람직하게는, 불순물 농도는 1×1022 이상이다. 이러한 경우에, 불순물 도핑 구역으로의 실리사이드들의 금속의 확산은 희박하게 발생한다. 결과로서, 게이트 전극들을 구성하는, 상이한 조성을 갖는 실리사이드들 사이의 안정된 계면이 소자 분리 영역 상에 형성될 수 있고, 그에 의해 각각의 게이트 전극의 조성이 균일하고 안정되게 이루어질 수 있다. 불순물 도핑 구역은 내부에 복수의 불순물 원소들 또는 단일 불순물 원소를 포함할 수도 있다. 불순물 도핑 구역이 내부에 복수의 불순물 원소들을 포함하는 경우에, 불순물 원소들의 전체 농도가 상기 범위 내에 존재하는 것이 바람직하다.
불순물 도핑 구역 내에 포함된 불순물 원소의 종류로서, 보론, 비소, 인, 안티몬, 질소, 탄소, 및 불소가 사용되는 것이 바람직할 수도 있다. 이들 불순물 원소들은 단일 종류 또는 복수의 종류들의 조합으로서 사용될 수도 있다. 이들 중에서, 선호도 순으로 더 바람직한 원소들로서, 안티몬, 비소, 인, 및 보론을 들 수도 있다. 안티몬, 비소, 인, 및 보론은, 폴리실리콘 내에 더 높은 농도로 주입될 때에도, 더 높은 저항을 야기하지 않고 응집되지 않는다. 이들 불순물 원소들 중에서, 더 큰 원자 반경을 갖는 불순물 원소가 실리사이드화 동안에 금속의 확산의 방지에 대해 더 높은 효과를 달성한다.
불순물 도핑 구역은, 소자 분리 영역 상에 제공된 게이트 전극 라인의 부분의 일부 또는 전부를 구성한다. 따라서, 소자 분리 영역 상의 불순물 도핑 구역의 부분의 수평 방향 (N형 MOSFET 게이트 전극으로부터 P형 MOSFET 게이트 전극을 향하는 방향; 게이트 길이 방향에 수직하고 반도체 기판에 평행한 방향) 의 길이 T1이 소자 분리 영역의 길이 T2 이하인 것이 바람직하다 (T1 ≤ T2). 이는, T1 > T2인 경우에, MOSFET 게이트 전극들의 일부가 더 높은 농도로 불순물들을 포 함하여, 게이트 전극들의 불균일한 조성을 야기하고 Vth의 변동 범위를 증가시키기 때문이다.
불순물 도핑 구역의 수평 두께 T1은, 본 발명의 효과를 손상시키지 않는 한 가능한 더 작은 것이 바람직하다. 더 구체적으로, 거칠기가 고려될 때, T1은 1 nm 이상인 것이 바람직하고, 불순물 도핑 구역을 형성하기 위한 이온 주입 동안의 노출 광의 강도가 고려될 때, 3 nm 이상인 것이 더 바람직하다. 전체 게이트 전극 라인에 대한 실리사이드 구역의 비를 증가시키고, 그에 의해 게이트 전극 라인의 전기 저항을 더 낮은 값으로 억제하므로, T1은 10 nm 이하인 것이 바람직하다.
본 발명의 각각의 MOSFET 내에 포함된 게이트 절연막은, 특정한 개수로 한정되지 않고 단일 또는 복수의 층들에 의해 구성될 수도 있다. 게이트 절연막으로서 고유전율 재료가 사용되는 것이 바람직하다. 이하 설명되는 바와 같이, 상 제어 풀 실리사이드 기술과의 조합으로 고유전율 재료는 가장 높은 효과를 획득할 수 있다. 이는, 이하 설명되는 바와 같이, 게이트 절연막에 대한 고유전율 재료와 조합되는 경우에, 상 제어 풀 실리사이드 기술은 유효 일함수의 더 넓은 제어 범위를 달성하기 때문이다.
고유전율 재료를 사용하는 게이트 절연막의 예들은, 고유전율 절연막을 포함하는 게이트 절연막, 및 실리콘 산화막 또는 실리콘 질화막 상에 적층된 고유전율 절연막을 포함하는 게이트 절연막을 포함한다. 여기서, "고유전율 절연막"은, 이산화 실리콘 (SiO2) 의 유전 상수보다 더 높은 유전 상수를 갖는 재료를 의미한다. 그러한 재료의 예들은, 금속 산화물, 금속 실리케이트, 질소가 도핑된 금속 산화물, 질소가 도핑된 금속 실리케이트 등을 포함한다.
다른 고유전율 절연막들 중에서, 결정화의 억제 및 신뢰성의 개선의 관점에서, 질소가 도핑된 고유전율 절연막이 사용되는 것이 바람직하다. 고유전율 재료 내에 포함된 금속 원소의 예들은, 막의 내열성 및 막 내의 고정된 전하의 억제의 관점에서, 하프늄 (Hf) 또는 지르코늄 (Zr) 을 포함한다. 그러한 고유전율 재료의 예들은: Hf 또는 Zr, 및 Si를 포함하는 금속 산화물; 및 그러한 금속 산화물과 추가적으로 질소를 포함하는 금속 산질화물을 포함하고, 여기서 HfSiO가 더 바람직하며, HfSiON이 더 더욱 바람직하다.
고유전율 재료로서, HfSiON의 원자 조성비로부터 일탈된 원자 조성비가 사용될 수도 있다. 더 구체적으로, HfaSibON으로 표현되는 경우에, Hf 및 Si에 대한 평균 농도비 (원자들의 수의 비), a/(a+b)는 0.3 이상이고 0.7 이하인 것이 바람직하다. 0.3 이상인 비는 디바이스의 동작 동안에 게이트 절연막에 걸쳐 흐르는 누설 전류를 효과적으로 억제하여, 그에 의해 전력 소모를 현저하게 감소시킨다. 한편, 0.7 이하인 비는 HfSiON의 더 높은 내열성을 확보하고, 디바이스의 제조 공정 동안 결정화 및 결함들의 발생을 방지하며, 신뢰성의 열화 및 성능의 열화를 억제한다.
게이트 절연막이 복수의 층들을 포함하고, 그 일부가 고유전율 절연막에 의 해 구성된 경우에, 고유전율 절연막은 게이트 전극과 접촉하여 배치되는 것이 바람직하다. 게이트 전극과 그와 접촉하는 고유전율 절연막의 조합은 트랜지스터의 Vth (임계 전압) 를 더 넓은 범위에서 제어한다. 이러한 경우에, 실리콘 기판과 게이트 절연막 사이의 계면 상의 계면 상태를 감소시키고, 고유전율 절연막 내의 고정된 전하에 의한 영향을 감소시키기 위해, 고유전율 절연막과 실리콘 기판 사이의 계면 상에 실리콘 산화막 또는 실리콘 산질화막이 제공될 수도 있다.
본 발명에서, N형 MOSFET 게이트 전극 (8a), P형 MOSFET 게이트 전극 (9a), 및 게이트 전극의 상부 (8b) 의 각각이 실리사이드 결정상 (화학량론 조성) 을 갖는 것이 바람직하다. 게이트 전극들을 구성하는 이들 층들이 화학량론 조성을 갖도록 허용함으로써, 열적으로 그리고 전기적으로 안정된 실리사이드 결정상을 실현하는 것이 가능하다. 결과로서, 디바이스 성능의 변동 범위를 억제하는 것이 가능하다.
제 1 게이트 전극은 내부에 금속 M1의 실리사이드를 포함하는 제 1 실리사이드 구역을 포함하고, 반면에 제 2 게이트 전극은 내부에 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역을 포함한다. 금속들 M1 및 M2가 상이한 금속 원소들 또는 동일한 금속 원소로 이루어질 수도 있지만, 금속 M1의 실리사이드는 금속 M2의 실리사이드와 상이한 재료일 필요가 있다. 따라서, 금속들 M1 및 M2가 동일한 금속 원소로 이루어진 경우에, 금속 M1의 실리사이드 및 금속 M2의 실리사이드가 상이한 조성을 갖는 상이한 실리사이드들 (상이한 금속 함유율들을 갖는 실리사이드들; 또는 상이한 실리콘 함유율을 갖는 실리사이드들) 일 필요가 있다.
게이트 전극의 풀 실리사이드화를 달성하기 위한 금속들 M1 및 M2는 다음과 같은 조건들을 만족시키는 것이 바람직하다:
(Ⅰ) 소스/드레인 구역들 내의 불순물들이 재확산되지 않는 온도에서 풀 실리사이드화를 획득하는 것이 가능하고;
(Ⅱ) Si-리치 결정상으로부터 금속-리치 결정상까지 복수의 결정상들을 형성하는 것이 가능하다.
상기 조건 (Ⅰ)를 만족시키는 금속으로서, 700 ℃ 이하의 온도에서 실리사이드화될 수 있는 금속이 바람직하다.
상기 조건 (Ⅱ)에 따라 복수의 결정상들을 형성함으로써 실리사이드 자체의 일함수가 그 조성에 따라 변화하므로, 복수의 결정상들을 형성함으로써 실리사이드들로 이루어진 게이트 전극의 조성 변화를 활용하여 유효 일함수의 제어가 성취될 수 있다.
그러한 조성에 의해 획득된 유효 일함수의 제어 범위를 넓히는 관점으로부터, 게이트 절연막으로서 상기 고유전율 재료를 사용하는 것이 바람직하다. 더 높은 유전 상수를 갖는 게이트 절연막 상에 형성된 게이트 전극에 대하여, 게이트 절연막과 접촉하는 게이트 전극의 구역은, N형 MOSFET를 위한 제 2 게이트 전극으로서 Si-리치 실리사이드를 사용하고, P형 MOSFET를 위한 제 1 게이트 전극으로서 금속-리치 실리사이드를 사용한다. 이는, 게이트 절연막으로서 SiO2가 사용되는 경우와 비교하여, 조성 변화에 따른 유효 일함수의 더 넓은 변동 범위를 달성할 수 있다.
더 구체적으로, 상기 현상은, 내부에 고유전율 재료로 이루어진 게이트 절연막 상의 실리콘을 포함하는 게이트 전극을 형성할 시 발생하는 페르미 레벨 (Fermi level) 의 피닝 (pinning) 과 연관된다. 예컨대, HfSiON으로 이루어진 고유전율 게이트 절연막 상에 Si-리치 실리사이드 전극이 형성되는 경우에, 예컨대 실리사이드화 이전의 폴리실리콘/HfSiON 계면 상에 발생하는 페르미 레벨의 피닝에 의한 영향이 해소되지 않고 유지된다. 따라서, 실리사이드 전극의 일함수는 HfSiON 상의 폴리실리콘 전극의 페르미 레벨의 피닝 위치인 4.1 eV 내지 4.3 eV 근처의 값을 취한다. 한편, 실리사이드 전극 내의 금속의 더 높은 농도는 페르미 레벨의 피닝을 약화시키고, 그에 의해 실질적으로 실리사이드의 원래의 일함수의 값이 반영된다.
그러한 방식으로 고유전율 재료를 포함하는 게이트 절연막 상에 P형 MOSFET를 위한 제 1 게이트 전극 및 N형 MOSFET를 위한 제 2 게이트 전극으로서 상이한 결정상을 갖는 실리사이드들을 포함하는 게이트 전극들이 형성되는 경우에, 상이한 조성에 따른 실리사이드 자체의 일함수의 변화에 추가로, 페르미 레벨의 피닝에 대한 완화 효과가 발생한다. 따라서, 게이트 절연막으로서 SiO2를 사용하는 경우와 비교하여, 유효 일함수의 더 넓은 제어 범위가 획득될 수 있다. 게이트 절연막의 제 1 및 제 2 게이트 전극들과 접촉하는 부분에 고유전율 절연막을 제공하고, 제 1 및 제 2 게이트 전극들의 게이트 절연막과 접촉하는 부분에 각각 금속 M1 의 실리사이드를 포함하는 제 1 실리사이드 구역 및 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역을 제공함으로써, 유효 일함수의 그러한 제어가 가능하다.
상기 조건들 (Ⅰ) 및 (Ⅱ)를 만족시키는, 실리사이드화를 위한 금속으로서 Ni가 바람직하다. Ni의 사용은, 폴리실리콘으로 하여금 650 ℃ 이하의 온도의 어닐 공정에서 완전히 실리사이드화되게 할 수 있고, 그에 의해 어닐 공정의 온도 및 공급되는 Ni의 양을 변경하는 것만으로 단계적인 상이한 결정상들이 형성될 수 있다.
게이트 전극 재료로서 Ni 실리사이드가 사용되는 경우에, 금속 M1의 실리사이드는 NixSi1-x (0.6 ≤ x < 1) 인 것이 바람직하고, NixSi1-x (0.6 < x < 0.8) 인 것이 더 바람직하며, NixSi1-x (0.7 < x < 0.8) 인 것이 더 더욱 바람직하다.
또한, 제 2 게이트 전극 내에 포함된 금속 M2의 실리사이드는 NiySi1-y (0 < y ≤ 0.5) 인 것이 바람직하고, NiySi1-y (0.25 < y < 0.45) 인 것이 더 바람직하며, NiySi1-y (0.25 < y < 0.35) 인 것이 더 더욱 바람직하다. Ni 실리사이드의 결정상은 크게 NiSi2 결정상, NiSi 결정상, Ni3Si2 결정상, Ni2Si 결정상, Ni31Si12 결정상, 및 Ni3Si 결정상으로 분류된다는 것을 주의한다.
디바이스 특성의 변동 범위를 최소로 억제하기 위하여, 게이트 전극의 게이트 절연막과 접촉하는 부분이 단일 결정상을 갖는 것이 바람직하다. 그러한 단 일 결정상을 달성하는 결정상들의 조합들이 이하 설명될 것이다.
제 1 게이트 전극은 Ni3Si 결정상 및 Ni2Si 결정상 중 어느 하나를 갖고, 제 2 게이트 전극은 NiSi 결정상 및 NiSi2 결정상 중 어느 하나를 갖는다.
상기 이유로 인해, 상기 결정상들을 갖기 위해 게이트 절연막과 접촉하는 제 1 및 제 2 게이트 전극들의 적어도 일부를 형성하고, HfSiON 막과 같은 고유전율 절연막으로부터 게이트 전극들과 접촉하는 게이트 절연막의 적어도 일부를 형성함으로써, 유효 일함수가 더 넓은 범위에서 제어될 수 있다.
실리사이드화 동안에 열이력에 따라 상기 결정상들을 포함하는 혼합상들이 게이트 전극들 내에 분포될 수도 있다. 따라서, 게이트 전극들의 평균 조성은 화학량론 조성으로부터 약간 일탈될 수도 있다. 그러나, 본원에서, 그러한 경우도 조성의 범위 내에 또한 존재한다고 정의된다.
본 발명에서, 그러한 방식으로 Ni 실리사이드 결정상들을 갖는 게이트 전극들과 고유전율 절연막으로 이루어진 게이트 절연막이 조합되는 디바이스 구조를 채용함으로써, 저전력 소모로 동작하는 CMOS 디바이스를 위한 최적의 임계값 Vth (0.3 V 내지 0.5 V) 가 달성될 수 있다.
게이트 전극들의 상부에 저저항 실리사이드막을 형성함으로써, 게이트 전극들의 접촉 저항을 감소시키는 것이 가능하다. 게이트 전극들의 상부를 구성하는 저저항막은 Ni 모노실리사이드 (NiSi) 결정상에 의해 구성되는 것이 바람직할 수도 있다. Ni 모노실리사이드는, Ni를 포함하는 실리사이드 재료들 중 가장 낮은 저항율을 갖는 실리사이드들 중 하나이고, 게이트 전극들의 상부에 NiSi 층을 형성함으로써 게이트 전극 라인의 전체 저항을 최소로 억제할 수 있다.
이하, 본 발명에 따른 반도체 장치의 제조 공정의 일 실시예가 설명될 것이다. 이러한 제조 방법은, 이하의 점에서, 종래의 반도체 장치를 위한 종래의 제조 공정과 상이한 특징들을 갖는다.
(a) 반도체 기판 상에 형성된 게이트 패턴의 소자 분리 영역 상에 제공된 부분에만 게이트 패턴의 두께 방향의 전체를 따라 불순물들이 주입되고;
(b) 제 1 및 제 2 게이트 전극들을 형성하기 위한 실리사이드화 (제 1 실리사이드화 및 제 2 실리사이드화를 포함하는) 동안에, 불순물들이 주입되는 게이트 패턴의 부분 상에 마스크가 제공된다.
본 발명의 제조 공정에서, 상기 특징들 (a) 및 (b) 로 인해, 소자 분리 영역 상에 제공되고 불순물들이 과도핑된 폴리실리콘 영역의 실리사이드화가 횡방향 (N형 MOSFET 게이트 전극 재료로부터 P형 MOSFET 게이트 전극 재료를 향하는 방향; P형 게이트 전극 재료로부터 N형 MOSFET 게이트 전극 재료를 향하는 방향; 선형 게이트 전극의 연장하는 방향; 및 게이트 길이 방향에 수직하고 반도체 기판에 평행한 방향) 으로 진행한다. 결과로서, 소자 분리 영역 상의 게이트 전극 라인 내에, 게이트 전극 라인의 두께 방향 (반도체 기판에 수직한 방향) 의 전체를 따라, 높은 농도로 불순물들을 포함하는 폴리실리콘 구역 (불순물 도핑 구역) 이 형성된다.
반면에, 종래의 반도체 장치에서는, 주로 게이트 전극을 형성하기 위한 실리 사이드화가 게이트 패턴의 두께 방향으로 진행한다. 따라서, 높은 농도의 불순물들을 포함하는 구역이 형성되지 않거나, 또는 게이트 절연막의 근방에서만 매우 얇은 층이 형성된다.
금속 M1의 실리사이드 및 금속 M2의 실리사이드는 화학량론 조성을 갖는 실리사이드 결정상들을 갖는 것이 바람직하다. 그러한 실리사이드 결정상들을 형성하기 위하여, 폴리실리콘 상에 금속막이 퇴적되고, 폴리실리콘을 완전히 실리사이드화하는 풀 실리사이드화 기술을 사용하여 열처리된다. 풀 실리사이드화 기술의 사용은 실리사이드 결정상들로 하여금 자기 정합 방법으로 형성되도록 허용하고, 그에 의해 실리사이드 조성에 대한 화학량론 조성을 제공한다.
예컨대, 금속들 M1 및 M2로서 Ni가 사용되는 경우에, 금속 M1의 실리사이드로서 Ni2Si 결정상 또는 Ni3Si 결정상이 형성되는 것이 바람직할 수도 있고, 금속 M2의 실리사이드로서 NiSi 결정상 또는 NiSi2 결정상이 형성되는 것이 바람직할 수도 있다.
예로 들 수 있는 이들 Ni 실리사이드 결정상들을 형성하기 위한 조건들은: (1) 게이트 패턴의 두께 TSi에 대한 폴리실리콘 게이트 패턴 상에 퇴적되는 Ni 막의 두께 TNi (임베딩된 절연막에 수직하는 방향의 임베딩된 절연막의 두께) 의 비, TNi/TSi; 및 (2) 실리사이드화 (제 1 실리사이드화 및 제 2 실리사이드화) 시의 어닐링 온도를 포함한다.
더 구체적으로, 표 1은 상기 조건 (1) 또는 (2)와 Ni 실리사이드의 결정상들 의 조성 간의 관계를 도시한다.
표 1

 TNi/TSi
0.33 0.67 1.20 1.80


어닐온도(℃)

 650 NiSi2 + NiSi
600 NiSi
500 NiSi NiSi NiSi + Ni3Si
450 NiSi NiSi NiSi + Ni3Si
400 NiSi NiSi NiSi + Ni3Si
따라서, 표 1에 도시된 바와 같은, TNi/TSi 및 어닐 온도와, Ni 실리사이드 조성 간의 관계를 고려하면서, 실리사이드화 시의 조건들을 조정함으로써, 목적의 조성의 Ni 실리사이드가 획득될 수 있다. 열처리는, 금속막의 산화를 방지하기 위해 비산화 분위기를 요구한다.
NiSi 결정상을 획득하기 위한 전형적인 조건으로서 0.55 ≤ TNi/TSi ≤ 0.95의 조건이 예시될 수도 있다. NiSi2 결정상을 획득하기 위한 전형적인 조건으로서 650 ℃ 이하인 실리사이드화 시의 온도 (어닐 온도), 및 0.28 ≤ TNi/TSi ≤ 0.54가 예시될 수도 있다.
Ni3Si 결정상을 획득하기 위한 전형적인 조건으로서 1.60 ≤ TNi/TSi가 예시될 수도 있다.
한편, JP-1996-130216A에 설명된 바와 같이, 실리사이드에 의해 구성된 게이트 전극을 형성하기 위한 공정으로서 CVD 기술을 사용하는 것이 고려될 수도 있다. 그러나, CVD 기술의 사용은, 공정 가스들의 유량비 및 공정 온도를 제어함으로써 실리사이드 조성의 제어를 요구하고, 이는 실리사이드 조성의 자기 정합 제어를 어렵게 한다. 따라서, 상기 풀 실리사이드화 기술과 비교하여 게이트 전극들을 위한 화학량론 조성을 획득하는 것이 더 어렵다. 또한, 반도체 장치의 제조 공정에서 수행되는 열처리는, 실리사이드 내에 상분리를 야기하여 디바이스 성능의 변동 범위의 증가의 가능성을 상승시키기 쉬워진다. 따라서, 상기 제조 공정을 사용하는 실리사이드화가 바람직하다.
[실시예-1]
도 9a 내지 도 9g는 본 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도들이다. 도 9a 내지 도 9g는, P형 MOSFET를 위한 제조 공정을 도시하지 않고, 간소화를 위해 N형 MOSFET를 위한 제조 공정만을 도시한다는 것을 주의한다. 먼저, N형 영역 및 P형 영역을 포함하는 실리콘 기판 (1) 이 준비되었다. 도 9a에 도시된 바와 같이, 실리콘 기판 (1) 의 표면 영역에 대해 STI (shallow trench isolation) 기술을 사용하여 소자 분리 영역 (2) 이 형성되어, 소자 분리 영역 (2) 에 의해 N형 영역과 P형 영역이 서로 분리되도록 하였다. 그 후, 소자 분리된 실리콘 기판의 표면 상에 절연막 (3; 3a 및 3b) 이 형성되었다. 이 절연막은, 실리콘 산화막 (3a) 및 고유전율 절연막 (3b) 에 의해 구성된 구조를 갖는다.
본 실시예에서, 절연막 내의 Hf 농도가 깊이 방향을 따라 변화하고, 게이트 전극과 게이트 절연막 사이의 계면 근방의 Hf 농도가 가장 높고, HfSiON 막 내의 평균 Hf 농도비, Hf/(Hf + Si)가 0.5이며, 실리콘 기판과 게이트 절연막 사이의 계 면 근방이 열적으로 산화된 실리콘막의 조성을 갖는, HfSiO와 SiO2의 조성을 갖는 절연막이 형성된다.
상기 절연막들을 획득하기 위하여, 먼저 1.9 nm의 열적으로 산화된 실리콘막 (3a) 이 형성된 후, 롱-슬로우 서퍼터링 (long-slow sputtering) 기술을 사용하여 0.5 nm의 Hf를 퇴적하며, 500 ℃의 산소 분위기에서 1분 동안 그리고 800 ℃의 질소 분위기에서 30 초 동안 2단계 열처리를 수행하여, Hf로 하여금 아래 놓인 실리콘 산화막으로 고상 확산하도록 허용하고, 그에 의해 HfSiO 막을 형성하였다. 그 후, 900 ℃의 NH3 분위기에서 10분 동안 질화 어닐 처리가 수행되어, HfSiON 막 (3b) 을 획득하였다.
이어서, 절연막 상에 60 nm 두께의 폴리실리콘막 (14) 및 60 nm 두께의 실리콘 산화막 (15) 을 포함하는 층 구조가 형성된 후, 리소그래피 기술 및 RIE (reactive ion etching) 기술을 사용하여 층 구조를 패터닝함으로써, 게이트 절연막 및 게이트 전극의 크기에 대응하고 N형 구역으로부터 소자 분리 영역을 통해 P형 영역을 향해 연장하는 게이트 패턴을 형성하였다.
이어서, 풀리실리콘막 (14) 및 실리콘 산화막 (15) 을 마스크로서 사용함으로써, N형 영역 및 P형 영역에 이온 주입이 수행되어, 그에 의해 자기 정합 방법으로 각각의 영역 내에 연장 확산 구역 (4) 을 형성하였다.
이어서, 도 9c에 도시된 바와 같이, 실리콘 산화막이 퇴적되고, 그 후 에칭 백 (etch back) 되어 폴리실리콘막 및 실리콘 산화막의 측면에 게이트 측벽 (7) 을 형성하였다. 이 상태에서, N형 영역 및 P형 영역에 이온 주입이 다시 수행되어, 활성화 어닐을 수행한 후 소스/드레인 구역들 (5) 을 형성하였다.
이어서, 도 9d에 도시된 바와 같이, 스퍼터링에 의해 전체 표면 상에 10 nm 두께의 금속막 (16) 이 퇴적되었다. 이러한 금속막 (16) 으로서 Co 막이 사용되었다. 그 후, 게이트 측벽막 (7) 및 게이트 전극 상의 실리콘 산화막 (15), 및 소자 분리 영역 (2) 을 마스크로서 사용하여 열처리가 실시되어, 소스/드레인 구역들 (5) 상에 30 nm 두께의 코발트 디실리사이드 (CoSi2) 막 (16) 을 형성한다. 이러한 Co 막은 소스/드레인 구역들 (5) 의 접촉 저항을 감소시킬 수 있다.
마지막으로, 유산 및 과산화수소 용액을 사용하여 습식 에칭함으로써, 열처리에서 실리사이드화되지 않은 과잉의 Co 막 (16) 이 제거되었다 (도 9e). 도 10a는 반도체 장치의 상면도를 도시하고, 도 10b는 그 스테이지에서 반도체 장치에 수직하게 취해진 단면도를 도시한다. 도 10a 및 도 10b에 도시된 바와 같이, 본 실시예에서, N형 MOSFET 및 P형 MOSFET를 위한 제 1 및 제 2 게이트 전극들이 각각 게이트 전극 라인 내에 제공된다.
이어서, 도 9f에 도시된 바와 같이, CVD (chemical vapor deposition) 기술을 사용하여, 실리콘 산화막으로 이루어진 층간 유전막 (10) 이 형성되었다. 도 9g에 도시된 바와 같이, 이러한 층간 유전막 (10) 에 대해 CMP (chemical-mechanical polishing) 기술을 사용하는 평탄화가 행해진 후, HF 용액 처리를 사용하여, 층간 유전막 (10) 의 상부 근방을 에칭 백하여 폴리실리콘막 (14) 의 상부 표면을 노출시킨다. 도 10c는 반도체 장치의 상면도를 도시하고, 도 10d는 그 스테이지에서 반도체 장치에 수직하게 취해진 단면도를 도시한다.
도 11a 내지 도 11f는 본 실시예에 따른 반도체 장치의 제조 공정의 도 9g에 후속하는 단계들을 MOSFET의 채널 길이 방향에 수직하게 취해진 단면도들로 연속하여 도시한다. 이어서, 도 11a에 도시된 바와 같이, 소자 분리 영역 상의 게이트 패턴이 노출되도록, 포토레지스트로부터 마스크 패턴이 형성된다. 소자 분리 영역 상에 형성된 폴리실리콘의 게이트 패턴의 두께 방향의 전체에 걸쳐 불순물들이 분포되도록, 불순물들의 이온 주입이 수행되어, 불순물 주입 구역 (21) 을 형성하였다.
게이트 패턴으로 주입된 불순물들에 기초하여, 이후 수행되는 게이트 전극 형성 단계 (실리사이드화 단계) 는, 게이트 전극들의 구성 재료들의 횡방향 (N형 MOSFET 게이트 전극으로부터 P형 MOSFET 게이트 전극을 향하는 방향; P형 MOSFET 게이트 전극으로부터 N형 MOSFET 게이트 전극을 향하는 방향; 선형 게이트 전극의 연장 방향; 및 게이트 길이 방향에 수직하고 반도체 기판에 평행한 방향) 으로의 확산을 방지하는 불순물 주입 구역 (21) 을 형성한다.
게이트 패턴으로 주입되는 불순물들의 종류로서 보론, 비소, 인, 안티몬, 질소, 탄소, 또는 불소가 사용될 수도 있다. 그 중에서, 선호도 순으로 바람직한 불순물 원소들로서 안티몬, 비소, 인, 및 보론을 들 수도 있다. 폴리실리콘으로 안티몬, 비소, 인, 및 보론이 높은 농도로 주입되는 경우에, 더 높은 저항을 야기하지 않고 응집되지 않는다. 이들 불순물 원소들 중에서, 더 큰 원자 반경을 갖는 불순물 원자가 실리사이드화 동안에 금속 원소의 확산을 방지하는 더 큰 효과를 갖는다.
본 실시예에서, 소자 분리 영역 상에 형성된 폴리실리콘의 게이트 패턴 내의 안티몬의 농도가 3×1020 cm-3를 취하도록, 30 keV로 안티몬 (Sb) 이 주입되었다. 이러한 경우에, 소자 분리 영역 상에만 불순물 도핑 구역 (20) 이 형성되도록, 게이트 패턴 내의 주입된 위치에 불순물들의 이온 주입이 수행될 필요가 있다 (소자 분리 영역의 폭 T2보다 더 작은 불순물 도핑 구역 (20) 의 최종 두께 T1을 형성할 필요가 있다).
그 이유는, 이후의 어닐 공정에서 N형 영역 및 P형 영역 상의 게이트 패턴의 실리사이드화의 개별적인 단계들에 의해 제 1 및 제 2 게이트 전극들이 형성되기 때문이다. 그 공정 동안에 또한, 게이트 패턴의 실리사이드화를 따라, 소자 분리 영역 상에 주입된 불순물 원소가 실리사이드화가 행해지지 않은 다른 활성 영역 상의 게이트 패턴을 향해 확산된다. 더 구체적으로, 불순물들이 횡방향으로 또한 확산되고, 이 확산 길이는 이전에 제공된 폴리실리콘 게이트 패턴의 높이와 동일하다. 따라서, 이러한 어닐 동안의 불순물 원소의 확산을 고려하여, 소자 분리 영역 상에만 불순물 도핑 구역 (20) 이 형성되도록 이온 주입이 수행되어야 한다.
본 실시예에서, 폴리실리콘 게이트 패턴의 높이는 60 nm로 설정되었다. 따라서, 이후 어닐 공정에서 60 nm 이하의 범위만큼 폴리실리콘 게이트 패턴으로 주입되는 불순물들의 횡방향 확산을 고려하면서, 소자 분리 영역 상에 형성된 폴리실리콘 게이트 패턴으로 Sb를 주입할 필요가 있다. 더 구체적으로, 본 실시예에서, 소자 분리 영역 상의 게이트 패턴의 말단으로부터 60 nm 이하 떨어진 내부 영역에 대해 불순물들의 이온 주입이 수행되었다.
이어서, 도 11b에 도시된 바와 같이, 소자 분리 영역 상의 이온 주입이 수행되는 폴리실리콘 게이트 패턴의 부분 (불순물 주입 구역 (21)) 으로부터 P형 MOSFET를 위한 제 1 게이트 전극으로서 형성되는 게이트 전극 패턴의 부분까지의 부분에, 실리사이드화를 방지하기 위한 실리사이드화 방지막 (18) (마스크 (A)) 이 제공되었다. 본 단계에서, 실리사이드화 공정 (열처리; 어닐 공정) 동안에 실리사이드화된 금속의 확산을 방지할 수 있고 그 자체에 안정성을 가질 수 있는 재료들로부터, 실리사이드화 방지막 (18) 이 선택되어야 한다. 또한, 디바이스 제조 공정이 간소화되기 때문에, 실리사이드화된 금속 및 층간 유전막으로부터 선택적으로 에칭되는 재료가 실리사이드화 방지막 (18) 으로서 채용되는 것이 바람직하다. 본 실시예에서, 반응성 이온 스퍼터링 공정을 사용하여 실리사이드화 방지막으로서 20 nm의 TiN이 300 ℃에서 퇴적되었다.
이어서, N형 MOSFET를 위한 제 2 게이트 전극으로서 형성되는 폴리실리콘으로 이루어진 게이트 패턴 (14) 상의 전체 영역에, 실리사이드화에 대한 타겟인 금속막 (M2 막) (16) 이 퇴적된다. 예컨대, Ni, Pt, Hf, V, Ti, Ta, W, Co, Cr, Zr, Mo, Nb, 또는 이들 금속들의 합금들과 같은, 폴리실리콘 (14) 과 연관하여 실리사이드를 형성할 수 있는 금속들로부터, 금속막의 재료가 선택될 수도 있다. 소스/드레인 구역들 (5) 상에 형성된 실리사이드막 상에, 더 높은 저항을 야기하는 상변화 또는 응집이 발생하지 않는 온도에서, 재료가 완전히 실리사이드화될 수 있는 것이 바람직하다.
더 구체적으로, 소스/드레인 구역들 (5) 상에 형성된 실리사이드가 Ni 실리사이드인 경우에 500 ℃ 미만의 온도에서, 실리사이드가 Co 실리사이드인 경우에 700 ℃ 미만에서 실리사이드화될 수 있는 금속을 선택하는 것이 바람직하다. 또한, 재료는 그러한 온도 범위 내에서 Si 리치 결정상으로부터 금속 리치 결정상까지의 복수의 결정상들을 형성할 수 있는 것이 바람직하다. 본 실시예에서, 풀 실리사이드화를 위한 금속막 (M2 막) (16) 으로서 Ni 막이 사용되었다.
본 실시예에서, 폴리실리콘막 (14) 이 실리사이드화를 위해 Ni와 잘 반응될 때, N형 MOSFET 게이트 전극의 평균 실리사이드 조성이 NixSi1-x (0.25 < x < 0.35) 를 취하도록 Ni의 막두께가 설정되었다. 실리사이드화 반응 이후에 게이트 절연막과 접촉하는 Ni 실리사이드막의 부분이 NiSi2 결정상을 주성분으로서 포함하도록 막두께가 설정되는 것이 바람직하다. 본 실시예에서, DC 마그네트론 (magnetron) 스퍼터링 기술에 의해 실온에서 20 nm까지 Ni가 퇴적되었다.
이어서, 게이트 절연막 상의 폴리실리콘막 (14) 및 Ni 막 (16) 을 실리사이드화하기 위해 열처리 (어닐 공정) 가 수행되었다 (도 11c). 열처리는 N형 MOSFET 게이트 패턴의 두께 방향 (반도체 기판에 수직한 방향) 의 전체를 따라 N형 MOSFET 게이트 패턴을 실리사이드화하여, NiSi2 결정상을 형성하였다. 실리사이 드화가 횡방향으로 진행하여 불순물들이 주입된 폴리실리콘 게이트 패턴의 구역에 도달할 때까지 실리사이드화가 수행되었고, 횡방향 (31) (N형 MOSFET 영역으로부터 P형 MOSFET 영역을 향하는 방향; 선형 게이트 전극의 연장 방향; 게이트 길이 방향에 수직하고 반도체 기판에 평행한 방향) 으로 진행하면서 소자 분리 영역 상의 폴리실리콘 게이트 패턴의 구역을 실리사이드화하였으며, 그에 의해 소자 분리 영역 상에 폴리실리콘 내의 불순물들을 편석하여 농도가 증가되었다. 제 1 실리사이드화는, 불순물 주입 구역 (21) 및 N형 영역 상의 게이트 패턴의 구역 (불순물 주입 구역 (21) 보다 P형 영역에 더 근접한 소자 분리 영역 상의 게이트 패턴의 구역) 을 제외하고, P형 영역 상의 게이트 패턴의 구역, 및 소자 분리 영역 상의 게이트 패턴의 구역을, 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역으로 변화시킨다.
다음 조건들로 열처리를 수행하는 것이 바람직하다:
(a) Ni 막의 산화의 방지를 위한 비산화 분위기;
(b) P형 영역 상의 폴리실리콘 (14) 의 완전한 실리사이드화를 위해 충분한 확산 레이트를 획득하기 위한 온도 범위;
(c) 연장 확산 구역 (4) 및 소스/드레인 구역들 (5) 내의 불순물들의 재확산을 야기하지 않는 온도 범위; 및
(d) 소스/드레인 구역들 상에 이전에 형성된 접촉 저항을 감소시키기 위한 실리사이드막의 상이 변화되지 않아서 더 높은 저항을 취하지 않는 온도 범위.
본 발명의 제조 공정에서, 소스/드레인 구역들 상에 접촉 저항을 감소시키기 위한 실리사이드막 (S/D 실리사이드막) 으로서 코발트 실리사이드 (CoSi2) 를 형성하는 것으로 인해, S/D 실리사이드막의 허용 가능한 온도는 700 ℃ 근방이다. 따라서, 본 실시예에서, NiSi2 결정상이 획득될 수 있는 열처리를 위한 조건으로서 650 ℃ 및 1분이 채용되었다.
도 11c에 도시된 바와 같이, 본 실시예의 풀 실리사이드화 조건에서 형성된 게이트 전극 (8) 은 X선 회절 측정을 사용하여 측정되어, NiSi2 결정상으로부터 피크를 명료하게 제시한다. 또한, 러더퍼드 후방 산란 (Rutherford-back-scattering; RBS) 측정이 게이트 전극과 게이트 절연막 사이의 계면 상에서 Ni 대 Si의 조성비가 1:2임을 확인하였다.
본 실시예에서 형성되고 NiSi2 결정상을 주성분으로서 갖는 Ni 실리사이드를 포함하는 게이트 전극은 HfSiON 상의 4.4 eV 내지 4.5 eV의 유효 일함수를 갖는다. 저전력 소모의 N형 MOSFET의 최적의 유효 일함수가 4.4 eV 내지 4.5 eV이므로, NiSi2 결정상을 갖는 게이트 전극이 저전력 소모의 N형 MOSFET의 게이트 전극에 적합하다.
이어서, 유산 및 과산화수소 용액을 사용하는 습식 에칭이 수행되어, 열처리에서 실리사이드화되지 않은 과잉의 Ni 막 (M2 막) (16), 및 실리사이드화 방지막 (마스크 (A)) (18) 을 제거하였다. 상기 제거 공정 전반을 통해, 게이트 절연막으로부터의 제 2 게이트 전극의 박리는 관찰되지 않았다.
이어서, 도 11d에 도시된 바와 같이, N형 MOSFET 게이트 전극으로서 형성되는 (P형 영역 상의) 게이트 패턴 구역으로부터 불순물 주입 구역까지의 게이트 패턴의 부분 상에 재실리사이드화를 방지하기 위해 다른 실리사이드화 방지막 (마스크 (B)) (18) 이 형성되었다. 이전에 설명된 이유로, 실리사이드화 방지막 (18) 으로서 20 nm의 TiN 막이 사용되었고, 300 ℃에서 반응성 이온 스퍼터링 기술을 사용하여 퇴적되었다. 따라서, 전체 표면에 P형 MOSFET 폴리실리콘 게이트로서 형성되는 폴리실리콘 게이트 패턴 (14) 의 부분을 실리사이드화하기 위해 금속막 (M1 막) (16) 이 퇴적되었다.
또한, 이전에 설명된 이유로, 풀 실리사이드화를 위한 금속막 (16) 이 Ni 막을 퇴적시킴으로써 형성된다. 실리사이드화를 위해 폴리실리콘막 (14) 과 Ni가 완전히 반응된 후에, 게이트 전극 실리사이드의 평균 조성이 NiySi1-y (0.7 < y < 0.8) 를 취하도록, Ni의 막 두께가 설정되었다. 바람직하게는, 실리사이드화 반응 이후의 게이트 절연막과 접촉하는 Ni 실리사이드막의 부분이 Ni3Si 결정상을 주성분으로서 포함하도록 막 두께가 설정된다.
본 실시예에서, DC 마그네트론 스퍼터링 기술에 의해 실온에서 100 nm의 두께로 Ni 막 (M1 막) 이 퇴적되었다. 이어서, 게이트 절연막 상의 폴리실리콘막 (14) 및 Ni 막 (16) 을 실리사이드화하기 위해 열처리 (어닐 공정) 가 수행되었다 (도 11e). 이 열처리에서, P형 MOSFET 영역 내의 게이트 패턴이 두께 방향 (반도체 기판에 수직한 방향) 의 전체를 따라 실리사이드화되어, Ni3Si 결정상을 형성 하였다. 실리사이드화가 횡방향으로 진행하여, 폴리실리콘 게이트 패턴의 불순물들이 주입된 구역에 도달할 때까지 실리사이드화가 수행되었다. 더 구체적으로, P형 MOSFET 영역으로부터 횡방향 (32) (P형 MOSFET 폴리실리콘으로부터 N형 MOSFET를 위한 제 2 게이트 전극을 향하는 방향; 선형 게이트 전극의 연장 방향; 게이트 길이 방향에 수직하고 반도체 기판에 평행한 방향) 으로 실리사이드화를 진행하면서, 소자 분리 영역 상의 폴리실리콘 게이트 패턴의 구역이 실리사이드화되고, 그에 의해 소자 분리 영역 상의 폴리실리콘 내의 불순물들을 편석하여 증가된 불순물 농도를 획득하고, 그에 의해 불순물 도핑 구역을 형성하였다. 제 2 실리사이드화는, 적어도 불순물 주입 구역 (21) 및 P형 영역 상의 게이트 패턴의 구역을 제외한 N형 영역 상의 게이트 패턴의 구역, 및 소자 분리 영역 상의 게이트 패턴의 구역 (불순물 주입 구역 (21) 보다 N형 영역에 더 근접한 소자 분리 영역 상의 게이트 패턴의 구역) 을 금속 M1의 실리사이드를 포함하는 제 2 실리사이드 구역으로 변화시킨다. 열처리의 조건들이 상기 조건들 (a) 내지 (d) 를 만족시키는 것이 바람직하다.
이 스테이지에서, 불순물 도핑 구역 (20) 내에 포함된 불순물들의 농도가 MOSFET 게이트 전극 재료들로서 이전에 제공된 폴리실리콘 게이트 패턴 내의 불순물 농도, 및 제 1 및 제 2 게이트 전극들 내의 불순물 농도보다 상당히 더 높은 것이 바람직하다. 이는, 폴리실리콘의 실리사이드화가 진행하는 레이트가 불순물 농도에 의존하고, 더 높은 불순물 농도가 실리사이드화를 감속시키기 때문이다. 결과로서, 불순물 도핑 구역 (20) 내의 더 높은 불순물 농도는 상이한 조성을 갖 는 금속 실리사이드들의 확산을 억제하고, 그에 의해 제 1 및 제 2 게이트 전극들을 구성하고 상이한 조성을 갖는 실리사이드들의 양방향성 확산에 의해 야기되는 상변화를 억제한다.
더 구체적으로, 불순물 도핑 구역 내에 포함된 불순물들의 농도는 1×1020 cm-3 이상인 것이 바람직하다. 1×1020 cm-3 이상인 이 불순물 농도의 채용은, 제 1 및 제 2 게이트 전극들의 불순물 농도보다 더 낮은 불순물 농도를 효과적으로 획득하기 위한 것이다. 불순물 농도는 1×1021 cm-3 이상인 것이 더 바람직하다. 불순물 도핑 구역 (20) 의 주성분이 실리콘이므로, 1×1021 cm-3 이상인 농도는 실리콘 내의 불순물들의 고용 한계에 근접하다. 1×1020 cm-3 이상의 농도의 불순물들의 포함으로 인해, 이러한 불순물 도핑 구역은 금속으로 하여금, 실리사이드화 동안 내부로 확산되도록 허용하지 않는다. 불순물 농도는 1×1022 cm-3 이상인 것이 더 바람직하다. 불순물 농도는 불순물 도핑 구역 내의 불순물들의 고용 농도보다 더 높다. 따라서, 실리사이드화를 위한 금속의 불순물 도핑 구역으로의 확산이 발생하지 않고, 그에 의해 소자 분리 영역 상에 상이한 조성을 갖는 실리사이드들 사이의 안정된 계면이 형성될 수 있다.
본 실시예에서, 소스/드레인 구역들 상에, 접촉 저항을 감소시키기 위한 실리사이드막 (S/D 실리사이드막) 으로서 코발트 실리사이드 (CoSi2) 가 형성되었다. 이러한 S/D 실리사이드막의 허용 가능한 온도는 700 ℃ 근방이다. 따라서, 본 실시예에서, Ni3Si 결정상을 획득할 수 있는 질소 가스 분위기 내에서 400 ℃, 및 5분의 조건이 채용되었다.
도 11e에 도시된 바와 같이, 본 실시예의 풀 실리사이드화 조건에서 형성된 게이트 전극 (9) 이 X선 회절 (XRD) 측정을 사용하여 측정되어, Ni3Si 결정상으로부터 피크를 명료하게 제시한다. 또한, 러더퍼드 후방 산란 (RBS) 측정이 게이트 전극과 게이트 절연막 사이의 계면 상에서 Ni 대 Si의 조성비가 3:1임을 확인하였다.
본 실시예에서 형성되고 Ni3Si2 결정상을 주성분으로서 갖는 Ni 실리사이드를 포함하는 게이트 전극은 HfSiON 상의 4.7 eV 내지 4.8 eV의 유효 일함수를 갖는다. 저전력 소모의 P형 MOSFET의 최적의 유효 일함수가 4.7 eV 내지 4.8 eV이므로, 저전력 소모의 P형 MOSFET의 게이트 전극에 Ni3Si 결정상을 갖는 게이트 전극이 적합하다.
마지막으로, 유산 및 과산화수소 용액을 사용하는 습식 에칭이 수행되어, 열처리에서 실리사이드화되지 않은 과잉의 Ni 막 (16), 및 실리사이드화 방지막 (18) 을 제거한다 (도 11f). 상기 제거 공정 전반을 통해, 게이트 절연막으로부터의 게이트 전극의 박리가 관찰되지 않았다.
[실시예-2]
본 실시예는, NiSi2 결정상을 갖는 막, 및 위에 놓인 저저항 막 (NiSi 결정상을 갖는 막) 을 포함하는 N형 MOSFET를 위한 제 2 게이트 전극을 포함하는, 개선된 디바이스 특성을 갖는 CMOS 디바이스에 관한 것이다. 도 12a 내지 도 12g는 본 실시예의 MOSFET의 제조 공정을 도시하는 단면도들이다.
먼저, 도 12a에 도시된 바와 같이, 상기 실시예-1을 위한 공정과 유사한 공정을 수행하여, P형 영역 및 N형 영역 상에, NiSi2 결정상을 갖는 제 1 게이트 전극 및 Ni3Si 결정상을 갖는 제 2 게이트 전극이 각각 형성된다.
이어서, 도 12b에 도시된 바와 같이, 스퍼터링에 의해 전체 표면에, 10 nm 두께의 금속막 (16) 이 퇴적되었다. 금속막 (16) 으로서 Ni 막이 사용되었다. 또한, NiSi2 결정상을 갖는 제 2 게이트 전극 (8) (제 2 실리사이드 구역) 의 상부 상에 Ni 막이 퇴적되므로, 어닐 공정의 수행은 NiSi2 결정상으로 하여금 Ni와 반응하도록 허용하여, N형 MOSFET를 위한 제 2 게이트 전극 내의 NiSi2 결정상의 상부에 NiSi 결정상을 갖는 저저항막 (12) (니켈-모노실리사이드막: 저저항막) 을 형성한다 (제 3 실리사이드화).
한편, 이 스테이지에서, P형 MOSFET를 위한 제 1 게이트 전극이 Ni3Si 결정상을 가지므로, 이 Ni3Si 결정상의 상부 상의 Ni의 퇴적, 및 후속의 열처리가 추가의 Ni 리치 결정상을 형성할 수 없고, 그에 의해 Ni3Si 막으로 Ni가 확산될 수 없 다.
구체적으로, 열처리로서 제 3 실리사이드화가 수행되어, 게이트 측벽막 (7) 및 소자 분리 영역 (2) 을 마스크로서 사용하여, NiSi2 결정상의 상부에 30 nm 두께의 Ni 모노실리사이드 (NiSi) 막 (12) 을 형성한다 (도 12c). 이 스테이지에서, NiSi2의 제 2 게이트 전극 (8) 을 Ni 막 (16) 과 반응시키기 위한 열처리의 온도는 다음 조건들을 만족시켜야 한다.
(A) 소스/드레인 구역들 (5) 상에 형성된 CoSi2 막 (6) 의 상변화가 더 높은 저항을 갖도록 야기하지 않는 온도;
(B) 제 2 게이트 전극을 구성하는 NiSi2 결정상으로 확산된 Ni로 인해, NiSi2 결정상 상에 형성된 Ni 실리사이드막 (12) 이 저저항 NiSi 결정상 (Ni 모노실리사이드 상) 으로 변화하도록 야기하는 온도.
구체적으로, 350 ℃ 내지 450 ℃의 열처리의 온도를 설정하는 것이 바람직하다. 본 실시예에서, 열처리는 400 ℃의 질소 가스 분위기에서 5분 동안 수행되었다. 이어서, 도 12d에 도시된 바와 같이, 유산 및 과산화수소 용액을 사용하는 습식 에칭에 의해, 열처리에서 실리사이드화를 위해 반응되지 않은 과잉의 Ni 막이 제거되었다.
이어서, 도 12e에 도시된 바와 같이, 스퍼터링에 의해, 전체 표면 상에 10 nm 두께의 실리콘막 (19) 이 퇴적되었다. 그 후, 도 12f에 도시된 바와 같이, 어닐 공정을 수행하여, Ni3Si 결정상을 갖는 제 1 게이트 전극 (9) (제 1 실리사이드 구역) 의 상부가 그 위에 퇴적된 실리콘막 (19) 과 반응되어, Ni3Si 결정상의 상부에 NiSi 결정상을 갖는 막 (12) (Ni 모노실리사이드막; 저저항막) 을 선택적으로 형성한다 (제 4 실리사이드화). 이 스테이지에서, Ni3Si의 제 1 게이트 전극 (9) 을 실리콘막 (19) 과 반응시키기 위한 열처리의 온도는 다음 조건들을 만족시키는 것이 바람직하다:
(C) 소스/드레인 구역들 (5) 상에 형성된 NiSi 막 (6), 및 N형 MOSFET를 위한 제 2 게이트 전극 상에 형성된 NiSi 막 (12) 이 상변화로 인해 고저항 상을 취하도록 야기하지 않는 온도; 및
(D) 제 1 전극을 구성하는 Ni3Si 결정상으로 확산된 Ni로 인해, Ni3Si 결정상의 상부 상에 형성된 Ni 실리사이드막 (12) 이 저저항 NiSi 결정상 (Ni 모노실리사이드 상) 으로 변화하도록 하는 온도.
구체적으로, 350 ℃ 내지 450 ℃의 열처리의 온도를 설정하는 것이 바람직하다. 본 실시예에서, 400 ℃의 질소 가스 분위기에서 5분 동안 열처리가 수행되었다. 마지막으로, 도 12g에 도시된 바와 같이, 열처리에서 반응되지 않은 과잉의 실리콘막 (19) 이 건식 에칭에 의해 제거되었다.
상기 공정을 통해, 도 11f 및 도 12c에 도시된 바와 같이, 소자 분리 영역 상에서, NiSi2 결정상을 갖는 제 2 게이트 전극 (8) 과 Ni3Si 결정상을 갖는 제 1 게이트 전극 (9) 이 접합을 형성하는 계면에, Ni의 양방향성 확산에 의해 야기되는 실리사이드 게이트 전극들의 상변화를 방지하기 위한 불순물 도핑 구역이 형성되었다. 그러한 디바이스 구조의 획득은, 저전력 소모의 CMOS 디바이스의 최적의 임계값 Vth (0.3 V 내지 0.5 V) 의 달성을 상당한 변동 범위 없이 초래하고, 게이트 전극의 접촉 저항의 감소를 초래한다. 결과로서, 더 높은 안정성으로 더 높은 속도로 동작하는 저전력 소모의 CMOS 디바이스가 실현될 수 있다.
상기된 바에 추가로, 도 12c에 도시된 바와 같이, 게이트 전극들 양자 모두의 상부에서 NiSi 결정상을 갖는 저저항막 (12) 을 포함하는 게이트 스택 (stacked gate) 구조가 획득될 수 있다. 게이트 전극들의 상부에 제공된 막형 저저항 실리사이드 구역의 형성으로 인해, 게이트 전극 라인은 더 작은 전체 배선 저항을 갖는다. 또한, 동일한 금속의 실리사이드들로부터 게이트 전극들의 하층부 및 상층부를 구성함으로써, 간소화된 제조 공정 뿐만 아니라, 안정되고 저저항의 게이트 전극 라인 구조가 획득될 수 있다.
상기 실시예의 반도체 장치에서, 상이한 조성을 갖고 N형 MOSFET를 위한 제 2 게이트 전극 및 P형 MOSFET를 위한 제 1 게이트 전극을 구성하는 실리사이드들이 소자 분리 영역 상에 제공된 불순물 도핑 구역을 통해 접속된다. 높은 농도의 불순물들을 포함하는 불순물 도핑 구역에서, 게이트 전극 재료들 (금속, 실리콘 등) 의 양방향성 확산이 크게 억제되고, 그에 의해 게이트 전극 재료들을 구성하는 실리사이드들의 조성 변화를 방지하는 것이 가능하다. 즉, 소자 분리 영역 상에 안정된 계면을 제공하는 것이 가능하다. 결과로서, N형 MOSFET 및 P형 MOSFET를 위한 게이트 전극들로서 군일하고 안정된 조성을 갖는 실리사이드 게이트 전극들을 제공하는 것이 가능하다. 또한, 제조 공정에 대하여 개선된 디바이스 안정성으로 인해, 디바이스 성능의 변동 범위가 감소될 수 있다. 따라서, 게이트 전극 및 게이트 절연막에 대한 균일한 조성을 갖고, 더 높은 성능 및 신뢰성을 갖고, 신뢰성의 열화 없이 소망하는 제어되는 Vth를 가지며, 더 낮은 전력 소모로 더 높은 속도로 동작하는 반도체 장치를 획득하는 것이 가능하다.
상기 실시예의 제조 공정에서, 소자 분리 영역 상에 제공된, 높은 농도로 불순물들을 포함하는 불순물 도핑 구역이 풀 실리사이드화 이전에 이온 주입에 의해 형성되므로, 제조 공정이 간소화될 수 있다. 종래의 불순물 주입 기술이 사용될 수 있으므로, 공정의 개발 비용이 최소로 억제될 수 있다.
상술된 바와 같이, 예컨대, 본 발명은 다음 실시예들을 채용할 수도 있다.
예컨대, 불순물 도핑 실리콘 구역 내에 포함된 불순물들은 보론, 비소, 인, 또는 안티몬을 포함한다. 불순물 도핑 구역 내의 불순물들의 농도는 예컨대, 1×1020 cm-3 이상이다.
금속 M1의 실리사이드 및 금속 M2의 실리사이드는 화학량론 조성을 갖는 실리사이드 결정상으로 이루어질 수도 있다. 예컨대, 금속 M1의 실리사이드는 M1xSi1-x (x > 0.5) 일 수도 있고, 금속 M2의 실리사이드는 M2ySi1-y (y ≤ 0.5) 일 수도 있다. 금속들 M1 및 M2는 동일한 금속 원소로 이루어질 수도 있다. 예컨대, 금속들 M1 및 M2는 니켈 (Ni) 이다.
금속 M1의 실리사이드는 Ni2Si 결정상 또는 Ni3Si 결정상으로 이루어질 수도 있고, 금속 M2의 실리사이드는 NiSi 결정상 또는 NiSi2 결정상으로 이루어질 수도 있다.
제 1 및 제 2 실리사이드 구역들은 게이트 절연막과 접촉하고 있을 수도 있고, 게이트 절연막은 고유전율 절연막일 수도 있다. 다른 방법으로, 게이트 절연막이 제 1 및 제 2 실리사이드 구역들과 접촉하는 고유전율 절연막, 및 그 고유전율 절연막 아래 놓인 실리콘 산화막 또는 실리콘 산질화막을 포함하는 구성이 채용될 수도 있다. 고유전율 절연막은, 금속 산화물, 금속 실리케이트, 및 내부에 도핑된 질소를 포함하는 금속 산화물 또는 금속 실리케이트를 포함할 수도 있다. 다른 방법으로, 고유전율 절연막은 내부에 Hf 또는 Zr을 포함할 수도 있다. 또한, 고유전율 절연막은 내부에 HfSiON을 포함할 수도 있다.
본 발명의 반도체 장치에서, NMOSFET 및 PMOSFET가 CMOSFET를 구성할 수도 있다. 제 1 및 제 2 게이트 전극들은 게이트 절연막으로부터 멀리 떨어진 표면에 최상층으로서 저저항막을 더 포함할 수도 있고, 그 저저항막 아래 놓인 제 1 및 제 2 실리사이드 구역들을 포함할 수도 있다. 제 1 게이트 전극은, NiSi 결정상을 포함하는 저저항막, 및 금속 M1의 실리사이드로서 Ni2Si 결정상 또는 Ni3Si 결정상을 포함하는 제 1 실리사이드 구역들을 포함할 수도 있고, 제 2 게이트 전극은, NiSi 결정상 및 NiSi2 결정상을 포함하는 저저항막을 포함할 수도 있다. 제 1 및 제 2 게이트 전극들은 최상층으로서 저저항막, 및 그 저저항막 아래 놓인 제 1 및 제 2 실리사이드 구역들을 포함할 수도 있다.
본 발명이 본 발명의 실시예들을 참조하여 특정하게 설명되었지만, 본 발명은 이들 예들에 한정되지 않고, 다양한 변화물 및 변형물이 본 발명의 범위 내에 속할 수도 있다.
예컨대, 소자 분리 영역 상의 폴리실리콘 게이트 패턴으로 주입된 불순물들의 종류가 안티몬에 한정되지 않고, 상이한 조성을 갖는 실리사이드들 사이의 접합 표면이 안정성을 가지고 유지되는 한, 디바이스의 제조 공정의 개발에 따라, 불순물들의 종류 및 주입량이 최적화될 수도 있다. 또한, 풀 실리사이드화 공정에서, 소스/드레인 구역들의 접촉 저항 및 확산 구역들의 불순물 농도 프로파일이 열화되지 않는 한, 상이한 결정상들이 형성될 수도 있다. 또한, 게이트 전극들을 구성하는 실리사이드층 상에 충분히 낮은 저항을 갖는 실리사이드층이 형성될 수 있는 한, 실리사이드를 위한 금속은 Ni만이 아니다.
본원은, 본원에 개시물 전체가 참조로서 통합된, 2006년 6월 19일자로 출원된 일본 특허 공개 공보 제2006-16915호에 기초하고, 그로부터 우선권의 이익을 주장한다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판의 표면 부분을 P형 영역 및 N형 영역으로 구획하는 소자 분리 영역;
    상기 소자 분리 영역, P형 영역, 및 N형 영역 상에 연장하고, 게이트 절연막에 의해 상기 P형 영역 및 N형 영역으로부터 절연되는 게이트 전극 라인; 및
    상기 P형 영역 및 N형 영역의 각각에, 상기 게이트 전극 라인이 개재되도록 형성된 소스/드레인 확산 구역들을 포함하고,
    상기 게이트 전극 라인은, 상기 N형 영역 상에 형성되고 금속 M1의 실리사이드를 포함하는 제 1 실리사이드 구역, 상기 P형 영역 상에 형성되고 금속 M2의 실리사이드를 포함하는 제 2 실리사이드 구역, 및 상기 소자 분리 영역 상에 형성되어, 상기 제 1 실리사이드 구역과 상기 제 2 실리사이드 구역을 서로 분리시키는 불순물 도핑 실리콘 구역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 불순물 도핑 실리콘 구역 내에 포함된 불순물들은 보론, 비소, 인, 또는 안티몬을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 불순물 도핑 실리콘 구역 내의 상기 불순물들의 농도는 1×1020 cm-3 이상인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 금속 M1의 실리사이드 및 상기 금속 M2의 실리사이드는 화학량론 조성을 갖는 실리사이드 결정상인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 금속 M1의 실리사이드는 M1xSi1-x (1 > x > 0.5) 이고, 상기 금속 M2의 실리사이드는 M2ySi1-y (0 < y ≤ 0.5) 인, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 금속들 M1 및 M2는 동일한 금속 원소인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 금속들 M1 및 M2는 니켈 (Ni) 인, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 금속 M1의 실리사이드는 Ni2Si 결정상 또는 Ni3Si 결정상인, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 금속 M2의 실리사이드는 NiSi 결정상 또는 NiSi2 결정상인, 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 게이트 절연막은 고유전율 절연막인, 반도체 장치.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 게이트 절연막은 상기 제 1 및 제 2 실리사이드 구역들과 접촉하는 고유전율 절연막, 및 상기 고유전율 절연막 아래 놓인 실리콘 산화막 또는 실리콘 산질화막을 포함하는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 고유전율 절연막은, 금속 산화물, 금속 실리케이트, 및 금속 산화물 또는 금속 실리케이트의 질화물을 포함하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 고유전율 절연막은 내부에 Hf 또는 Zr을 포함하는, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 고유전율 절연막은 내부에 HfSiON을 포함하는, 반도체 장치.
  15. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 P형 영역 및 N형 영역에 각각 형성된 NMOSFET 및 PMOSFET는 CMOSFET를 구성하는, 반도체 장치.
  16. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 게이트 전극 라인은, 상기 제 1 및 제 2 실리사이드 구역들, 및 상기 불순물 도핑 실리콘 구역 상에 형성된 NiSi 결정상을 갖는 저저항막을 더 포함하는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 금속 M1의 실리사이드는 Ni2Si 결정상 또는 Ni3Si 결정상을 포함하며, 상기 금속 M2의 실리사이드는 NiSi2 결정상을 포함하는, 반도체 장치.
  18. 소자 분리 영역에 의해 표면 부분이 N형 영역 및 P형 영역으로 구획된 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 소자 분리 영역 및 상기 게이트 절연막 상에, 내부에 실리콘을 포함하는 게이트 전극 패턴을 형성하는 단계;
    상기 N형 영역 및 P형 영역 내의 상기 게이트 전극 패턴의 양측 상에 소스/드레인 구역들을 형성하는 단계;
    상기 게이트 전극 패턴을 노출시키고 상기 소스/드레인 구역들을 커버하는 층간 유전막을 형성하는 단계;
    상기 소자 분리 영역 상의 상기 게이트 전극 패턴의 일부분 내에 선택적으로 불순물들을 주입하여 불순물 도핑 실리콘 구역을 형성하는 단계;
    상기 N형 영역 상의 상기 게이트 전극 패턴의 일부분의 실리콘을 금속 M1과 반응시켜서 제 1 실리사이드 구역을 형성하는 단계; 및
    상기 P형 영역 상의 상기 게이트 전극 패턴의 일부분의 실리콘을 금속 M2와 반응시켜서 제 2 실리사이드 구역을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 금속 M1 및 상기 금속 M2는 니켈 (Ni) 이며, 상기 제 1 실리사이드 구역은 Ni2Si 결정상 또는 Ni3Si 결정상을 포함하고, 상기 제 2 실리사이드 구역은 NiSi2 결정상을 포함하며,
    상기 반도체 장치의 제조 방법은,
    상기 제 1 실리사이드 구역 상에 Si 막을 퇴적시키고, 열처리에서, 상기 제 1 실리사이드 구역 내에 포함된 상기 Ni2Si 결정상 또는 Ni3Si 결정상과 상기 Si 막을 반응시켜서, 상기 제 1 실리사이드 구역의 상부에 NiSi 결정상을 포함하는 저저항막을 형성하는 단계; 및
    상기 제 2 실리사이드 구역 상에 Ni 막을 퇴적시키고, 열처리에서, 상기 제 2 실리사이드 구역 내에 포함된 상기 NiSi2 결정상과 상기 Ni 막을 반응시켜서, 상기 제 2 실리사이드 구역의 상부에 NiSi 결정상을 포함하는 저저항막을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157215A1 (en) * 2006-12-28 2008-07-03 Toshiba America Electronic Components, Inc. Inter-Diffusion Barrier Structures for Dopants in Gate Electrodes, and Method for Manufacturing
US7989344B2 (en) * 2007-02-28 2011-08-02 Imec Method for forming a nickelsilicide FUSI gate
EP2009689B1 (en) * 2007-06-25 2011-02-23 Imec Semiconductor device with dual workfunction gate electrodes and its method of fabrication
US8993393B2 (en) 2010-02-11 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple silicide integration structure and method
US9041116B2 (en) 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)
US11735672B2 (en) * 2021-03-29 2023-08-22 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786611A (en) * 1987-10-19 1988-11-22 Motorola, Inc. Adjusting threshold voltages by diffusion through refractory metal silicides
KR20010064414A (ko) * 1999-12-29 2001-07-09 박종섭 반도체장치의 ＴａＯＮ 게이트절연막 형성방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130216A (ja) 1994-10-31 1996-05-21 Sony Corp 半導体装置およびその製造方法
JPH0982810A (ja) * 1995-09-08 1997-03-28 Sony Corp 半導体装置の製造方法および半導体装置
JP2002217310A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN100452357C (zh) 2004-06-23 2009-01-14 日本电气株式会社 半导体装置及其制造方法
JP2006108469A (ja) * 2004-10-07 2006-04-20 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2007088372A (ja) 2005-09-26 2007-04-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786611A (en) * 1987-10-19 1988-11-22 Motorola, Inc. Adjusting threshold voltages by diffusion through refractory metal silicides
KR20010064414A (ko) * 1999-12-29 2001-07-09 박종섭 반도체장치의 ＴａＯＮ 게이트절연막 형성방법

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