JP2011035158A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１上に、順に、ハフニウムおよび酸素を主体とする高誘電体膜ｈｋ１と、第１金属および酸素を主体とし、化学量論的組成よりも多くの第１金属を含むｐＭＩＳ用キャップ膜Ｃｐ１を形成する。その後、シリコン基板１に、第１熱処理と第２熱処理とを順に施す。続いて、ｐＭＩＳ用キャップ膜Ｃｐ１上にゲート電極用金属膜ＥＭ１を形成し、これらを加工することでｐＭＩＳ用金属ゲート電極ｐＧ１とｐＭＩＳ用高誘電率ゲート絶縁膜ｐＩ１とを形成する。特に、第１熱処理では高誘電体膜ｈｋ１中の余剰酸素を除去し、第２熱処理では高誘電体膜ｈｋ１中にｐＭＩＳ用キャップ膜Ｃｐ１中の第１金属を拡散させる。第１熱処理は、第２熱処理よりも低い温度で施す。
【選択図】図１１

Description

本発明は、半導体装置の製造技術に関し、特に、金属膜からなるゲート電極および高誘電体膜からなるゲート絶縁膜によって構成される電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。

半導体装置は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路構成を基本構造とする集積回路を搭載している。このＣＭＩＳ回路を構成するｐチャネル型のＭＩＳ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴとも言う）（以下、単にｐ型ＭＩＳトランジスタ）およびｎチャネル型のＭＩＳ型電界効果トランジスタ（以下、単にｎ型ＭＩＳトランジスタ）は、ゲート絶縁膜材料として酸化シリコン膜を用い、ゲート電極材料として多結晶シリコン膜を用いている。

近年半導体装置を構成するＭＩＳトランジスタの微細化に伴って、酸化シリコン膜から構成されるゲート絶縁膜の薄膜化が急速に進んでいる。一方、ゲート絶縁膜の薄膜化が進むにつれて、ゲート電圧によりゲート絶縁膜界面近傍のゲート電極内が空乏化し、ゲート絶縁膜が見かけ上厚くなる現象が顕著になってきた。その結果、オン電流の確保が難しくなり、ＭＩＳトランジスタの動作速度の低下が顕著になってきた。

また、ゲート絶縁膜厚が薄くなると、ダイレクトトンネリングによりキャリアがゲート絶縁膜を通り抜けられるようになり、リーク電流が増大してしまう。更に、ｐ型ＭＩＳトランジスタでは、ゲート電極中の不純物ホウ素がゲート絶縁膜を通じて基板に拡散し、チャネル領域の不純物濃度を変動させ、閾値電圧を変動させてしまう。

そこで、ゲート絶縁膜材料として酸化シリコンよりも比誘電率の高い絶縁材料（高誘電体材料またはｈｉｇｈ−ｋ材料とも言う）に置き換えると共に、ゲート電極材料を多結晶シリコンから金属材料に置き換える技術がある。

例えば、特開２００６−２４８９４号公報（特許文献１）には、ＭＯＳトランジスタを形成する工程において、ＰＭＯＳ領域およびＮＭＯＳ領域に、それぞれ異なる高誘電率物質からなるゲート絶縁膜と金属酸化物を積層した後に、２度の熱処理を施す技術が開示されている。

また、例えば、特開２００３−１８８３７５号公報（特許文献２）には、ＭＯＳトランジスタを形成する工程において、ゲート絶縁膜、金属薄膜、多結晶シリコンを順に堆積した後、２度の熱処理を施す技術が開示されている。

また、例えば、特開２００８−２８８２２６号公報（特許文献３）には、酸化シリコンより比誘電率の高い酸化物として、ハフニウム（Ｈｆ）系酸化物を用い、ＭＯＳトランジスタのゲート絶縁膜に適用する技術が開示されている。

また、例えば、２００５年、シンポジウム・オン・ＶＬＳＩ・テクノロジー、２３２頁（Symposium on VLSI Technology, p.232, 2005）（非特許文献１）には、ｐチャネル型ＭＩＳＦＥＴの閾値電圧を制御するために、ＡｌＯ_ｘ膜をＨｆＳｉＯ膜上に形成することで、ＡｌＯ_ｘ膜の膜厚の増加と共に閾値電圧を低下し得る技術が開示されている。

また、例えば、２００６年、シンポジウム・オン・ＶＬＳＩ・テクノロジー、２２４頁（Symposium on VLSI Technology, p.224, 2006）（非特許文献２）には、ＨｆＯ_２膜上へ１〜２０Å膜厚のランタン（Ｌａ）およびマグネシウム（Ｍｇ）を含むキャップ層を形成することで、ｎチャネル型ＭＯＳＦＥＴの閾値電圧を負方向へシフトさせる技術が開示されている。

また、例えば、２００７年、シンポジウム・オン・ＶＬＳＩ・テクノロジー、６８頁（Symposium on VLSI Technology, p.68, 2007）（非特許文献３）には、ＨｆＳｉＯＮ膜上に、Ｌａまたはストロンチウム（Ｓｒ）を含むキャップ層や、スカンジウム（Ｓｃ）、エルビウム（Ｅｒ）またはそれらの合金を含む金属キャップ層を形成することで、ｎチャネ型ＭＯＳＦＥＴの閾値電圧を負方向へシフトさせる技術が開示されている。

特開２００６−２４８９４号公報 特開２００３−１８８３７５号公報 特開２００８−２８８２２６号公報

「シンポジウム・オン・ＶＬＳＩ・テクノロジー（Symposium on VLSI Technology）」２００５年、２３２頁 「シンポジウム・オン・ＶＬＳＩ・テクノロジー（Symposium on VLSI Technology）」２００６年、２２４頁 「シンポジウム・オン・ＶＬＳＩ・テクノロジー（Symposium on VLSI Technology）」２００７年、６８頁

酸化シリコン膜よりも比誘電率の高い高誘電体膜は、酸化シリコン膜と同じ厚さであっても、酸化シリコンの比誘電率に対する高誘電体膜の比誘電率の比の分だけ大きな静電容量を有する。従って、ゲート絶縁膜を高誘電体膜で形成すれば、実際の物理膜厚が酸化シリコン膜と同じであっても、より大きな電流駆動能力を有するＭＩＳトランジスタを形成できる。このとき、物理膜厚が酸化シリコン膜と同じであるから、リーク電流は増加しない。これは、言い換えれば、ゲート絶縁膜として高誘電体膜を用いることで、物理膜厚を変えないことでリーク電流を抑えつつ、特性の点では、あたかも酸化シリコンゲート絶縁膜を薄くしたかのように扱うことができることを意味する。ここで、高誘電体ゲート絶縁膜の膜厚を、その静電容量特性が等価となるような酸化シリコンゲート絶縁膜の膜厚として換算した値を、等価換算酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）と言うことがある。ゲート絶縁膜を薄膜化することでＭＩＳトランジスタを高性能化する技術動向にあって、上記のように、高誘電体膜を用いることでＥＯＴを低減させる技術がある。このような高誘電体膜としては、酸化ハフニウムや酸化ジルコニウムといった種々の金属酸化物が検討されている。

また、ゲート電極を多結晶シリコンによらない金属材料で構成した場合、上述の空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。

ところで、ＣＭＩＳ回路は低消費電力設計が重要であり、そのためには、ｎチャネル型とｐチャネル型の両極性のＭＩＳトランジスタにおいて、それぞれの閾値電圧を低減する必要がある。従って、上述のような金属ゲート電極／高誘電体ゲート絶縁膜からなるＭＩＳ構造において、ｎ型、ｐ型、それぞれに適した仕事関数を有するゲート電極材料を選択する必要がある。

この観点から、本発明者は、以下で説明するようなキャップ絶縁膜構造のゲート絶縁膜を有するＭＩＳトランジスタを検討した。例えば、ハフニウムを含む高誘電率ゲート絶縁膜を用いた場合、その上層にアルミニウムの酸化膜を配置することで、ｐ型ＭＩＳトランジスタの閾値電圧を低減できることが分かっている。また、同じくハフニウムを含む高誘電率ゲート絶縁膜を用いた場合、その上層にマグネシウムの酸化膜を配置することで、ｎ型ＭＩＳトランジスタの閾値電圧を低減できることが分かっている。このような閾値電圧の変動を目的としてゲート絶縁膜の上に配置する膜を、以下キャップ膜と記す。

このようなキャップ膜を配置した高誘電率ゲート絶縁膜を適用したＭＩＳトランジスタにおいて、本発明者の更なる検討により、以下のような課題が見出された。

本発明者が高誘電率ゲート絶縁膜として適用を検討した酸化ハフニウム（ＨｆＯ_２）は、化学量論的組成よりも多くの酸素を含んでいることが分かった。以後このような酸素を余剰酸素と記す。ところで、本発明者が検討した技術では、キャップ膜形成後に熱処理を施すことでキャップ膜中の金属原子を高誘電率ゲート絶縁膜中に拡散させることで、より効果的に閾値電圧を低減させる。そして、本発明者の更なる検討によれば、この熱処理の際に、酸化ハフニウム膜中に含まれる余剰酸素がシリコン基板との界面で反応して酸化シリコン膜を形成することが分かった。このように、高誘電率ゲート絶縁膜下に意図しない酸化シリコン膜が形成されることで、ゲート絶縁膜が厚くなってしまう。これは、高誘電体ゲート絶縁膜を適用することによるＭＩＳトランジスタの高性能化の効果を低減させることを意味する。なぜなら、高誘電体膜をゲート絶縁膜に適用する技術では、ＥＯＴを低減させることでＭＩＳトランジスタを高性能化する効果をもたらすのに対し、上記のような意図しない酸化シリコン膜の形成はＥＯＴを増加させるからである。

以上のように、本発明者が検討した技術では、ＭＩＳトランジスタの更なる高性能化が困難となることが分かった。

そこで、本発明の目的は、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。

半導体基板上に電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、電界効果トランジスタを形成する工程は、（ａ）半導体基板上に、ハフニウムおよび酸素を主体とする絶縁膜からなる高誘電体膜を形成する工程と、（ｂ）高誘電体膜上に、第１金属および酸素を主体とする膜からなるキャップ膜を形成する工程と、（ｃ）半導体基板に第１熱処理を施す工程と、（ｄ）半導体基板に第２熱処理を施す工程と、（ｅ）キャップ膜上に、ゲート電極用金属膜を形成する工程と、（ｆ）ゲート電極用金属膜、キャップ膜および高誘電体膜を加工することで、ゲート電極用金属膜を有する金属ゲート電極と、キャップ膜および高誘電体膜を有する高誘電率ゲート絶縁膜とを形成する工程とを有し、（ｂ）工程では、第１金属を化学量論的組成よりも多く含むようなキャップ膜を形成し、（ｃ）工程では、第１熱処理によって、高誘電体膜中の余剰酸素をキャップ膜中の第１金属に捕獲させることで、高誘電体膜中から余剰酸素を除去し、（ｄ）工程では、第２熱処理によって、キャップ膜中の第１金属を高誘電体膜中に拡散させ、（ｃ）工程および（ｄ）工程において、第１熱処理は、第２熱処理よりも低い温度で施す。

本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。

即ち、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化することができる。

本発明の実施の形態１である半導体装置の製造工程を示すフロー図である。 本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態１である半導体装置の製造工程の特性を示すグラフ図である。 本発明の実施の形態２である半導体装置の製造工程を示すフロー図である。 本発明の実施の形態２である半導体装置の製造工程中であって、図３に続く製造工程中における要部断面図である。 図２３に続く半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態２である半導体装置の製造工程の特性を示すグラフ図である。 本発明の実施の形態３である半導体装置の製造工程中であって、図４に続く製造工程中における要部断面図である。 図３１に続く半導体装置の製造工程中における要部断面図である。 図３２に続く半導体装置の製造工程中における要部断面図である。 図３３に続く半導体装置の製造工程中における要部断面図である。 図３４に続く半導体装置の製造工程中における要部断面図である。 図３５に続く半導体装置の製造工程中における要部断面図である。 図３６に続く半導体装置の製造工程中における要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１の半導体装置の製造方法について、図１〜図２１を用いて説明する。本実施の形態１の半導体装置の製造方法は、シリコン基板（半導体基板）１上にＭＩＳトランジスタ（電界効果トランジスタ）Ｑｐ，Ｑｎを形成する工程と、それらを結線して回路を構成するための多層配線を形成する工程とを有する。そのうち、図１には、ＭＩＳトランジスタＱｎ，Ｑｐを形成する工程のフロー図を示している。また、図２〜図２０には、製造工程中におけるシリコン基板１の要部断面図を示している。ここでは、特に、ｐ型ＭＩＳトランジスタ（ｐチャネル型の電界効果トランジスタ）Ｑｐを形成するｐＭＩＳ領域Ｒｐ、および、ｎ型ＭＩＳトランジスタ（ｎチャネル型の電界効果トランジスタ）Ｑｎを形成するｎＭＩＳ領域Ｒｎにおけるシリコン基板１の要部断面図を示している。また、図２１には、本実施の形態１の半導体装置の製造方法における一工程の特性を表すグラフ図を示している。以下では、図１に示す工程を参照しながら、図２以降を用いて、本実施の形態１の半導体装置の製造方法について詳しく説明する。

まず、図２に示すように、単結晶のシリコンからなるシリコン基板１を準備する。シリコン基板１は、例えば、ホウ素（Ｂ）などのｐ型不純物を含んでいる。なお、シリコン基板１は、以下で説明する工程中、半導体ウェハと称される平面略円形状の薄板として扱う。

その後、シリコン基板１の表面に分離部２、および、各ウェルｎｗ１，ｐｗ１を形成する（図１の工程ｓ０１）。分離部２は、例えば以下のようにして形成する。まず、フォトリソグラフィ法およびドライエッチング法などによって浅い溝を形成する。続いて、その溝を埋め込むようにして酸化シリコン膜を形成する。その後、エッチング法や化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法などによって、溝部以外の酸化シリコン膜を除去することで分離部２を形成する。この分離部２によって活性領域が分離され、ｐＭＩＳ領域ＲｐとｎＭＩＳ領域Ｒｎとが規定される。続いて、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ領域Ｒｐにｎウェルｎｗ１を形成し、ｎＭＩＳ領域Ｒｎにｐウェルｐｗ１を形成する。ｎウェルｎｗ１としてはリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を注入し、ｐウェルｐｗ１としては、ホウ素などのｐ型不純物を注入する。

次に、図３に示すように、シリコン基板１上に界面酸化膜（界面絶縁膜）ｚ１を形成する（図１の工程ｓ０３）。ここでは、例えば、ｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎの基板面を露出させた状態でシリコン基板１を酸化することで、酸化シリコンを主体とする絶縁膜を形成し、これを界面酸化膜ｚ１とする。また、界面酸化膜ｚ１としては、酸窒化シリコンを主体とする絶縁膜を形成しても良い。この場合、例えば、Ｎ_２ＯとＯ_２およびＨ_２を用いた高温短時間酸化法により、酸窒化シリコン膜を形成する。

続いて、シリコン基板１上のうちの界面酸化膜ｚ１上に、高誘電体膜ｈｋ１を形成する（図１の工程ｓ０５）。ここでは、例えばＡＬＤ（Atomic Layer Deposition）法などによって、ハフニウムおよび酸素を主体とする絶縁膜からなる高誘電体膜ｈｋ１を形成する。このような高誘電体膜ｈｋ１としては、例えば酸化ハフニウム（ＨｆＯ_ｘ）やハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ）などがある。ここでは、酸化ハフニウムを主体とする絶縁膜からなる高誘電体膜ｈｋ１を形成する。その後、６５０℃以上の温度で熱処理を施すことで緻密化処理を行う（図１の工程ｓ０７）。

次に、図４に示すように、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上に、アルミニウム（第１金属）を主体とする第１金属膜Ｅ１を形成する（図１の工程ｓ０９）。ここでは、まず、シリコン基板１上にフォトレジスト膜３を形成し、フォトリソグラフィ法によって、ｐＭＩＳ領域Ｒｐを開口し、かつ、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１を覆うようにパターニングする。その後、スパッタリング法などによってアルミニウムを主体とする第１金属からなる第１金属膜Ｅ１を０．７ｎｍ以上、２ｎｍ以下の膜厚で形成する。ここでは、１ｎｍの膜厚となるように第１金属膜Ｅ１を形成する。なお、アルミニウムの他に、タンタルまたはチタンを主体とする第１金属からなる第１金属膜Ｅ１を形成しても良い。以下、本実施の形態１の製造方法では、第１金属膜Ｅ１はアルミニウムを主体とする第１金属からなるとして説明するが、これは、タンタルまたはチタンを主体とする第１金属からなるとして置き換えても同様であるとする。

次に、図５に示すように、第１金属膜Ｅ１を酸化する（図１の工程ｓ１１）ことで、第１金属酸化膜ＥＺ１に覆われた第１金属膜Ｅ１からなるｐＭＩＳ用キャップ膜（キャップ膜）Ｃｐ１を形成する。本工程では、０℃以上、２００℃以下の温度でアルミニウムを主体とする第１金属膜Ｅ１の表面を酸化する。ここでは、室温（加熱を施さない状態）で第１金属膜Ｅ１の表面を酸化することで、酸化アルミニウムを主体とする第１金属酸化膜ＥＺ１を形成する。本実施の形態１の半導体装置の製造方法において、このようにして第１金属膜Ｅ１の表面を酸化することの効果は、後に詳しく説明する。

ここまでの工程によって、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１を覆うようにして、アルミニウムを主体とする第１金属膜Ｅ１、および、その表面に形成した酸化アルミニウムを主体とする第１金属酸化膜ＥＺ１からなるｐＭＩＳ用キャップ膜Ｃｐ１を形成したことになる。言い換えれば、アルミニウムからなる第１金属および酸素を主体とするｐＭＩＳ用キャップ膜Ｃｐ１を形成したことになる。これは、ｐＭＩＳ用キャップ膜Ｃｐ１全体におけるアルミニウムおよび酸素の含有量を考えた場合、アルミニウム元素を化学量論的組成（ストイキオメトリ）よりも多く含むような組成（アルミニウムリッチ（Ａｌ−ｒｉｃｈ）な組成とも言う）となっている。なぜなら、ｐＭＩＳ用キャップ膜Ｃｐ１は、酸化アルミニウムを主体とする第１金属酸化膜ＥＺ１の他に、アルミニウムを主体とする第１金属膜Ｅ１を有しているからである。このように、本実施の形態１の半導体装置の製造方法において、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上に、アルミニウムリッチな組成のｐＭＩＳ用キャップ膜Ｃｐ１を形成することの効果は、後に詳しく説明する。

続いて、ｐＭＩＳ用キャップ膜Ｃｐ１に覆われたままの状態でフォトレジスト膜３を除去する、所謂リフトオフ法により、ｎＭＩＳ領域ＲｎのｐＭＩＳ用キャップ膜Ｃｐ１を除去する。

次に、図６に示すように、シリコン基板１上にフォトレジスト膜４を形成し、フォトリソグラフィ法によって、ｎＭＩＳ領域Ｒｎを開口し、かつ、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１を覆うようにパターニングする。その後、例えば、酸化マグネシウムを主体とする絶縁膜からなるｎＭＩＳ用キャップ絶縁膜ｃｎ１を形成する。ここでは、酸化マグネシウムの他に、酸化カルシウム、酸化ストロンチウム、酸化バリウム、または、希土類酸化物を主体とする絶縁膜からなるｎＭＩＳ用キャップ絶縁膜ｃｎ１を形成しても良い。以下では、本工程で酸化マグネシウムからなるｎＭＩＳ用キャップ絶縁膜ｃｎ１を形成したものとして説明する。

次に、ｎＭＩＳ用キャップ絶縁膜ｃｎ１に覆われたままの状態でフォトレジスト膜４を除去することで、リフトオフ法によりｐＭＩＳ領域ＲｐのｎＭＩＳ用キャップ絶縁膜ｃｎ１を除去する。これにより、図７に示すように、高誘電体膜ｈｋ１において、ｐＭＩＳ領域Ｒｐでは、表面に第１金属酸化膜ＥＺ１を備えた第１金属膜Ｅ１からなるｐＭＩＳ用キャップ膜Ｃｐ１に覆われ、ｎＭＩＳ領域ＲｎではｎＭＩＳ用キャップ絶縁膜ｃｎ１に覆われた構造を形成できる。

続く工程では、シリコン基板１に第１熱処理を施す（図１の工程ｓ１３）。本実施の形態１の半導体装置の製造方法では、第１熱処理として、窒素雰囲気中において２００℃以上、６００℃以下の温度で、シリコン基板１を加熱する。このような第１熱処理によって、ｐＭＩＳ領域Ｒｐにおいて、酸化ハフニウム膜からなる高誘電体膜ｈｋ１中の余剰酸素を除去することができる。より詳しくは、以下の通りである。

上記の方法で形成した酸化ハフニウム膜からなる高誘電体膜ｈｋ１には、化学量論的組成よりも多い酸素成分（余剰酸素）が含まれる。ここで、上述の第１熱処理によって、高誘電体膜ｈｋ１中の余剰酸素を、アルミニウムリッチなｐＭＩＳ用キャップ膜Ｃｐ１中のアルミニウムに捕獲させることができる。従って、高誘電体膜ｈｋ１を覆うようにしてｐＭＩＳ用キャップ膜Ｃｐ１を形成しているｐＭＩＳ領域Ｒｐでは、第１熱処理によって高誘電体膜ｈｋ１中の余剰酸素を除去できる。このとき、図８に示すように、ｐＭＩＳ用キャップ膜Ｃｐ１を構成する第１金属膜Ｅ１では、アルミニウムが余剰酸素によって酸化され、第１金属酸化膜ＥＺ１と同様になる。図８では、余剰酸素によって酸化された第１金属膜Ｅ１と第１金属酸化膜ＥＺ１とを区別していない。即ち、本工程を経て、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１を覆うｐＭＩＳ用キャップ膜Ｃｐ１は、余剰酸素によって酸化された第１金属膜Ｅ１と第１金属酸化膜ＥＺ１とによって構成された膜になる。

続く工程では、シリコン基板１に第２熱処理を施す（図１の工程ｓ１５）。本実施の形態１の半導体装置の製造方法では、第２熱処理として、窒素雰囲気中において９００℃以上、１０５０℃以下の温度で、シリコン基板１を加熱する。このような第２熱処理によって、各キャップ膜Ｃｐ１，ｃｎ１中の金属元素を高誘電体膜ｈｋ１中に拡散させる。より詳しくは、以下の通りである。即ち、ｐＭＩＳ領域Ｒｐにおいては、第２熱処理によって、ｐＭＩＳ用キャップ膜Ｃｐ１中のアルミニウムを高誘電体膜ｈｋ１中に拡散させる。また、ｎＭＩＳ領域Ｒｎにおいては、第２熱処理によって、ｎＭＩＳ用キャップ絶縁膜ｃｎ１中のマグネシウムを高誘電体膜ｈｋ１中に拡散させる。このようにして、図９に示すように、ｐＭＩＳ領域Ｒｐにはアルミニウムを含む高誘電体膜ｈｋ１を形成し、ｎＭＩＳ領域Ｒｎにはマグネシウムを含む高誘電体膜ｈｋ１を形成できる。

ここで、本実施の形態１の半導体装置の製造方法においては、第１熱処理の温度と第２熱処理の温度を比較した場合、余剰酸素を捕獲することを目的とした第１熱処理の温度は、金属元素の拡散を目的とした第２熱処理の温度よりも低い温度であることが条件となる。この温度条件に関しては、後に詳しく説明する。

以下では、図１の工程ｓ１７について詳しく説明する。

続く工程として、図１０に示すように、ｐＭＩＳ領域ＲｐのｐＭＩＳ用キャップ膜Ｃｐ１上およびｎＭＩＳ領域ＲｎのｎＭＩＳ用キャップ絶縁膜ｃｎ１上に、ゲート電極用金属膜ＥＭ１を形成する。ここでは、ゲート電極用金属膜ＥＭ１として、窒化チタン膜ｔｎ１および多結晶シリコン膜ｐｓ１を順に形成する。窒化チタン膜ｔｎ１は例えばスパッタリング法によって形成し、多結晶シリコン膜ｐｓ１は例えばＣＶＤ（Chemical Vapor Deposition）法によって形成する。続いて、窒化シリコンからなる保護絶縁膜５を形成する。ここで、多結晶シリコン膜ｐｓ１には、ｐＭＩＳ領域ＲｐとｎＭＩＳ領域Ｒｎとで、異なる導電型もしくは異なる抵抗率となるように、異なる不純物種および異なる不純物濃度の不純物イオンを注入しても良い。

次に、図１１に示すように、上記までの工程でシリコン基板１上に形成した積層膜をフォトリソグラフィ法およびエッチング法によって加工することで、各金属ゲート電極ｐＧ１，ｎＧ１、および、各高誘電率ゲート絶縁膜ｐＩ１，ｎＩ１を形成する。より具体的には、以下の通りである。

ｐＭＩＳ領域Ｒｐにおいて、ゲート電極用金属膜ＥＭ１を加工することで、ゲート電極用金属膜ＥＭ１からなるｐＭＩＳ用金属ゲート電極（金属ゲート電極）ｐＧ１を形成する。また、同じくｐＭＩＳ領域Ｒｐにおいて、ｐＭＩＳ用キャップ膜Ｃｐ１、高誘電体膜ｈｋ１および界面酸化膜ｚ１を加工することで、ｐＭＩＳ用キャップ膜Ｃｐ１、高誘電体膜ｈｋ１および界面酸化膜ｚ１からなるｐＭＩＳ用高誘電率ゲート絶縁膜（高誘電率ゲート絶縁膜）ｐＩ１を形成する。

また、ｎＭＩＳ領域Ｒｎにおいて、ゲート電極用金属膜ＥＭ１を加工することで、ゲート電極用金属膜ＥＭ１からなるｎＭＩＳ用金属ゲート電極ｎＧ１を形成する。また、同じくｎＭＩＳ領域Ｒｎにおいて、ｎＭＩＳ用キャップ絶縁膜ｃｎ１、高誘電体膜ｈｋ１および界面酸化膜ｚ１を加工することで、ｎＭＩＳ用キャップ絶縁膜ｃｎ１、高誘電体膜ｈｋ１および界面酸化膜ｚ１からなるｎＭＩＳ用高誘電率ゲート絶縁膜ｎＩ１を形成する。

なお、上記工程では、ｐＭＩＳ領域Ｒｐにおけるゲート電極用金属膜ＥＭ１、ｐＭＩＳ用キャップ膜Ｃｐ１、高誘電体膜ｈｋ１および界面酸化膜ｚ１と、ｎＭＩＳ領域Ｒｎにおけるゲート電極用金属膜ＥＭ１、ｎＭＩＳ用キャップ絶縁膜ｃｎ１、高誘電体膜ｈｋ１および界面酸化膜ｚ１とは、それぞれ一括して加工する。

上記の説明では、各領域Ｒｐ，Ｒｎにおいて界面酸化膜ｚ１をも一括して加工して、各高誘電率ゲート絶縁膜ｐＩ１，ｎＩ１を形成するように記したが、この工程では界面酸化膜ｚ１は加工せずに残しても良い。これにより、本工程で加工する積層膜の最下層である界面酸化膜ｚ１をエッチングストッパとして用いることができ、シリコン基板１の表面にダメージを与え難い工程とすることができる。この場合、後の工程でサイドウォールスペーサを形成する際に、界面酸化膜ｚ１にも加工を施す。

続く工程では、シリコン基板１の表面のうち、ｐＭＩＳ領域ＲｐのｐＭＩＳ用金属ゲート電極ｐＧ１の側方下部におけるｎウェルｎｗ１内に、ｐ型エクステンション領域６ｐを形成する。これには、例えばｎＭＩＳ領域Ｒｎをフォトレジスト膜などで覆い（図示しない）、ｐＭＩＳ領域Ｒｐにｐ型不純物をイオン注入する。このとき、ｐＭＩＳ用高誘電率ゲート絶縁膜ｐＩ１、ｐＭＩＳ用金属ゲート電極ｐＧ１および保護絶縁膜５などの積層膜と分離部２とがイオン注入マスクとなり、所望の領域にｐ型エクステンション領域６ｐを形成できる。ここでは、界面酸化膜ｚ１を透過するようなエネルギー条件で、イオン注入を施す。また、シリコン基板１の表面のうち、ｎＭＩＳ領域ＲｎのｎＭＩＳ用金属ゲート電極ｎＧ１の側方下部におけるｐウェルｐｗ１内に、ｎ型エクステンション領域６ｎを形成する。これには、例えばｐＭＩＳ領域Ｒｐをフォトレジスト膜などで覆い（図示しない）、ｎＭＩＳ領域Ｒｎにｎ型不純物をイオン注入する。このとき、ｎＭＩＳ用高誘電率ゲート絶縁膜ｎＩ１、ｎＭＩＳ用金属ゲート電極ｎＧ１および保護絶縁膜５などの積層膜と分離部２とがイオン注入マスクとなり、所望の領域にｎ型エクステンション領域６ｎを形成できる。ここでは、界面酸化膜ｚ１を透過するようなエネルギー条件で、イオン注入を施す。

次に、図１２に示すように、各金属ゲート電極ｐＧ１，ｎＧ１の側壁を覆うようにして、サイドウォールスペーサ７を形成する。これには、ＣＶＤ法などによってシリコン基板１上に酸化シリコン膜を堆積し、これをエッチバックすることで、各金属ゲート電極ｐＧ１，ｎＧ１の側壁を覆うようなサイドウォールスペーサ７を形成することができる。

その後、シリコン基板１の表面のうち、ｐＭＩＳ領域Ｒｐのサイドウォールスペーサ７の側方下部におけるｎウェルｎｗ１内に、ｐ型高濃度拡散層８ｐを形成する。これは、上述のｐ型エクステンション領域６ｐを形成する工程と同様にして形成する。ただし、ｐ型高濃度拡散層８ｐは、ｐ型エクステンション領域６ｐと比較して、不純物濃度が高く、かつ、深さが深くなるように形成する。また、シリコン基板１の表面のうち、ｎＭＩＳ領域Ｒｎのサイドウォールスペーサ７の側方下部におけるｐウェルｐｗ１内に、ｎ型高濃度拡散層８ｎを形成する。これは、上述のｎ型エクステンション領域６ｎを形成する工程と同様にして形成する。ただし、ｎ型高濃度拡散層８ｎは、ｎ型エクステンション領域６ｎと比較して、不純物濃度が高く、かつ、深さが深くなるように形成する。本工程で形成した各高濃度拡散層８ｐ，８ｎは、ソース・ドレイン領域として機能する。本工程の後、以上の工程でシリコン基板１に注入した不純物を活性化するための熱処理として、例えば１０００℃程度でスパイク熱処理を施す。

以上の工程のようにして、ｐＭＩＳ領域Ｒｐにはｐ型ＭＩＳトランジスタＱｐが形成され、ｎＭＩＳ領域Ｒｎにはｎ型ＭＩＳトランジスタＱｎが形成される。

次に、図１３に示すように、各高濃度拡散層８ｐ，８ｎの表面に金属シリサイド層９を形成する。これには、例えばシリコン基板１上にスパッタリング法などによりニッケルを堆積し、熱処理を施す。このとき、シリコンとニッケルとが接触している箇所でシリサイド化反応が起こり、ニッケルシリサイドが形成される。本工程では、シリコンとニッケルとが接触する場所は、各高濃度拡散層８ｐ，８ｎの表面部分である。その後、未反応のニッケルを除去することで、ニッケルシリサイドからなる金属シリサイド層９が形成される。

続いて、各トランジスタＱｐ，Ｑｎを埋め込むようにして、シリコン基板１上に酸化シリコン膜１０を形成する。この酸化シリコン膜１０は、金属配線下層絶縁（Pre-Metal Dielectric：ＰＭＤ）膜とも言う。なお、ＳＡＣ（Self Align Contact）プロセス用として、酸化シリコン膜１０の下に、薄い窒化シリコン膜を形成しても良い（図示しない）。

次に、図１４に示すように、酸化シリコン膜１０に対してＣＭＰ法による表面研磨を施すことで、各金属ゲート電極ｐＧ１，ｎＧ１上の保護絶縁膜５を露出させる。ここでは、上述のように保護絶縁膜５として窒化シリコン膜を形成しているから、それとは材料の異なる酸化シリコン膜１０の表面研磨に対して、保護絶縁膜５をＣＭＰストッパとして適用できる。

次に、酸化シリコン膜１０から露出した保護絶縁膜５をエッチングにより除去することで、図１５に示すような構造を形成する。ここでは、保護絶縁膜５に対して、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法などによってエッチングを施すことで、各金属ゲート電極ｐＧ１，ｎＧ１上の保護絶縁膜５を除去する。これにより、ｐＭＩＳ用金属ゲート電極ｐＧ１およびｎＭＩＳ用金属ゲート電極ｎＧ１が有する多結晶シリコン膜ｐｓ１が露出する。

次に、図１６に示すように、シリコン基板１上の全面に金属膜１１を形成する。金属膜１１は、例えばスパッタリング法などによって、ニッケルを主体とする膜を形成する。この工程では、特に、各金属ゲート電極ｐＧ１，ｎＧ１の上面において、多結晶シリコン膜ｐｓ１と金属膜１１とが接触する。

次に、図１７に示すように、多結晶シリコン膜ｐｓ１と金属膜１１とが接触した箇所に、金属シリサイド層１２を形成する。ここでは、例えば、シリコン基板１を４５０℃程度で加熱することで、多結晶シリコン膜ｐｓ１の一部が金属膜１１と固相反応（シリサイド化）することで、ニッケルシリサイドからなる金属シリサイド層１２を形成する。その後、硫酸と過酸化水素水の混合液などによって、未反応の金属膜を除去する。

次に、図１８に示すように、酸化シリコン膜１０の上面に更に他の酸化シリコン膜１３を形成する。その後、フォトリソグラフィ法およびエッチング法などにより、酸化シリコン膜１０，１３の上面から、金属シリサイド層９，１２に達するようなコンタクトホール１４を形成する。

次に、図１９に示すように、コンタクトホール１４の側壁および底面を覆うようなバリア導体膜１５を形成し、続いて、コンタクトホール１４を埋め込むようなコンタクトプラグ１６を形成する。これには、まず、例えばスパッタリング法やＣＶＤ法などによって、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜またはそれらの積層膜からなる導体膜を形成する。その後、例えばＣＶＤ法などによって、タングステンからなる導体膜を形成する。続いて、例えばＣＭＰ法により表面を平坦化することで、コンタクトホール１４の中に上記の導体膜を埋め込むことで、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜またはそれらの積層膜からなるバリア導体膜１５と、タングステンからなるコンタクトプラグ１６とを形成する。以上のようにして、酸化シリコン膜１０，１３、バリア導体膜１５、および、コンタクトプラグ１６からなるコンタクト層ＣＬを形成する。

次に、図２０に示すように、一般的なダマシン法またはデュアルダマシン法などによって、第１配線層Ｍ１、第１ビア層Ｖ１、および、第２配線層Ｍ２を形成する。

まず、コンタクト層ＣＬの上に、順にバリア絶縁膜１７および酸化シリコン膜１８からなる配線層用絶縁膜を形成し、その中に配線用導体膜１９を形成する。配線用導体膜１９と配線層用絶縁膜との間には、バリア導体膜２０を形成しても良い。また、配線用導体膜１９を電気めっき法によって形成する場合には、バリア導体膜２０を覆うようにしてシード層を形成しても良い（図示しない）。バリア絶縁膜１７としては窒化シリコン膜を形成し、配線用導体膜１９としては銅を形成し、バリア導体膜２０としてはチタン、窒化チタン、タンタル、窒化タンタルまたはそれらの積層膜を形成する。このようにして、バリア絶縁膜１７、酸化シリコン膜１８、配線用導体膜１９およびバリア導体膜２０からなる第１配線層Ｍ１を形成する。形成方法は、一般的なダマシン法によって形成する。

続いて、第１配線層Ｍ１の上に、順にバリア絶縁膜２１および酸化シリコン膜２２からなるビア層用絶縁膜と、バリア絶縁膜２３および酸化シリコン膜２４からなる配線層用絶縁膜とを形成し、それらの中にビア・配線用導体膜２５を形成する。ビア・配線用導体膜２５とビア層用絶縁膜およびバリア配線層用絶縁膜との間には、バリア導体膜２６を形成しても良い。また、ビア・配線用導体膜２５を電気めっき法によって形成する場合には、バリア導体膜２６を覆うようにしてシード層を形成しても良い（図示しない）。バリア絶縁膜２１，２３としては窒化シリコン膜を形成し、ビア・配線用導体膜２５としては銅を形成し、バリア導体膜２６としてはチタン、窒化チタン、タンタル、窒化タンタルまたはそれらの積層膜を形成する。このようにして、バリア絶縁膜２１，２３、酸化シリコン膜２２，２４、ビア・配線用導体膜２５およびバリア導体膜２６からなる第１ビア層Ｖ１および第２配線層Ｍ２を形成する。形成方法は、一般的なデュアルダマシン法によって形成する。

続く工程では、同様の配線形成工程によって、所望の多層配線を形成する。

以上が、本実施の形態１の半導体装置の製造方法である。以下では、本実施の形態１の半導体装置の製造方法として、特に、上記図１〜上記図１２で説明した、ｐ型ＭＩＳトランジスタＱｐを形成する工程が有する効果について、詳しく説明する。

本実施の形態１の半導体装置の製造方法では、シリコン基板１上にｐ型ＭＩＳトランジスタＱｐを形成する際に、上述のように、高誘電体膜ｈｋ１上にアルミニウムからなる第１金属膜Ｅ１を形成し、温度帯の異なる２度の熱処理（第１熱処理および第２熱処理）を施している。ここでは、高誘電体膜ｈｋ１中の余剰酸素を除去するために第１熱処理を施し、その後の第２熱処理によって、第１金属（上記の例ではアルミニウム）を高誘電体膜ｈｋ１中に拡散させている。これにより、第２熱処理の際に、高誘電体膜ｈｋ１中の余剰酸素がシリコン基板１の界面を酸化するのを、ｐＭＩＳ領域Ｒｐにおいて防ぐことができる。従って、意図しないゲート酸化膜の形成を防ぎ、ＥＯＴの増加を防ぐことができる。結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化することができる。

ここでは、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１の上に金属リッチ（アルミニウムリッチ）な膜（上記の例ではｐＭＩＳ用キャップ膜Ｃｐ１）を形成しておき、第１金属を拡散させるための第２熱処理を施す前に、それよりも低い温度で第１熱処理を施すことが効果的である。なぜなら、例えば、第２熱処理と同じかそれよりも高い温度で第１熱処理を施した場合、高誘電体膜ｈｋ１中の余剰酸素を第１金属に捕獲させる効果よりも、余剰酸素がシリコン基板１を酸化する効果の方が顕著になってしまうからである。従って、本実施の形態１の半導体装置の製造方法では、ｐＭＩＳ領域Ｒｐにおいて第１金属を高誘電体膜ｈｋ１に拡散させるための第２熱処理の前に、かつ、当該第２熱処理よりも低い温度で第１熱処理を施すことが必要となる。

また、上記では、ｐＭＩＳ領域Ｒｐにおける高誘電体膜ｈｋ１中の余剰酸素を除去するための第１熱処理を２００℃以上、６００℃以下の温度で施す工程を説明した。しかしながら、ここでは、上述のように、第１熱処理の温度は第２熱処理の温度よりも低い温度であれば良く、上記のような温度帯に限定されるものではない。ただし、本実施の形態１の半導体装置の製造方法において、本発明者が効果の検証を行ったところ、第１熱処理の温度を２００℃以上、６００℃以下とする方が、より効果的であった。

また、上記では、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上にアルミニウムを主体とする第１金属膜Ｅ１を堆積し、この表面を酸化させて第１金属酸化膜ＥＺ１を形成することで、ｐＭＩＳ用キャップ膜Ｃｐ１を形成する工程を説明した。しかしながら、ここでは、上述のように、高誘電体膜ｈｋ１中の余剰酸素を捕獲するためのｐＭＩＳ用キャップ膜Ｃｐ１として、化学量論的組成よりも多くの第１金属を含んだ金属リッチ（アルミニウムリッチ）膜を形成すれば良く、表面を酸化させた第１金属膜Ｅ１に限定されるものではない。ただし、本実施の形態１の半導体装置の製造方法においては、ｐＭＩＳ用キャップ膜Ｃｐ１としては、第１金属膜Ｅ１を形成し、その表面を酸化させるようにして形成し、全体として金属リッチなｐＭＩＳ用キャップ膜Ｃｐ１とする工程を適用する方が、より好ましい。なぜなら、既に金属リッチな状態となっているｐＭＩＳ用キャップ膜Ｃｐ１を高誘電体膜ｈｋ１上に堆積するよりも、第１金属膜Ｅ１を堆積した後に表面のみを酸化する方が、プロセス適応性が高く、生産性を向上できるからである。

また、上記では、ｐＭＩＳ領域Ｒｐに堆積する第１金属膜Ｅ１としてのアルミニウムの表面に、第１金属酸化膜ＥＺ１を形成するために、室温（加熱を施さない状態）で第１金属膜Ｅ１の表面を酸化する工程を説明した。しかしながら、ここでは、上述のように、第１金属膜Ｅ１の表面のみに第１金属酸化膜ＥＺ１が形成させるような温度で酸化を施せば良く、上記のような温度に限定されるものではない。ただし、本実施の形態１の半導体装置の製造方法においては、第１金属膜Ｅ１の表面を酸化する温度は０℃以上、２００℃以下である方が、より好ましい。なぜなら、０℃より低い温度では第１金属膜Ｅ１の表面が酸化され難く、また、２００℃より高い温度では第１金属酸化膜ＥＺ１の膜厚が厚くなり、第１熱処理による余剰酸素除去の効果が不十分となるからである。従って、本実施の形態１の半導体装置の製造方法では、０℃以上、２００℃以下の温度で第１金属膜Ｅ１の表面を酸化することで、結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。

また、上記では、アルミニウムを主体とする第１金属膜Ｅ１を、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上に１ｎｍの膜厚となるように形成するとして説明した。しかしながら、ここでは、第１金属膜Ｅ１の表面を酸化した際に、第１金属膜Ｅ１の全てが酸化されず、ｐＭＩＳ用キャップ膜Ｃｐ１全体として金属リッチな状態を維持できるような第１金属膜Ｅ１の膜厚であれば良く、上記の膜厚に限定されるものではない。ただし、本実施の形態１の半導体装置の製造方法においては、高誘電体膜ｈｋ１上に形成する第１金属膜Ｅ１の膜厚は、０．７ｎｍ以上、２ｎｍ以下である方が、より好ましい。その理由を以下で詳しく説明する。

図２１は、高誘電体膜ｈｋ１上に第１金属膜Ｅ１としてアルミニウム膜を堆積し、その表面を室温で酸化して形成したｐＭＩＳ用キャップ膜Ｃｐ１を、Ｘ線光電子分光（X-ray Photoelectron spectroscopy：ＸＰＳ）法で測定したスペクトルを示すグラフ図である。特に、堆積した第１金属膜Ｅ１の膜厚を０．２ｎｍから１１ｎｍの間で変化させて測定している。グラフの横軸には結合エネルギー（Binding energy）を取り、特に、アルミニウムの２ｐ軌道付近の結合エネルギーを示している。グラフの縦軸にはスペクトルの強度（Intensity）を示している。

本図２１から分かるように、アルミニウムを主体とする第１金属膜Ｅ１の膜厚が０．５ｎｍまではＡｌ−Ａｌ結合エネルギーに相当するスペクトルが得られておらず、第１金属膜Ｅ１は、そのほとんどが酸化されてしまうことが分かる。一方、第１金属膜Ｅ１の膜厚を０．７ｎｍ以上にすると、Ａｌ−Ａｌ結合エネルギーに相当するスペクトルが得られ、アルミニウム同士の金属結合が残存していることが分かる。即ち、膜厚が０．７ｎｍ以上であれば、第１金属膜Ｅ１は、第１熱処理によってその全てが酸化されるのではなく、表面に第１金属酸化膜ＥＺ１が形成された構造となることが分かる。言い換えれば、第１金属膜Ｅ１の厚さが０．７ｎｍ以上であれば、第１熱処理によって、第１金属膜Ｅ１と第１金属酸化膜ＥＺ１との積層構造を形成することができる。これは、ｐＭＩＳ用キャップ膜Ｃｐ１が、全体として、上述のような効果を有するアルミニウムリッチな状態になっていることを意味する。従って、本実施の形態１の半導体装置の製造方法では、第１金属膜Ｅ１を０．７ｎｍ以上堆積する方が、より好ましい。

また、上述のように、第１金属膜Ｅ１は、高誘電体膜ｈｋ１の余剰酸素を捕獲し、酸化され、最終的にｐ型ＭＩＳトランジスタＱｐのｐＭＩＳ用高誘電率ゲート絶縁膜ｐＩ１の構成要素となる。従って、高誘電体膜ｈｋ１の余剰酸素を捕獲する過程で、ｐＭＩＳ用キャップ膜Ｃｐ１における第１金属膜Ｅ１の部分は全て酸化される方が、より好ましい。この観点から本発明者が検証したところ、第１金属膜Ｅ１の膜厚が２ｎｍ以下のとき、後の第１熱処理による余剰酸素の捕獲工程において、第１金属膜Ｅ１の金属膜部分を残すことなく酸化し易いことが分かった。以上をまとめて、本実施の形態１の半導体装置の製造方法において、第１金属膜Ｅ１は、膜厚が０．７ｎｍ以上、２ｎｍ以下となるように形成する方が、より好ましい。

また、上記では、第２熱処理を９００℃以上、１０５０℃以下の温度帯で施すとして説明した。しかしながら、第２熱処理の温度は、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１中にｐＭＩＳ用キャップ膜Ｃｐ１中の第１金属（アルミニウム）を拡散させられる温度であれば良く、上記のような温度帯に限定されるものではない。ただし、本実施の形態１の半導体装置の製造方法において、本発明者が効果の検証を行ったところ、高誘電体膜ｈｋ１中の第１金属の濃度分布を均一にするためには、第２熱処理の温度を９００℃以上、１０５０℃以下とする方が、より効果的であった。このような温度帯で第２熱処理を施すことで、結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。

以上のように、本実施の形態１では、ｐチャネル型のＭＩＳトランジスタを高性能化する技術に関して詳しく説明した。

（実施の形態２）
本実施の形態２の半導体装置の製造方法について、図２２〜図３０を用いて説明する。本実施の形態２の半導体装置の製造方法は、下記で説明する点のほかに、上記実施の形態１と同様の構成要素を有するものは、同様の特徴および同様の効果を有するとし、ここでの重複した説明は省略する。本実施の形態２の半導体装置の製造方法は、シリコン基板１上にＭＩＳトランジスタＱｐ，Ｑｎを形成する工程と、それらを結線して回路を構成するための多層配線を形成する工程とを有する。そのうち、図２２には、ＭＩＳトランジスタＱｎ，Ｑｐを形成する工程のフロー図を示している。また、図２３〜図２９には、製造工程中におけるシリコン基板１の要部断面図を示している。ここでは、特に、ｐ型ＭＩＳトランジスタＱｐを形成するｐＭＩＳ領域Ｒｐ、および、ｎ型ＭＩＳトランジスタＱｎを形成するｎＭＩＳ領域Ｒｎにおけるシリコン基板１の要部断面図を示している。また、図３０には、本実施の形態２の半導体装置の製造方法における一工程の特性を表すグラフ図を示している。以下では、図２２に示す工程を参照しながら、本実施の形態２の半導体装置の製造方法について詳しく説明する。

まず、上記実施の形態１の上記図２を用いて説明した工程と同様にして、シリコン基板１上に分離部２、ｎウェルｎｗ１およびｐウェルｐｗ１を形成する（図２２の工程ｓ０２）。その後、上記図３を用いて説明した工程と同様にして、シリコン基板１上に界面酸化膜ｚ１および高誘電体膜ｈｋ１を形成する（図２２の工程ｓ０４、工程ｓ０６および工程ｓ０８）。

次に、図２３に示すように、シリコン基板１上にフォトレジスト膜２７を形成し、フォトリソグラフィ法によって、ｐＭＩＳ領域Ｒｐを開口し、かつ、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１を覆うようにパターニングする。その後、例えば、酸化アルミニウムを主体とする絶縁膜からなるｐＭＩＳ用キャップ絶縁膜ｃｐ２を形成する。ここでは、酸化アルミニウムの他に、酸化タンタルまたは酸化チタンからなるｐＭＩＳ用キャップ絶縁膜ｃｐ２を形成しても良い。以下では、本工程で酸化アルミニウムからなるｐＭＩＳ用キャップ絶縁膜ｃｐ２を形成したものとして説明する。その後、ｐＭＩＳ用キャップ絶縁膜ｃｐ２に覆われたままの状態でフォトレジスト膜２７を除去することで、リフトオフ法によりｎＭＩＳ領域ＲｎのｐＭＩＳ用キャップ絶縁膜ｃｐ２を除去する。

次に、図２４に示すように、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上に、マグネシウム（第１金属）を主体とする第１金属膜Ｅ２を形成する（図２２の工程ｓ１０）。ここでは、まず、シリコン基板１上にフォトレジスト膜２８を形成し、フォトリソグラフィ法によって、ｎＭＩＳ領域Ｒｎを開口し、かつ、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１を覆うようにパターニングする。その後、スパッタリング法などによってマグネシウムを主体とする第１金属からなる第１金属膜Ｅ２を２ｎｍ以上、３ｎｍ以下の膜厚で形成する。ここでは、２．５ｎｍの膜厚となるように第１金属膜Ｅ２を形成する。なお、マグネシウムの他に、カルシウム、ストロンチウム、バリウム、または、希土類元素を主体とする第１金属からなる第１金属膜Ｅ２を形成しても良い。以下、本実施の形態２の製造方法では、第１金属膜Ｅ２はマグネシウムを主体とする第１金属からなるとして説明するが、これは、カルシウム、ストロンチウム、バリウム、または、希土類元素を主体とする第１金属からなるとして置き換えても同様であるとする。

次に、図２５に示すように、第１金属膜Ｅ２を酸化する（図２２の工程ｓ１２）ことで、第１金属酸化膜ＥＺ２に覆われた第１金属膜Ｅ２からなるｎＭＩＳ用キャップ膜（キャップ膜）Ｃｎ２を形成する。本工程では、０℃以上、２００℃以下の温度でマグネシウムを主体とする第１金属膜Ｅ２の表面を酸化する。ここでは、室温（加熱を施さない状態）で第１金属膜Ｅ２の表面を酸化することで、酸化マグネシウムを主体とする第１金属酸化膜ＥＺ２を形成する。本実施の形態２の半導体装置の製造方法において、このようにして第１金属膜Ｅ２の表面を酸化することの効果は、後に詳しく説明する。

ここまでの工程によって、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１を覆うようにして、マグネシウムを主体とする第１金属膜Ｅ２、および、その表面に形成した酸化マグネシウムを主体とする第１金属酸化膜ＥＺ２からなるｎＭＩＳ用キャップ膜Ｃｎ２を形成したことになる。言い換えれば、マグネシウムからなる第１金属および酸素を主体とするｎＭＩＳ用キャップ膜Ｃｎ２を形成したことになる。これは、ｎＭＩＳ用キャップ膜Ｃｎ２全体におけるマグネシウムおよび酸素の含有量を考えた場合、マグネシウム元素を化学量論的組成よりも多く含むような組成（マグネシウムリッチ（Ｍｇ−ｒｉｃｈ）な組成とも言う）となっている。なぜなら、ｎＭＩＳ用キャップ膜Ｃｎ２は、酸化マグネシウムを主体とする第１金属酸化膜ＥＺ２の他に、マグネシウムを主体とする第１金属膜Ｅ２を有しているからである。このように、本実施の形態２の半導体装置の製造方法において、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上に、マグネシウムリッチな組成のｎＭＩＳ用キャップ膜Ｃｎ２を形成することの効果は、後に詳しく説明する。

次に、ｎＭＩＳ用キャップ膜Ｃｎ２に覆われたままの状態でフォトレジスト膜２８を除去することで、リフトオフ法によりｐＭＩＳ領域ＲｐのｎＭＩＳ用キャップ膜Ｃｎ２を除去する。これにより、図２６に示すように、高誘電体膜ｈｋ１において、ｐＭＩＳ領域ＲｐではｐＭＩＳ用キャップ絶縁膜ｃｐ２に覆われ、ｎＭＩＳ領域Ｒｎでは、表面に第１金属酸化膜ＥＺ２を備えた第１金属膜Ｅ２からなるｎＭＩＳ用キャップ膜Ｃｎ２に覆われた構造を形成できる。

続く工程では、シリコン基板１に第１熱処理を施す（図２２の工程ｓ１４）。本実施の形態２の半導体装置の製造方法では、第１熱処理として、窒素雰囲気中において２００℃以上、６００℃以下の温度で、シリコン基板１を加熱する。このような第１熱処理によって、ｎＭＩＳ領域Ｒｎにおいて、酸化ハフニウム膜からなる高誘電体膜ｈｋ１中の余剰酸素を除去することができる。より詳しくは、以下の通りである。

上記の方法で形成した酸化ハフニウム膜からなる高誘電体膜ｈｋ１には、化学量論的組成よりも多い酸素成分（余剰酸素）が含まれる。ここで、上述の第１熱処理によって、高誘電体膜ｈｋ１中の余剰酸素を、マグネシウムリッチなｎＭＩＳ用キャップ膜Ｃｎ２中のマグネシウムに捕獲させることができる。従って、高誘電体膜ｈｋ１を覆うようにしてｎＭＩＳ用キャップ膜Ｃｎ２を形成しているｎＭＩＳ領域Ｒｎでは、第１熱処理によって高誘電体膜ｈｋ１中の余剰酸素を除去できる。このとき、図２７に示すように、ｎＭＩＳ用キャップ膜Ｃｎ２を構成する第１金属膜Ｅ２では、マグネシウムが余剰酸素によって酸化され、第１金属酸化膜ＥＺ２と同様になる。図２７では、余剰酸素によって酸化された第１金属膜Ｅ２と第１金属酸化膜ＥＺ２とを区別していない。即ち、本工程を経て、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１を覆うｎＭＩＳ用キャップ膜Ｃｎ２は、余剰酸素によって酸化された第１金属膜Ｅ２と第１金属酸化膜ＥＺ２とによって構成された膜になる。

続く工程では、シリコン基板１に第２熱処理を施す（図２２の工程ｓ１６）。本実施の形態２の半導体装置の製造方法では、第２熱処理として、窒素雰囲気中において９００℃以上、１０５０℃以下の温度で、シリコン基板１を加熱する。このような第２熱処理によって、ｐＭＩＳ用キャップ絶縁膜ｃｐ２およびｎＭＩＳ用キャップ膜Ｃｎ２の中の金属元素を高誘電体膜ｈｋ１中に拡散させる。より詳しくは、以下の通りである。即ち、ｐＭＩＳ領域Ｒｐにおいては、第２熱処理によって、ｐＭＩＳ用キャップ絶縁膜ｃｐ２中のアルミニウムを高誘電体膜ｈｋ１中に拡散させる。また、ｎＭＩＳ領域Ｒｎにおいては、第２熱処理によって、ｎＭＩＳ用キャップ膜Ｃｎ２中のマグネシウムを高誘電体膜ｈｋ１中に拡散させる。このようにして、図２８に示すように、ｐＭＩＳ領域Ｒｐにはアルミニウムを含む高誘電体膜ｈｋ１を形成し、ｎＭＩＳ領域Ｒｎにはマグネシウムを含む高誘電体膜ｈｋ１を形成できる。

ここで、本実施の形態２の半導体装置の製造方法においては、第１熱処理の温度と第２熱処理の温度を比較した場合、余剰酸素を捕獲することを目的とした第１熱処理の温度は、金属元素の拡散を目的とした第２熱処理の温度よりも低い温度であることが条件となる。この温度条件に関しては、後に詳しく説明する。

続く工程では、上記実施の形態１の上記図１０〜上記図１３を用いて説明した工程と同様の工程を施す。これにより、図２９に示すように、シリコン基板１上のｐＭＩＳ領域Ｒｐにｐ型ＭＩＳトランジスタＱｐ、ｎＭＩＳ領域Ｒｎにｎ型ＭＩＳトランジスタＱｎを形成する。続いて、上記実施の形態１の上記図１３〜上記図２０を用いて説明した工程と同様の工程を施すことで、コンタクト層ＣＬ、第１配線層Ｍ１、第１ビア層Ｖ１、および、第２配線層Ｍ２を形成する。その後も同様の工程によって、所望の多層配線を形成する。

以上が、本実施の形態２の半導体装置の製造方法である。以下では、本実施の形態２の半導体装置の製造方法として、特に、ｎ型ＭＩＳトランジスタＱｎを形成する工程が有する効果について、詳しく説明する。

本実施の形態２の半導体装置の製造方法では、シリコン基板１上にｎ型ＭＩＳトランジスタＱｎを形成する際に、上述のように、高誘電体膜ｈｋ１上にマグネシウムからなる第１金属膜Ｅ２を形成し、温度帯の異なる２度の熱処理（第１熱処理および第２熱処理）を施している。ここでは、高誘電体膜ｈｋ１中の余剰酸素を除去するために第１熱処理を施し、その後の第２熱処理によって、第１金属（上記の例ではマグネシウム）を高誘電体膜ｈｋ１中に拡散させている。これにより、第２熱処理の際に、高誘電体膜ｈｋ１中の余剰酸素がシリコン基板１の界面を酸化するのを、ｎＭＩＳ領域Ｒｎにおいて防ぐことができる。従って、意図しないゲート酸化膜の形成を防ぎ、ＥＯＴの増加を防ぐことができる。結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化することができる。

ここでは、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１の上に金属リッチ（マグネシウムリッチ）な膜（上記の例ではｎＭＩＳ用キャップ膜Ｃｎ２）を形成しておき、第１金属を拡散させるための第２熱処理を施す前に、それよりも低い温度で第１熱処理を施すことが効果的である。なぜなら、例えば、第２熱処理と同じかそれよりも高い温度で第１熱処理を施した場合、高誘電体膜ｈｋ１中の余剰酸素を第１金属に捕獲させる効果よりも、余剰酸素がシリコン基板１を酸化する効果の方が顕著になってしまうからである。従って、本実施の形態２の半導体装置の製造方法では、ｎＭＩＳ領域Ｒｎにおいて第１金属を高誘電体膜ｈｋ１に拡散させるための第２熱処理の前に、かつ、当該第２熱処理よりも低い温度で第１熱処理を施すことが必要となる。

また、上記では、ｎＭＩＳ領域Ｒｎにおける高誘電体膜ｈｋ１中の余剰酸素を除去するための第１熱処理を２００℃以上、６００℃以下の温度で施す工程を説明した。しかしながら、ここでは、上述のように、第１熱処理の温度は第２熱処理の温度よりも低い温度であれば良く、上記のような温度帯に限定されるものではない。ただし、本実施の形態２の半導体装置の製造方法において、本発明者が効果の検証を行ったところ、第１熱処理の温度を２００℃以上、６００℃以下とする方が、より効果的であった。

また、上記では、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上にマグネシウムを主体とする第１金属膜Ｅ２を堆積し、この表面を酸化させて第１金属酸化膜ＥＺ２を形成することで、ｎＭＩＳ用キャップ膜Ｃｎ２を形成する工程を説明した。しかしながら、ここでは、上述のように、高誘電体膜ｈｋ１中の余剰酸素を捕獲するためのｎＭＩＳ用キャップ膜Ｃｎ２として、化学量論的組成よりも多くの第１金属を含んだ金属リッチ（マグネシウムリッチ）膜を形成すれば良く、表面を酸化させた第１金属膜Ｅ２に限定されるものではない。ただし、本実施の形態２の半導体装置の製造方法においては、ｎＭＩＳ用キャップ膜Ｃｎ２としては、第１金属膜Ｅ２を形成し、その表面を酸化させるようにして形成し、全体として金属リッチなｎＭＩＳ用キャップ膜Ｃｎ２とする工程を適用した方が、より好ましい。なぜなら、既に金属リッチな状態となっているｎＭＩＳ用キャップ膜Ｃｎ２を高誘電体膜ｈｋ１上に堆積するよりも、第１金属膜Ｅ２を堆積した後に表面のみを酸化する方が、プロセス適応性が高く、生産性を向上できるからである。

また、上記では、ｎＭＩＳ領域Ｒｎに堆積する第１金属膜Ｅ２としてのマグネシウムの表面に、第１金属酸化膜ＥＺ２を形成するために、室温（加熱を施さない状態）で第１金属膜Ｅ２の表面を酸化する工程を説明した。しかしながら、ここでは、上述のように、第１金属膜Ｅ２の表面のみに第１金属酸化膜ＥＺ２が形成されるような温度で酸化を施せば良く、上記のような温度に限定されるものではない。ただし、本実施の形態２の半導体装置の製造方法においては、第１金属膜Ｅ２の表面を酸化する温度は０℃以上、２００℃以下である方が、より好ましい。なぜなら、０℃より低い温度では第１金属膜Ｅ２の表面が酸化され難く、また、２００℃より高い温度では第１金属酸化膜ＥＺ２の膜厚が厚くなり、第１熱処理による余剰酸素除去の効果が不十分となるからである。従って、本実施の形態２の半導体装置の製造方法では、０℃以上、２００℃以下の温度で第１金属膜Ｅ２の表面を酸化することで、結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。

また、上記では、マグネシウムを主体とする第１金属膜Ｅ２を、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上に２．５ｎｍの膜厚となるように形成するとして説明した。しかしながら、ここでは、第１金属膜Ｅ２の表面を酸化した際に、第１金属膜Ｅ２の全てが酸化されず、ｎＭＩＳ用キャップ膜Ｃｎ２全体として金属リッチな状態を維持できるような第１金属膜Ｅ２の膜厚であれば良く、上記の膜厚に限定されるものではない。ただし、本実施の形態２の半導体装置の製造方法においては、高誘電体膜ｈｋ１上に形成する第１金属膜Ｅ２の膜厚は、２ｎｍ以上、３ｎｍ以下である方が、より好ましい。その理由を以下で詳しく説明する。

図３０は、高誘電体膜ｈｋ１上に第１金属膜Ｅ２としてマグネシウム膜を堆積し、その表面を室温で酸化して形成したｎＭＩＳ用キャップ膜Ｃｎ２を、Ｘ線光電子分光法で測定したスペクトルを示すグラフ図である。特に、堆積した第１金属膜Ｅ２の膜厚を０．２ｎｍから５ｎｍの間で変化させて測定している。グラフの横軸には結合エネルギー（Binding energy）を取り、特に、マグネシウムの２ｐ軌道付近の結合エネルギーを示している。グラフの縦軸にはスペクトルの強度（Intensity）を示している。

本図３０から分かるように、マグネシウムを主体とする第１金属膜Ｅ２の膜厚が１ｎｍまでは、その膜厚の増加とともに、Ｍｇ（マグネシウム）−Ｏ（酸素）結合エネルギーに相当するスペクトルが増えている。これに対し、第１金属膜Ｅ２の膜厚が１ｎｍから２ｎｍになる際には、Ｍｇ−Ｏ結合エネルギーに相当するスペクトル強度の増加の程度は低下し、代わりにＭｇ−Ｍｇ結合エネルギーに相当するスペクトル強度が増加している。これは、マグネシウム同士の金属結合が残存していることを意味する。即ち、膜厚が２ｎｍ以上であれば、第１金属膜Ｅ２は、第１熱処理によってその全てが酸化されるのではなく、表面に第１金属酸化膜ＥＺ２が形成された構造となることが分かる。言い換えれば、第１金属膜Ｅ２の厚さが２ｎｍ以上であれば、第１熱処理によって、第１金属膜Ｅ２と第１金属酸化膜ＥＺ２との積層構造を形成することができる。これは、ｎＭＩＳ用キャップ膜Ｃｎ２が、全体として、上述のような効果を有するマグネシウムリッチな状態になっていることを意味する。従って、本実施の形態２の半導体装置の製造方法では、第１金属膜Ｅ２を２ｎｍ以上堆積する方が、より好ましい。

また、上述のように、第１金属膜Ｅ２は、高誘電体膜ｈｋ１の余剰酸素を捕獲し、酸化され、最終的にｎ型ＭＩＳトランジスタＱｎのｎＭＩＳ用高誘電率ゲート絶縁膜ｎＩ１の構成要素となる。従って、高誘電体膜ｈｋ１の余剰酸素を捕獲する過程で、ｎＭＩＳ用キャップ膜Ｃｎ２における第１金属膜Ｅ２の部分は全て酸化される方が、より好ましい。この観点から本発明者が検証したところ、第１金属膜Ｅ２の膜厚が３ｎｍ以下のとき、後の第１熱処理による余剰酸素の捕獲工程において、第１金属膜Ｅ２の金属膜部分を残すことなく酸化し易いことが分かった。以上をまとめて、本実施の形態２の半導体装置の製造方法において、第１金属膜Ｅ２は、膜厚が２ｎｍ以上、３ｎｍ以下となるように形成する方が、より好ましい。

また、上記では、第２熱処理を９００℃以上、１０５０℃以下の温度帯で施すとして説明した。しかしながら、第２熱処理の温度は、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１中にｎＭＩＳ用キャップ膜Ｃｎ２中の第１金属（マグネシウム）を拡散させられる温度であれば良く、上記のような温度帯に限定されるものではない。ただし、本実施の形態２の半導体装置の製造方法において、本発明者が効果の検証を行ったところ、高誘電体膜ｈｋ１中の第１金属の濃度分布を均一にするためには、第２熱処理の温度を９００℃以上、１０５０℃以下とする方が、より効果的であった。このような温度帯で第２熱処理を施すことで、結果として、金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。

以上のように、本実施の形態２では、ｎチャネル型のＭＩＳトランジスタを高性能化する技術に関して詳しく説明した。

（実施の形態３）
本実施の形態３の半導体装置の製造方法について、図３１〜図３７を用いて説明する。本実施の形態３の半導体装置の製造方法は、下記で説明する点のほかに、上記実施の形態１および上記実施の形態２と同様の構成要素を有するものは、同様の特徴および同様の効果を有するとし、ここでの重複した説明は省略する。本実施の形態３の半導体装置の製造方法は、シリコン基板１上にＭＩＳトランジスタＱｐ，Ｑｎを形成する工程と、それらを結線して回路を構成するための多層配線を形成する工程とを有する。図３１〜図３７には、製造工程中におけるシリコン基板１の要部断面図を示している。ここでは、特に、ｐ型ＭＩＳトランジスタ（第１電界効果トランジスタ）Ｑｐを形成するｐＭＩＳ領域（第１領域）Ｒｐ、および、ｎ型ＭＩＳトランジスタ（第２電界効果トランジスタ）Ｑｎを形成するｎＭＩＳ領域（第２領域）Ｒｎにおけるシリコン基板１の要部断面図を示している。

まず、上記実施の形態１の上記図２を用いて説明した工程と同様にして、シリコン基板１上に分離部２、ｎウェルｎｗ１およびｐウェルｐｗ１を形成する。その後、上記図３を用いて説明した工程と同様にして、シリコン基板１上に界面酸化膜ｚ１および高誘電体膜ｈｋ１を形成する。

次に、図３１に示すように、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上に、アルミニウム（第１金属）を主体とする第１金属膜Ｅ３を形成する。この第１金属膜Ｅ３は、上記実施の形態１の上記図４を用いて説明した第１金属膜Ｅ１を形成する工程と同様にして形成する。即ち、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１を覆うようにパターニングしたフォトレジスト膜２９を形成し、その上に第１金属膜Ｅ３を０．７ｎｍ以上、２ｎｍ以下の膜厚となるように形成する。その後、フォトレジスト膜２９を除去することで、リフトオフ法により、ｎＭＩＳ領域Ｒｎの第１金属膜Ｅ３を除去する。本実施の形態３における第１金属膜Ｅ３の形成工程における他の特徴も、上記図４の工程と同様である。

次に、図３２に示すように、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上に、マグネシウム（第２金属）を主体とする第２金属膜Ｅ４を形成する。この第２金属膜Ｅ４は、上記実施の形態２の上記図２４を用いて説明した第１金属膜Ｅ２を形成する工程と同様にして形成する。即ち、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１を覆うようにパターニングしたフォトレジスト膜３０を形成し、その上に第２金属膜Ｅ４を２ｎｍ以上、３ｎｍ以下の膜厚となるように形成する。その後、フォトレジスト膜３０を除去することで、リフトオフ法により、ｐＭＩＳ領域Ｒｐの第２金属膜Ｅ４を除去する。本実施の形態３における第２金属膜Ｅ４の形成工程における他の特徴も、上記図２４の工程と同様である。

以上の工程によって、図３３に示すように、ｐＭＩＳ領域Ｒｐでは、高誘電体膜ｈｋ１上にアルミニウムを主体とする第１金属膜Ｅ３が形成され、ｎＭＩＳ領域Ｒｎでは、高誘電体膜ｈｋ１上にマグネシウムを主体とする第２金属膜Ｅ４が形成された構造が得られる。

次に、図３４に示すように、第１金属膜Ｅ３を酸化することで、第１金属酸化膜ＥＺ３に覆われた第１金属膜Ｅ３からなるｐＭＩＳ用キャップ膜（第１キャップ膜）Ｃｐ３を形成する。ここでは、上記実施の形態１の上記図５を用いて説明した第１金属膜Ｅ１の酸化方法およびｐＭＩＳ用キャップ膜Ｃｐ１の形成方法と同様にして、第１金属膜Ｅ３を酸化し、ｐＭＩＳ用キャップ膜Ｃｐ３を形成する。また、第２金属膜Ｅ４を酸化することで、第２金属酸化膜ＥＺ４に覆われた第２金属膜Ｅ４からなるｎＭＩＳ用キャップ膜（第２キャップ膜）Ｃｎ３を形成する。ここでは、上記実施の形態２の上記図２５を用いて説明した第１金属膜Ｅ２の酸化方法およびｎＭＩＳ用キャップ膜Ｃｎ２の形成方法と同様にして、第２金属膜Ｅ４を酸化し、ｎＭＩＳ用キャップ膜Ｃｎ３を形成する。本実施の形態３における上記の酸化工程における他の特徴も、上記図５および上記図２５の工程と同様である。

これら第１金属膜Ｅ３および第２金属膜Ｅ４の酸化方法は、同一の工程として行っても良い。即ち、上記図３３のように、ｐＭＩＳ領域Ｒｐに第１金属膜Ｅ３、ｎＭＩＳ領域Ｒｎに第２金属膜Ｅ４を形成した後、上述の酸化を施すことで、第１金属膜Ｅ３および第２金属膜Ｅ４の表面を同時に酸化させることができ、図３４を用いて説明した構造を形成できる。

ここまでの工程によって、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１を覆うようにして、アルミニウムを主体とする第１金属膜Ｅ３、および、その表面に形成した酸化アルミニウムを主体とする第１金属酸化膜ＥＺ３からなるｐＭＩＳ用キャップ膜Ｃｐ３を形成したことになる。言い換えれば、アルミニウムからなる第１金属および酸素を主体とするｐＭＩＳ用キャップ膜Ｃｐ３を形成したことになる。これは、ｐＭＩＳ用キャップ膜Ｃｐ３全体におけるアルミニウムおよび酸素の含有量を考えた場合、アルミニウム元素を化学量論的組成よりも多く含むような組成（アルミニウムリッチな組成）となっている。本実施の形態３の半導体装置の製造方法において、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上に、アルミニウムリッチな組成のｐＭＩＳ用キャップ膜Ｃｐ３を形成することの効果は、上記実施の形態１において同ｐＭＩＳ用キャップ膜Ｃｐ１を形成したことの効果と同様である。

また、ここまでの工程によって、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１を覆うようにして、マグネシウムを主体とする第２金属膜Ｅ４および、その表面に形成した酸化マグネシウムを主体とする第２金属酸化膜ＥＺ４からなるｎＭＩＳ用キャップ膜Ｃｎ３を形成したことになる。言い換えれば、マグネシウムからなる第２金属および酸素を主体とするｎＭＩＳ用キャップ膜Ｃｎ３を形成したことになる。これは、ｎＭＩＳ用キャップ膜Ｃｎ３全体におけるマグネシウムおよび酸素の含有量を考えた場合、マグネシウム元素を化学量論的組成よりも多く含むような組成（マグネシウムリッチな組成）となっている。本実施の形態３の半導体装置の製造方法において、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上に、マグネシウムリッチな組成のｎＭＩＳ用キャップ膜Ｃｎ３を形成することの効果は、上記実施の形態２において同ｎＭＩＳ用キャップ膜Ｃｎ２を形成したことの効果と同様である。

以上のようにして、高誘電体膜ｈｋ１上において、ｐＭＩＳ領域ＲｐではｐＭＩＳ用キャップ膜Ｃｐ３に覆われ、ｎＭＩＳ領域ＲｎではｎＭＩＳ用キャップ膜Ｃｎ３に覆われた構造を形成できる。

続く工程では、シリコン基板１に第１熱処理を施す。本実施の形態３の半導体装置の製造方法では、上記図１の工程ｓ１３および上記図２２の工程ｓ１４を用いて説明した工程と同様にして、第１熱処理を施す。この第１熱処理により、ｐＭＩＳ領域Ｒｐにおいては、高誘電体膜ｈｋ１中の余剰酸素をｐＭＩＳ用キャップ膜Ｃｐ３中の第１金属（アルミニウム）に捕獲させることで、高誘電体膜ｈｋ１中の余剰酸素を除去できる。また、この第１熱処理により、ｎＭＩＳ領域Ｒｎにおいては、高誘電体膜ｈｋ１中の余剰酸素をｎＭＩＳ用キャップ膜Ｃｎ３中の第２金属（マグネシウム）に捕獲させることで、高誘電体膜ｈｋ１中の余剰酸素を除去できる。これらは、上記実施の形態１においてｐＭＩＳ用キャップ膜Ｃｐ１を配置したことによる作用、および、上記実施の形態２においてｎＭＩＳ用キャップ膜Ｃｎ２を配置したことによる作用と同様である。

ここで、本工程では、第１金属膜Ｅ３および第２金属膜Ｅ４が高誘電体膜ｈｋ１中の余剰酸素によって酸化されて、それぞれ、第１金属酸化膜ＥＺ３および第２金属酸化膜ＥＺ４と一体的な構造の絶縁膜として、ｐＭＩＳ用キャップ膜Ｃｐ３およびｎＭＩＳ用キャップ膜Ｃｎ３を形成するようになる。この構造を図３５に示している。この効果に関しても、上記実施の形態１および上記実施の形態２において、上記図８および上記図２７を用いて説明した効果と同様である。

また、本実施の形態３の半導体装置の製造方法における上記の第１熱処理は、ｐＭＩＳ用キャップ膜Ｃｐ３とｎＭＩＳ用キャップ膜Ｃｎ３とに対して、同時に施すことができる。これによって、各領域Ｒｐ，Ｒｎにおける高誘電体膜ｈｋ１中の余剰酸素を、同時に除去することができる。結果として、半導体装置の製造工程数を削減できる。

続く工程では、シリコン基板１に第２熱処理を施す。本実施の形態３の半導体装置の製造方法では、上記図１の工程ｓ１５および上記図２２の工程ｓ１６を用いて説明した工程と同様にして、第２熱処理を施す。この第２熱処理により、ｐＭＩＳ領域Ｒｐにおいては、ｐＭＩＳ用キャップ膜Ｃｐ３を構成する第１金属（アルミニウム）を高誘電体膜ｈｋ１中に拡散させることができる。また、この第２熱処理により、ｎＭＩＳ領域Ｒｎにおいては、ｎＭＩＳ用キャップ膜Ｃｎ３を構成する第２金属（マグネシウム）を高誘電体膜ｈｋ１中に拡散させることができる。これらは、上記実施の形態１においてｐＭＩＳ用キャップ膜Ｃｐ１を配置したことによる作用、および、上記実施の形態２においてｎＭＩＳ用キャップ膜Ｃｎ２を配置したことによる作用と同様である。

ここで、本工程では、ｐＭＩＳ領域Ｒｐでは、第１金属が拡散された高誘電体膜ｈｋ１が形成され、ｎＭＩＳ領域Ｒｎでは、第２金属が拡散された高誘電体膜ｈｋ１が形成されたことになる。この構造を図３６に示している。この効果に関しても、上記実施の形態１および上記実施の形態２において、上記図９および上記図２８を用いて説明した効果と同様である。

また、本実施の形態３の半導体装置の製造方法における上記の第２熱処理は、ｐＭＩＳ用キャップ膜Ｃｐ３とｎＭＩＳ用キャップ膜Ｃｎ３とに対して、同時に施すことができる。これによって、各領域Ｒｐ，Ｒｎにおける高誘電体膜ｈｋ１中に、同時に第１金属または第２金属を拡散させることができる。結果として、半導体装置の製造工程数を削減できる。

続く工程では、上記実施の形態１の上記図１０〜上記図１３を用いて説明した工程と同様の工程を施す。これにより、図３７に示すように、シリコン基板１上のｐＭＩＳ領域Ｒｐにｐ型ＭＩＳトランジスタＱｐ、ｎＭＩＳ領域Ｒｎにｎ型ＭＩＳトランジスタＱｎを形成する。続いて、上記実施の形態１の上記図１３〜上記図２０を用いて説明した工程と同様の工程を施すことで、コンタクト層ＣＬ、第１配線層Ｍ１、第１ビア層Ｖ１、および、第２配線層Ｍ２を形成する。その後も同様の工程によって、所望の多層配線を形成する。

以上が、本実施の形態３の半導体装置の製造方法である。上述のように、本実施の形態３の半導体装置の製造方法では、ｐ型ＭＩＳトランジスタＱｐを形成する過程で、ｐＭＩＳ領域Ｒｐに第１金属リッチなｐＭＩＳ用キャップ膜Ｃｐ３を形成し、温度の異なる２度の熱処理を施した。このような工程を適用することで、上記実施の形態１の製造方法において、第１金属リッチなｐＭＩＳ用キャップ膜Ｃｐ１を形成し、温度の異なる２度の熱処理を施す工程を適用したことの効果と同様の効果を発現し得る。また、上述のように、本実施の形態３の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタＱｎを形成する過程で、ｎＭＩＳ領域Ｒｎに第２金属リッチなｎＭＩＳ用キャップ膜Ｃｎ３を形成し、温度の異なる２度の熱処理を施した。このような工程を適用することで、上記実施の形態２の製造方法において、第１金属リッチなｎＭＩＳ用キャップ膜Ｃｎ２を形成し、温度の異なる２度の熱処理を施す工程を適用したことの効果と同様の効果を発現し得る。

更に、本実施の形態３の半導体装置の製造方法では、高誘電体膜ｈｋ１中の余剰酸素を除去するための第１熱処理を、ｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎに対して一括して施すことができる。また、更に、本実施の形態３の半導体装置の製造方法では、高誘電体膜ｈｋ１中に第１金属または第２金属を拡散させるための第２熱処理を、ｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎに対して一括して施すことができる。これにより、本実施の形態３の半導体装置の製造方法において、製造工程数を削減できる。

また、上記では、ｐＭＩＳ領域Ｒｐの第１金属膜Ｅ３とｎＭＩＳ領域Ｒｎの第２金属膜Ｅ４とに対して、同一の工程で酸化処理を施すことで、第１金属酸化膜ＥＺ３と第２金属酸化膜ＥＺ４とを同時に形成する工程を説明した。しかしながら、ここでは、上述のように、ｐＭＩＳ領域Ｒｐの高誘電体膜ｈｋ１上に第１金属リッチなｐＭＩＳ用キャップ膜Ｃｐ３を形成し、ｎＭＩＳ領域Ｒｎの高誘電体膜ｈｋ１上に第２金属リッチなｎＭＩＳ用キャップ膜Ｃｎ３を形成すればよく、当該酸化工程は各領域の金属膜Ｅ３，Ｅ４に対して別々に施しても良い。ただし、本実施の形態３の半導体装置の製造方法においては、第１金属膜Ｅ３と第２金属膜Ｅ４とを同時に酸化する方が、より好ましい。なぜなら、これらの酸化工程を一度の工程で施すことで、本実施の形態３の半導体装置の製造方法において、製造工程数を削減できるからである。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、金属膜からなるゲート電極および高誘電体膜からなるゲート絶縁膜によって構成される電界効果トランジスタを有する半導体装置に適用することができる。

１ シリコン基板（半導体基板）
２ 分離部
３，４，２７〜３０ フォトレジスト膜
５ 保護絶縁膜
６ｎ ｎ型エクステンション領域
６ｐ ｐ型エクステンション領域
７ サイドウォールスペーサ
８ｎ ｎ型高濃度拡散層
８ｐ ｐ型高濃度拡散層
９，１２ 金属シリサイド層
１０，１３，１８，２２，２４ 酸化シリコン膜
１１ 金属膜
１４ コンタクトホール
１５，２０，２６ バリア導体膜
１６ コンタクトプラグ
１７，２１，２３ バリア絶縁膜
１９ 配線用導体膜
２５ ビア・配線用導体膜
ＣＬ コンタクト層
ｃｎ１ ｎＭＩＳ用キャップ絶縁膜
Ｃｎ２ ｎＭＩＳ用キャップ膜（キャップ膜）
Ｃｎ３ ｎＭＩＳ用キャップ膜（第２キャップ膜）
Ｃｐ１ ｐＭＩＳ用キャップ膜（キャップ膜）
ｃｐ２ ｐＭＩＳ用キャップ絶縁膜
Ｃｐ３ ｐＭＩＳ用キャップ膜（第１キャップ膜）
Ｅ１，Ｅ２，Ｅ３ 第１金属膜
Ｅ４ 第２金属膜
ＥＭ１ ゲート電極用金属膜
ＥＺ１，ＥＺ２，ＥＺ３ 第１金属酸化膜
ＥＺ４ 第２金属酸化膜
ｈｋ１ 高誘電体膜
Ｍ１ 第１配線層
Ｍ２ 第２配線層
ｎＧ１ ｎＭＩＳ用金属ゲート電極（金属ゲート電極）
ｎＩ１ ｎＭＩＳ用高誘電率ゲート絶縁膜（高誘電率ゲート絶縁膜）
ｎｗ１ ｎウェル
ｐＧ１ ｐＭＩＳ用金属ゲート電極（金属ゲート電極）
ｐＩ１ ｐＭＩＳ用高誘電率ゲート絶縁膜（高誘電率ゲート絶縁膜）
ｐｓ１ 多結晶シリコン膜
ｐｗ１ ｐウェル
Ｑｎ ｎ型ＭＩＳトランジスタ（ｎチャネル型の電界効果トランジスタ）
Ｑｐ ｐ型ＭＩＳトランジスタ（ｐチャネル型の電界効果トランジスタ）
Ｒｎ ｎＭＩＳ領域（第２領域）
Ｒｐ ｐＭＩＳ領域（第１領域）
ｔｎ１ 窒化チタン膜
Ｖ１ 第１ビア層
ｚ１ 界面酸化膜（界面絶縁膜）

Claims (22)

1. 半導体基板上に電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、
   前記電界効果トランジスタを形成する工程は、
   （ａ）前記半導体基板上に、ハフニウムおよび酸素を主体とする絶縁膜からなる高誘電体膜を形成する工程と、
   （ｂ）前記高誘電体膜上に、第１金属および酸素を主体とする膜からなるキャップ膜を形成する工程と、
   （ｃ）前記半導体基板に第１熱処理を施す工程と、
   （ｄ）前記半導体基板に第２熱処理を施す工程と、
   （ｅ）前記キャップ膜上に、ゲート電極用金属膜を形成する工程と、
   （ｆ）前記ゲート電極用金属膜、前記キャップ膜および前記高誘電体膜を加工することで、前記ゲート電極用金属膜を有する金属ゲート電極と、前記キャップ膜および前記高誘電体膜を有する高誘電率ゲート絶縁膜とを形成する工程とを有し、
   前記（ｂ）工程では、前記第１金属を化学量論的組成よりも多く含むような前記キャップ膜を形成し、
   前記（ｃ）工程では、前記第１熱処理によって、前記高誘電体膜中の余剰酸素を前記キャップ膜中の前記第１金属に捕獲させることで、前記高誘電体膜中から前記余剰酸素を除去し、
   前記（ｄ）工程では、前記第２熱処理によって、前記キャップ膜中の前記第１金属を前記高誘電体膜中に拡散させ、
   前記（ｃ）工程および前記（ｄ）工程において、前記第１熱処理は、前記第２熱処理よりも低い温度で施すことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｂ）工程は、
   （ｂ１）前記高誘電体膜上に、前記第１金属を主体とする第１金属膜を形成する工程と、
   （ｂ２）前記第１金属膜を酸化することで、前記キャップ膜を形成する工程とを有し、
   前記（ｂ）工程では、前記（ｂ２）工程において、前記第１金属膜の表面を酸化することで、前記キャップ膜全体として、前記第１金属を化学量論的組成よりも多く含むような前記キャップ膜を形成することを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記（ｂ２）工程において、０℃以上、２００℃以下の温度で前記第１金属膜の表面を酸化することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記第１熱処理を、２００℃以上、６００℃以下の温度で施すことを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｄ）工程では、前記第２熱処理を、９００℃以上、１０５０℃以下の温度で施すことを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記電界効果トランジスタを形成する工程は、前記（ａ）工程前に、更に、
   （ｇ）前記半導体基板を酸化することにより、前記半導体基板上に界面絶縁膜を形成する工程を有し、
   前記（ａ）工程では、前記半導体基板上のうち前記界面絶縁膜上に、前記高誘電体膜を形成し、
   前記（ｆ）工程では、前記界面絶縁膜も加工することで、前記キャップ膜および前記高誘電体膜に加え、前記界面絶縁膜を有する前記高誘電率ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記（ｅ）工程では、前記ゲート電極用金属膜として、窒化チタンを含む導体膜を形成することを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記電界効果トランジスタはｐチャネル型であり、
   前記（ｂ）工程では、前記キャップ膜として、アルミニウム、タンタルまたはチタンのいずれかからなる前記第１金属および前記酸素を主体とする膜を形成することを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記（ｂ１）工程において、前記第１金属膜を０．７ｎｍ以上、２ｎｍ以下の膜厚で形成することを特徴とする半導体装置の製造方法。
10. 請求項７記載の半導体装置の製造方法において、
    前記電界効果トランジスタはｎチャネル型であり、
    前記（ｂ）工程では、前記キャップ膜として、マグネシウム、カルシウム、ストロンチウム、バリウム、または、希土類元素のいずれかからなる前記第１金属および前記酸素を主体とする膜を形成することを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記（ｂ１）工程において、前記第１金属膜を２ｎｍ以上、３ｎｍ以下の膜厚で形成することを特徴とする半導体装置の製造方法。
12. 半導体基板上の第１領域に第１電界効果トランジスタを形成し、第２領域に第２電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、
    前記第１電界効果トランジスタおよび前記第２電界効果トランジスタを形成する工程は、
    （ａ）前記半導体基板上に、ハフニウムおよび酸素を主体とする絶縁膜からなる高誘電体膜を形成する工程と、
    （ｂ）前記第１領域において、前記高誘電体膜上に、第１金属および酸素を主体とする膜からなる第１キャップ膜を形成する工程と、
    （ｃ）前記第２領域において、前記高誘電体膜上に、第２金属および酸素を主体とする膜からなる第２キャップ膜を形成する工程と、
    （ｄ）前記半導体基板に第１熱処理を施す工程と、
    （ｅ）前記半導体基板に第２熱処理を施す工程と、
    （ｆ）前記第１キャップ膜および前記第２キャップ膜上に、ゲート電極用金属膜を形成する工程と、
    （ｇ）前記第１領域において、前記ゲート電極用金属膜、前記第１キャップ膜および前記高誘電体膜を加工することで、前記ゲート電極用金属膜を有する第１金属ゲート電極と、前記第１キャップ膜および前記高誘電体膜を有する第１高誘電率ゲート絶縁膜とを形成する工程と、
    （ｈ）前記第２領域において、前記ゲート電極用金属膜、前記第２キャップ膜および前記高誘電体膜を加工することで、前記ゲート電極用金属膜を有する第２金属ゲート電極と、前記第２キャップ膜および前記高誘電体膜を有する第２高誘電率ゲート絶縁膜とを形成する工程とを有し、
    前記（ｂ）工程では、前記第１金属を化学量論的組成よりも多く含むような前記第１キャップ膜を形成し、
    前記（ｃ）工程では、前記第２金属を化学量論的組成よりも多く含むような前記第２キャップ膜を形成し、
    前記（ｄ）工程では、前記第１熱処理によって、
    前記第１領域では、前記高誘電体膜中の余剰酸素を前記第１キャップ膜中の前記第１金属に捕獲させることで、前記高誘電体膜中から前記余剰酸素を除去し、
    前記第２領域では、前記高誘電体膜中の前記余剰酸素を前記第２キャップ膜中の前記第２金属に捕獲させることで、前記高誘電体膜中から前記余剰酸素を除去し、
    前記（ｅ）工程では、前記第２熱処理によって、前記第１領域では、前記第１キャップ膜中の前記第１金属を前記高誘電体膜中に拡散させ、前記第２領域では、前記第２キャップ膜中の前記第２金属を前記高誘電体膜中に拡散させ、
    前記（ｄ）工程および前記（ｅ）工程において、前記第１熱処理は、前記第２熱処理よりも低い温度で施し、
    前記（ｄ）工程および前記（ｅ）工程において、前記第１熱処理と前記第２熱処理とは、それぞれ、前記第１領域および前記第２領域に対して一括して施すことを特徴とする半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記第１領域において、
    （ｂ１）前記高誘電体膜上に、前記第１金属を主体とする第１金属膜を形成する工程と、
    （ｂ２）前記第１金属膜を酸化することで、前記第１キャップ膜を形成する工程とを有し、
    前記（ｂ）工程では、前記（ｂ２）工程において、前記第１金属膜の表面を酸化することで、前記第１キャップ膜全体として、前記第１金属を化学量論的組成よりも多く含むような前記第１キャップ膜を形成し、
    前記（ｃ）工程は、前記第２領域において、
    （ｃ１）前記高誘電体膜上に、前記第２金属を主体とする第２金属膜を形成する工程と、
    （ｃ２）前記第２金属膜を酸化することで、前記第２キャップ膜を形成する工程とを有し、
    前記（ｃ）工程では、前記（ｃ２）工程において、前記第２金属膜の表面を酸化することで、前記第２キャップ膜全体として、前記第２金属を化学量論的組成よりも多く含むような前記第２キャップ膜を形成することを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｂ２）工程における前記第１金属膜の酸化と、前記（ｃ２）工程における前記第２金属膜の酸化とを、同一の酸化工程によって施すことを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ２）工程および前記（ｃ２）工程において、０℃以上、２００℃以下の温度で、前記第１金属膜および前記第２金属膜の表面を酸化することを特徴とする半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１熱処理を、２００℃以上、６００℃以下の温度で施すことを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第２熱処理を、９００℃以上、１０５０℃以下の温度で施すことを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタおよび前記第２電界効果トランジスタを形成する工程は、前記（ａ）工程前に、更に、
    （ｉ）前記半導体基板を酸化することにより、前記半導体基板上に界面絶縁膜を形成する工程を有し、
    前記（ａ）工程では、前記半導体基板上のうち前記界面絶縁膜上に、前記高誘電体膜を形成し、
    前記（ｇ）工程および前記（ｈ）工程では、前記界面絶縁膜も加工することで、
    前記第１領域では、前記第１キャップ膜および前記高誘電体膜に加え、前記界面絶縁膜を有する前記第１高誘電率ゲート絶縁膜を形成し、
    前記第２領域では、前記第２キャップ膜および前記高誘電体膜に加え、前記界面絶縁膜を有する前記第２高誘電率ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記ゲート電極用金属膜として、窒化チタンを含む導体膜を形成することを特徴とする半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法において、
    前記第１電界効果トランジスタはｐチャネル型、前記第２電界効果トランジスタはｎチャネル型であり、
    前記（ｂ）工程では、前記第１キャップ膜として、アルミニウム、タンタルまたはチタンのいずれかからなる前記第１金属および前記酸素を主体とする膜を形成し、
    前記（ｃ）工程では、前記第２キャップ膜として、マグネシウム、カルシウム、ストロンチウム、バリウム、または、希土類元素のいずれかからなる前記第２金属および前記酸素を主体とする膜を形成することを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記（ｂ１）工程において、前記第１金属膜を０．７ｎｍ以上、２ｎｍ以下の膜厚で形成することを特徴とする半導体装置の製造方法。
22. 請求項２０記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記（ｃ１）工程において、前記第２金属膜を２ｎｍ以上、３ｎｍ以下の膜厚で形成することを特徴とする半導体装置の製造方法。

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