KR101347943B1 - 금속 게이트를 갖는 ｃｍｏｓ 장치와, 이런 장치를 형성하기 위한 방법 - Google Patents

금속 게이트를 갖는 ｃｍｏｓ 장치와, 이런 장치를 형성하기 위한 방법 Download PDF

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Abstract

방법은 PMOS 장치를 형성하는 단계를 포함한다. 방법은 반도체 기판 위에 그리고 PMOS 영역 내에 게이트 유전층을 형성하는 단계와, 게이트 유전층 위에 그리고 PMOS 영역 내에 제1 금속-함유층을 형성하는 단계와, 산소-함유 공정 가스를 사용해서 PMOS 영역 내의 제1 금속-함유층 상에서 처리를 수행하는 단계와, 제1 금속-함유층 위에서 그리고 PMOS 영역 내에서 제2 금속-함유층을 형성하는 단계를 포함한다. 　 제2 금속-함유층은 실리콘의 중간-갭 일함수보다 낮은 일함수를 갖는다. 　 제1 금속-함유층과 제2 금속-함유층은 PMOS 장치의 게이트를 형성한다.

Description

금속 게이트를 갖는 ＣＭＯＳ 장치와, 이런 장치를 형성하기 위한 방법{CMOS DEVICES WITH METAL GATES AND METHODS FOR FORMING THE SAME}
본 발명은 금속 게이트를 갖는 CMOS 장치와, 이런 장치를 형성하기 위한 방법에 대한 것이다.
금속 산화막 반도체(MOS: Metal-Oxide-Semiconductor) 장치는 집적 회로 내의 기본 구성 소자이다. 　 기존 MOS 장치는 통상적으로 이온 주입 또는 열 확산과 같은 도핑 동작을 사용해서 p형 또는 n형 불순물을 가지고 도핑된 폴리실리콘을 포함하는 게이트 전극을 가진다. 　 게이트 전극의 일함수(work function)는 실리콘의 밴드-에지로 조정되었다. 　 n형 금속 산화막 반도체(NMOS) 장치를 위해, 일함수는 실리콘의 전도 대역에 근접하게 조정될 수 있다. 　 p형 금속 산화막 반도체(PMOS) 장치를 위해, 일함수는 실리콘의 원자가 밴드에 근접하게 조정될 수 있다. 　 폴리실리콘 게이트 전극의 일함수를 조정하는 것은 적절한 불순물을 선택함으로써 달성될 수 있다.　
폴리실리콘 게이트 전극을 갖는 MOS 장치는 폴리 공핍 효과라고 또한 지칭되는 캐리어 공핍 효과를 보인다. 　 폴리 공핍 효과는 인가된 전기장이 게이트 유전체에 근접한 게이트 영역으로부터 캐리어를 제거하여 공핍층을 형성할 때 발생한다. 　 n-도핑된 폴리실리콘층에서, 공핍층은 이온화된 이동하지 않는 도너 영역을 포함하고, p-도핑된 폴리실리콘층에서, 공핍층은 이온화된 이동하지 않는 억셉터 영역을 포함한다. 　 공핍 효과는 게이트 유전체의 유효 두께를 증가시켜서, 역전층이 반도체 표면에서 생성되는 것을 더 어렵게 한다. 　
폴리 공핍 문제는 금속 게이트 전극 또는 금속 규화물 게이트 전극을 형성함으로써 해결될 수 있으며, NMOS 장치와 PMOS 장치 내에서 사용되는 금속 게이트는 밴드-에지 일함수를 또한 가질 수 있다. 　 NMOS 장치와 PMOS 장치가 일함수에 대해 상이한 요구사항을 가지므로, 게이트-최종(gate-last) 접근법을 사용해서 형성될 수 있는 이중-게이트 CMOS 장치가 사용된다. 　
게이트-최종 접근법은 통상적으로 PMOS 및 NMOS 장치 모두를 위해 더미 게이트를 형성하는 단계를 포함한다. 　 그런 다음, PMOS 및 NMOS 장치의 더미 게이트가 제거되고, 상이한 일함수를 갖는 금속이 PMOS 및 NMOS 장치의 더미 게이트에 의해 남겨진 개구 안으로 채워진다.
본 발명은 p형 금속 산화막 반도체(PMOS: p-type Metal-Oxide-Semiconductor) 장치를 형성하는 단계를 포함하는 방법에 있어서, 상기 PMOS 장치를 형성하는 단계는: 반도체 기판 위에 그리고 PMOS 영역 내에 게이트 유전층을 형성하는 단계; 상기 게이트 유전층 위에 그리고 상기 PMOS 영역 내에 제1 금속-함유층을 형성하는 단계; 산소-함유 공정 가스를 사용해서 상기 PMOS 영역 내에서 상기 제1 금속-함유층 상에서 처리를 수행하는 단계; 및 상기 제1 금속-함유층 위에 그리고 상기 PMOS 영역 내에 제2 금속-함유층을 형성하는 단계를 포함하고, 상기 제2 금속-함유층은 실리콘의 중간-갭 일함수(mid-gap work function)보다 낮은 일함수를 가지고, 상기 제1 금속-함유층과 상기 제2 금속-함유층은 상기 PMOS 장치의 게이트를 형성한다.
또한, 본 발명은 반도체 기판 위에 게이트 유전층을 형성하는 단계 - 상기 게이트 유전층은 p형 금속 산화막 반도체(PMOS: P-type Metal-Oxide-Semiconductor) 영역 내에 제1 부분과 n형 금속 산화막 반도체(NMOS: N-type Metal-Oxide-Semiconductor) 영역 내의 제2 부분을 포함함 -; 상기 게이트 유전층 위에 제1 금속-함유층을 형성하는 단계 - 상기 제1 금속-함유층은 상기 PMOS 영역 내의 제1 부분과 NMOS 영역 내의 제2 부분을 포함함 -; 상기 제1 금속-함유층 위에 더미층을 형성하는 단계 - 상기 더미층은 상기 PMOS 영역 내에 제1 부분과 NMOS 영역 내의 제2 부분을 포함함 -; 상기 제1 금속-함유층의 제1 부분을 노출시키도록 상기 더미층의 제1 부분을 제거하는 단계; 상기 제1 금속-함유층의 제1 부분상에서 처리를 수행하는 단계 - 상기 처리 동안, 상기 제1 금속-함유층의 제2 부분은 상기 더미층의 제2 부분의 적어도 하부 부분에 의해 덮혀지는 것임 -; 상기 더미층의 제2 부분의 적어도 하부 부분을 제거하는 단계; 및 제2 금속-함유층을 제1 개구와 제2 개구 내로 동시에 채우는 단계를 포함하고, 상기 제1 개구는 상기 더미층의 제거된 제1 부분에 의해 남겨지고, 상기 제2 개구는 상기 더미층의 제거된 제2 부분에 의해 남겨 진다.
또한, 본 발명은 제1 게이트를 포함하는 p형 금속 산화막 반도체(PMOS: P-type Metal-Oxide-Semiconductor) 장치를 포함하는 장치에 있어서, 상기 제1 게이트는: 반도체 기판 위에 게이트 유전층; 상기 게이트 유전층 위에 제1 금속-함유층 - 상기 제1 금속-함유층은 산소를 포함함 -; 및 상기 제1 금속-함유층 위에 제2 금속-함유층 - 상기 제2 금속-함유층은 실리콘의 중간-갭 일함수보다 낮은 일함수를 가짐 -을 포함하는 것인 장치 제공한다.
본 발명은 낮은 일함수 금속을 사용해서 형성되는 PMOS 장치의 성능을 크게 향상시키는 효과를 갖는다.
실시예 및 이런 실시예의 이점의 보다 완전한 이해를 위해, 첨부된 도면과 결합되어 이하의 설명이 이제 주어진다. 　
도 1 내지 도 10은 일부 예시적 실시예에 따라 상보형 금속 산화막 반도체(CMOS) 장치를 제조하는 중간 스테이지들의 단면도이다. 　
도 11은 일부 예시적인 실시예에 따른 p형 금속 산화막 반도체(PMOS) 장치와 n형 금속 산화막 반도체(PMOS) 장치의 평면도를 예증하며, PMOS 장치와 NMOS 장치의 게이트는 연속적 게이트 스트립의 일부분이다. 　
도 12는 일부 예시적인 실시예에 따른 도 11에 도시된 장치의 단면도를 예증한다.
본 발명 개시(disclosure)의 실시예의 제조 및 사용이 이하에서 상세히 논의된다. 　 하지만, 실시예는 폭넓은 특정 환경에서 구현될 수 있는 수 많은 적용가능한 발명 개념을 제공한다는 점을 이해해야 한다. 　 논의된 특정 실시예는 예증적이고, 본 발명 개시의 범위를 제한하지 않는다. 　
상보형 금속 산화막 반도체(CMOS) 장치 및 이런 장치를 형성하는 방법이 다양한 실시예에 따라 제공된다. 　 CMOS 장치를 형성하는 중간 스테이지가 예증된다. 　 실시예의 변형이 논의된다. 　 다양한 뷰(view)와 예증적인 실시예 전체를 통해서, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다. 　
도 1 내지 도 10은 일부 예시적 실시예에 따라 CMOS 장치를 제조하는 중간 스테이지의 단면도이다. 　 도 1을 참조하면, 실리콘, 실리콘-게르마늄(SiGe) 등과 같은 반도체 물질로부터 형성될 수 있는 기판(20)이 제공된다. 　 얕은 트렌치 분리 영역(21)은 기판(20) 내에 형성되고, 능동 영역(104와 204)을 정의하기 위해 사용될 수 있다. 　 능동 영역(104)은 n형 금속 산화막 반도체(NMOS) 영역(100)에 존재한다. 　 능동 영역(204)은 p형 금속 산화막 반도체(PMOS) 영역(200)에 존재한다. 　 계면층(22)은 기판(20) 상에 형성된다. 　 계면층(22)은 화학 산화물, 열 산화물, 실리콘산화질화물 등을 포함할 수 있고, 기판(20)을 산화시킴으로서 형성될 수 있다. 　
그런 다음, 층(24, 26, 28, 및 30)이 형성되고, NMOS 영역(100)과 PMOS 영역(200) 안으로 확장된다. 　 유전층(24)은 계면층(22) 위에 형성된다. 　 일부 실시예에 따라, 유전층(24)은 실리콘산화물, 실리콘질화물, 또는 이런 물질의 다중층을 포함한다. 　 대안적인 실시예에서, 유전층(24)은 하이-k 유전 물질로부터 형성되고, 따라서 대안적으로 본 명세서 전체에 걸쳐 하이-k 유전층(24)으로서 대안적으로 지칭된다. 　 하이-k 유전층(24)은 약 7.0보다 높은 k 값을 가질 수 있고, 금속산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 규산염 또는 이것들의 조합을 포함할 수 있다. 　 예시적인 물질은 X와 Y값이 0과 1 사이인, MgOx, BaTix Oy , BaSrxTiyOz , PbTixOy , PbZrx Tiy Oz 등을 포함한다. 　 하이-k 유전층(24)의 두께는 약 1 nm와 약 10 nm 사이에 있을 수 있다. 　 하지만, 본 명세서 전체에 걸쳐 기재된 치수는 예시일뿐이고, 상이한 값들로서 변경될 수 있다는 것을 당업자가 인정할 것이다. 　 유전층(24)의 형성 방법은 분자-빔 증착(MBD: Molecular-Beam Deposition), 원자층 증착(ALD: Atomic Layer Deposition), 물리적 증기 증착(PVD: Physical Vapor Deposition) 등을 포함할 수 있다. 　
유전층(24) 위에 중간-갭 금속-함유층(26)이 형성된다. 　 일부 실시예에서, 중간-갭 금속-함유층(26)은 실리콘의 전도 및 원자가 밴드의 중간 레벨에 근접할 수 있는 중간-갭 일함수를 갖는다. 　 실리콘의 전도 밴드와 원자가 밴드는 각각 5.17 eV와 4.05 eV이다. 　 따라서, 실리콘의 전도 밴드와 원자가 밴드의 중간 레벨은 약 4.6. eV이다. 　 일부 실시예에서, 중간-갭 금속-함유층(26)의 중간-갭 일함수는 약 4.5 eV와 약 4.7 eV 사이에 있다. 　 일부 예시적인 실시예에서, 중간-갭 금속-함유층(26)은 티타늄질화물(TiN)을 포함한다. 　 대안적 실시예에서, 중간-갭 금속-함유층(26)의 예시적인 물질은 TaC, TaN, TaAlN, TaSiN, TaCN, 및 이런 물질의 조합과 같은 탄탈륨-함유 물질 및/또는 티타늄-함유 물질을 포함한다. 　
더미 폴리실리콘층(28)과 하드 마스크층(30)은 순차적으로 형성된다. 　 더미 폴리실리콘층(28)은 약 30 nm에서 약 100 nm 사이의 두께를 가질 수 있지만, 이와 다른 두께도 사용될 수 있다. 　 하드 마스크층(30)은 실리콘질화물, 실리콘산화물, 실리콘산화질화물, 실리콘탄화물 등과 같은 유전 물질을 포함할 수 있다. 　
도 2는 도 1의 적층된 층의 패터닝을 예증한다. 　 결과적으로, 게이트 스택(138)이 NMOS 영역(100) 내에 형성되고, 게이트 스택(238)이 PMOS 영역(200) 내에 형성되며, 게이트 스택(138과 238) 내의 층은 도 1의 대응 층의 잔여 부분이다. 　 게이트 스택(138)은 계면층(122), 유전층(124), 중간-갭 금속-함유층(126), 더미 폴리실리콘층(128)과 하드 마스크층(130)을 포함한다. 　 게이트 스택(238)은 계면층(222), 유전층(224), 중간-갭 금속-함유층(226), 더미 폴리실리콘층(228)과 하드 마스크층(230)을 포함한다. 　
도 3은 각각 NMOS 영역(100)과 PMOS 영역(200) 내의 NMOS 장치(102)와 PMOS 장치(202)의 일부 컴포넌트의 형성을 예증한다. 　 컴포넌트는 소스/드레인 연장 영역(142와 242), 게이트 스페이서(143과 243), 소스/드레인 영역(144와 244)과, 소스/드레인 규화물(146과 246)을 포함할 수 있다. 　 인장 응력을 가질 수 있는 접촉 에칭 중지층(CESL: Contact Etch Stop Layer)(140)은 NMOS 장치(102) 위에 형성된다. 　 압축 응력을 가질 수 있는 CESL(240)은 PMOS 장치(202) 위에 형성된다. 　 PMOS 장치(202)는 실리콘 게르마늄으로부터 형성될 수 있는 스트레서(stressor)(미도시)를 더 포함할 수 있으며, 소스 및 드레인 영역(144)은 스트레서 내에 형성될 수 있다. 　
도 4에서, 층간 유전체(ILD: Inter-Layer Dielectric)(54)는 하드 마스크층(130과 230)의 상단면보다 높은 높이로 형성된 제1 블랭킷(blanket)이다. 　 일부 실시예에서, ILD(54)는 탄소-함유 산화물을 포함할 수 있다. 　 그런 다음, 화학 기계적 폴리싱(CMP: chemical mechanical polishing)이 과도한 ILD(54)를 제거하기 위해 수행되어, ILD(54)의 상단면(54A)이 하드 마스크층(130과 230) 각각의 상단면(130A와 230A)과 수평이 되게 된다. 　
도 5는 하드 마스크층(230)과 더미 폴리실리콘층(228)의 상부 부분의 선택적 제거를 예증하며, 더미 실리콘층(228)의 하부 부분은 제거되지 않는다. 　 일부 실시예에서, 포토레지스트(156)는 NMOS 영역(100)을 덮도록 형성된다. 　 하드 마스크층(230)의 제거는 희석된 HF를 사용해서 수행될 수 있다. 　 폴리실리콘층(228)의 상부 부분의 제거는 건식 또는 습식 에칭을 사용해서 수행될 수 있다. 　 건식 에칭이 사용되는 경우, 공정 가스는 CF4, CHF3, NF3, Br2, HBr, Cl2 또는 이것들의 조합을 포함할 수 있다. 　
일부 실시예에서, 잔여 더미 폴리실리콘층(228)의 두께 T2는 제거 되기 전에, 더미 폴리실리콘층(128)의 두께 T1(도 4)의 약 1/3에서 약 1/2 사이일 수 있지만, 두께 T2는 더 크거나 더 작을 수도 있다. 　 일부 실시예에서, 두께 T2는 약 300 nm 미만이고, 약 200 nm에서 약 300 nm 사이에 있을 수 있다. 　 더미 게이트 폴리실리콘층(228)의 에칭 이후에, 포토레지스트(156)가 제거된다. 　
도 6은 NMOS 영역(100) 내의 하드 마스크층(130)의 제거를 예증한다. 　 일부 실시예에서, 포토레지스트가 PMOS 영역(200)을 덮도록 형성될 수 있지만, 어떠한 포토레지스트도 하드 마스크층(130)의 제거를 위해 형성되지 않는다. 　 더미 폴리실리콘층(128과 228)이 실질적으로 에칭되지 않으면서, 에천트가 하드 마스크층(130)을 침범하도록(attack) 하드 마스크층(130)을 제거하기 위한 에천트가 선택된다. 　
도 7을 참조하면, 중간-갭 금속-함유층(226)이 노출될 때까지, 더미 폴리실리콘층(128과 228)이 동시에 에칭된다. 　 더미 폴리실리콘층(128)의 상부 부분이 또한 에칭되고, 더미 폴리실리콘층(128)의 하부 부분은 중간-갭 금속-함유층(126)을 여전히 덮은 채로 유지된다. 　 중간-갭 금속-함유층(226)이 노출된 후에 에천트가 중간-갭 금속-함유층(226)을 실질적으로 에칭하지 않도록 에천트가 선택된다. 　 일부 실시예에서, 더미 폴리실리콘층(128)의 두께 T3는 예를 들면 약 200 nm 보다 크다. 　 두께 T3는 두께 T1(도 4)의 약 1/3에서 약 1/2 사이에 또한 있을 수 있다. 　
중간-갭 금속-함유층(226)의 노출 이후에, 산소-함유 공정 가스를 사용해서 중간-갭 금속-함유층(226) 상에 처리가 수행된다. 　 산소-함유 공정 가스는 산소(O2 ), 오존 등을 포함할 수 있다. 　 질소(N2), 수소(H2), 등과 같은 캐리어 가스가 또한 사용될 수 있다. 　 일부 실시예에서, 산소-함유 공정 가스 내의 산소의 부피 비율은 약 10%보다 크거나, 약 25%보다 크거나, 약 50%보다 클 수 있다. 　 산소-함유 공정 가스는 또한 순산소일 수 있다. 　
처리는 플라즈마 처리를 사용해서 수행될 수 있다. 　 일부 예시적인 실시예에서, 처리를 하기 위한 전력은 약 200 와트에서 약 1,000 와트 사이에 있다. 　 산소-함유 공정 가스의 압력은 약 2 밀리 토르에서 약 5 밀리 토르 사이에 있을 수 있다. 　 바이어스 전력은 약 50 와트보다 작을 수 있다. 　 처리 기간은 약 5초에서 약 60초 사이에 있을 수 있다. 　
처리 동안, 더미 폴리실리콘층(128)이 중간-갭 금속-함유층(126)의 상단에 남게 되기 때문에, 중간-갭 금속-함유층(126)은 처리되지 않고, 그 일함수는 변하지 않는다. 　 처리 때문에, 중간-갭 금속-함유층(226)의 일함수는 예를 들면, 중간-갭 일함수로부터 실리콘의 원자가 밴드에 더 가깝게 증가된다. 　 일부 실시예에서, 중간-갭 금속-함유층(226)의 일함수는 처리를 통해 약 0.5 eV 이상만큼 증가될 수 있다. 　 따라서, 일부 예시적인 실시에에서, 금속-함유층(226)은 더 이상 중간-갭 금속-함유층이 아닐 수 있다. 　 비록 금속-함유층(126과 226)이 초기에 동일 물질로 형성되지만, 처리 이후에, 금속-함유층(226)의 일함수는 예를 들면, 약 0.5 eV 만큼 중간-갭 금속-함유층(126)보다 클 수 있다. 　 또한, 처리 때문에, 금속-함유층(226)은 중간-갭 금속-함유층(126)보다 많은 산소를 포함할 수 있다. 　
처리 이후에, 더미 폴리실리콘층(128)이 제거된다. 　 그런 다음, 더미 폴리실리콘층(128과 228)에 의해 남겨진 생성된 트렌치는 도 8에 도시된 바와같이 채워진다. 　 채우는 금속-함유층은 실리콘의 중간-갭 일함수보다 낮은 전체 일함수를 가질 수 있다. 　 일부 실시예에서, 탄탈륨질화층(60)이 먼저 채워지고, 그런 다음에, 금속-함유층(62)이 형성된다. 　 금속-함유층(62)의 일함수는 예를 들면, 약 4.1 eV보다 높을 수 있다. 　 금속층(62)의 예시적인 물질은 TaC, TiAl, Ti, TiAlN, TaSiN, TaCN과, 이 물질들의 조합과, 이것들의 다중층을 포함한다. 　 예시적인 실시예에서, 금속층(62)은 TiAl층과, TiAl층 위의 TaN층과, TaN층 위의 TiN층을 포함한다. 　 잔여 트렌치는 금속층(64)으로서 도시된, 알루미늄과 같은 채우는(filling) 금속에 의해 채워질 수 있다. 　
도 9를 참조하면, CMP가 과도한 금속을 제거하기 위해 수행되어, 금속층(60/62/64)의 상단면이 ILD(54)의 상단면과 수평이 된다. 　 금속층의 잔여 부분은 160, 260, 162, 262, 164와, 264로서 표시된다. 　 따라서, NMOS 장치(102)의 대체 게이트(168)와, PMOS 장치(202)의 대체 게이트(268)가 형성되며, 대체 게이트(168)는 층(126, 160, 162와 164)을 포함하고, 대체 게이트(268)는 층(226, 260, 262와 264)을 포함한다. 　 도 10은 ILD(70)와 접촉 플러그(72)의 형성 이후의 구조를 예증한다. 　 따라서, NMOS 장치(102)와 PMOS 장치(202)의 형성은 종료된다. 　
생성된 NMOS 장치(102)에서, 대체 게이트(168)는 중간-갭 금속-함유층(126) 위에 낮은 일함수 금속층{예, 층(162)}을 포함한다. 　 따라서, 생성된 게이트(168)는 낮은 일함수를 선호하는, NMOS 장치(102)를 위해 적절한, 낮은 일함수를 갖는다. 　반면에, PMOS 장치(202)에서는, 대체 게이트(268)가 높은 일함수 금속-함유층(226) 위에 낮은 일함수 금속층(예, 262)을 포함한다. 　 높은 일함수 금속-함유층(226)의 존재 때문에, 생성된 게이트(268)는 게이트(168)보다 높은 일함수를 갖는다. 　 따라서, 게이트(268)의 일함수는 높은 일함수를 선호하는 PMOS 장치(202)를 위해 적절하다. 　
도 11과 12는 일부 실시예에 따른 NMOS 장치(102)와 PMOS 장치(202)를 각각 예시적인 평면도와 예시적인 단면도로 예증한다. 　 도 11과 12의 실시예에서, NMOS 장치(102)와 PMOS 장치(202)의 게이트는 연속적인 게이트 스트립으로서 연결된다. 　 도 11과 12의 실시예는 예시적이고, 도 10의 대체 게이트(168과 268)는 대안적인 실시예에서 연결되지 않을 수 있다는 것이 인식된다. 　 도 11을 참조하면, 게이트(168과 268)는 NMOS 장치(102)의 능동 영역(104) 위로부터 PMOS 장치(202)의 능동 영역(204) 위까지 연장되는 동일 금속 게이트 스트립(68)의 부분이다. 　 도 12에 도시된 바와 같이, 게이트(168과 268)는 실질적으로 동일 구조를 가질 수 있다. 　 게이트(168) 내의 층 각각은 게이트(268) 내의 대응 층을 가질 수 있으며, 층(226)이 층(126)보다 높은 산소 농도를 가질 수 있다는 사실을 제외하고는 게이트(168과 268) 내의 대응 층은 실질적으로 동일 물질로부터 형성되고, 실질적으로 동일 두께를 갖는다. 　 유사하게, 게이트(268) 내의 층 각각은 게이트(168) 내의 대응 층을 가질 수 있으며, 층(226)이 층(126)보다 높은 산소 농도를 가질 수 있다는 사실을 제외하고는, 게이트(168과 268) 내의 대응 층은 실질적으로 동일 물질로부터 형성되고, 실질적으로 동일 두께를 갖는다. 　 또한, PMOS 장치(202)는 금속-함유층(226) 위에 낮은 일함수층{예, 도 10의 층(262)}을 포함한다. 　
도 12에 도시된 바와 같이, 게이트(168과 268)를 형성하는 금속층은 능동 영역(104) 위에서부터 능동 영역(204) 위까지 연속적으로 연장된다. 　 라인(178)은 게이트(168)의 경계를 표시하도록 도시된다. 　 라인(278)은 게이트(268)의 경계를 표시하도록 도시된다. 　 게이트(168과 268) 사이에서, 게이트 스트랩(68)은 도 12에서 라인(76)에 의해 도시된 방향으로 연장되는 어떠한 뚜렷한 계면도 가지지 않을 수 있다는 것이 주목된다. 이것은 금속 게이트(168과 268) 내의 모든 층이 동일한 증착 공정을 사용해서 증착될 수 있다는 사실에 기인한다. 비교로서, 종래의 장치에서는, 동일 게이트 스트립을 공유하는 기존의 PMOS 및 NMOS 장치의 게이트들 사이에서, 예를 들면, PMOS 및 NMOS 장치가 자신의 게이트를 형성하기 위해 상이한 금속을 사용한다는 사실 때문에 뚜렷한 계면이 존재할 수 있다. 　
실험 결과는 이러한 처리가 낮은 일함수 금속을 사용해서 형성되는 PMOS 장치의 성능을 크게 향상시킬 수 있다는 것을 보여 주었다. 　 예를 들면, 실험에서, 제1, 제2, 제3, 및 제4 샘플 PMOS 장치가 제조되었다. 　 제1 샘플 PMOS 장치는 처리되지 않은 TiN층을 포함한다. 　 제2 샘플 PMOS 장치는 10%의 부피 백분율을 갖는 산소(O2 )를 가지고 처리되는 TiN층을 포함한다. 　 공정 가스의 나머지 90%는 캐리어 가스이다. 　 제3 샘플 PMOS 장치는 25%의 부피 백분율을 갖는 산소(O2)를 가지고 처리되는 TiN층을 포함한다. 　 공정 가스의 나머지 75%는 캐리어 가스이다. 　 제4 샘플 PMOS 장치는 100%의 부피 백분율을 갖는 산소(O2)를 가지고 처리되는 TiN층을 포함한다. 　 제2 샘플의 포화 문턱 전압은 약 50 mV만큼 제1 샘플의 포화 문턱 전압보다 낮다는 것이 발견되었다. 　 제3 샘플의 포화 문턱 전압은 약 100 mV만큼 제1 샘플의 포화 문턱 전압보다 낮다. 　 제4 샘플의 포화 문턱 전압은 약 150 mV만큼 제1 샘플의 포화 문턱 전압보다 낮다. 　 유사하게, 제2, 제3, 및 제4 샘플의 선형 문턱 전압은 제1 샘플의 선형 문턱 전압보다 또한 매우 낮으며, 제2, 제3, 및 제4 샘플은 점점 더 작은 선형 문턱 전압을 갖는다. 　 이러한 결과는 처리에 기인한 PMOS 장치의 상당한 성능 향상을 나타낸다. 　 또한, 이러한 결과는 PMOS 장치의 성능 조정이 처리를 위한 공정 가스 내의 산소의 백분율과 같은 처리 조건을 조정함으로서 달성될 수 있다는 것을 나타낸다. 　
실시예에 따라, 본 발명의 방법은 PMOS 장치를 형성하는 단계를 포함한다. 　 방법은 반도체 기판 위에 게이트 유전층을 형성하는 단계와, 게이트 유전층 위에 그리고 PMOS 영역 내에 제1 금속-함유층을 형성하는 단계와, 산소-함유 공정 가스를 사용해서 PMOS 영역 내에서 제1 금속-함유층 상에서 처리를 수행하는 단계와, 제1 금속-함유층 위에서 그리고 PMOS 영역 내에서 제2 금속-함유층을 형성하는 단계를 포함한다. 　 제2 금속-함유층은 실리콘의 중간-갭 일함수보다 낮은 일함수를 갖는다. 　 제1 금속-함유층과 제2 금속-함유층은 PMOS 장치의 게이트를 형성한다. 　
다른 실시예에 따라, 방법은 반도체 기판 위에 게이트 유전층을 형성하는 단계를 포함하며, 게이트 유전층은 PMOS 영역 내에 제1 부분과 NMOS 영역 내에 제2 부분을 포함한다. 　 제1 금속-함유층은 게이트 유전층 위에 형성되며, 제1 금속-함유층은 PMOS 영역 내에 제1 부분과 NMOS 영역 내에 제2 부분을 포함한다. 　 더미층은 제1 금속-함유층 위에 형성되고, 더미층은 PMOS 영역 내에 제1 부분과 NMOS 영역 내에 제2 부분을 포함한다. 　 더미층의 제1 부분은 제1 금속-함유층의 제1 부분을 노출시키도록 제거된다. 　 처리는 제1 금속-함유층의 제1 부분상에 수행된다. 　 처리 동안, 제1 금속-함유층의 제2 부분은 더미층의 제2 부분의 적어도 하부 부분에 의해 덮혀진다. 　 더미층의 제2 부분의 적어도 하부 부분은 제거된다. 　 제2 금속-함유층은 제1 개구와 제2 개구 내로 동시에 채워지고, 제1 개구는 더미층의 제거된 제1 부분에 의해 남겨지고, 제2 개구는 더미층의 제거된 제2 부분에 의해 남겨진다. 　
다른 실시예에 따라, PMOS 장치는 반도체 기판 위에 게이트 유전층과 게이트 유전층 위에 제1 금속-함유층을 포함하고, 제1 금속-함유층은 산소를 포함한다. 　 PMOS 장치는 제1 금속-함유층 위에 제2 금속-함유층을 더 포함하고, 제2 금속-함유층은 실리콘의 중간-갭 일함수보다 낮은 일함수를 갖는다. 　
본 발명의 실시예 및 이에 관한 이점을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 실시예의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 　 또한, 본 출원의 범위는 명세서에서 설명된 공정, 기계, 제조와, 물질, 수단, 방법과 단계의 특정 실시예에 제한되는 것을 의도하지 않는다. 　 본 발명분야의 당업자라면 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 기계, 제조, 물질, 수단, 방법, 또는 단계의 조합이 본 발명의 개시(disclosure)로부터 활용될 수 있다는 것을 본 발명개시로부터 쉽게 알 수 있을 것이다. 　 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 의도된다. 　 또한, 각 청구항은 분리된 실시예를 구성하고, 다양한 청구항과 실시예의 조합은 본 발명의 개시의 범위 내에 있다.

Claims (10)

  1. 반도체 장치를 형성하는 방법에 있어서,
    p형 금속 산화막 반도체(PMOS: p-type Metal-Oxide-Semiconductor) 장치를 형성하는 단계를 포함하고,
    상기 PMOS 장치를 형성하는 단계는:
    반도체 기판 위에 그리고 PMOS 영역 내에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 위에 그리고 상기 PMOS 영역 내에 제1 금속-함유층을 형성하는 단계;
    산소-함유 공정 가스를 사용해서 상기 PMOS 영역 내의 상기 제1 금속-함유층에 대해 플라즈마 처리를 수행하는 단계; 및
    상기 제1 금속-함유층 위에 그리고 상기 PMOS 영역 내에 제2 금속-함유층을 형성하는 단계를
    포함하고,
    상기 제2 금속-함유층은 실리콘의 중간-갭 일함수(mid-gap work function)보다 낮은 일함수를 가지고, 상기 제1 금속-함유층과 상기 제2 금속-함유층은 상기 PMOS 장치의 게이트를 형성하는 것인 반도체 장치 형성 방법.
  2. 제1항에 있어서, 제1 금속-함유층은 4.5 eV 내지 4.7 eV의 범위 내의 일함수를 갖는 것인 반도체 장치 형성 방법.
  3. 제1항에 있어서, n형 금속 산화막 반도체(NMOS: n-type Metal-Oxide-Semiconductor) 장치를 형성하는 단계를 더 포함하고, 상기 NMOS 장치를 형성하는 단계는:
    상기 PMOS 영역 내에 상기 게이트 유전층을 형성하는 단계가 수행될 때, NMOS 영역 내에 상기 게이트 유전층을 동시에 형성하는 단계;
    상기 PMOS 영역 내에 상기 제1 금속-함유층을 형성하는 단계가 수행될 때, 상기 NMOS 영역 내에 상기 제1 금속-함유층을 동시에 형성하는 단계;
    상기 PMOS 영역 내에 상기 제1 금속-함유층에 대해 플라즈마 처리를 수행하는 단계가 수행될 때, 상기 NMOS 영역 내의 제1 금속-함유층을 플라즈마 처리하는 것을 피하기 위해 상기 NMOS 영역 내의 제1 금속-함유층을 마스킹하는 단계; 및
    상기 PMOS 영역 내에 상기 제2 금속-함유층을 형성하는 단계가 수행될 때, 상기 NMOS 영역 내에 상기 제2 금속-함유층을 동시에 형성하는 단계를
    포함하고,
    상기 NMOS 장치의 게이트는 상기 제1 금속-함유층과 상기 제2 금속-함유층을 포함하는 것인 반도체 장치 형성 방법.
  4. 제3항에 있어서,
    상기 제1 금속-함유층을 형성하는 단계 이후에, 상기 제1 금속-함유층 위에 더미층을 형성하는 단계 - 상기 더미층은 상기 PMOS 영역과 상기 NMOS 영역 안으로 연장됨 -;
    상기 플라즈마 처리를 수행하는 단계 이전에, 상기 PMOS 영역으로부터 상기 더미층을 제거하는 단계 - 상기 더미층 중 상기 NMOS 영역 내의 부분은 상기 플라즈마 처리 동안 제거되어 있지 않음 -; 및
    상기 플라즈마 처리를 수행하는 단계 이후에, 상기 더미층 중 상기 NMOS 영역 내의 부분을 제거하는 단계를
    더 포함하는 반도체 장치 형성 방법.
  5. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판 위에 게이트 유전층을 형성하는 단계 - 상기 게이트 유전층은 p형 금속 산화막 반도체(PMOS: P-type Metal-Oxide-Semiconductor) 영역 내의 제1 부분과 n형 금속 산화막 반도체(NMOS: N-type Metal-Oxide-Semiconductor) 영역 내의 제2 부분을 포함함 -;
    상기 게이트 유전층 위에 제1 금속-함유층을 형성하는 단계 - 상기 제1 금속-함유층은 상기 PMOS 영역 내의 제1 부분과 상기 NMOS 영역 내의 제2 부분을 포함함 -;
    상기 제1 금속-함유층 위에 더미층을 형성하는 단계 - 상기 더미층은 상기 PMOS 영역 내의 제1 부분과 상기 NMOS 영역 내의 제2 부분을 포함함 -;
    상기 제1 금속-함유층의 제1 부분을 노출시키도록 상기 더미층의 제1 부분을 제거하는 단계;
    상기 제1 금속-함유층의 제1 부분에 대해 플라즈마 처리를 수행하는 단계 - 상기 플라즈마 처리 동안, 상기 제1 금속-함유층의 제2 부분은 상기 더미층의 제2 부분의 적어도 하부 부분에 의해 덮혀져 있음 -;
    상기 더미층의 제2 부분의 적어도 하부 부분을 제거하는 단계; 및
    제2 금속-함유층을 제1 개구와 제2 개구 내로 동시에 채우는 단계를
    포함하고,
    상기 제1 개구는 상기 더미층의 제거된 제1 부분에 의해 남겨지고, 상기 제2 개구는 상기 더미층의 제거된 제2 부분에 의해 남겨지는 것인 반도체 장치 형성 방법.
  6. 제5항에 있어서,
    상기 더미층의 제1 부분의 상부 부분을 제거하는 단계; 및
    상기 플라즈마 처리 이전에, 상기 더미층의 제1 부분의 하부 부분과 상기 더미층의 제2 부분의 상부 부분을 동시에 제거하는 단계를
    포함하고,
    상기 제1 금속-함유층의 제1 부분은 노출되고, 상기 제1 금속-함유층의 제2 부분은 노출되지 않는 것인 반도체 장치 형성 방법.
  7. 반도체 장치에 있어서,
    제1 게이트를 포함하는 p형 금속 산화막 반도체(PMOS: P-type Metal-Oxide-Semiconductor) 장치를 포함하고, 상기 제1 게이트는:
    반도체 기판 위의 게이트 유전층;
    상기 게이트 유전층 위의 제1 금속-함유층 - 상기 제1 금속-함유층은 산소를 포함함 -; 및
    상기 제1 금속-함유층 위의 제2 금속-함유층 - 상기 제2 금속-함유층은 실리콘의 중간-갭 일함수보다 낮은 일함수를 가짐 - 을 포함하는 것인 반도체 장치.
  8. 제7항에 있어서, 제2 게이트를 포함하는 N형 금속 산화막 반도체(NMOS: Metal-Oxide-Semiconductor) 장치를 더 포함하고, 상기 제2 게이트는 상기 제1 게이트와 동일한 구조를 가지고, 상기 제1 게이트 내의 각 층은 상기 제2 게이트 내의 대응 층을 가지고, 상기 제2 게이트 내의 각 층은 상기 제1 게이트 내에 대응 층을 가지고, 상기 제1 게이트 내의 각 층은 상기 제1 금속 함유층의 산소를 제외하고는 상기 제2 게이트 내의 대응 층과 동일한 물질을 포함하고, 동일한 두께를 가지는 것인 반도체 장치.
  9. 제8항에 있어서, 상기 제2 게이트는 상기 제1 게이트 내의 제1 금속-함유층과 동일한 레벨에서 동일한 두께를 갖는 제3 금속-함유층을 포함하는 것인 반도체 장치.
  10. 제9항에 있어서, 상기 제1 금속-함유층과 상기 제3 금속-함유층은 동일한 금속을 포함하고, 상기 제3 금속-함유층은 상기 제1 금속-함유층보다 낮은 산소 농도를 갖는 것인 반도체 장치.
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