KR20010088450A - 금속, 실리콘 및 산소를 함유하는 절연막을 포함하는게이트 절연막 구조를 갖는 반도체 디바이스 및 그 제조방법 - Google Patents

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미야노기요따까
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Abstract

금속, 실리콘 및 산소를 함유하는 금속 규산화물과 같은, 화합물 내에 질소 또는 불소를 함유하는 게이트 절연막 구조; 비결정 금속 산화물막과 금속 규산화물막의 적층 구조를 갖는 게이트 절연막 구조; 또는 제1 금속 원소의 산화막을 포함하는 제1 게이트 절연막, 및 제2 금속 원소의 금속 규산화물막을 포함하는 제2 게이트 절연막을 갖는 게이트 절연막 구조가 개시된다.

Description

금속, 실리콘 및 산소를 함유하는 절연막을 포함하는 게이트 절연막 구조를 갖는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING A GATE INSULATING FILM STRUCTURE INCLUDING AN INSULATING FILM CONTAINING METAL, SILICON AND OXYGEN AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관한 것이다. 더욱 구체적으로, 금속, 실리콘 및 산소를 함유하는 절연막, 예를 들어 금속 규화물막을 포함하는 게이트 절연막 구조를 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 소형화를 위해서는 얇은 게이트 절연막을 만드는 것이 바람직하다. 얇은 실리콘 산화막 또는 실리콘 산질화막이 게이트 절연막으로서 사용되면, 누설 전류, 즉 다이렉트 터널 전류가 막 두께의 감소로 인해 증가된다. 그 결과, 최소 두께는 약 2 nm가 된다.
그러므로, 실리콘 산화막보다 큰 유전 상수를 갖는 금속 산화물막 또는 금속 산화-실리콘 막(이하, 금속 규산화물(silicate)막이라 함)을 사용하여 누설 전류를 억제하는 것이 제안된다. 즉, 금속 규산화물막 또는 금속 산화물막이 게이트 절연막으로서 사용되면, 실리콘 산화막과 동등한 전기적 특성을 달성하는 막 두께("실효 막 두께")는 감소될 수 있다.
그러나, 금속 산화물막이 게이트 절연막으로서 사용될 경우, 실리콘 기판과 면한 부분에 왜곡이 없는 양호한 계면을 얻기가 어렵다. 부수적으로, 금속 규산화물막이 게이트 절연막으로서 사용될 경우, 금속 산화물막보다 유전 상수가 더 작은 보통의 계면이 얻어진다.
실리콘 기판 상에 2층 막의 적층 구조를 얻기 위해서는 실리콘 기판 상에 금속 산화물막을 형성한 후에 열처리에 의해 실리콘 기판과 금속 산화물막 사이의 계면에서 금속 규산화물막을 형성하는 것이 추세였다. 불행하게도, 시간에 따라, 2개의 막을 구성하는 금속은 동일해진다. 그러므로, 서로 다른 종류의 2개의 막의 조성 금속을 사용하여 금속 산화물막과 금속 규산화물막의 최상의 결합을 얻는 것은 곤란하다. 부수적으로, 금속 산화물막이 결정질 금속 산화 물질로 이루어지기 때문에, 실효 막 두께는 결정면 배향의 유전 상수가 달라짐에 따라 국소적으로 변화한다.
금속 산화물막 및 금속 규산화물막은 CVD(Chemical Vapor Deposition)법에 의해 형성되는데, CVD법에 의해 형성된 금속 산화물막은 화학량론비 조성이 약간 다른 조성을 갖고, 밀도가 낮은 조악한 막이 되려는 경향이 있다.
게이트 절연막 두께가 서로 다른 2개의 MISFET가 동일한 반도체 기판 상에 형성될 때, 기판의 전표면 상에 금속 산화물막을 형성하고, 게이트 절연막이 얇게 되어 있는 MISFET쪽의 게이트 영역 상에 있는 금속 산화물막 부분을 제거하며, 최종적인 구조물의 전표면 상에 금속 산화물막을 형성하는 공정이 요구된다. 불행하게도, 이 공정은 복잡하고 비효율적이다.
그러므로, 실리콘 산화막보다 유전 상수가 큰 절연막으로서 금속 산화물막 또는 금속 규산화물막을 사용하는 것이 제안된다. 그러나, 물리적 및/또는 실제적 막 두께의 감소를 달성하면서 게이트 절연막의 특성을 유지하는 데는 많은 문제점이 있다. 구체적으로, 최종적인 소자의 특성 및 이 소자를 제조하는 생산성에 관한 문제점이 있다.
따라서, 본 발명의 목적은 금속, 실리콘 및 산소를 함유하는 절연막 또는 금속 산화물막을 갖고 있는 반도체 디바이스를 제공함으로써 상기 문제점들을 해결하기 위한 것이다. 구체적으로, 본 발명은 금속 규산화물막을 게이트 절연막으로서 제공함으로써 반도체 디바이스의 소자 특성 및 소형 반도체 디바이스의 제조 생산성이 향상되는 반도체 디바이스와 그 제조 방법을 제공한다.
본 발명에 따른 반도체 디바이스는 금속, 실리콘 및 산소를 갖는 절연막, 예를 들어 불소와 질소 중 최소한 하나를 갖는 금속 규산화물막을 포함하는 게이트 절연막을 갖는다.
본 발명의 목적에 따르면, 반도체 기판을 구성하는 실리콘과 금속 규산화물막 사이의 계면 상의 댕글링 본드(dangling bond)가 금속 규산화물막 내에 함유된 불소에 의해 종단될 수 있다. 그러므로, 계면 준위 밀도는 불소가 없는 금속 규산화물막에 비해 저하될 수 있어, 양호한 계면 특성이 얻어진다.
또한, 금속 규산화물막이 질소를 함유할 경우, 금속 규산화물막의 유전 상수는 증가되고, 실효 막 두께는 감소된다. 금속 산화물막의 어닐링 공정은 (산소 손실을 보상하기 위해) 산화 분위기 하에서 실행되어, 반도체 기판을 구성하는 실리콘과 금속 산화물막 사이의 계면 내에서의 산화 반응을 방지한다. 그러므로, 실효 막 두께는 감소되고, 계면 준위 밀도가 낮은 양호한 계면 특성이 얻어진다.
그러므로, 고성능 트랜지스터는 실리콘, 산소를 포함하는 금속 함유의 금속 규산화 절연막, 및 반도체 기판과 금속 산화물막 사이에 불소와 질소 중 적어도 하나를 포함하는 금속을 위치 설정함으로써 생성된다. 이렇게 생성된 트랜지스터는 실효 막 두께가 감소되고 누설 전류가 감소된 금속 규산화물막을 함유하는 게이트 절연막으로 양호한 계면 특성을 갖는다.
본 발명의 다른 양태에 따른 반도체 디바이스는 금속, 실리콘 및 산소를 갖는 금속 규산화 절연막을 비결정 금속 산화물막과 함께 적층하여 구성된 게이트 절연막을 갖는다. 이렇게 생성된 금속 산화물막과 금속 규산화물막을 갖는 게이트 절연막은 감소된 실효 막 두께와 감소된 누설 전류를 갖는다. 또한, 금속 산화물막이 비결정막이기 때문에, 이렇게 생성된 트랜지스터는 결정면 배향의 유전 상수에 의존하는 실효 막 두께의 변화가 감소되고, 임계 전압의 변화가 감소되어, 우수한 신뢰성을 갖게 된다.
또한, 본 발명에 따른 금속 산화물막은 금속, 실리콘 및 산소를 갖는 절연막의 형성 후에 형성된다. 이것은 금속 산화물막이 형성된 후에 열처리에 의해 금속, 실리콘 및 산소를 함유하는 절연막을 형성하는 실제 산업 공정과는 반대이다. 금속 산화물막의 금속 구성은 금속, 실리콘 및 산소를 함유하는 절연막의 주요 금속 구성으로부터 대체될 수 있다. 또한, 금속, 실리콘 및 산소를 함유하는 절연막, 및 금속 산화물막의 비결정막은 금속, 실리콘 및 산소를 함유하는 절연막의 형성 이후와 금속 산화물막의 형성 이전에 금속, 실리콘 및 산소를 함유하는 절연막의 결정화 온도보다 낮고, 금속 산화물막의 결정화 온도보다 높은 온도로 열처리를 변경함으로써 얻어질 수 있다.
또한, 본 발명은 다층 게이트 절연막의 하나로서 금속 산화물막을 갖는 반도체 디바이스의 제조 방법이다. 본 발명은 반도체 기판 상에 금속 산화물막을 형성한 후에 산화력이 서로 다른 여러 개스를 포함하는 분위기에서 열처리를 행하는 것을 특징으로 한다.
열처리 조건은 반도체 기판과 금속 산화물막 사이의 경계 영역 내의 실리콘은 산화시키지 않고 금속 산화물막 내에 함유된 금속만을 산화시키도록 설정된다.
본 발명에서, 금속, 실리콘 및 산소를 함유하는 절연막은 "금속 규산화물막(metal silicon-oxygen film)"("metal silicate film")으로 칭해진다. 그러나, 금속 규산화물막은 금속 산화물과 실리콘 산화물이 혼합물로서 분리될 때와 금속, 실리콘, 산소가 화합물로서 균일하게 존재할 때 사용될 수 있다. 금속 규산화물막에 대해 설명된 것의 어느 것을 사용해도 본 발명에 적합하다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 디바이스의 단면도.
도 1b는 본 발명의 제1 실시예의 변형예에 따른 반도체 디바이스의 단면도.
도 2a 내지 2i는 본 발명의 제1 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 3은 본 발명의 제2 실시예 또는 제3 실시예에 따른 반도체 디바이스의 단면도.
도 4a 내지 4d는 도 3에 도시된 제2 또는 제3 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 5a 내지 5h는 본 발명의 제4 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 6은 본 발명의 제4 실시예의 제조 공정 시의 선택적 산화에 있어서 실리콘("SiO2") 및 가돌리늄("Gd2O3")의 산화에 대한 수소-수증기 분압의 평형 곡선을 도시한 도면.
도 7a 내지 7f는 본 발명의 제5 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 8a 내지 8c는 본 발명의 제6 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 9a 내지 9e는 본 발명의 제7 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 10a 내지 10e는 본 발명의 제8 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 11a 내지 11c는 본 발명의 제9 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 12a 내지 12c는 본 발명의 제10 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 13a 내지 13c는 본 발명의 제11 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 14a 내지 14c는 본 발명의 제12 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 15a 내지 15c는 본 발명의 제13 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
도 16a 내지 16c는 본 발명의 제14 실시예에 따른 반도체 디바이스 제조 방법의 각 단계에서의 각 주요 부분을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101, 121, 201, 301 : 실리콘 기판
3, 19, 107, 303, 309, 312, 313, 317 : 금속 산화물막
4 : 티탄 질화막
5 : 텅스텐막
6, 205, 214, 304, 306, 307, 308, 310, 311, 315, 319 : 금속 규산화물막
7, 11, 14, 16, 203, 302, 316 : 실리콘 산화막
8, 108, 125 : 폴리실리콘막
9, 13, 111, 126, 207, 208, 209 : 실리콘 질화막
10, 123 : 더미 게이트 패턴
15, 211 : 소스 및 드레인 확산층
18 : 실리콘 산질화막
102 : N형 영역
103, 122, 202 : 소자 분리 영역
104 : 보호 산화막
105 : 불순물 이온
124 : 열산화막
128 : 층간 절연막
131 : 게이트 전극
210 : BPSG막
305 : 전극막
314, 318 : 포토레지스트
이상을 불필요하게 한정하는 의도 없이, 본 발명의 양호한 실시예에 대해 설명하겠다.
<실시예 1>
이하, 첨부 도면의 도 1a 내지 도 1b 및 도 2a 내지 도 2I를 참조하여 본 발명의 실시예 1를 설명한다.
도 1a는 본 발명의 실시예 1에 따른 반도체 디바이스의 구조를 나타내는 도면이다.
금속, 실리콘 및 산소의 화합물로서 금속 실리콘-산소 재료막(이하, "금속 규산화물막"이라 함)(6)(본 실시예에서는 지르코늄 규산화물막임)과, 금속 산화물막(3)(본 실시예에서는 지르코늄 산화막임)이 실리콘 기판(1) 상에 게이트 절연막으로서 형성된다. 금속 산화물막(3) 상에는 티탄 질화막(4)이 형성되고 티탄 질화막(4) 상에는 텅스텐막(5)이 형성되어 티탄 질화막(4) 상에 형성된 공동(cavity)을 채우므로 금속 산화물막(3)상에는 다층 게이트 전극이 형성된다.
지르코늄 규산화물막(6)의 막 두께는 대략 1.5 nm이고, 지르코늄 산화물막(3)의 막 두께는 대략 3 nm이며, 상기 막(6,3)의 각각의 막 두께가 실리콘 산화막의 막 두께로 표현되는 경우, 얻어지는 막 두께는 약 0.5 nm이고, 실효 게이트 절연막의 두께는 대략 1 nm이다. 게이트 전극과 실리콘 기판(1)간에 배치된 지르코늄 규산화물막(6)은 소량의 불소를 함유하고 있다. 게이트 전극의 폭은 대략 50 nm이다.
각 단위 체적당 원자의 수는 지르코늄 규산화물막(6)에 함유된 불소의 양으로서 대략 1×1019cm-3내지 대략 1×1021cm-3으로 설정되는 것이 바람직하다. 원자의 수는 실리콘 기판(1)의 계면 부근의 지르코늄 규산화물막(6)의 위치에서 대략 5×1019cm-3내지 5×1020cm-3의 피크 농도가 되는 것이 바람직하다.
불소의 유효량은 지르코늄 규산화물막(6)과 실리콘 기판(1) 사이의 접합부에서의 왜곡을 수정할 수 있어 지르코늄 규산화물막(6)과 실리콘 기판(1)간의 접합 불일치(bond mismatching)를 개선하게 된다. 지르코늄(Zr) 규산화물막 외에, 금속 규산화물막(6) 내의 금속은, 이에 한정되는 것은 아니지만, 하프늄(Hf) 규산화물막, 란탄(La) 규산화물막, 가돌리늄(Gd) 규산화물막, 이트륨(Y) 규산화물막, 알루미늄(Al) 규산화물막과 티타늄(Ti) 규산화물막이 있을 수 있다. 더욱이, 상기 금속 원소(Zr, Hf, La, Gd, Y, Al, Ti)중 2개 이상을 함유하는 금속 규산화물막을 사용하는 것도 가능하다.
지르코늄 산화물막 외에, 금속 산화물막(3)내 금속은 이에 한정되는 것은 아니지만, 탄탈 산화막, 티탄 산화막, 란탄 산화막, 하프늄 산화막, 가돌리늄 산화막, 이트륨 산화막, 및 알루미늄 산화막이 있을 수 있다. 더욱이, 상기 금속 원소(Zr, Ta, Ti, La, Hf, Gd, Y, Al)중 2개 이상을 함유하는 금속 규산화물막을 사용하는 것도 가능하다.
도 2a 내지 도 2I를 참조하여, 다마신 처리(damascene process)에 의한 게이트 전극 제조 과정을 포함하고 있는 본 발명의 실시예 1에 따른 반도체 디바이스 제조 방법을 설명한다.
다마신 처리는 더미 게이트가 먼저 형성되는 처리이다. 이 더미 게이트는 소스 및 드레인 영역이 형성되는 반도체 기판 표면의 게이트 형성 영역 상의 게이트 전극에 의해 나중에 대체된다. 더미 게이트는 이어서 절연막에 의해 전체적으로 둘러싸이게 되고, 더미 게이트와 절연막 모두 CMP법에 의해 처리되므로, 더미게이트와 절연막은 공통 평면을 공유하게 된다. 절연막에 노출된 더미 게이트는 절연막 내에 타겟 게이트 전극 형태로 그루부를 형성하기 위해 제거되며, 이 그루브의 바닥면에 게이트 절연막이 형성된 후 그루브 내에 게이트 전극 재료가 충전된다. 최종적으로, 그루브 내에 충전된 게이트 전극 재료는 타겟 게이트 전극을 형성하기 위해 CMP법으로 처리된다. 이하, 다마신 처리에 대해 더 설명한다.
도 2a에 도시한 바와 같이,막 두께가 대략 3 nm인 실리콘 산화막(7)이 실리콘 기판(1)의 표면상에 열산화법에 의해 형성되며, 상기 기판 상에는 STI(Shallow Trench Isolation)법에 의해 소자 분리 영역(도시생략)이 형성된다. 막 두께가 대략 50 nm인 폴리실리콘막(8)과 막 두께가 대략 30 nm인 실리콘 질화막(9)이 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 증착된다.
도 2b에 도시한 바와 같이, 실리콘 질화막(9)과 폴리실리콘막(8)이 리소그래피법과 RIE(반응성 이온 에칭)법에 의해 선택적으로 제거되어, 게이트 전극이 형성될 기판(1) 영역 상에는 더미 게이트 패턴(10)이 형성된다.
도 2c에 도시한 바와 같이, 폴리실리콘막(8)의 측벽에는 대략 1000℃로 열산화에 의해 실리콘 산화막(11)이 형성된다. 그후, 대략 15 keV의 가속 전압과 대략 5×1014cm-2의 도우즈량으로 비소(As) 이온 주입을 행하여, 더미 게이트 패턴(10)과 자기정렬되는 소스 및 드레인 연장 영역(12)을 형성한다.
도 2d에 도시한 바와 같이, 대략 800℃로 10초간 RTA(Rapid Thermal Anneal) 공정을 수행한 후에, 대략 10 nm 막 두께의 실리콘 질화막(13)과 대략 50 nm 막 두께의 실리콘 산화막(14)이 LPCVD법에 의해 전체 표면에 증착된다. 그리고, 에칭백 처리를 행함으로써, 도 2d에 도시된 형태의 실리콘 산화막(14)의 측벽이 형성된다.
도 2e에서 볼 수 있는 바와 같이, 대략 35 keV의 가속 전압과 5×1015cm-2의 도우즈량 그리고 약 10초간 대략 1035℃의 온도에서 RTA 처리를 실행하여 비소 이온 주입을 함으로써 연장 영역(12)상에 놓여지는 소스 및 드레인 확산 영역(15)을 형성한다.
도 2f에서는, 막 두께가 대략 100 nm인 실리콘 산화막(16)이 전체 표면에 증착되고, 이어서 CMP법을 이용하여 평탄화된 후 더미 게이트 패턴(10)의 상부가 노출된다.
이어서, 도 2g의 더미 게이트 패턴(10)의 실리콘 질화막을 핫(hot) 인산을 이용하여 제거한다. 폴리실리콘막(8)은 건식 에칭을 이용하여 제거한다. 추가로, 채널 이온 주입 공정과 활성화 어닐링 처리(activation annealing process)를 수행하여 더미 게이트 패턴(10)에 대해 형성되는 트랜지스터의 임계 전압을 조정한다. 그리고, 실리콘 질화막(13)의 측벽 바닥에 노출된 실리콘 산화막(7)의 일부를 희석된 불화수소산 용액(diluted hydrofluoric acid)을 이용하여 제거함으로써 채널 영역으로서 사용되게 될 실리콘 기판(1)의 대응하는 표면부를 노출시킨다.
다음에, 도 2h에서는, 지르코늄 클로라이드(ZrCl4), 테트라에톡실란(TEOS, Si(OC2H5)4)과 산화물인 O2, N2O, NO, 혹은 H2O를 이용하여 LPCVD법으로 막 두께가 대략 1.5 nm인 지르코늄 규산화물막(6)을 형성하고 있다. 이 결과물인 구조에 대해30초간 대략 800℃의 어닐링 처리를 행한 후에, 지르코늄 클로라이드(ZrCl4)와, 산화물인 O2, N2O, NO, 혹은 H2O를 이용하여 LPCVD법으로 막 두께가 대략 3 nm인 지르코늄 산화막(3)을 증착한다.
도 2i는 최종 구조를 보여주고 있는 것이며, 막 두께가 대략 10 nm인 티탄 질화막(4)과 막 두께가 대략 100 nm인 텅스텐막(5)을 전체 표면 상에 증착한다. 대략 30 keV의 가속 전압과 대략 10×1015cm-2의 도우즈량으로 불소가 이온 주입되어 텅스텐막(5)에는 불소가 도핑된다.
그후, 비산화 분위기(예를 들어 질소 혹은 아르곤 분위기)에서 CMP를 이용하여 평탄화를 행하고, 대략 500℃ 내지 650℃의 온도에서 어닐링 처리를 한다. 이러한 어닐링 처리에 의해, 텅스텐막(5)에 도핑되었던 불소가 확산하게 되고, 후속적으로 실리콘 기판(1)과의 계면에 형성된 지르코늄 규산화물막(6) 내에 불소가 편석(偏析)된다.
결국, 도 1a에 예시된 구조가 형성되게 된다. 이어서, 통상의 배선 공정을 수행하여 트랜지스터를 완성한다.
실리콘 산화막의 두께로 전환되는 경우, 본 발명의 실시예 1에 따라 얻어진 계면 영역상의 금속 규산화물막과 금속 산화물막의 두께는 대략 1 nm 이하가 될 수 있다. 특히, 이러한 바람직한 막 두께를 얻기 위해, 형성된 금속 규산화물막은 실리콘 산화막과 실리콘 산질화막(SiON막)보다 큰 유전 상수를 가지며, 채널 영역의 기능을 하는 실리콘 기판의 일부와 금속 산화물막(큰 유전 상수를 가짐) 사이의 계면 영역에 증착된다.
또한, 금속 규산화물막 내로 불소를 도핑하여 실리콘 기판의 계면 상의 댕글링 본드를 종단시킴으로써 양호한 계면 특성을 얻을 수 있다. 따라서, 계면에서의 분자간 불안정한 본딩 요인을 줄일 수 있다. 또한, 계면 준위 밀도를 불소가 도핑되지 않은 통상의 금속 규산화물막보다 낮출 수 있다.
따라서, 금속 산화물막과 금속 규산화물막으로 형성된 게이트 절연막의 실효 막 두께를 상당히 작게 할 수 있음과 동시에 누설 전류가 감소되면서 단채널 효과를 피할 수 있는 고성능의 트랜지스터를 제공할 수 있다.
본 실시예에 따라, 게이트 절연막(6,3)과 금속 게이트 전극(4,5)을 형성한 후에, 저온 열 처리를 행하는 다마신 게이트 공정에 대해 더 설명한다. 금속 게이트 전극 대신에 게이트 전극으로 폴리실리콘막이 사용되는 통상의 트랜지스터 형성 공정이 이용된다면, 동일한 효과가 얻어질 수 있다.
또한, 본 실시예에서는, 금속 산화물막(3)과 금속 규산화물막(6)의 적층 구조가 게이트 절연막으로서 사용되며, 도 1b에 도시된 변형으로서, 금속 규산화물막(6)의 단층막(single-layed film)을 사용하는 것이 가능하다.
또한, 불소를 도핑하는 대신에 금속막(6)에 질소를 함유시킬 수도 있고, 또한, 불소와 질소 모두를 금속 규산화물막(6)에 함유시킬 수도 있다. 나머지 부분은 도 1a에 도시된 것과 동일 부분이므로, 동일 참조 부호를 부가하고 있으며, 그 상세한 설명은 생략한다. 실시예 2에서는 질소를 도핑하는 효과를 설명한다.
금속 규산화물막(6)에 질소가 함유되는 경우에는, 금속 규산화물막(6)에 함유되는 질소의 양을 대략 1×1014cm-2내지 대략 1×1015cm-2로 설정하는 것이 바람직하며, 이 경우, 원자의 전체 수는 표면 밀도로 표현된다. 특히, 실리콘 기판(1)과의 계면 부근 위치에서 농도 피크를 갖도록 원자의 수를 설정하는 것이 바람직하다.
<실시예 2>
도 3은 본 발명의 실시예에 따른 반도체 디바이스의 단면을 나타내는 도면이다. 기본적인 구조는 도 1a에 도시된 실시예의 구조와 유사하며, 도 1a에 대응하는 도 3의 일부분에는 동일한 참조 부호를 부가하고 있다.
도 3에 도시된 실시예에서는, 기판(1)의 표면상에만 지르코늄 규산화물막(6)이 형성되고, 그 막 두께는 대략 1.5 nm이며, 지르코늄 산화물막(3)의 막 두께는 대략 3 nm이고, 이 각각의 막 두께를 실리콘 산화막의 막 두께로 변환함으로써 얻어지는 막 두께는 대략 0.5 nm이며, 전체적인 실효 게이트 절연막의 두께는 대략 1 nm이다. 본 실시예에서는, 불소 대신에 소량의 질소가 게이트 전극과 실리콘 기판(1) 사이의 지르코늄 규산화물막(6) 내에 함유된다. 게이트 전극의 폭은 대략 50 nm이다.
원자의 전체수를 표면 밀도로 표현하는 경우, 지르코늄 규산화물막(6)에서 얻어지는 질소의 양은 대략 1×1014cm-2내지 대략 1×1015cm-2로 설정하는 것이 바람직하다. 특히, 실리콘 기판(1)과의 계면 부근의 위치에서 농도 피크를 갖도록 원자의 수를 설정하는 것이 바람직하다.
실시예 1과 마찬가지로, 지르코늄 규산화물막(6) 및 지르코늄 산화막(3) 대신에 여러가지 타입의 금속 규산화물막과 금속 산화물막을 사용하는 것이 가능하다.
다음에, 상술한 바와 같이, 실시예 2에 따른 반도체 디바이스의 제조 방법을 도 4a 내지 도 4d를 참조하여 설명한다. 실시예 2의 제조 방법은 도 2g의 단계까지는 실시예 1의 방법과 동일하므로, 여기에서는 그 이후의 공정만이 설명된다.
도 4a에서 볼 수 있는 바와 같이, 도 2g에 도시된 단계 이후에, 대략 0.7 nm의 막 두께를 갖는 실리콘 산질화막(SiON;18)을 실리콘 기판(1)의 노출된 표면상에만 형성한다.
다음에, 도 4b에 도시된 바와 같이, 대략 1 nm의 막 두께를 갖는 지르코늄 산화물막(19)을 지르코늄 클로라이드(ZrCl4)와 O2혹은 H2O를 이용한 LPCVD법으로 전체 표면상에 증착한다.
도 4c에 도시된 바와 같이, 질소를 함유한 대략 1.5 nm의 막 두께를 갖는 지르코늄 규산화물막(6)을 그루브의 바닥면에만 형성하고, 이 그루브 내에는 대략 800℃에서 대략 30초간 어닐링처리를 행하여 지르코늄 산화물막(19)과 실리콘 산질화막(SiON;18)을 반응시켜 게이트 전극을 형성한다.
이후, 도 4d로부터 명확한 바와 같이, 지르코늄 클로라이드(ZrCl4) 및 산화물인 O2, N2O, NO, 혹은 H2를 이용하는 LPCVD법으로 대략 3 nm 막 두께의 지르코늄 산화물막(3)을 형성한다. 따라서,막의 형성 후에 즉시 발생하는 지르코늄 산화물막(3) 내의 산소의 결핍은 대략 400℃의 온도에서 대략 3분 동안 오존 분위기로 어닐링 처리를 행함으로써 보상된다.
다음에, 막 두께가 대략 100 nm인 텅스텐막(5)과 막 두께가 대략 10 nm인 티탄 질화막(4)을 전체 표면상에 증착하고, CMP를 이용하여 평탄화를 행함으로써 도 3에 도시된 구조가 형성된다. 이후, 배선 처리 등을 포함한 통상적인 처리를 성공적으로 수행함으로써 트랜지스터가 완성된다.
또한, 실시예 2에서는, 실시예 1과 마찬가지로, 금속 산화물막(3)과 실리콘 기판(1) 간의 계면 영역 상에 금속 규산화물막(6)을 형성함으로써, 실리콘 산화막으로 전환되는 경우 얻어진 계면 영역상의 막 두께를 1 nm 이하로 할 수 있다.
또한, 금속 규산화물막(6)의 유전 상수가 금속 규산화물막(6) 내로 질소를 도핑함으로써 증가되기 때문에, 게이트 절연막의 실효 막 두께를 작게 할 수 있어 트랜지스터의 성능이 향상된다. 또한, 산화물에 의한 금속 규산화물막(6)/실리콘 기판(1) 계면의 산화 작용을 산화 분위기하에서의 어닐링 처리에 의해 억제할 수 있고, 질소를 금속 규산화물막(6) 내로 도핑함으로써 금속 산화물(3) 내의 산소의 결핍을 보상할 수 있다. 그 결과, 게이트 절연막의 실효 막 두께를 줄일 수 있고, 저온 산화 단계에서 계면 레벨에서의 증가를 낮은 수준으로 억제할 수 있어 양호한 계면 특성을 얻을 수 있다.
따라서, 금속 산화물막(3)과 금속 규산화물막(6) 상에 형성된 게이트 절연막의 실효 막 두께를 상당히 작게 할 수 있음과 동시에 누설 전류가 감소되면서 단채널 효과를 피할 수 있는 고성능의 트랜지스터를 제공할 수 있다.
본 실시예에서, 금속 산화물막(3) 및 금속 규산화물막(6)의 적층 구조가 게이트 절연막으로 사용되고 있지만, 도 1b에 도시한 변형예에서와 같이, 금속 규산화물막의 단층막을 사용하여 이 금속 규산화물막이 질소를 함유하도록 할 수도 있다. 게다가, 트랜지스터 형성 공정을 상기한 다마신 게이트 공정 대신에 사용할 수도 있다.
또한, 실시예 1에서와 같이, 금속 규산화물막이 적정량의 불소 및 질소를 함유하도록 할 수도 있다.
게다가, 실시예 2에서는, 금속 산화물막(3) 및 금속 규산화물막(6)의 적층 구조가 게이트 절연막으로서 형성될 때, 지르코늄 산화물막(3) 및 지르코늄 규산화물막(6)이 동일 지르코늄 금속을 사용하여 형성된다. 그러나, 막(3, 6)을 형성하는데 다른 금속을 사용할 수도 있는데, 예를 들면 탄탈 산화막 및 지르코늄 규산화물막을 형성할 수도 있다.
이와 같이, 본 발명에서는, 금속 산화물막을 형성한 후 열처리에 의해 실리콘 기판과 금속 산화물막 사이의 계면 상에 금속 규산화물막을 형성하는 대신에, 금속 규산화물막이 증착된 이후에 금속 산화물막이 증착되기 때문에, 금속 산화물막의 주성분 금속과 금속 규산화물막의 주성분 금속을 서로 다르게 할 수도 있다. 따라서, 안정된 금속 규산화물막과, 이 금속 규산화물막 상에 형성된 큰 유전 상수를 갖는 금속 산화물막을 사용함으로써 양호한 계면 특성을 달성할 수 있다.
이후에 상세히 설명하는 바와 같이, 금속 산화물막 및 금속 규산화물막 모두는, 금속 규산화물막을 증착하고나서 금속 산화물막을 증착한 이후에, 금속 규산화물막의 결정화 온도보다는 낮고 금속 산화물막의 결정화 온도보다는 높은 온도에서 열처리를 행함으로써, 비결정 형태로 형성될 수 있다. 따라서, 유전 상수가 결정면 배향에 따라 달라짐에 따른 실효 막 두께 감소의 변화가 국소적이고 또한 임계 전압의 변동이 거의 없으며 신뢰성이 우수한 트랜지스터를 얻을 수 있다. 금속 산화물막과 금속 규산화물막의 적층 구조를 게이트 절연막으로 사용하는 경우, 상기막 중 적어도 하나를 비결정 형태로 형성하거나, 상기한 바와 같이 상기 막 모두가 비결정질이라도 좋다. 금속 산화물막이나 금속 규산화물막 중 하나만을 비결정 형태로 형성하는 경우, 그 열처리 온도를 결정화 온도보다 높거나 낮은 값으로 설정할 수 있다.
게다가, 금속 산화물막과 금속 규산화물막의 적층 구조를 다른 금속을 사용하여 형성하는 경우에는, 상기 실시예 1에서 개시한 바와 같이, 적어도 불소나 질소를 금속 규산화물막에 주입할 수 있다. 게다가, 다마신 게이트 공정 대신에, 통상의 트랜지스터 형성 공정을 사용할 수 있다. 그러나, 이 경우에는, 경우에 따라 금속 산화물막을 결정화해도 된다.
게다가, 금속 규산화물막과 금속 산화물막의 적층 구조로 된 게이트 절연막을 사용하지 않고, 금속 규산화물막의 단일막 구조를 사용해도 된다. 게다가, 실시예 1에서와 같이, 금속 규산화물막에 질소 대신에 불소를 함유시키거나 금속 규산화물막에 불소와 질소 모두를 함유시킬 수도 있다.
금속 규산화물막이 불소를 함유하는 경우, 이 금속 규산화물막(6)에 함유되는 불소의 양으로는, 각 단위 체적당 원자의 수를 약 1×1019cm-3내지 약 1×1021cm-3로 설정하는 것이 바람직하다. 특히, 실리콘 기판(1)과의 계면 근처의 금속 규산화물막(6)의 위치에서 농도 피크를 갖는 원자의 수를 약 5×1019cm-3내지 약 5×1020cm-3으로 설정하는 것이 바람직하다. 금속 규산화물막에 불소를 도핑하는 것의 잇점에 대해서는 실시예 1에 대한 설명에서 살펴보았다.
<실시예 3>
본 발명의 실시예 3에 따른 반도체 디바이스의 구조 및 제조 공정에 대해서 지금부터 설명한다. 게이트 절연막의 구성 물질이 비결정질이라는 것을 제외하고는, 기본 구조는 도 3에 도시한 실시예 2와 유사하다. 이제, 실시예 3에 대해서 도 3을 참조하여 설명한다.
실시예 2와 마찬가지로, 실시예 3도 금속 산화물막(3)으로 지르코늄 산화물막을 사용하고, 금속 규산화물막(6)으로 지르코늄 규산화물막을 사용한다. 지르코늄 규산화물막(6)의 막 두께는 거의 1.5 nm이고, 지르코늄 산화물막(3)의 막 두께는 거의 3 nm이며, 상기 막(3, 6) 각각의 막 두께를 실리콘 산화막의 막 두께로 변환하여 얻은 막 두께는 거의 0.5 nm이고, 실효 게이트 절연막 두께는 거의 1 nm이다. 게이트 전극의 폭은 거의 50 nm이다.
실시예 2와 마찬가지로, 지르코늄 규산화물막(6)과 지르코늄 산화물막(3) 대신에 여러가지 타입의 금속 규산화물막과 금속 산화물막을 사용할 수도 있다.
다음에, 실시예 3에 따른 반도체 디바이스의 제조 방법에 대해 설명한다. 제조 방법은 게이트 절연막 형성 단계까지는 실시예 2의 방법과 동일하고, 게이트 절연막 물질이 결정질 또는 비결정질이라는 점에서만 다르기 때문에, 그 후속 공정에 대해서 동 도면(도 4a 내지 도 4d)을 사용하여 설명한다.
도 4a에 도시한 바와 같이, 도 2g에 도시한 단계 후에, 약 0.7 nm의 막 두께를 갖는 비결정 실리콘 산질화막(18)이 실리콘 기판(1)의 노출면 상에 형성된다.
다음에, 도4b에 도시한 바와 같이, 약 1 nm의 막 두께를 갖는 지르코늄 산화물막(19)이 테트라-터셔리 부톡시지르코늄(tetra-tertiary butoxyzirconium)(Zr(t-OC4H9)4) 및 O2또는 H2O를 사용하여 LPCVD에 의해 증착된다.
다음에, 도 4c에 도시한 바와 같이, 약 1.5 nm의 막 두께를 갖는 비결정 지르코늄 규산화물막(6)은 약 800℃ 에서 약 30초 동안 어닐링 공정을 수행함으로써 그루브의 하부 표면상에만 형성된다.
이렇게 한 다음에, 도 4d에 도시한 바와 같이, 약 3 nm의 막 두께를 갖는 비결정 지르코늄 산화물막(3)이 테트라-터셔리 부톡시지르코늄(tetra-tertiary butoxyzirconium)(Zr(t-OC4H9)4) 및 O2또는 H2O를 사용하여 LPCVD에 의해 증착된다.
다음에, 약 10 nm의 막 두께를 갖는 티탄 질화막(4)과 약 100 nm의 막 두께를 갖는 텅스텐막(5)이 전표면상에 증착되고 나서, 이 결과의 구조에 대해 CMP에 의한 평탄화 처리가 행해진다. 이와 같이 하여, 도 3에 도시된 구조가 형성된다. 이 후에, 배선 공정 등의 정규의 절차를 행하여 트랜지스터의 제조를 완료한다.배선 공정은 통상 약 500℃ 보다 낮은 온도에서 행해지기 때문에, 지르코늄 산화물막(3)은 비결정 상태를 유지할 수 있다.
이와 같이, 실시예 3에서는 실시예 2에서와 같이, 금속 산화물막과 실리콘 기판간의 계면 영역상에 금속 규산화물막을 형성함으로써, 실리콘 산화막의 막 두께로 변환될 때 계면 영역상의 막 두께가 약 1 nm 이하로 될 수 있어, 양호한 계면 특성을 얻을 수 있다.
따라서, 금속 산화물막과 금속 규산화물막으로 형성된 게이트 절연막의 실효 막 두께를 아주 작게 할 수 있고, 누설 전류를 저감할 수 있으며 단채널 효과를 회피할 수 있는 고성능 트랜지스터가 제공된다.
게다가, 금속 산화물막과 금속 규산화물막 모두를 비결정 형태로 형성할 수 있기 때문에, 유전 상수가 결정면 배향에 따라 달라짐에 따른 실효 막 두께의 국소적 변동을 저감시킬 수 있어, 임계 전압의 변동이 거의 없으며 신뢰성이 우수한 트랜지스터를 얻을 수 있다.
실시예 3에서는, 실시예 1 및 실시예 2에서와 마찬가지로, 금속 규산화물막에 불소와 질소 모두, 또는 그 중 하나를 주입할 수도 있다. 불소나 질소의 양은 실시예 1 및 2에서와 마찬가지로 설정할 수 있다. 게다가, 다마신 게이트 공정 대신에, 트랜지스터 형성 공정을 사용할 수 있다. 그러나, 이 경우에는 금속 산화물막이 경우에 따라 결정화되어도 좋다.
<실시예 4>
본 발명에 실시예 4에 대해 도 5a 내지 도 5h 및 도 6을 참조하여 이제부터설명한다.
도 5a 내지 도 5h는 본 발명의 실시예 4에 따른 반도체 디바이스의 제조 방법의 각 단계의 단면도이다.
먼저, 도 5a에 도시한 바와 같이, 비소("As")를 실리콘 기판에 이온 주입하고 나서 열 확산시켜 약 1 ㎛의 두께를 갖는 N형 영역(102)을 형성한다.
도 5b에 도시한 바와 같이, 약 600 nm의 막 두께를 갖는 실리콘 산화막을 사전 설정된 영역 내에 매립하여 STI 구조의 소자 분리 영역(103)을 형성한다.
그 다음에, 도 5c에 도시한 바와 같이, 약 10 nm의 막 두께를 갖는 보호 산화막(104)이 형성된다. 이 후에, 트랜지스터의 임계 전압을 조정하기 위한 불순물 이온(105)이 도핑된다.
도 5d에 도시한 바와 같이, 보호 산화막(104)을 제거한 후에, 약 1 nm의 막 두께를 갖는 실리콘 산질화막(SiON막)이 형성된다. 그 다음에, 약 수 nm의 막 두께를 갖는 가돌리늄 산화물(GdOx)로 형성된 금속 산화물막(107)(이 막의 유전 상수가 큼)이 CVD 등에 의해 형성된다. CVD 등에 의해 형성된 금속 산화물막은 일반적으로 화학량론비 조성이 조악한 막(coarse film)이다. 따라서, 금속 산화물막(107)을 화학량론비 조성에 더 가깝도록 하기 위해, 산화 공정(열 처리)이 행해진다. 실리콘 기판(101)의 표면상의 실리콘은 산화시키지 않고 금속 산화물막(107)만을 선택적으로 산화시키도록 산화 공정이 행해진다. 이를 위해, 산화력이 서로 다른 2가지의 개스를 함유하는 분위기에서 열 처리가 행해진다. 특히, 이 열처리는 산화제로서 수증기(H2O)를 함유하고, 환원제로서 수소(H2)를 함유하는 분위기에서 행해진다.
도 6은 실리콘(Si) 및 가돌리늄(Gd)의 산화에 대한 수소-수증기 분압의 평형 곡선을 나타낸다. 실리콘 산화막과 금속 산화물막의 표준 자유 에너지(standard free energy)가 서로 다르기 때문에, 수소와 수증기의 적정 분압을 적절히 선택함으로써 금속 산화물막에 대해서는 산화 특성을 나타내고 실리콘 산화막에 대해서는 환원 특성을 나타내는 분위기를 형성할 수 있다. 깁스 자유 에너지에 기초한 열역학 계산에 따라 도 6에 도시한 해칭 영역에 열 처리를 가함으로써 실리콘을 산화시키지 않고 가돌리늄만을 산화시킬 수 있다.
상기의 조건에서 열처리를 행함으로써, 계면 영역상에 실리콘 산화막을 형성하지 않고 가돌리늄 산화물(GdOx)만을 화학량론비 조성에 더 가깝게 할 수 있으며, 조밀한 금속 산화물막(107)을 얻을 수 있다. 따라서, 게이트 절연막의 실효 막 두께를 증가시키지 않고 누설 전류가 거의 없고 특성이 우수한 게이트 절연막을 제공할 수 있다. 실리콘 산화물이 실리콘 기판의 표면상에 형성되는 경우, 상기한 열처리에 의해 실리콘 산화물을 저감시킬 수 있다.
다음에, 도 5e에 도시한 바와 같이, 약 150 nm의 막 두께를 갖는 폴리실리콘막(108)이 CVD 등에 의해 증착된다. 폴리실리콘막(108)은 포토레지스트를 마스크로 하여 선택적으로 에칭되어 원하는 게이트 형태를 형성한다.
이 후에, 도 5f에 도시한 바와 같이, 불화 붕소(BF2)가 약 10 keV의 가속 전압과 약 5×1014cm-2의 도즈량의 조건하에서 게이트 전극(폴리실리콘막(108))을 마스크로 하여 이온 주입되어 소오스와 드레인 연장 영역(109)(LDD 영역)을 형성한다. 연장 영역(109)은 pn 접합 전계를 저하시키는 효과를 가져와 핫 전자의 발생을 억압하게 된다.
다음에, 도 5g에 도시한 바와 같이, 라이너층(liner layer, 110)으로 사용되는 실리콘 산화막(SiO2막)이 LPCVD 등을 사용하여 약 10 nm의 막 두께로 증착된다. 뒤이어, 실리콘 질화막(SiN막, 111)이 LPCVD 등을 사용하여 약 50 nm의 막 두께로 증착된다.
이 후에, 도 5h에 도시한 바와 같이, 실리콘 질화물(SiN)막(111)이 RIE법에 의해 선택적으로 에칭되어 게이트 측면의 실리콘 질화물(SiN)막(111) 부분만을 남겨 놓게 된다. 라이너층(110)은 RIE가 수행될 때 에칭 스토퍼의 역할을 한다. 다음, 붕소(B)는 소스 및 드레인의 고농도 확산층을 형성하도록 대략 5 keV의 가속 전압하에서 약 5 ×1015cm-2의 도즈량으로 이온 주입된다. 또한, 활성을 위한 어닐링 공정이 1000℃에서 대략 10초 동안 수행된다. 다음, 도면에 도시되지는 않았지만, 층간 절연막, 콘택 및 상부 배선 등이 형성된다.
라이너 층(110)이 도 5h에 도시된 공정 단계후 제거된다.
그래서, 조밀한 재료의 금속 산화물막이 형성되고, 상술된 공정이 실시예 1 내지 3에서의 금속 산화물막의 형성에 적용될 수 있다.
<실시예 5>
도 7a 내지 7f는 본 발명의 실시예 5에 따른 반도체 디바이스의 제조 방법의 각 단계에 대한 단면도이다.
우선, 실시예 4와 같이, 소자 분리 영역(122)이 실리콘 기판(121) 상에 형성된다. 다음, 도 7a에 도시된 바와 같이, 더미 게이트(123)가 나중에 게이트가 형성될 영역 상에 형성된다. 더미 게이트(123)는 층간 절연막에 대해 에칭 선택비를 제공할 수 있으면 임의의 구조로 형성될 수 있다. 그러나, 본 실시예에서, 더미 게이트(123)는 다음과 같이 형성된다.
우선, 대략 수 nm의 막 두께를 갖는 열 산화막(124)(즉, 실리콘 산화막)이 형성되고, 폴리실리콘막(125) 및 실리콘 질화막(SiN막)(126)이 CVD에 의해 형성된다. 다음, 실리콘 질화막(SiN, 126)은 포토레지스트를 마스크로 사용하여 원하는 형태로 처리된다. 포토레지스트가 제거된 후, 폴리실리콘막(125) 및 열 산화막(124)은 실리콘 질화막(SiN, 126)을 마스크로 하여 에칭되어, 더미 게이트(123)를 형성한다.
다음, 도 7b에 도시된 바와 같이, 붕소(B)는 소스 및 드레인의 고농도 확산층(127)을 형성하도록 더미 게이트(123)를 마스크로 하여 약 5 keV의 가속 전압하에서 약 5 ×1015cm-2의 도즈량으로 이온 주입된다.
이후, 도 7c에 도시된 바와 같이, CVD를 이용하여 층간 절연막(128)이 증착된다. 또한, CMP에 의해 최종 구조물이 평탄화되어, 더미 게이트(123)의 상부 표면을 노출시킨다.
다음, 도 7c 및 7d에 도시된 바와 같이, 노출된 더미 게이트(123)가 습식 에칭 및 건식 에칭에 의해 제거된다.
다음, 희석된 불화수소산의 이용과 같은 선공정후, 대략 1 nm의 막 두께를 갖는 실리콘 산질화막(SiON)이 도 7e에 도시된 산화-질화 공정을 이용하여 형성된다. 또한, 대략 수 nm의 막 두께를 갖는 가돌리늄 산화물(GdOx)로 형성된 금속 산화물막(130)이 CVD 등을 이용하여 형성된다. 다음, 실시예 4와 같이, 서로 다른 산화 세기를 갖는 두 종류의 개스를 함유하는 분위기, 특히 수증기 및 수소를 함유하는 분위기하에서 열처리가 행해진다. 그래서, 실시예 4와 같이, 실리콘 기판(121)의 표면 상에 실리콘이 산화되지 않고 금속 산화물막(130)만이 선택적으로 산화된다. 결과적으로, 가돌리늄 산화물(GdOx)만이 화학량론비 조성에 더 근접할 수 있고, 조밀한 금속 산화물막(130)이 그 계면 영역 상에 실리콘 산화막을 형성하지 않고 형성될 수 있다. 그러므로, 게이트 절연막의 실제적 막 두께를 증가시키기 않고 적은 누설 전류 및 우수한 특성을 갖는 게이트 절연막을 얻을 수 있다.
다음, 도 7f에 도시된 바와 같이, 알루미늄과 같은 게이트 전극 물질이 CVD에 의해 증착되고, 이어서 CMP에 의해 평평하게 되어 게이트 전극(131)을 형성한다. 이후, 콘택 및 상부 배선이 형성된다.
실시예 4 및 5가 설명되었다. 그러나, 이들 실시예는 또한 다음과 같이 변형될 수 있다.
상기 실시예에서, 수증기 및 수소를 함유하는 분위기는 서로 다른 산화 세기를 갖는 두 종류의 개스를 함유하는 분위기의 예로서 이용되었다. 그러나, 이들 분위기에서의 열처리는 일산화 탄소(CO) 및 이산화 탄소(CO2)를 함유하는 분위기에서 행해질 수 있다. 이러한 경우, 이산화 탄소는 산화제(oxidant)로서 작용하고 일산화 탄소는 환원제(reductant)로서 작용한다.
또한, 전술한 실시예에서, 실리콘 산질화막 및 금속 산화물막의 적층 구조가 게이트 절연막으로서 사용되지만, 금속 규산화물막이 또한 금속 산화물막 대신 사용될 수 있다. 추가적으로, 금속 산화물막 또는 금속 규산화물막의 단층막이 게이트 절연막으로서 사용될 수 있다. 또한, 금속 규산화물막 상에 형성된 금속 산화물막을 갖는 적층 구조가 또한 사용될 수 있다. 이러한 예에서, 조밀한 금속 산화물막 또는 금속 규산화물막은 서로 다른 산화 세기를 갖는 두 종류의 개스를 함유하는 분위기 하에서 열처리를 수행함으로써 형성될 수 있다.
이들 실시예에서, 금속 산화물막에 함유된 금속 원소로서 가돌리늄이 사용되지만, 금속 원소중 적어도 하나가 지르코늄, 가돌리늄, 하프늄, 란탄, 이트륨, 알루미늄, 및 티타늄으로 이루어진 그룹으로부터 선택되어 금속 산화물막 또는 금속 규산화물막에 포함된다면 그것으로 충분하다.
<실시예 6>
본 발명의 실시예 6에 대해 첨부된 도 8a 내지 8c를 참조하여 이제 설명하겠다. 본 실시예는 게이트 절연막 구조로서 금속 규산화물막을 형성하기 위한 방법에 관한 것이다.
도 8a 내지 8c는 본 발명의 실시예 6에 따른 반도체 디바이스의 제조 방법에 관한 각 단계의 단면도이다.
우선, 도 8a에 도시된 바와 같이, 소자 분리 영역(202)이 실리콘 기판(201) 상에 형성된다. 다음, 대략 2 nm의 막 두께를 갖는 실리콘 산화막(203)이 건식 또는 습식 산화중 하나에 의해 형성된다. 또한, 대략 100 nm의 막 두께를 갖는 지르코늄막이 도금 및 스퍼터링에 의해 금속막(204)으로서 형성된다. 만약 도금이 이용되면, 지르코늄막(204)은 시드 지르코늄 층이 형성된 후 지르코늄 황산염(Zr(SO4)24H2O)에 전기 분해를 행함으로써 형성된다. 도금에 의해 형성된 지르코늄막(204)은 높은 제어력 및 생산성을 갖는다.
둘째, 도 8b에 도시된 바와 같이, 결정화를 피하기 위해 내부 개스 분위기에서 열처리가 수행된다.
열처리함으로써, 산화/환원 반응 및 상호 확산이 실리콘 산화막(203) 및 지르코늄막(204) 간의 계면에서 발생하여 대략 4 nm의 막 두께(실리콘 산화막의 막 두께의 관점에서 대략 1 nm에 대응하는 막 두께)를 갖는 지르코늄 규산화물막(205)을 형성한다. 내산화력이 높은 소량의 산소 및 지르코늄을 이용함으로써 지르코늄의 표면 상에 산화막이 형성된다는 것은 공지되어 있다(예를 들어, 구리의 제1 이온화 전위(△E)는 대략 7.73(eV)이지만, 지르코늄의 경우는 대략 6.84(eV)이다). 그러므로, 지르코늄막(204)의 표면은 공기중에서 쉽게 산화되어, 산화된 지르코늄막(206)이 형성된다.
지르코늄막(204)의 표면이 어느 정도까지 산화되면, 더 이상 산화가 진행되지 않으며, 지르코늄막(206)의 내부 부분은 완만한 조건에서 열처리시 금속 상태를 유지한다. 그러므로, 내부 지르코늄이 전극으로 사용될 수 있다. 대안적으로, 지르코늄 산화물막(206)은 황산 또는 불화수소산을 이용하여 제거되고, 지르코늄막(204)은 과산화 수소 용액 등을 이용하여 제거되며, 그대로 남아있는 지르코늄 규산화물막(205) 상에는 새로운 금속막이 형성된다. 본 실시예에서는, 지르코늄막(204)이 제거되지 않고 전극으로서 사용되는 경우가 설명된다.
지르코늄 규산화물막(205)이 형성된 후, 대략 200 nm의 막 두께를 갖는 캡 절연막인 실리콘 질화막(SiN막, 207)이 도 8c에 도시된 바와 같이 전표면 상에 형성된다. 다음, 실리콘 질화막(SiN, 207), 지르코늄막(204) 등이 게이트 전극으로 패터닝된다. 다음, 불순물이 게이트 전극을 마스크로 하여 이온 주입되고, 도핑된 불순물은 활성화되어 소스 및 드레인 확산층(211)을 형성한다.
이후, 스페이서로 사용된 실리콘 질화막(SiN, 208)이 형성되고, 기판 표면이 RIE에 의해 노출된다. 라이너 층으로서 작용하고 BPSG막(210)의 형성시 배리어로서 사용되고 RIE 공정시 스토퍼로서 사용되는 실리콘 질화막(SiN, 209)이 대략 15 nm의 막 두께로 형성된다. 또한, BPSG막(210)이 형성되고, BPSG막(210)의 밀도는 약 30분 동안 대략 800℃의 습식 산화 분위기에서 증가된다. 다음, BPSG막(210)은 스토퍼로서 사용되고 있는 실리콘 질화막(SiN, 207 내지 209)과 함께 CMP를 이용하여 평탄화되어, 트랜지스터의 형성을 완성한다.
그래서, 본 실시예에 따르면, 지르코늄막이 실리콘 산화막 상에 형성되고,실리콘 산화막 및 지르코늄막이 열처리에 의해 서로 반응하여 지르코늄 규산화물막을 형성하기 때문에, 형성된 지르코늄 규산화물막은 게이트 절연막으로서 사용될 수 있는 우수한 막질 및 고 유전 상수를 갖게 되고, 열처리후 그대로 남아있는 지르코늄막은 게이트 전극으로서 사용될 수 있어서, 제조 공정이 간략화되고 생산성이 향상될 수 있다.
<실시예 7>
도 9a 내지 9e는 본 발명의 실시예 7에 따른 반도체 디바이스의 제조 방법의 각 단면도를 도시하는 도면이다. 본 실시예는 실시예 6에 설명된 방법을 사용하여 서로 다른 종류의 금속으로 형성된 게이트 전극을 갖는 듀얼 금속 트랜지스터를 형성한다. 실시예 6에 대응하는 구성이 도 8a 내지 8c에 도시되어 있으며, 동일 참조 번호로서 나타내고 있다.
실시예 6에 교시 및 개시된 동일 공정과 같이, 지르코늄막(204)이 실리콘 산화막(도시되지 않음) 상에 형성되고 열처리되어, 실리콘 산화막 및 지르코늄막(204)과 서로 반응하여 도 9a에 도시된 바와 같이 지르코늄 규산화물막(205)을 형성한다.
다음, 도 9b에 도시된 바와 같이, 지르코늄막(204)의 일부가 제거된다. 특히, 지르코늄막(204)의 일부가 그대로 남아있게 되는 영역 상에 레지스터 패턴이 형성되고, 지르코늄 산화막(206)이 레지스터 패턴을 마스크로 하여 황산 또는 불화수소산을 이용하여 제거되고, 지르코늄막(204)은 과산화 수소 용액 등을 이용하여 제거된다. 이후, 이트륨막(212)은 전표면 상에 지르코늄막과 다른 금속막으로서대략 100 nm의 막 두께로 형성된다.
다음, 도 9c에 도시된 바와 같이, 최종 구조가 CMP 방법으로 평탄화된다. 기판을 대기 상태에 노출시킴으로써, 지르코늄 산화막(206)이 지르코늄막(204)의 표면 상에 형성되고, 이트륨 산화막(213)이 이트륨막(212)의 표면 상에 형성된다. 이트륨의 제1 이온화 전위 △E가 대략 6.38(eV)이어서, 이트륨은 지르코늄과 같이 공기중에서 쉽게 산화될 수 있다.
다음, 도 9d에 도시된 바와 같이, 캡 절연막인 실리콘 질화막(207)이 대략 200 nm의 막 두께로 형성된다. 다음, 실리콘 질화막(207), 지르코늄막(204), 이트륨막(212) 등이 게이트 전극으로 패터닝된다.
이후, 실시예 6에서와 같이, 소스 및 드레인 확산층(211), 스페이서 실리콘 질화막(SiN막, 208), 라이너 실리콘 질화막(SiN막, 209), BPSG막(210) 등이 형성되어 도 9e에 도시된 구조를 갖는 트랜지스터를 완성한다.
본 실시예에서, 듀얼 금속 트랜지스터가 형성될 때, 우수한 막질 및 고 유전 상수를 갖는 금속 규산화물막이 게이트 절연막으로서 사용될 수 있으며, 제조 공정이 간략화될 수 있고 생산성이 향상될 수 있다.
<실시예 8>
도 10a 내지 10e는 본 발명의 실시예 8에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다. 본 실시예는 실시예 7에 설명된 방법을 이용하여 게이트 전극이 서로 다른 타입의 금속으로 형성된 듀얼 금속 트랜지스터를 형성한다. 실시예 6에 대응하는 구성은 도 8a 내지 8c에 도시되고, 동일한 참조 부호를 붙인다.
먼저, 실시예 6의 공정과 같이, 도 10a에 도시된 바와 같이, 지르코늄막(204)이 실리콘 산화물막(203) 상에 형성되고, 지르코늄 산화물막(206)이 지르코늄막(204) 상에 형성된다.
다음에, 도 10b에 도시된 바와 같이, 지르코늄막(204)의 일부가 제거된다. 더욱 구체적으로, 레지스트 패턴은 지르코늄막(204)의 일부가 그대로 남아있는 영역 상에 형성되고, 지르코늄 산화물막(206)은 레지스트 패턴을 마스크로 하여 황산 또는 불화수소산을 사용하여 제거되며, 지르코늄막(204)은 과산화수소수 등을 사용하여 제거된다. 그 다음, 이트륨막(212)은 지르코늄 막과 다른 금속막으로서 약 100 nm의 막 두께로 전표면 상에 형성된다.
다음에, 도 10c에 도시된 바와 같이, 최종적인 구조물은 CMP에 의해 평탄화된다. 이후, 열처리는 결정화가 일어날 수 없는 불활성 분위기에서 행해진다. 열처리를 행함으로써, 산화/환원 반응 및 상호 확산이 실리콘 산화막(203)과 지르코늄막(204) 사이의 계면 및 실리콘 산화막(203)과 이트륨 막(212) 사이의 계면에서 발생하여, 지르코늄 규산화물막(205) 및 이트륨 규산화물막(214)을 약 4 nm의 막 두께(실리콘 산화막의 막 두께 관점에서 약 1 nm에 대응함)로 각각 형성한다. 기판을 대기 중에 노출시킴으로써, 지르코늄 산화막(206)은 지르코늄막(204)의 표면 상에 형성되고, 이트륨 산화막(213)은 이트륨막(212)의 표면 상에 형성된다.
다음에, 도 10d에 도시된 바와 같이, 캡 절연막인 실리콘 질화막(207)은 약 200 nm의 막 두께로 형성된다. 그 다음, 실리콘 질화막(207), 지르코늄 막(204), 이트륨 막(212) 등은 게이트 전극 형태로 패터닝된다.
이후, 실시예 6에서와 같이, 소스 및 드레인 확산층(211), 스페이서 SiN 막(208), 라이너 SiN 막(209), BPSG 막(210) 등이 형성되어 도 10e에 도시된 구조를 갖는 트랜지스터가 완성된다.
또한, 실시예 6 및 7에서와 같이, 실시예 8에서는 듀얼 금속 트랜지스터가 형성될 때, 금속 규산화물막은 막질이 우수하고 유전 상수가 커서 게이트 절연막으로서 사용될 수 있으므로, 제조 공정이 간략화될 수 있고, 생산성이 향상될 수 있다.
실시예 6 내지 8에서, 지르코늄과 이트륨이 금속 규산화물막 내에 함유된 금속 원소의 예로서 사용되었지만, 금속 규산화물막 내에는 지르코늄, 가돌리늄, 하프늄, 란탄, 이트륨, 알루미늄 및 티타늄 중(이것에 제한되지 않음)의 최소한 하나의 금속 원소가 함유되어 있으면 충분하다.
또한, 실시예 6 내지 8에서, 금속 규산화물막의 단층막이 게이트 절연막으로서 사용되었지만, 금속 규산화물막과 이 금속 규산화물막 상에 형성된 금속 산화물막의 적층 구조가 사용될 수도 있다. 이 경우에, 금속 규산화물막이 열처리에 의해 형성된 후에, 반응하지 않고 금속 규산화물막 상에 남아 있는 금속막이 제거된 다음에, 그 위에 금속 산화물막이 형성된다. 금속 산화물막으로서는, 상기 금속 원소들 중 최소한 하나를 함유하는 막, 탄탈 산화물막 또는 비스무스-스트론튬-티탄 산화물("BSTO") 막이 사용될 수 있다.
또한, 실시예 6 내지 8에서, 금속 막은 실리콘 산화막 상에 형성되지만, 이 실리콘 산화막에 제한되는 것은 아니다. 그러므로, 소정 형태의 실리콘 산화막계절연막이 사용될 수 있고, 예를 들어, 금속막은 실리콘 산질화막(SiON막) 상에 형성될 수 있다.
또한, 게이트 전극에 사용된 금속은 변형될 수 있고, 예를 들어 텅스텐막이 사용될 수 있고, 또는 배리어 금속인 티탄 질화(TiN)막과 텅스텐막의 적층 구조가 사용될 수도 있다.
<실시예 9>
이제 도 11a 내지 11c를 참조하여 본 발명의 실시예 9에 대해 설명하겠다.
도 11a 내지 11c는 본 발명의 실시예 9에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다.
먼저, 도 11a에 도시된 바와 같이, 실리콘 산화막(SiO2막)(302)은 약 1 nm 이하의 매우 얇은 막 두께로 실리콘 기판(301) 상에 형성된다. 그 다음, 실리콘 산화막(302)의 일부가 선택적으로 제거되어, 실리콘 산화막(302)이 실리콘 기판(301) 상에 형성되는 영역 및 실리콘 산화막(302)이 실리콘 기판(301) 상에 형성되지 않은 영역을 제공한다. 이후, La, Hf, Zr, Gd 등으로 구성된 그룹 중의 금속을 함유하는 금속 산화물막(303)이 전표면 상에 증착된다.
다음에, 도 11b에 도시된 바와 같이, 상기 구조를 갖는 기판은 열처리를 받게 된다. 열처리 조건을 적절하게 선택함으로써, 금속 산화물막(303)은 실리콘 기판(301)의 실리콘과 반응하여 실리콘 산화막(302)이 제거된 영역에 금속 규산화물막(303)을 형성하고, 금속 산화물막(303)과 실리콘 산화막(302)의 적층은 실리콘산화막(302)이 제거되지 않은 영역에 그대로 남는다.
다음에, 도 11c에 도시된 바와 같이, 티탄 질화물(TiN) 등으로 형성된 게이트 전극용 전극막(305)이 전표면 상에 형성된 다음에, 실리콘 산화막(302), 금속 산화물막(303), 금속 규산화물막(304) 및 전극막(305)이 패터닝된다. 그러므로, 실효 막 두께가 서로 다른 게이트 절연막을 갖는 게이트 전극 구조가 얻어질 수 있다.
<실시예 10>
도 12a 내지 12c는 본 발명의 실시예 10에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다.
실시예 9와 같이, 실리콘 산화막(302) 및 금속 산화물막(303)이 도 12a에 도시된 바와 같이 실리콘 기판(301) 상에 형성된다.
다음에, 도 12b에 도시된 바와 같이, 상기 구조를 갖는 기판이 열처리를 받게 된다. 열처리 조건을 적절하게 선택함으로써, 예를 들어, 실시예 9에서 행해진 열처리보다 높은 온도에서 열처리를 행함으로써, 금속 원소, 산소, 실리콘의 조성이 서로 다른 금속 규산화물막(306 및 307)은 실리콘 산화막(302)이 제거된 영역, 및 실리콘 산화막(302)이 제거되지 않은 영역에서 형성될 수 있다. 금속 규산화물막(306 및 307)은 산소 농도가 금속 규산화물막(306)에서보다 금속 규산화물막(307)에서 더 높고, 실리콘 농도가 금속 규산화물막(307)에서보다 금속 규산화물막(306)에서 더 높도록 형성된다.
이후, 실시예 9와 같이, 전극막(305)이 형성된 다음에, 실리콘 산화막(306,307) 및 전극막(305)이 도 12c에 도시된 바와 같이 패터닝된다. 그러므로, 실효 막 두께가 서로 다른 게이트 절연막을 갖는 게이트 전극 구조가 얻어질 수 있다.
<실시예 11>
도 13a 내지 13c는 본 발명의 실시예 11에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다.
실시예 9에서와 같이, 실리콘 산화막(302) 및 금속 산화물막(303)이 도 13a에 도시된 바와 같이 실리콘 기판(301) 상에 형성된다. 이때, 금속 산화물막(303)의 산소 농도는 화학량론비에 의해 결정된 값보다 낮게 설정된다.
다음에, 도 13b에 도시된 바와 같이, 상기 구조를 갖는 기판은 열처리를 받게 된다. 열처리 조건(가열 온도, 가열 시간)을 적절하게 선택함으로써, 실리콘 산화막의 막 두께, 금속 산화물막의 조성비가 서로 다른 절연막 구조가 실리콘 산화막(302)이 제거된 영역, 및 실리콘 산화막(302)이 제거되지 않은 영역에서 각각 형성될 수 있다. 실리콘 산화막(302)이 제거된 영역에서, 금속 산화물막(303)은 실리콘 기판(301)과 반응하여 실리콘 기판(301)의 부근에 금속 규산화물막(308)을 형성하므로, 금속 규산화물막(308)과 금속 산화물막(303)의 적층 구조가 얻어진다. 또한, 실리콘 산화막(302)이 제거되지 않은 영역에서, 금속 산화물막(303)은 실리콘 산화막(302)과 반응하여 화학량론비에 가까운 조성을 갖는 금속 산화물막(309)을 형성한다.
이후, 실시예 9와 같이, 전극막(305)이 형성된 다음에, 금속 규산화물막(308), 금속 산화물막(303, 309) 및 전극막(305)이 도 13c에 도시된 바와 같이 패터닝된다. 그러므로, 실효 막 두께가 서로 다른 게이트 절연막을 갖는 게이트 전극 구조가 형성될 수 있다.
<실시예 12>
도 14a 내지 14c는 본 발명의 실시예 12에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다.
실시예 9에서와 같이, 실리콘 산화막(302) 및 금속 산화물막(303)이 도 14a에 도시된 바와 같이 실리콘 기판(301) 상에 형성된다. 이때, 금속 산화물막(303)의 산소 농도는 화학량론비에 의해 결정된 값보다 낮게 설정된다.
다음에, 도 14b에 도시된 바와 같이, 상기 구조를 갖는 기판은 열처리를 받게 된다. 열처리 조건(즉, 가열 온도, 가열 시간)을 적절하게 선택함으로써, 실리콘 산화막의 막 두께, 금속 산화물막의 조성비 등이 서로 다른 절연막 구조가 실리콘 산화막(302)이 제거된 영역, 및 실리콘 산화막(302)이 제거되지 않은 영역에서 형성될 수 있다. 실리콘 산화막(302)이 제거된 영역에서, 실리콘의 조성비가 실리콘 기판(301)의 표면에 더 가까운 부분에서 더 높아지는 금속 규산화물막(310)이 형성된다. 또한, 실리콘 산화막(302)이 제거되지 않은 영역에서, 화학량론비에 가까운 조성을 갖는 금속 산화물막(312)이 형성되고, 금속 규산화물막(311)이 실리콘 기판(301)의 표면 근처에 형성된다.
이후, 실시예 9와 같이, 전극막(305)이 형성된 다음에, 금속 규산화물막(310, 311), 금속 산화물막(312) 및 전극막(305)이 도 14c에 도시된 바와 같이 패터닝된다. 그러므로, 실효 막 두께가 서로 다른 게이트 절연막을 갖는게이트 전극 구조가 형성될 수 있다.
<실시예 13>
도 15a 내지 15c는 본 발명의 실시예 13에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다.
먼저, 도 15a에 도시된 바와 같이, La, Hf, Zr 또는 Gd와 같은 금속을 함유하는 금속 산화물막(313)이 실리콘 기판(301) 상에 증착된다. 그 다음, 실리콘은 포토레지스트(314)를 마스크로 하여 이온 주입 기술을 사용함으로써 금속 산화물막(313) 내로 도핑된다. 이온 주입 조건은 이온의 범위가 금속 산화물막(313) 내부가 되도록 설정되고, 예를 들어 금속 산화물막(313)의 두께가 약 3 내지 5 nm 일 때 가속 전압이 약 0.5 내지 약 1 keV가 되도록 설정된다.
다음에, 도 15b에 도시된 바와 같이, 포토레지스트(314)는 플라즈마 애싱 공정, 및 산화성 약액을 사용하는 습식 공정에 의해 제거되고, 그 다음 열처리가 행해진다. 열처리에 의해, 실리콘이 도핑된 금속 산화물막(313)의 영역에서, 금속 산화물막(313)은 금속 규산화물막(315)(예를 들어, La2SiO2)으로 변환된다. 실리콘이 도핑되지 않은 금속 산화물막(313)의 영역에서, 금속 산화물막(313)은 그대로 남는다. 그러므로, 실리콘 이온을 금속 산화물막(313)으로 먼저 도핑함으로써, 열처리 온도가 실시예 9에서 행해진 열처리 온도보다 낮은 온도로 설정된 경우에도 금속 규산화물막(315)을 형성할 수 있다.
다음에, 실시예 9에서와 같이, 전극막(305)이 형성된 다음에, 금속 규산화물막(315), 금속 산화물막(313) 및 전극막(305)이 도 15c에 도시된 바와 같이 패터닝된다. 그러므로, 실효막 두께가 서로 다른 게이트 절연막을 갖는 게이트 전극 구조가 형성될 수 있다.
상기 예에서, 금속 산화물막(313)은 실리콘 기판(301) 상에 바로 증착되지만, 얇은 실리콘 산화막을 실리콘 기판(301) 상에 형성한 다음에, 금속 산화물막(313)을 실리콘 산화막 상에 증착할 수도 있다. 이 경우에, 최종적으로 얻어진 게이트 절연막의 구조는 이온 주입이 행해지지 않은 영역과 이온 주입이 행해진 영역에서 각각, 실리콘 산화막 및 금속 산화물막(313)과 금속 규산화물막(315)의 적층 구조이다.
<실시예 14>
도 16a 내지 16c는 본 발명의 실시예 14에 따른 반도체 디바이스 제조 방법의 각 단계의 단면도이다.
먼저, 도 16a에 도시된 바와 같이, 막 두께가 약 1 nm 이하인 매우 얇은 실리콘 산화막(316)이 실리콘 기판(301) 상에 형성된다. 그 다음, La, Hf, Zr, 또는 Gd와 같은 금속을 함유하는 금속 산화물막(317)이 실리콘 산화막(316) 상에 증착된다. 이후, Ar 또는 Si와 같은 이온을 주입하는 이온 주입 공정이 포토레지스트(318)를 마스크로 하여 행해진다. 이온 주입 조건은 이온 범위가 실리콘 산화막(316)의 내부가 되도록 설정된다. 그 다음, 실리콘 산화막(316)은 이온 주입에 의해 의도적으로 손상된다.
다음에, 도 16b에 도시된 바와 같이, 포토레지스트(318)가 제거된 후에, 열처리가 행해진다. 이온 주입 공정에 의해 손상된 실리콘 산화막(316)의 영역에서의 열처리에 의해, 금속 산화물막(317)과 실리콘 산화막(316)이 서로 반응하여 금속 규산화물막(319)을 형성한다. 실리콘 산화막(316)이 손상되지 않은 영역에서, 실리콘 산화막(316)과 금속 산화물막(371)의 적층은 그대로 남는다. 실리콘과 산소간의 결합이 실리콘 산화막(316)에 미리 제공된 의도적인 손상에 의해 약해지기 때문에, 열처리 온도가 실시예 9에서 행해진 열처리 온도보다 낮은 온도로 설정되는 경우라도 금속 규산화물막(319)을 형성할 수 있다.
다음에, 실시예 9에서와 같이, 전극막(305)이 형성된 다음에, 금속 규산화물막(319), 금속 산화물막(317), 실리콘 산화막(316) 및 전극막(305)이 도 16c에 도시된 바와 같이 패터닝된다. 그러므로, 실효막 두께가 서로 다른 게이트 절연막을 갖는 게이트 전극 구조가 형성될 수 있다.
상술된 바와 같이, 실시예 9 내지 14에 따르면, 게이트 절연막의 실효 막 두께는 금속 산화물막 또는 금속 규산화물막을 게이트 절연막으로서 사용함으로써 더 작게 될 수 있고, 게이트 절연막의 실효 막 두께는 게이트 절연막의 구조를 각각의 영역에서 다르게 함으로써 다수의 영역에서 다르게 될 수 있다.
실시예 9 내지 14에서는 Al, Sn, Sc, Ti, Sr, Y, Zr, Ba, La, Gd, Hf, Ta로 구성된 그룹 중에서 선택된 최소한 하나의 금속 원소가 금속 산화물막 또는 금속 규산화물막 내에 함유되면 충분하다. 그러나, 금속 산화물막 또는 금속 규산화물막이 실리콘 산화막과의 반응에 의해 형성되는 예에서는, Sn과 Ta가 Si보다 약한 반응성을 갖기 때문에 상기 나열된 원소들 중에서 Sn과 Ta를 제외한 금속을 사용하는 것이 바람직하다.
또한, 실시예 9 내지 14에서, 실리콘 산화막은 실리콘 기판 상에 형성된 실리콘 산화막계 절연막으로서 사용된다. 예로서, 실리콘 산질화막이 실리콘 산화막계 절연막으로서 사용될 수 있다.
본 발명의 실시예에 대해 설명했지만, 본 발명은 상기 실시예에 제한되지 않는다. 예를 들어, 교시되고 개시된 상기 모든 실시예에서 설명된 구조와 제조 방법을 적절하게 조합할 수 있다. 또한, 본 발명은 본 발명의 기술적인 취지를 벗어나지 않는 범위에서 여러가지로 변형될 수 있다.
본 발명에 따르면, 금속 산화물막, 또는 금속, 실리콘 및 산소를 함유하는 절연막, 예를 들어 금속 규산화물막이 게이트 절연막으로서 사용되는 반도체 디바이스에 있어서, 특성, 신뢰성, 생산성 등이 향상된다.

Claims (20)

  1. 반도체 디바이스에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 제공된 게이트 절연막
    을 포함하고,
    상기 게이트 절연막의 최소한 일부는 절연막을 포함하고, 상기 절연막은 금속, 실리콘 및 산소 중의 최소한 하나와, 불소와 질소 중의 최소한 하나를 함유하는 반도체 디바이스.
  2. 반도체 디바이스에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 제공된 게이트 절연막 - 상기 게이트 절연막의 최소한 일부는 금속 산화물막을 포함함-
    을 포함하고,
    최소한 금속, 실리콘 및 산소를 함유하는 절연막이 상기 반도체 기판과 상기 금속 산화물막 사이에 제공되고, 불소와 질소 중의 적어도 하나가 상기 절연막 내에 함유되는 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 제공된 게이트 절연막 - 상기 게이트 절연막의 최소한 일부는 금속 산화물막을 포함함-
    을 포함하고,
    최소한 금속, 실리콘 및 산소를 함유하는 절연막이 상기 반도체 기판과 상기 금속 산화물막 사이에 제공되고, 상기 금속 산화물막과 상기 절연막의 각각이 비결정막인 반도체 디바이스.
  4. 제3항에 있어서, 상기 금속 산화물막, 및 최소한 금속, 실리콘 및 산소를 함유하는 상기 게이트 절연막이 형성되는 게이트 개구부를 포함하는 평탄한 절연막; 및
    상기 게이트 개구부 내의 상기 게이트 절연막 상에 형성되어, 상기 평탄한 절연막과 동일면인 표면을 갖는 게이트 전극
    을 포함하는 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 제공된 게이트 절연막 - 상기 게이트 절연막의 최소한 일부는 금속 산화물막을 포함함-
    을 포함하고,
    최소한 금속, 실리콘 및 산소를 함유하는 절연막이 상기 반도체 기판과 상기 금속 산화물막 사이에 형성되고,
    상기 금속 산화물막을 구성하는 주요 금속 원소 및 상기 절연막을 구성하는 주요 금속 원소가 서로 다른 반도체 디바이스.
  6. 최소한 일부가 금속 산화물막을 포함하는 게이트 절연막을 포함하는 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판 상에 최소한 금속, 실리콘 및 산소를 함유하는 절연막을 형성하는 단계; 및
    최소한 금속, 실리콘 및 산소를 함유하는 상기 절연막 상에 금속 산화물막을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 최소한 금속, 실리콘 및 산소를 함유하는 상기 절연막을 형성하는 단계 이후와 상기 금속 산화물막을 형성하는 단계 이전에 최소한 금속, 실리콘 및 산소를 함유하는 절연막의 결정화 온도보다 낮고 상기 금속 산화물막의 결정화 온도보다 높은 온도에서 열처리를 행하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  8. 최소한 금속, 실리콘 및 산소를 함유하는 절연막을 최소한 일부가 포함하는게이트 절연막을 포함하는 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판 상에 실리콘 산화막계 절연막을 형성하는 단계;
    상기 실리콘 산화막계 절연막 상에 금속막을 형성하는 단계; 및
    상기 실리콘 산화막계 절연막과 금속막을 열처리에 의해 서로 반응시킴으로써 최소한 금속, 실리콘 및 산소를 함유하는 절연막을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 최소한 금속, 실리콘 및 산소를 함유하는 절연막이 형성될 때 최소한 금속, 실리콘 및 산소를 함유하는 절연막 상에 금속막의 일부를 남기는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 상에 실리콘 산화막계 절연막을 형성하는 단계;
    상기 실리콘 산화막계 절연막 상에 제1 금속막을 형성하는 단계;
    상기 실리콘 산화막계 절연막과 상기 제1 금속막을 서로 열처리에 의해 반응시킴으로써 제1 금속막을 구성하는 금속 원소와, 실리콘, 산소를 최소한 함유하는 절연막을 형성하는 단계;
    열처리 시에 상기 실리콘 산화막계 절연막과 반응하지 않고 남아있는 제1 금속막의 일부를 제거하는 단계; 및
    제1 금속막의 일부가 제거된 영역 내에 제1 금속막을 구성하는 금속 원소와다른 금속 원소로 형성된 제2 금속막을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  11. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 상에 실리콘 산화막계 절연막을 형성하는 단계;
    상기 실리콘 산화막계 절연막 상에 제1 금속막을 형성하는 단계;
    상기 제1 금속막의 일부를 제거하는 단계;
    제1 금속막의 일부가 제거된 영역 내에 제1 금속막을 구성하는 금속 원소와 다른 금속 원소로 형성된 제2 금속막을 형성하는 단계; 및
    상기 실리콘 산화막계 절연막과 상기 제1 금속막을 서로 열처리에 의해 반응시킴으로써 제1 금속막을 구성하는 금속 원소와, 실리콘, 산소를 최소한 함유하는 제1 절연막, 및 상기 실리콘 산화막계 절연막과 상기 제2 금속막을 서로 열처리에 의해 반응시킴으로써 제2 금속막을 구성하는 금속 원소와, 실리콘, 산소를 최소한 함유하는 제2 절연막을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  12. 반도체 디바이스에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상에 형성된 제1 및 제2 트랜지스터 영역 - 상기 제1 및 제2 트랜지스터 영역의 각각은 최소한 금속, 실리콘 및 산소를 함유하는 절연막을최소한 일부가 포함하는 게이트 절연막을 각각 포함함-
    을 포함하고,
    상기 제1 및 제2 영역 내의 상기 절연막을 구성하는 금속 원소가 동일하고, 상기 제1 및 제2 영역 내의 상기 절연막의 금속, 실리콘 및 산소의 조성비가 서로 다른 반도체 디바이스.
  13. 반도체 디바이스에 있어서,
    반도체 기판;
    금속 산화물막이 제1 게이트 절연막의 최소한 일부로서 제공되는 상기 반도체 기판 상의 제1 트랜지스터 영역; 및
    최소한 금속, 실리콘 및 산소를 함유하는 제2 게이트 절연막이 제2 게이트 절연막의 최소한 일부로서 제공되는 제2 트랜지스터 영역
    을 포함하고,
    상기 제1 트랜지스터 영역 내의 금속 산화물막을 구성하는 금속 원소가 상기 제2 트랜지스터 영역 내의 제2 게이트 절연막을 구성하는 금속 원소와 동일한 반도체 디바이스.
  14. 반도체 기판 상에 형성된 게이트 절연막-이 게이트 절연막은 제1 및 제2의 서로 다른 영역을 포함함-을 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 제1 영역의 반도체 기판 상에 실리콘 산화막계 절연막을 형성하는 단계;
    상기 제1 영역의 실리콘 산화막계 절연막 위와 상기 제2 영역의 반도체 기판 위에 금속 산화물막을 형성하는 단계; 및
    상기 제2 영역의 실리콘 산화막과 상기 반도체 기판의 실리콘을 열처리에 의해 서로 반응시킴으로써 최소한 금속, 실리콘 및 산소를 함유하는 절연막을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  15. 반도체 기판 상에 게이트 절연막의 제1 및 제2 영역을 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 제1 및 제2 영역 중의 한 영역의 반도체 기판, 및 상기 제1 및 제2 영역 중의 나머지 한 영역에 형성된 실리콘 산화막계 절연막 중의 하나 위에 금속 산화물막을 형성하는 단계;
    상기 제1 및 제2 영역 중의 한 영역 상에 형성된 금속 산화물막 내로 실리콘을 선택적으로 도핑하는 단계; 및
    실리콘이 도핑된 금속 산화물막을 최소한 금속, 실리콘 및 산소를 함유하는 절연막으로 변환하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  16. 반도체 기판 상에 게이트 절연막의 제1 및 제2 영역을 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 반도체 기판 상의 제1 및 제2 영역 중의 한 영역에 실리콘 산화막계 절연막을 형성하는 단계;
    상기 실리콘 산화막계 절연막 상에 금속 산화물막을 형성하는 단계;
    상기 제1 및 제2 영역 중의 한 영역에 형성된 실리콘 산화막계 절연막에 선택적으로 손상을 입히는 단계; 및
    상기 손상된 실리콘 산화막계 절연막과 금속 산화물막을 서로 열처리에 의해 반응시킴으로써 최소한 금속, 실리콘 및 산소를 함유하는 절연막을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  17. 게이트 절연막의 최소한 일부로서 사용된 금속 산화물막을 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 반도체 기판 상에 금속 산화물막을 형성하는 단계; 및
    상기 금속 산화물막의 형성 단계 후에 서로 산화력이 다른 여러 형태의 개스를 함유하는 분위기에서 열처리를 행하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  18. 제17항에 있어서, 상기 금속 산화물막 내에 함유된 금속이 산화되는 반면, 상기 반도체 기판과 금속 산화물막 사이의 경계 영역의 실리콘이 산화되지 않는 조건에서 열처리가 행해지는 반도체 디바이스 제조 방법.
  19. 최소한 금속, 실리콘 및 산소를 함유하고 게이트 절연막의 최소한 일부로서 사용되는 절연막을 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 반도체 기판 상에 최소한 금속, 실리콘 및 산소를 함유하는 절연막을 형성하는 단계; 및
    상기 절연막 형성 단계 후에 산화력이 서로 다른 여러 형태의 개스를 함유하는 분위기에서 열처리를 행하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  20. 제19항에 있어서, 최소한 금속, 실리콘 및 산소를 함유하는 상기 절연막 내에 함유된 금속이 산화되는 반면, 상기 반도체 기판과 최소한 금속, 실리콘 및 산소를 함유하는 상기 절연막 사이의 경계 영역의 실리콘이 산화되지 않는 조건에서 열처리가 행해지는 반도체 디바이스 제조 방법.
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