JP4150548B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体基板の上にジルコニア（ＺｒＯ2）またはハフニア（ＨｆＯ2）からなる高誘電率の絶縁膜を形成し、この絶縁膜の一部をエッチングして半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
ジルコニアやハフニアは酸化シリコンよりも高い誘電率を有するため、次世代のＭＩＳＦＥＴのゲート絶縁膜の材料として注目されている。ＭＩＳＦＥＴを作製する際には、ソース及びドレイン領域の表面に金属シリサイド膜を形成するために、ソース及びドレイン領域上に残っているゲート絶縁膜を除去する必要がある。
【０００３】
【発明が解決しようとする課題】
ジルコニア及びハフニアは化学的に極めて安定であるため、ウェット処理によるエッチングを行うことが困難である。反応性イオンエッチング（ＲＩＥ）による方法では、素子分離領域を形成する酸化シリコン、及び基板やゲート電極を形成するシリコンの双方に対して選択性を保ってエッチングすることが困難である。
【０００４】
本発明の目的は、ジルコニアやハフニアからなる絶縁膜を、ウェット処理でエッチングすることにより半導体装置を作製する方法を提供することである。
【０００５】
本発明の一観点によると、
（ａ１）半導体基板の表面上に、ジルコニアまたはハフニアからなる絶縁膜を形成する工程と、
（ａ２）前記絶縁膜の表面の一部を、マスクパターンで覆う工程と、
（ａ３）前記マスクパターンをマスクとして、前記絶縁膜のうち前記マスクパターンで覆われていない部分に、シリコン、ゲルマニウム、アルゴン、及びキセノンからなる群より選択された１つの元素のイオンを注入することにより、該絶縁膜にダメージを与える工程と、
（ａ４）前記マスクパターンをマスクとして、前記絶縁膜の一部をウェット処理でエッチングする工程と
を有する半導体装置の製造方法が提供される。
【０００６】
本発明の他の観点によると、
半導体基板の表面上に、ジルコニアまたはハフニアからなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の一部の表面上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ゲート絶縁膜のうち前記ゲート電極で覆われていない部分に、シリコン、ゲルマニウム、アルゴン、及びキセノンからなる群より選択された１つの元素のイオンを注入することにより、該ゲート絶縁膜にダメージを与える工程と、
前記ゲート電極をマスクとして、前記ゲート絶縁膜の一部をウェット処理でエッチングする工程と、
前記ゲート電極をマスクとして、該ゲート電極の両側の前記半導体基板の表層部に不純物イオンを注入する工程と
を有する半導体装置の製造方法が提供される。
【０００７】
絶縁膜へのイオン注入以外の方法で絶縁膜を非晶質化させてもよい。また、イオン注入の代わりに、絶縁膜を、窒素プラズマ、アルゴンプラズマ、またはアンモニアプラズマに晒してもよい。
【０００８】
ジルコニアまたはハフニアからなる絶縁膜にイオン注入することにより、非晶質化させることができる。非晶質化したジルコニアまたはハフニアは、結晶状態の時よりも容易にエッチングすることができる。また、ジルコニアまたはハフニアからなる絶縁膜を、エッチング前に、窒素プラズマ、アルゴンプラズマ、またはアンモニアプラズマに晒すことにより、容易にエッチングすることができる。
【０００９】
【発明の実施の形態】
図１及び図２を参照して、本発明の第１の実施例による半導体装置の製造方法について説明する。
【００１０】
図１（Ａ）に示すように、シリコンからなる半導体基板１の表層部にシャロートレンチアイソレーション（ＳＴＩ）法による素子分離絶縁領域２を形成する。素子分離領域２により、ＰチャネルＭＩＳＦＥＴを形成すべき活性領域及びＮチャネルＭＩＳＦＥＴを形成すべき活性領域が画定される。ＰチャネルＭＩＳＦＥＴを形成すべき活性領域にリン（Ｐ）イオンを注入してＮ型ウェル３を形成する。ＮチャネルＭＩＳＦＥＴを形成すべき活性領域にボロン（Ｂ）イオンを注入してＰ型ウェル４を形成する。
【００１１】
基板の表面上に、ジルコニアまたはハフニアからなる厚さ１〜５ｎｍのゲート絶縁膜５を堆積させる。なお、半導体基板１とゲート絶縁膜５との界面特性向上のために、ジルコニアまたはハフニア膜と半導体基板１との間に、厚さ０．５〜１．５ｎｍの酸化シリコン膜または窒化酸化シリコン膜を形成してもよい。
【００１２】
ジルコニア膜及びハフニア膜は、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、原子層化学気相成長（ＡＬＣＶＤ）、またはスパッタリングにより形成することができる。ＣＶＤ及びＡＬＣＶＤにより形成する場合には、ジルコニウム原料としてＺｒＣｌ4を使用することができ、ハフニウム原料としてＨｆＣｌ4を使用することができる。ＭＯＣＶＤで形成する場合には、ジルコニウム原料としてテトラターシャリブトキシジルコニウム（Ｚｒ（ｔ−ＯＣ4Ｈ9）4）、テトラキスジエチルアミノジルコニウム（Ｚｒ［Ｎ（Ｃ2Ｈ5）2］4）、テトラキスジメチルアミノジルコニウム（Ｚｒ［Ｎ（ＣＨ3）2］4）等を使用することができ、ハフニウム原料としてテトラターシャリブトキシハフニウム（Ｈｆ（ｔ−ＯＣ4Ｈ9）4）、テトラキスジエチルアミノハフニウム（Ｈｆ［Ｎ（Ｃ2Ｈ5）2］4）、テトラキスジメチルアミノハフニウム（Ｈｆ［Ｎ（ＣＨ3）2］4）等を使用することができる。
【００１３】
図１（Ｂ）の状態に至るまでの工程について説明する。ゲート絶縁膜５の上に、厚さ４０〜１２０ｎｍのポリシリコン膜を堆積させる。なお、ボロンの拡散を抑制するために、ゲート絶縁膜５とポリシリコン膜との間に、厚さ０．５〜１ｎｍの窒化シリコン膜または窒化酸化シリコン膜を形成してもよい。
【００１４】
塩素系ガスを用いた反応性イオンエッチング（ＲＩＥ）によりポリシリコン膜をパターニングし、ポリシリコンからなるＮチャネルＭＩＳＦＥＴ用ゲート電極６Ｎ及びＰチャネルＭＩＳＦＥＴ用ゲート電極６Ｐを残す。ゲート電極が配置された領域以外の領域に、ゲート絶縁膜５が露出する。
【００１５】
図１（Ｃ）に示すように、ゲート電極６Ｐ及び６Ｎをマスクとして、ゲート絶縁膜にゲルマニウム（Ｇｅ）イオン、シリコン（Ｓｉ）イオン、アルゴン（Ａｒ）イオン、またはキセノン（Ｘｅ）イオンを注入する。このイオン注入により、ゲート絶縁膜６Ｐ及び６Ｎで覆われていない領域のゲート絶縁膜５がダメージを受け、非晶質化（アモルファス化）する。厚さ１〜５ｎｍのゲート絶縁膜５を非晶質化させるために、ドーズ量を１×１０14〜１×１０16ｃｍ-2（中心条件１×１０15ｃｍ-2）、加速エネルギを０．５〜４０ｋｅＶとすることが好ましい。なお、Ｇｅ、Ｓｉ、Ａｒ、Ｘｅ以外に、シリコン中でキャリアを発生させない他の元素のイオンを注入してもよい。
【００１６】
図１（Ｄ）に示すように、露出しているゲート絶縁膜５を除去し、ゲート電極６Ｐ及び６Ｎの下に、それぞれゲート絶縁膜５Ｐ及び５Ｎを残す。ゲート絶縁膜５は、温度１１０〜１８０℃の熱濃硫酸、温度１１０〜１５０℃の硫酸と過酸化水素との混合液、温度１３０〜１８０℃の熱濃燐酸、または濃度０．５〜５０重量％の希フッ酸を用いてエッチングすることができる。ただし、希フッ酸は酸化シリコンを溶解させるため、希フッ酸を用いると素子分離領域２の信頼性が低下する。また、熱濃燐酸はシリコンを溶解させるため、熱濃燐酸を用いると、半導体基板１の表面の荒れや、ゲート電極の形状変化を引き起こす。このため、熱濃硫酸または硫酸と過酸化水素との混合液を用いることが好ましい。
【００１７】
特に硫酸と過酸化水素との混合液は、従来からシリコンプロセスで使用されているため、従来のプロセスとの整合性を維持することができる。典型的な組成は、硫酸濃度８０〜９８重量％、過酸化水素濃度１〜２０重量％であり、典型的な処理温度は１１０〜１４０℃であり、処理時間は１〜３０分である。
【００１８】
図２（Ｅ）に示すように、ＰチャネルＭＩＳＦＥＴを形成すべき領域に、ゲート電極６Ｐをマスクとしてボロンイオンを注入し、低濃度ドレイン（ＬＤＤ）構造のソース及びドレイン領域のエクステンション部１０Ｐを形成する。ＮチャネルＭＩＳＦＥＴを形成すべき領域に、ゲート電極６Ｎをマスクとしてリンイオンを注入し、エクステンション部１０Ｎを形成する。
【００１９】
図２（Ｆ）に示すように、ゲート電極６Ｎ及び６Ｐの側面上に、酸化シリコンからなるサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１は、酸化シリコン膜の堆積と、異方性エッチングにより形成される。
【００２０】
ＮチャネルＭＩＳＦＥＴを形成すべき領域に、ゲート電極６Ｎ及びサイドウォールスペーサ１１をマスクとして砒素（Ａｓ）イオンを注入し、ソース及びドレイン領域１２Ｎを形成する。ＰチャネルＭＩＳＦＥＴを形成すべき領域に、ゲート電極６Ｐ及びサイドウォールスペーサ１１をマスクとしてボロンイオンを注入し、ソース及びドレイン領域１２Ｐを形成する。
【００２１】
図２（Ｇ）に示すように、ソース及びドレイン領域１２Ｎ及び１２Ｐ、ゲート電極６Ｎ及び６Ｐの上面上にコバルトシリサイド膜１５を形成する。コバルトシリサイド膜１５は、周知の自己整合型シリサイド法（サリサイド法）により形成される。
【００２２】
上記第１の実施例では、図１（Ｃ）に示した工程で、ゲート絶縁膜５にイオンを注入することによってゲート絶縁膜５を非晶質化させるため、図１（Ｄ）に示した工程で、露出しているゲート絶縁膜５を容易にエッチングすることができる。
【００２３】
図３を参照して、ジルコニア及びハフニアのエッチング速度について説明する。図３の非晶質ＺｒＯ2及び非晶質ＨｆＯ2は、上記第１の実施例によるイオン注入によって非晶質化させたジルコニア及びハフニアを表し、結晶ＺｒＯ2は、単斜晶と正方晶のジルコニアを表し、結晶ＨｆＯ2は、単斜晶のハフニアを表す。エッチャントの欄に記載された各溶液の比は重量比である。なお、使用した硫酸、過酸化水素、塩酸、水酸化アンモニウム、及びフッ酸は、それぞれ９８重量％、３１重量％、３６重量％、２９重量％、及び５０重量％である。図３に示した図表中の各数値はエッチング速度であり、単位は「ｎｍ／分」である。
【００２４】
エッチャントとして硫酸と過酸化水素との混合液、熱濃燐酸、または希フッ酸を使用してエッチングする場合に、ジルコニアまたはハフニアを非晶質化させることにより、エッチング速度が速くなることがわかる。
【００２５】
図４に、厚さ４ｎｍのハフニア膜を、硫酸と過酸化水素との混合液でエッチングした後の試料表面をＸ線光電子分析法（ＸＰＳ）で分析した結果を示す。なお、図４に現れているピークは、Ｈｆの４ｄ軌道の電子に対応するものである。横軸は結合エネルギを単位「ｅＶ」で表し、縦軸は光電子検出強度を任意単位で表す。
【００２６】
図中の破線は、塩素系ガスを用いたＲＩＥ雰囲気に晒したハフニア膜をエッチングした後の検出結果を示し、細線は、ＲＩＥ雰囲気に晒した後、さらに酸素プラズマに晒したハフニア膜をエッチングした後の検出結果を示し、太線は、ＲＩＥ雰囲気及び酸素プラズマに晒した後、砒素をドーズ量１×１０15ｃｍ-2の条件でイオン注入したハフニア膜をエッチングした後の検出結果を示す。イオン注入して非晶質化させた場合のみ、ハフニア膜がほぼ完全に除去されていることがわかる。
【００２７】
図１（Ｃ）に示した非晶質化のためのイオン注入を、基板表面に対して斜めから行うことにより、半導体基板１にダメージを与えることなく、表面のゲート絶縁膜５にのみダメージを与えることができる。この場合、イオンビームの入射角（イオンビームの進行方向と基板表面の法線とのなす角）を８０°以上とすることが好ましい。また、ゲート電極６Ｎ及び６Ｐの下方のゲート絶縁膜５がダメージを受けないようにするために、イオンビームの傾斜方位をゲート電極６Ｎ及び６Ｐの延在する方向（図１（Ｃ）の紙面に垂直な方向）と平行にすることが好ましい。
【００２８】
注入されたイオンがゲート絶縁膜５内に止まり、半導体基板１の表面まで到達しない条件でイオン注入される場合には、炭素、窒素、酸素、フッ素等のイオンを注入してゲート絶縁膜５を非晶質化させてもよい。
【００２９】
イオンビームの入射角を小さく（例えば１０°以下）すると、半導体基板１の表層部もダメージを受けて非晶質化される。半導体基板１の表層部を非晶質化させておくと、その後のエクステンション部、ソース及びドレイン領域形成のためのイオン注入時のチャネリング現象を防止することができる。
【００３０】
半導体基板１の表層部にダメージを与えたくない場合には、イオンビームの入射角を大きくし、チャネリング現象を防止したい場合には、入射角を小さくすればよい。
【００３１】
次に、図５を参照して、第２の実施例による半導体装置の製造方法について説明する。
図５（Ａ）に示した状態に至るまでの工程を説明する。素子分離絶縁領域２、Ｎ型ウェル３、Ｐ型ウェル４、ゲート絶縁膜５、ゲート電極６Ｐ及び６Ｎの形成までは、図１（Ａ）及び図１（Ｂ）を参照して説明した第１の実施例の場合と同様である。
【００３２】
ＮチャネルＭＩＳＦＥＴを形成すべき領域をレジストパターン２０で覆う。レジストパターン２０及びゲート電極６Ｐをマスクとして、半導体基板１の表層部にボロンイオンを注入し、エクステンション部１０Ｐを形成する。このイオン注入時に、イオンビームに照射されたゲート絶縁膜５がダメージを受け、非晶質化される。十分な非晶質化を行うために、ボロンのドーズ量を１×１０14ｃｍ-2以上とすることが好ましい。
【００３３】
図５（Ｂ）に示すように、ゲート絶縁膜５の非晶質化された部分をエッチングする。このエッチングは、第１の実施例の図１（Ｄ）の工程で説明したゲート絶縁膜５のエッチング方法と同様の方法で行うことができる。ゲート絶縁膜５のエッチング後、レジストパターン２０を除去する。
【００３４】
図５（Ｃ）に示すように、ＰチャネルＭＩＳＦＥＴを形成すべき領域をレジストパターン２１で覆う。レジストパターン２１及びゲート電極６Ｎをマスクとして、半導体基板１の表層部にリンイオンを注入し、エクステンション部１０Ｎを形成する。リンイオンのドーズ量は、ＰチャネルＭＩＳＦＥＴのエクステンション部１０Ｐを形成するボロンイオンのドーズ量と同じである。このイオン注入によって、イオンビームに晒されたゲート絶縁膜５が非晶質化される。
【００３５】
図５（Ｄ）に示すように、ゲート絶縁膜５の非晶質化された部分をエッチングする。その後、レジストパターン２１を除去する。図２（Ｆ）及び図２（Ｇ）に示した工程と同様の工程を経て、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴを作製する。
【００３６】
第２の実施例では、エクステンション部１０Ｐ及び１０Ｎのイオン注入を行うときに、ジルコニアまたはハフニアからなるゲート絶縁膜５を非晶質化している。これにより、非晶質化したゲート絶縁膜５を容易に除去することができる。
【００３７】
ただし、第２の実施例では、エクステンション部１０Ｐ及び１０Ｎのイオン注入が、ゲート絶縁膜５を通して行われる。このため、ゲート絶縁膜５の酸素原子等がノックオンされて半導体基板１まで輸送される場合がある。このため、エクステンション部の接合が浅くなると、ノックオン現象による酸素等の輸送が無視できなくなる。このため、浅い接合を形成するためには、前述の第１の実施例による方法が適している。
【００３８】
次に、第３の実施例による半導体装置の製造方法について説明する。第１の実施例では、図１（Ｃ）に示した工程で、ゲルマニウム等のイオンを注入することにより、ゲート絶縁膜５の非晶質化を行った。第３の実施例では、図１（Ｃ）に示した状態で、ゲー電極６Ｐ及び６Ｎをマスクとして、ゲート絶縁膜５をアルゴン（Ａｒ）、窒素（Ｎ2）、またはアンモニア（ＮＨ3）のプラズマに晒すことにより、ゲート絶縁膜５を改質させる。改質したゲート絶縁膜５は、第１の実施例の場合と同様に、硫酸等を用いて容易に除去することができる。
【００３９】
図６を参照して、プラズマに晒したハフニア膜のエッチング特性について説明する。図６に示す試料１〜１４を準備した。各試料は、シリコン基板の表面上に厚さ１ｎｍの酸化シリコン膜を形成し、その上に厚さ５ｎｍのハフニア膜を形成したものである。各試料のハフニア膜は、原料ガスとしてＨｆＣｌ4とＨ2Ｏとを用い、成長温度３００℃で形成した。いずれの試料においても、硫酸処理時間は３０分である。Ｈｆ残量は単位「原子％」であり、ＸＰＳ法により分析した結果である。
【００４０】
窒素プラズマ処理した後、硫酸に浸漬させた試料９〜１２においては、Ｈｆは検出されず、ハフニア膜がほぼ完全に除去されていることがわかる。また、アンモニアプラズマまたはアルゴンプラズマに晒した後、硫酸に浸漬させた試料１〜８においても、プラズマ処理を行わなかった試料１３及び１４に比べると、Ｈｆの残量が少ないことがわかる。このように、ハフニア膜をプラズマに晒すと、硫酸を用いたエッチングにより容易にハフニア膜を除去することができる。
【００４１】
上記第３の実施例では、ハフニア膜を窒素プラズマ、アルゴンプラズマ、またはアンモニアプラズマに晒したが、ハフニア膜を、エッチングされやすいように改質させる他のプラズマに晒してもよい。このようなプラズマの例として、例えば、Ｋｒ、Ｘｅ、Ｏ2等が挙げられる。
【００４２】
なお、ジルコニア膜も、ハフニア膜と同様にプラズマに晒すことにより、エッチングし易くなるであろう。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、ジルコニアまたはハフニアからなる膜を非晶質化させることにより、またはプラズマに晒して改質させることにより、容易にエッチングすることが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図２】 本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図３】 ジルコニア膜及びハフニア膜のエッチング速度を示す図表である。
【図４】 ハフニア膜をエッチングした後の試料表面のＸＰＳ分析結果を示すグラフである。
【図５】 本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図６】 プラズマ処理したハフニア膜及びプラズマ処理していないハフニア膜のエッチング後のＨｆ残量を示す図表である。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁領域
３ Ｎ型ウェル
４ Ｐ型ウェル
５、５Ｎ、５Ｐ ゲート絶縁膜
６Ｎ、６Ｐ ゲート電極
１０Ｎ、１０Ｐ エクステンション部
１１ サイドウォールスペーサ
１２Ｎ、１２Ｐ ソース及びドレイン領域
１５ 金属シリサイド膜
２０、２１ レジストパターン

Claims (8)

  1. （ａ１）半導体基板の表面上に、ジルコニアまたはハフニアからなる絶縁膜を形成する工程と、
    （ａ２）前記絶縁膜の表面の一部を、マスクパターンで覆う工程と、
    （ａ３）前記マスクパターンをマスクとして、前記絶縁膜のうち前記マスクパターンで覆われていない部分に、シリコン、ゲルマニウム、アルゴン、及びキセノンからなる群より選択された１つの元素のイオンを注入することにより、該絶縁膜にダメージを与える工程と、
    （ａ４）前記マスクパターンをマスクとして、前記絶縁膜の一部をウェット処理でエッチングする工程と
    を有する半導体装置の製造方法。
  2. 前記工程（ａ４）において、硫酸、または硫酸と過酸化水素との混合液を用いて前記絶縁膜をエッチングする請求項１に記載の半導体装置の製造方法。
  3. （ｂ１）半導体基板の表面上に、ジルコニアまたはハフニアからなる絶縁膜を形成する工程と、
    （ｂ２）前記絶縁膜の表面の一部を、マスクパターンで覆う工程と、
    （ｂ３）前記マスクパターンをマスクとして、前記絶縁膜のうち前記マスクパターンで覆われていない部分を非晶質化する工程と、
    （ｂ４）前記マスクパターンをマスクとして、前記絶縁膜の非晶質化した部分をウェット処理でエッチングする工程と
    を有する半導体装置の製造方法。
  4. （ｃ１）半導体基板の表面上に、ジルコニアまたはハフニアからなる絶縁膜を形成する工程と、
    （ｃ２）前記絶縁膜の表面の一部を、マスクパターンで覆う工程と、
    （ｃ３）前記マスクパターンをマスクとして、前記絶縁膜のうち前記マスクパターンで覆われていない部分を、窒素プラズマ、アルゴンプラズマ、及びアンモニアプラズマからなる群より選択された１つのプラズマに晒す工程と、
    （ｃ４）前記マスクパターンをマスクとして、前記絶縁膜の一部をウェット処理でエッチングする工程と
    を有する半導体装置の製造方法。
  5. 前記工程（ｃ４）において、硫酸、硫酸と過酸化水素との混合液、フッ酸、及び燐酸からなる群より選択された１つのエッチャントを用いて前記絶縁膜をエッチングする請求項４に記載の半導体装置の製造方法。
  6. 半導体基板の表面上に、ジルコニアまたはハフニアからなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の一部の表面上に、ゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記ゲート絶縁膜のうち前記ゲート電極で覆われていない部分に、シリコン、ゲルマニウム、アルゴン、及びキセノンからなる群より選択された１つの元素のイオンを注入することにより、該ゲート絶縁膜にダメージを与える工程と、
    前記ゲート電極をマスクとして、前記ゲート絶縁膜の一部をウェット処理でエッチングする工程と、
    前記ゲート電極をマスクとして、該ゲート電極の両側の前記半導体基板の表層部に不純物イオンを注入する工程と
    を有する半導体装置の製造方法。
  7. 半導体基板の表面上に、ジルコニアまたはハフニアからなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の一部の表面上に、ゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記ゲート絶縁膜のうち前記ゲート電極で覆われていない部分を非晶質化する工程と、
    前記ゲート電極をマスクとして、非晶質化した前記ゲート絶縁膜をウェット処理でエッチングする工程と、
    前記ゲート電極をマスクとして、該ゲート電極の両側の前記半導体基板の表層部に不純物イオンを注入する工程と
    を有する半導体装置の製造方法。
  8. 半導体基板の表面上に、ジルコニアまたはハフニアからなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の一部の表面上に、ゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記ゲート絶縁膜のうち前記ゲート電極で覆われていない部分を、窒素プラズマ、アルゴンプラズマ、及びアンモニアプラズマからなる群より選択された１つのプラズマに晒す工程と、
    前記ゲート電極をマスクとして、前記ゲート絶縁膜の一部をウェット処理でエッチングする工程と、
    前記ゲート電極をマスクとして、該ゲート電極の両側の前記半導体基板の表層部に不純物イオンを注入する工程と
    を有する半導体装置の製造方法。
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