JP6083150B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体装置の製造技術において、マスクを用いて半導体基板の所定領域に不純物を注入する技術が知られている（例えば特許文献１参照）。
また、半導体装置の製造技術において、半導体基板をアモルファス化し、アモルファス化した部分に不純物注入を行い、アモルファス化した部分を熱処理により再結晶化する技術が知られている（例えば特許文献２参照）。
特開平５−２７５６３７号公報 特開２００５−２６８７９２号公報
本発明の一目的は、半導体基板への不純物注入に係る新規な技術を提供することである。
本発明の主な観点によれば、半導体基板上に第１の保護膜を形成する工程と、前記第１の保護膜上に、第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして、前記半導体基板の第１領域に、ゲルマニウムまたはシリコンを注入する工程と、前記第１のレジストパターンを除去する工程と、前記第１の保護膜を除去する工程と、前記第１の保護膜を除去する工程の後に、前記半導体基板上に第２の保護膜を形成する工程と、前記第２の保護膜上に、第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして、前記半導体基板の前記第１領域に、カーボンを注入する工程と、前記第２のレジストパターンを除去する工程と、前記第２の保護膜を除去する工程と、前記第２の保護膜を除去する工程の後に、前記半導体基板の前記第１領域の表面に半導体層をエピタキシャル成長する工程とを有する半導体装置の製造方法、が提供される。
第１の観点の発明によれば、保護膜上に形成されたレジストパターンをマスクとして半導体基板に不純物イオンを注入し、その後、半導体基板表面に半導体層をエピタキシャル成長する半導体装置の製造方法において、半導体基板表面原子を取り込んだ化学反応膜を形成して、化学反応膜を除去し、半導体基板の表層を除去することにより、半導体層のエピタキシャル成長が容易になる。
第２の観点の発明によれば、保護膜上に形成されたレジストパターンをマスクとして半導体基板に不純物イオンを注入し、その後、半導体基板表面に半導体層をエピタキシャル成長する半導体装置の製造方法において、不純物イオンの注入を、第１のレジストパターンをマスクとした第１の不純物イオンの注入と、第２のレジストパターンをマスクとした第２の不純物イオンの注入とに分けることにより、半導体層のエピタキシャル成長が容易になる。
図１Ａ〜図１Ｄは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｅ〜図１Ｇは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｈ〜図１Ｊは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｋ〜図１Ｍは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｎ〜図１Ｐは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｑ〜図１Ｓは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。 図２Ａは、比較例における欠陥のウエハ上分布を示す平面図であり、図２Ｂは、欠陥のＳＥＭ写真である。 図３Ａ〜図３Ｃは、比較例による半導体装置の製造方法で生じる不具合を示す概略断面図である。 図３Ｄ及び図３Ｅは、比較例による半導体装置の製造方法で生じる不具合を示す概略断面図である。 図４Ａ及び図４Ｂは、比較例における素子分離溝形成後の不良を示すＴＥＭ写真である。 図５Ａ〜図５Ｃは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図５Ｄ〜図５Ｆは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図５Ｇ〜図５Ｉは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図６Ａは、第１実施例における欠陥のウエハ上分布を示す平面図であり、図６Ｂは、欠陥のＳＥＭ写真である。 図７は、第１実施例に係る実験で得られた各サンプルの欠陥のウエハ上分布を示す平面図である。 図８Ａ〜図８Ｄは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図９Ａは、第２実施例における欠陥のウエハ上分布を示す平面図であり、図９Ｂは、欠陥のＳＥＭ写真である。 図１０Ａ〜図１０Ｃは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１１は、第３実施例における欠陥のウエハ上分布を示す平面図である。 図１２Ａ及び図１２Ｂは、それぞれ、第３実施例に係る実験で得られた各サンプルのＢ濃度及びＯ濃度の深さ方向分布である。 図１３は、第３実施例の変形例によるドライエッチング装置の運転方法を概略的に示すフローチャートである。 図１４Ａ及び図１４Ｂは、第３実施例の変形例によるサンプルの、Ｃ濃度、Ｏ濃度、Ｂ濃度、Ｇｅ濃度、及びＳｉ濃度の深さ方向分布である。
本発明の実施例による半導体装置の製造方法について説明する前に、まず、比較例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｓは、比較例による半導体装置の製造方法における主要工程を示す概略断面図である。
ここで、比較例及び実施例による半導体装置の製造方法で用いられるＤＨＦ処理、ＡＰＭ処理、ＨＰＭ処理、及びＳＰＭ処理について説明する。
ＤＨＦ処理は、薬液として水（Ｈ２Ｏ）にフッ化水素酸（ＨＦ）を混合した希フッ化水素酸水溶液（ＤＨＦ）を用い、例えば、酸化シリコン膜除去や金属除去に用いられる。なお、酸化シリコン膜を、単に「酸化膜」と呼ぶこともある。
ＡＰＭ処理は、薬液として水（Ｈ２Ｏ）に過酸化水素水（Ｈ２Ｏ２）及びアンモニア水（ＮＨ４ＯＨ）を混合したアンモニア過酸化水素水混合水溶液（ＡＰＭ）を用い、例えばパーティクル除去に用いられる。
ＨＰＭ処理は、薬液として水（Ｈ２Ｏ）に過酸化水素水（Ｈ２Ｏ２）及び塩化水素酸（ＨＣｌ）を混合した塩酸過酸化水素水混合水溶液（ＨＰＭ）を用い、例えば金属除去に用いられる。
ＳＰＭ処理は、薬液として過酸化水素水（Ｈ２Ｏ２）及び硫酸（Ｈ２ＳＯ４）を混合した硫酸過酸化水素溶液（ＳＰＭ）を用い、例えばレジスト除去に用いられる。
複数の処理を続けて行う場合、先に実施される処理ほど左方に配置して表記することとする。例えば、ＡＰＭ処理を行い、ＡＰＭ処理後にＤＨＦ処理を行い、ＤＨＦ処理後にＨＰＭ処理を行う場合は、ＡＰＭ−ＤＨＦ−ＨＰＭ処理と表記する。
図１Ａを参照する。シリコン基板１の、製品形成領域外に、マスクアライメント用のマークＭＫを形成する。シリコン基板１に、ＡＰＭ−ＤＨＦ−ＨＰＭ処理を行う。ＤＨＦ処理により基板表面上の酸化膜が除去された後、ＨＰＭ処理に伴い、例えば厚さ０．３ｎｍ程度のケミカル酸化膜（保護膜）２が形成される。
図１Ｂを参照する。酸化膜２上に、フォトレジストを塗布し、露光、現像、及び純水リンスを行って、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、ｐ型ＭＯＳトランジスタ形成領域上に開口を有する。
図１Ｃを参照する。レジストパターンＲＰ１をマスクとし、酸化膜２を介して（酸化膜２を保護膜として）、シリコン基板１に、以下の不純物注入を行なう。例えば、ｎ型不純物としてＰを注入エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２で４方向から注入して、ｎ型ウェル領域３ｎを形成する（トータルでのドーズ量は３×１０１３ｃｍ−２となる）。例えば、ｎ型不純物としてＡｓを注入エネルギー６０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２で注入するか、または、ｎ型不純物としてＳｂを注入エネルギー２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して、ｎ型チャネル領域４ｎを形成する。
図１Ｄを参照する。ＳＰＭ−ＡＰＭ処理により、レジストパターンＲＰ１を剥離する。なお、ＳＰＭ−ＡＰＭ処理に伴い、ケミカル酸化膜２がやや厚くなる。その後、ＡＰＭ−ＤＨＦ−ＨＰＭ処理を行う。ＤＨＦ処理により酸化膜２が除去された後、ＨＰＭ処理に伴い、例えば厚さ０．３ｎｍ程度のケミカル酸化膜（保護膜）５が形成される。
図１Ｅを参照する。酸化膜５上に、フォトレジストを塗布し、露光、現像、及び純水リンスを行って、レジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、ｎ型ＭＯＳトランジスタ形成領域上に開口を有する。
図１Ｆを参照する。レジストパターンＲＰ２をマスクとし、酸化膜５を介して（酸化膜５を保護膜として）、シリコン基板１に、以下の不純物注入を行なう。例えば、ｐ型不純物としてＢを注入エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２で４方向から注入して、ｐ型ウェル領域３ｐを形成する（トータルでのドーズ量は３×１０１３ｃｍ−２となる）。次に、Ｇｅ（ゲルマニウム）を注入エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２で注入する。Ｇｅ注入の後、Ｃ（カーボン）を注入エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２で注入する。Ｃ注入の後、ｐ型不純物としてＢ（ボロン）を注入エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２で注入して、ｐ型チャネル領域４ｐを形成する。
ｐ型チャネル領域４ｐの形成において、Ｇｅ注入は、シリコン基板１の表層をアモルファス化する。Ｃは、Ｂの拡散を抑制する。なお、Ｇｅの替わりにＳｉ（シリコン）を注入することにより、シリコン基板表層をアモルファス化することもできる。
図１Ｇを参照する。アッシング、及び、ＤＨＦ−ＳＰＭ−ＡＰＭ処理により、レジストパターンＲＰ２を剥離する。ＤＨＦ処理により、酸化膜５が除去される。ＳＰＭ−ＡＰＭ処理に伴い、例えば厚さ０．８ｎｍ程度のケミカル酸化膜６が形成される。
図１Ｈを参照する。例えば、６００℃、１５０秒の熱処理を施して、結晶化を行う。結晶化処理により、ｎ型ＭＯＳトランジスタ形成領域においてアモルファス化されたシリコン基板１の表層が結晶化され、ＢおよびＣがＳｉ結晶格子位置に配置される。格子位置に配置されたＣは、後のイオン注入等で形成される格子間ＳｉがＢと結合してＢの拡散を増速することを防止し、Ｂの拡散を抑制する。
図１Ｉを参照する。ＤＨＦ処理により、酸化膜６を除去する。さらに、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）処理により、シリコン基板１の表層を例えば厚さ３ｎｍエッチングする。
図１Ｊを参照する。シリコン基板１上に、ノンドープのシリコン膜７を、例えば厚さ３０ｎｍエピタキシャル成長させる。シリコン膜７は、例えば、シラン（ＳｉＨ４）を用いた化学気相堆積（ＣＶＤ）により形成される。成膜条件は、例えば、温度４５０℃〜６５０℃、時間３０分〜６０分とする。なお、以後、シリコン膜７も含めてシリコン基板１と呼ぶ。
図１Ｋを参照する。シリコン膜７上に、例えば、８１０℃で２０秒程度の熱酸化により厚さ３ｎｍの酸化シリコン膜８を形成する。酸化シリコン膜８上に、例えば、低圧（ＬＰ）ＣＶＤ（成膜温度７７５℃）により厚さ９０ｎｍの窒化シリコン膜９を形成する。フォトリソグラフィ及びエッチングにより、窒化シリコン膜９、酸化シリコン膜８、及びシリコン基板１をパターニングして、シリコン基板１に素子分離溝１０を形成する。
図１Ｌを参照する。例えば、高密度プラズマ（ＨＤＰ）ＣＶＤ（成膜温度４５０℃）により素子分離溝１０に酸化シリコン膜１１を埋め込む。酸化シリコン膜１１は窒化シリコン膜９上にも堆積する。化学機械研磨（ＣＭＰ）により、窒化シリコン膜９の上面が露出するまで、酸化シリコン膜１１を除去する。
図１Ｍを参照する。希フッ酸によるエッチングで酸化シリコン膜１１の上部を除去し、リン酸によるエッチングで窒化シリコン膜９を除去する。このようにして、シャロートレンチアイソレーション（ＳＴＩ）による素子分離が形成される。
図１Ｎを参照する。希フッ酸によるエッチングで酸化シリコン膜８を除去する。その後、例えば、８１０℃で８秒程度の熱酸化により厚さ２ｎｍの酸化シリコン膜を成長させて、ゲート絶縁膜１２を形成する。
図１Ｏを参照する。ゲート絶縁膜１２上に、例えば、ＬＰＣＶＤ（成膜温度６０５℃）により厚さ１００ｎｍのポリシリコン膜を形成する。フォトリソグラフィ及びエッチングにより、ポリシリコン膜をパターニングして、ゲート電極１３を形成する。
図１Ｐを参照する。ｎ型ＭＯＳトランジスタ形成領域を開口するレジストパターン及びゲート電極１３をマスクとして、例えば、Ａｓを各々、注入エネルギー１ｋｅＶ、ドーズ量２×１０１４ｃｍ−２で４方向から注入して、ｎ型エクステンション領域１４ｎを形成する。ｐ型ＭＯＳトランジスタ形成領域を開口するレジストパターン及びゲート電極１３をマスクとして、例えば、Ｂを各々、注入エネルギー０．３ｋｅＶ、ドーズ量９×１０１３ｃｍ−２で４方向から注入して、ｐ型エクステンション領域１４ｐを形成する。なお、ｈａｌｏと呼ばれるイオン注入は不要であり、行わない。
図１Ｑを参照する。例えば、ＣＶＤ（成膜温度５２０℃）により厚さ８０ｎｍの酸化シリコン膜を形成する。この酸化シリコン膜を反応性イオンエッチング（ＲＩＥ）で異方性エッチングして、ゲート電極１３の側面上にサイドウォール絶縁膜１５を形成する。
図１Ｒを参照する。ｎ型ＭＯＳトランジスタ形成領域を開口するレジストパターン、ゲート電極１３、及びサイドウォール絶縁膜１５をマスクとして、例えば、Ｐを注入エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２で注入して、ｎ型ソース／ドレイン領域１６ｎを形成する。同時に、ｎ型ＭＯＳトランジスタ形成領域のゲート電極１３へ不純物が注入される。
ｐ型ＭＯＳトランジスタ形成領域を開口するレジストパターン、ゲート電極１３、及びサイドウォール絶縁膜１５をマスクとして、例えば、Ｂを注入エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２で注入して、ｐ型ソース／ドレイン領域１６ｐを形成する。同時に、ｐ型ＭＯＳトランジスタ形成領域のゲート電極１３へ不純物が注入される。
その後、例えば１０２５℃、０秒のラピッド・サーマル・アニーリング（ＲＴＡ）を行って、シリコン基板１に注入された不純物の活性化、及びゲート電極１３に注入された不純物の拡散を行なう。１０２５℃、０秒の条件は、ゲート電極１３の最下部（ゲート絶縁膜１２との界面）まで不純物を拡散させるのに十分である。
一方、ｎ型ＭＯＳトランジスタのチャネル部では、ＣがＢの拡散を抑制することにより、急峻な不純物分布が保持され、ｐ型ＭＯＳトランジスタのチャネル部では、ＡｓまたはＳｂの拡散が遅いことにより、急峻な不純物分布が保持される。
図１Ｓを参照する。例えばＣｏ層をスパッタリングで形成し、例えば７５０℃の熱処理によりシリサイド層を形成する。例えばＣＶＤ（成膜温度６００℃）で厚さ５０ｎｍの窒化シリコン膜を堆積してエッチストップ膜を形成する。例えばＨＤＰＣＶＤで厚さ５００ｎｍの酸化シリコン膜を堆積して層間絶縁膜を形成する。
フォトリソグラフィ及びエッチングにより、層間絶縁膜及びエッチストップ膜にコンタクトホールを形成する。コンタクトホールに、Ｗにより導電プラグを形成する。以後、必要に応じて上方の配線構造を形成する。このようにして、比較例による半導体装置が形成される。
次に、比較例による半導体装置の製造方法において生じた課題について説明する。比較例の製造方法では、ｎ型ＭＯＳトランジスタ形成領域において、エピタキシャル成長させたシリコン膜７の表面に、多数の欠陥が発生することがわかった。
図２Ａは、欠陥のウエハ上での分布を示す平面図であり、図２Ｂは、欠陥の走査型電子顕微鏡（ＳＥＭ）写真である。図２Ａに示すように、ウエハ全面に亘って、多数（およそ１万個以上）の欠陥が発生している。なお、計測がオーバーフローしてしまった領域は、欠陥の分布を示していない。図２Ｂは、３つの欠陥を例示する。各欠陥の大きさは、１０ｎｍ〜数十μｍ程度である。
比較例の製造方法では、さらに、素子分離溝１０が良好に形成されない不具合が生じた。図３Ａ〜図３Ｅを参照して、比較例の製造方法において問題が生じる理由について考察する。なお、以下の考察は、問題が生じる理由についての１つの考え方を示すものである。
図３Ａを参照する。図３Ａは、図１Ｅに対応し、酸化膜（保護膜）５上に、レジストパターンＲＰ２が形成された状態を示す。レジストパターンＲＰ２の形成に伴い、純水リンスが行われ、保護膜５上に、レジストの開口領域で、欠陥（ウォーターマーク）１０１が発生する。ウォーターマーク１０１は、アモルファス構造で酸化膜ライクなものと考えられる
図３Ｂを参照する。図３Ｂは、図１Ｆに対応し、ｐ型ウェル領域３ｐの形成のためのＢ注入と、ｐ型チャネル領域４ｐの形成のためのＧｅ注入、Ｃ注入、及びＢ注入とが行なわれた状態を示す。ウォーターマーク１０１を介したイオン注入に起因して、ウォーターマーク１０１がシリコン基板１中に打ち込まれて（ノックオンされて）、シリコン基板１の表層部に、酸化膜ライクな変質層１０２が形成される。
図３Ｃを参照する。図３Ｃは、図１Ｉに対応し、ＤＨＦ処理により酸化膜６が除去され、ＴＭＡＨ処理によりシリコン基板１の表層がエッチングされた状態を示す。図３Ｂに示したイオン注入工程の後に行われる、レジストパターンＲＰ２の剥離や、保護膜５の除去や、酸化膜６の除去や、シリコン基板１表層のエッチングによっても、変質層１０２は除去しきれずに残ってしまう。
図３Ｄを参照する。図３Ｄは、図１Ｊに対応し、シリコン基板１上にシリコン膜７を成長させた状態を示す。シリコン膜７のうち、変質層１０２上に成長した部分１０３は、ポリシリコンとなり、欠陥となる。
図３Ｅを参照する。図３Ｅは、図１Ｋに対応し、素子分離溝１０が形成された状態を示す。素子分離溝１０の形成領域では、シリコン基板１がエッチングされなければならない。しかし、変質層１０２の形成領域では、ポリシリコン膜１０３はエッチングされても、酸化膜ライクな変質層１０２でシリコンのエッチングが止まってしまい、素子分離溝１０が良好に形成されない。
図４Ａ及び図４Ｂは、素子分離溝形成後の不良を示す透過型電子顕微鏡（ＴＥＭ）写真である。図４Ａは、平面構造を示す写真であり、図４Ｂは、図４Ａに示す一点鎖線に沿った断面構造を示す写真である。
図４Ａに示すように、正方形の島状に、活性領域が画定され、活性領域の外側に、素子分離溝が形成されている。シリコン膜成長に欠陥が生じた領域（写真中央部）では、素子分離溝が良好に形成されていない。
図４Ｂは、図４Ａの一点鎖線部のうち、不良が発生している領域近傍を示す。シリコン基板１１１の上面上に、酸化膜のように思われる変質層１１２が観察される。変質層１１２上に、ポリシリコン膜１１３が形成されている。なお、ポリシリコン膜１１３上に窒化シリコン膜等が形成された状態で、観察が行われている。
以上説明したように、比較例による半導体装置の製造方法では、ｎ型ＭＯＳトランジスタ形成領域において、エピタキシャル成長膜の成長欠陥や、素子分離溝の形成不良が生じやすい。このような不具合は、保護膜上のレジストパターン形成に伴ってウォーターマークが生じ、ウォーターマークを介した不純物注入で半導体基板表層部に変質層が形成されることに起因するものと考えられる。なお、ｐ型ＭＯＳトランジスタ形成領域では、このような問題は生じないようである。
次に、第１実施例による半導体装置の製造方法について説明する。図５Ａ〜図５Ｉは、第１実施例による半導体装置の製造方法における主要工程を示す概略断面図である。
まず、比較例で図１Ａ〜図１Ｃを参照して説明した工程と同様にして、シリコン基板１のｐ型ＭＯＳトランジスタ形成領域上に、ｎ型ウェル領域３ｎ及びｎ型チャネル領域４ｎを形成する。そして、図１Ｄを参照して説明した工程と同様にして、ｎ型ウェル領域３ｎ及びｎ型チャネル領域４ｎの形成用のレジストパターンＲＰ１を除去し、ケミカル酸化膜（保護膜）５を形成する。
図５Ａを参照する。保護膜５上に、フォトレジストを塗布し、露光、現像、及び純水リンスを行って、レジストパターンＲＰ２１を形成する。レジストパターンＲＰ２１は、ｎ型ＭＯＳトランジスタ形成領域上に開口を有する。
図５Ｂを参照する。レジストパターンＲＰ２１をマスクとし、保護膜５を介して、シリコン基板１に、以下の不純物注入を行なう。例えば、ｐ型不純物としてＢを注入エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２で４方向から注入して、ｐ型ウェル領域３ｐを形成する（トータルでのドーズ量は３×１０１３ｃｍ−２となる）。Ｇｅを、例えば、注入エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２で注入する。
図５Ｃを参照する。アッシング、及び、ＤＨＦ−ＳＰＭ−ＡＰＭ処理により、レジストパターンＲＰ２１を剥離する。ＤＨＦ処理により、保護膜５が除去される。ＳＰＭ−ＡＰＭ処理に伴い、ケミカル酸化膜が形成される。さらに、ＡＰＭ−ＤＨＦ−ＨＰＭ処理を行う。ＤＨＦ処理により酸化膜が除去された後、ＨＰＭ処理に伴い、例えば厚さ０．３ｎｍ程度のケミカル酸化膜２１が形成される。
図５Ｄを参照する。酸化膜２１上に、フォトレジストを塗布し、露光、現像、及び純水リンスを行って、ｎ型ＭＯＳトランジスタ形成領域上に開口を有するレジストパターンＲＰ２２を形成する。
図５Ｅを参照する。レジストパターンＲＰ２２をマスクとし、酸化膜２１を介して（酸化膜２１を保護膜として）、シリコン基板１に、以下の不純物注入を行なう。Ｃを、例えば、注入エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２で注入する。Ｃ注入の後、例えば、ｐ型不純物としてＢを注入エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２で注入して、ｐ型チャネル領域４ｐを形成する。
図５Ｆを参照する。ＳＰＭ−ＡＰＭ処理により、レジストパターンＲＰ２２を剥離する。なお、ＳＰＭ−ＡＰＭ処理に伴い、ケミカル酸化膜２１がやや厚くなる。
図５Ｇを参照する。比較例で図１Ｈを参照して説明した工程と同様に、例えば、６００℃、１５０秒の熱処理を施して、結晶化を行う。
図５Ｈを参照する。比較例で図１Ｉを参照して説明した工程と同様に、ＤＨＦ処理により酸化膜２１を除去し、ＴＭＡＨ処理によりシリコン基板表層を例えば厚さ３ｎｍエッチングする。
図５Ｉを参照する。比較例で図１Ｊを参照して説明した工程と同様にして、シリコン基板１上に、ノンドープのシリコン膜７を、例えば厚さ３０ｎｍエピタキシャル成長させる。
その後は、比較例で図１Ｋ〜図１Ｓを参照して説明した工程と同様にして、ｎ型ＭＯＳトランジスタ形成領域及びｐ型ＭＯＳトランジスタ形成領域にＭＯＳトランジスタを形成し、さらに上層の配線構造を形成する。このようにして、第１実施例による半導体装置が形成される。
ｐ型チャネル領域４ｐの形成時に行われるＧｅ、Ｃ及びＢの注入工程を、比較例では連続的に行った（Ｇｅ、Ｃ及びＢ注入に共通のレジストパターンを用いた）のに対し、第１実施例では、Ｇｅの注入工程と、Ｃ及びＢの注入工程とに分割した（Ｇｅ注入と、Ｃ及びＢ注入とで、別々のレジストパターンを用いた）。このような不純物注入分割の効果について調べた実験について説明する。
Ｇｅの注入と、Ｃ及びＢの注入とを分割して行ない、結晶化処理後に、酸化膜除去及びシリコン基板表層除去を行い、シリコン膜をエピタキシャル成長させて、欠陥を計測した。なお、この実験では、ウェル形成用の不純物注入は省略している。
図６Ａは、欠陥のウエハ上での分布を示す平面図であり、図６Ｂは、欠陥のＳＥＭ写真である。図６Ａに示すように、欠陥は、不純物注入を分割しない比較例（図２Ａ参照）に比べて、大幅に減少している。欠陥個数は、３６個であった。図６Ｂは、３個の欠陥を例示する。
さらに、不純物注入工程ごとに形成される欠陥について調べた実験について説明する。この実験では、Ｇｅ、Ｃ、及びＢのすべての注入を行なったサンプル、つまり比較例のサンプルと、Ｃ及びＢのみ注入したサンプルと、Ｂのみ注入したサンプルと、Ｇｅのみ注入したサンプルと、不純物注入なしのサンプルとを準備した。
不純物注入後、結晶化処理をし、酸化膜除去及びシリコン基板表層除去を行い、シリコン膜をエピタキシャル成長させて、欠陥を計測した。なお、この実験では、ウェル形成用の不純物注入は省略している。なお、不純物注入なしのサンプルは、シリコン基板上にそのままシリコン膜をエピタキシャル成長させた。
図７は、各サンプルの欠陥のウエハ上分布を並べて示す平面図である。左から、Ｇｅ、Ｃ、及びＢの注入を行なった比較例のサンプル、Ｃ及びＢのみ注入したサンプル、Ｂのみ注入したサンプル、Ｇｅのみ注入したサンプル、及び、不純物注入なしのサンプルを並べて示す。なお、比較例のサンプルの欠陥分布は、図２Ａに示したものと同じである。
Ｇｅ、Ｃ、及びＢの注入を行なった比較例のサンプルは、欠陥個数が非常に多く（おおよそ１万個以上）、ウエハ全面が計測される前に、計測器がオーバーフローしてしまった。これに対し、Ｃ及びＢのみ注入したサンプルは欠陥個数が１８個、Ｂのみ注入したサンプルは欠陥個数が１２個、Ｇｅのみ注入したサンプルは欠陥個数が７個であった。
不純物注入なしのサンプルは欠陥個数が１０個であるので、Ｃ及びＢのみの注入、Ｂのみの注入、及び、Ｇｅのみの注入は、不純物注入なしの場合と同程度に、欠陥が抑制されているといえる。Ｇｅ（またはＳｉ）注入工程と、Ｃ、Ｂ注入工程とを分けることが、欠陥抑制に好ましいと考えられる。
第１実施例による半導体装置の製造方法では、分割された不純物注入により、ウォーターマークのノックオンが抑制されて、変質層の形成が抑制されると考えられる。これにより、エピタキシャル成長膜における欠陥発生抑制等が図られる。
次に、第２実施例による半導体装置の製造方法について説明する。図８Ａ〜図８Ｄは、第２実施例による半導体装置の製造方法における主要工程を示す概略断面図である。
まず、比較例で図１Ａ〜図１Ｃを参照して説明した工程と同様にして、シリコン基板１のｐ型ＭＯＳトランジスタ形成領域上に、ｎ型ウェル領域３ｎ及びｎ型チャネル領域４ｎを形成する。
図１Ｄ〜図１Ｆを参照して説明した工程と同様にして、シリコン基板１のｎ型ＭＯＳトランジスタ形成領域上に、ｐ型ウェル領域３ｐ及びｐ型チャネル領域４ｐを形成する。第２実施例では、比較例と同様に、Ｇｅ、Ｃ、及びＢの注入を連続的に行なう。
そして、図１Ｇを参照して説明した工程と同様にして、ｐ型ウェル領域３ｐ及びｐ型チャネル領域４ｐの形成用のレジストパターンＲＰ２を除去する。レジストパターンＲＰ２の除去に伴うＳＰＭ−ＡＰＭ処理により、例えば厚さ０．８ｎｍ程度のケミカル酸化膜６が形成される。
図８Ａを参照する。比較例で図１Ｈを参照して説明した工程と同様にして、例えば、６００℃、１５０秒の熱処理を施して、結晶化を行う。
図８Ｂを参照する。半導体基板１の表面に、化学反応により半導体基板表面原子を取り込んだ化学反応膜３１を形成する。例えば、８１０℃での熱酸化を行って、シリコン基板１の表面に厚さ３ｎｍの酸化膜３１を成長させる。熱酸化の温度範囲は、例えば７５０℃〜８５０℃が好ましい。酸化方法は、ＩＳＳＧと呼ばれる活性水素と酸素を混合した雰囲気で酸化膜の成長速度を大きくし、１０秒〜６０秒程度で行うのが良い。また、酸化膜３１の厚さは、例えば３ｎｍ〜６ｎｍが好ましい。
図８Ｃを参照する。薬液処理により、化学反応膜３１を除去し、半導体基板１の表層を除去する。例えば、ＤＨＦ処理により、酸化膜３１を除去し、さらに、６５℃でのＡＰＭ処理により、シリコン基板１の表層を例えば厚さ３ｎｍエッチングする。なお、ＡＰＭ処理の替わりに、ＴＭＡＨ処理でシリコン基板表層を除去することもできる。
図８Ｄを参照する。比較例で図１Ｊを参照して説明した工程と同様にして、シリコン基板１上に、ノンドープのシリコン膜７を、例えば厚さ３０ｎｍエピタキシャル成長させる。
その後は、比較例で図１Ｋ〜図１Ｓを参照して説明した工程と同様にして、ｎ型ＭＯＳトランジスタ形成領域及びｐ型ＭＯＳトランジスタ形成領域にＭＯＳトランジスタを形成し、さらに上層の配線構造を形成する。このようにして、第２実施例による半導体装置が形成される。
第２実施例では、半導体基板表面原子を取り込んだ化学反応膜を形成するようにした。このような化学反応膜の効果について調べた実験について説明する。
Ｇｅ、Ｃ、及びＢの注入を行ない、結晶化処理後に、化学反応膜として酸化膜を形成した後、薬液処理で化学反応膜除去及び基板表層除去を行い、シリコン膜をエピタキシャル成長させて、欠陥を計測した。なお、この実験では、ウェル形成用の不純物注入は省略している。
図９Ａは、欠陥のウエハ上での分布を示す平面図であり、図９Ｂは、欠陥の走査型電子顕微鏡（ＳＥＭ）写真である。図９Ａに示すように、欠陥は、化学反応膜形成を行わない比較例（図２Ａ参照）に比べて、大幅に減少している。欠陥個数は、２４個であった。図２Ｂは、３個の欠陥を例示する。
第２実施例による半導体装置の製造方法では、化学反応膜が、半導体基板表層に形成された変質層を取り込むように形成され、化学反応膜除去及び基板表層除去で、変質層が良好に除去されると考えられる。これにより、エピタキシャル成長させた半導体層における欠陥発生抑制等が図られる。
なお、第１実施例においては、Ｇｅ注入とＣ／Ｂ注入のマスクを別々としたため、比較例に対してマスク工程が増加しており、製造コストが増大したが、第２実施例では、マスク工程は比較例と同じであり、製造コストの増加は生じない。このように、マスク工程増加抑制の観点からは、第２実施例は好ましい。
なお、上記第２実施例では、薬液処理により、化学反応膜を除去し、基板表層を除去した。第２実施例の変形例として、ドライエッチングにより、化学反応膜を除去し、基板表層を除去することもできると考えられる。
次に、第３実施例による半導体装置の製造方法について説明する。図１０Ａ〜図１０Ｃは、第３実施例による半導体装置の製造方法における主要工程を示す概略断面図である。
まず、第２実施例と同様にして、ｐ型ウェル領域３ｐ及びｐ型チャネル領域４ｐを形成し、レジストパターンＲＰ２を除去する工程までを実施する。レジストパターンＲＰ２の除去に伴うＳＰＭ−ＡＰＭ処理により、例えば厚さ０．８ｎｍ程度のケミカル酸化膜６が形成される。
図１０Ａを参照する。第２実施例で図８Ａを参照して説明した工程と同様にして（比較例で図１Ｈを参照して説明した工程と同様にして）、例えば、６００℃、１５０秒の熱処理を施して、結晶化を行う。
図１０Ｂを参照する。ドライエッチングにより、酸化膜６を除去し、さらにシリコン基板１の表層を例えば厚さ７ｎｍエッチングする。このドライエッチングは、酸化シリコンとシリコンとを同程度のレートでエッチングできるエッチングガスを用いることが好ましく、例えば、ＳＦ６、ＣＦ４、ＣＨＦ３、及びＮＦ３のうち少なくとも１種を含むガスを用いることが好ましい。なお、エッチングガスは、Ｏ２を含まないことが好ましい。
エッチングプロセス条件例は、例えば以下のようなものである。１つ目の条件例は、圧力５ｍＴｏｒｒ〜２０ｍＴｏｒｒ、トップパワー３００Ｗ〜５００Ｗ、バイアスパワー５０Ｗ〜１００Ｗ、エッチングガスＣＦ４（流量１００ｓｃｃｍ）、処理時間５秒〜１０秒である。なお、エッチングガスにＨｅ（流量２００ｓｃｃｍ) を加えてもよい。２つ目の条件例は、圧力２ｍＴｏｒｒ〜１０ｍＴｏｒｒ、トップパワー３００Ｗ〜５００Ｗ、バイアスパワー５０Ｗ〜１００Ｗ、エッチングガスＳＦ６（流量５ｓｃｃｍ〜１５ｓｃｃｍ）及びＣＦ４（流量５０ｓｃｃｍ〜１００ｓｃｃｍ）、処理時間５秒〜１０秒である。なおエッチングガスにＮ２（流量２０ｓｃｃｍ以下)を加えてもよい。
図１０Ｃを参照する。第２実施例で図８Ｄを参照して説明した工程と同様にして（比較例で図１Ｊを参照して説明した工程と同様にして）、シリコン基板１上に、ノンドープのシリコン膜７を、例えば厚さ３０ｎｍエピタキシャル成長させる。
その後は、比較例で図１Ｋ〜図１Ｓを参照して説明した工程と同様にして、ｎ型ＭＯＳトランジスタ形成領域及びｐ型ＭＯＳトランジスタ形成領域にＭＯＳトランジスタを形成し、さらに上層の配線構造を形成する。このようにして、第３実施例による半導体装置が形成される。
比較例では、シリコン膜の成長前に、ＤＨＦ処理で酸化膜を除去し、ＴＭＡＨ処理でシリコン基板表層を除去した。第３実施例では、シリコン膜成長前の酸化膜除去及び基板表層除去を、ともにドライエッチングで行うようにした。このようなドライエッチングの効果について調べた実験について説明する。
Ｇｅ、Ｃ、及びＢの注入を行ない、結晶化処理後に、ドライエッチングにより酸化膜除去及びシリコン基板表層除去を行い、シリコン膜をエピタキシャル成長させて、欠陥を計測した。なお、この実験では、ウェル形成用の不純物注入は省略している。
図１１は、欠陥のウエハ上での分布を示す平面図である。欠陥は、薬液処理で酸化膜除去及びシリコン基板表層除去を行った比較例（図２Ａ参照）に比べて、大幅に減少している。欠陥個数は、１７９個であった。
第３実施例による半導体装置の製造方法では、ドライエッチングによる酸化膜除去及び半導体基板表層除去で、変質層が良好に除去されると考えられる。これにより、エピタキシャル成長させた半導体層における欠陥発生抑制等が図られる。
第３実施例による半導体装置の製造方法を、さらに改良するための検討を行った。シリコン膜の成長前の酸化膜除去及びシリコン基板表層除去方法を様々に変えたサンプルを作製した。
シリコン膜の成長前の酸化膜除去及びシリコン基板表層除去を、ともにドライエッチング（エッチングガスＣＦ４）で行い、シリコン基板表層除去厚さを７ｎｍとしたサンプルＳ１を作製した。サンプルＳ１が、第３実施例のサンプルである。
さらに、比較例のサンプルとして、シリコン膜の成長前の酸化膜除去及びシリコン基板表層除去を、ＤＨＦ処理及びＴＭＡＨ処理で行いシリコン基板表層除去厚さを３ｎｍとしたサンプルＳ２、ＤＨＦ処理及びＡＰＭ処理で行いシリコン基板表層除去厚さを３ｎｍとしたサンプルＳ３、及び、ＤＨＦ処理及びＡＰＭ処理で行いシリコン基板表層除去厚さを６ｎｍとしたサンプルＳ４を作製した。
図１２Ａ及び図１２Ｂは、それぞれ、各サンプルのＢ濃度及びＯ濃度の深さ方向分布である。シリコン膜の成長前の酸化膜除去及びシリコン基板表層除去の後、シリコン膜を成長させて、Ｂ濃度及びＯ濃度を測定した。濃度は、２次イオン質量分析（ＳＩＭＳ）により測定した。
図１２Ａに示すように、Ｂ濃度は、シリコン膜の成長前の基板表面（深さ３０ｎｍ程度）近傍にピークを有する。第３実施例のサンプルＳ１のＢ濃度は、比較例のサンプルＳ２〜Ｓ４に比べて、やや減少してしまっている。このことから、第３実施例のサンプル（シリコン基板表層除去厚さ７ｎｍ）では、基板表層をやや削りすぎたと考えられる。
図１２Ｂに示すように、Ｏ濃度も、シリコン膜の成長前の基板表面（深さ３０ｎｍ程度）近傍にピークを有する。Ｏ濃度のピークは、不純物注入等に伴いシリコン基板にノックオンされた酸素に起因するものと考えられる。
第３実施例のサンプルＳ１のＯ濃度は、比較例のサンプルＳ２〜Ｓ４に比べて、やや増加してしまっている。第３実施例では、シリコン膜の成長前の酸化膜除去及びシリコン基板表層除去をドライエッチングで行うことにより、成長させたシリコン膜における欠陥を抑制できたが、エッチングガスが酸素を含まないにもかかわらず、Ｏ濃度が増加してしまう現象が見られる。Ｏ濃度増加への対処として、以下に説明するように、ドライエッチング装置の運転方法を改良した。
図１３は、ドライエッチング装置の改良された運転方法を概略的に示すフローチャートである。スタンバイ状態ＳＴ０の後、ドライエッチング装置のチャンバのドライクリーニングＳＴ１が行われる。
ドライクリーニングＳＴ１は、２種のドライクリーニングを含む。１種目のドライクリーニングは、Ｓｉ系残留物を除去するもので、ＳＦ６またはＮＦ３を用いる。２種目のドライクリーニングは、Ｃ系残留物を除去するもので、Ｏ２プラズマを用いる。
ドライクリーニングＳＴ１の後、不活性ガスパージＳＴ２が行われる。不活性ガスとして、例えばＮ２が用いられる。
不活性ガスパージＳＴ２の後、処理対象ウエハがドライエッチング装置のチャンバに搬入され、ドライエッチングＳＴ３が行われる。改良されたプロセスでは、不活性ガスパージＳＴ２を追加した。改良前のプロセスでは、ドライクリーニングＳＴ１の後、そのまま処理対象ウエハがチャンバに搬入され、ドライエッチングＳＴ３が行われていた。
ドライクリーニングＳＴ１において、Ｃ系残留物を除去するために酸素プラズマが用いられるので、チャンバ内に酸素が残留する。酸素が残留した状態で、ドライエッチングＳＴ３が実施されると、ドライエッチングに伴い酸素がシリコン基板にノックオンされる可能性がある。
改良されたプロセスでは、ドライクリーニングＳＴ１とドライエッチングＳＴ３との間に、不活性ガスパージＳＴ２を挿入した。これにより、ドライエッチングＳＴ３における雰囲気が酸素を含まないようにできるので、ドライエッチングに起因する酸素のノックオンを抑制することができる。
ドライエッチングＳＴ３は、上述のように、例えば、ＳＦ６、ＣＦ４、ＣＨＦ３、及びＮＦ３のうち少なくとも１種を含むガスを用いることができる。エッチングガスは、Ｏ２を含まないことが好ましい。エッチングガスが酸素を含まないことにより、ドライエッチングに起因する酸素のノックオンを抑制することができる。
ドライエッチングＳＴ３の後、ウエハのデチャックＳＴ４が行われる。静電チャックからウエハを脱離させるために、プラズマ処理が行われる。改良前のプロセスでは、デチャックＳＴ４に酸素プラズマを用いていた。酸素プラズマ処理に伴い、酸素がシリコン基板にノックオンされる可能性がある。
改良後のプロセスでは、デチャックＳＴ４に、Ａｒプラズマ等の不活性ガスプラズマを用いるようにした。これにより、デチャックＳＴ４におけるプラズマ処理に起因する酸素のノックオンを抑制することができる。
デチャックＳＴ４の後、ドライエッチング処理されたウエハが、チャンバから搬出される。ウエハ搬出の後、再びチャンバのドライクリーニングＳＴ１が行われる。その後、再び不活性パージＳＴ２を経て、次の処理対象ウエハが搬入され、ドライエッチングＳＴ３が行われる。このような工程が、繰り返される。
Ｂ濃度減少への対処として、シリコン基板表層除去厚さを７ｎｍから５ｎｍに薄くするとともに、Ｏ濃度増加への対処として、上述のようにドライエッチング装置の運転方法を改良して、第３実施例の変形例によるサンプルを作製した。
図１４Ａ及び図１４Ｂは、第３実施例の変形例によるサンプルの、Ｃ濃度、Ｏ濃度、Ｂ濃度、Ｇｅ濃度、及びＳｉ濃度の深さ方向分布である。Ｇｅ濃度は、２つの同位体７２Ｇｅ及び７４Ｇｅについて示す。図１４Ａ及び図１４Ｂは、それぞれ、シリコン膜成長前のドライエッチングのエッチングガスとして、ＣＦ４単ガスを用いた場合、及び、ＳＦ６及びＣＦ４を用いた場合の分布である。
どちらのエッチングガスについても、図１２Ａ及び図１２Ｂに示した第３実施例（シリコン基板表層除去厚さを７ｎｍとし、ドライエッチングを改良前のプロセスで実施）に比べて、Ｂ濃度のピークは増加しており、Ｏ濃度のピークは減少している。
このように、シリコン膜成長前のドライエッチングについて、シリコン基板表層除去厚さを調整し、ドライエッチング装置の運転方法を改良することにより、Ｂ濃度及びＯ濃度等をより好ましい分布にすることができる。なお、適切なシリコン基板表層除去厚さは、製品に応じて実験的に見つけることができる。
次に、第４実施例による半導体装置の製造方法について説明する。第４実施例は、第１実施例と第２実施例とを組み合わせた製造方法である。つまり、第１実施例のように、不純物注入工程を分割し、さらに、第２実施例のように、化学反応膜を形成して、化学反応膜及び半導体基板表層を除去する方法である。
まず、第１実施例と同様にして、図５Ｇに示した結晶化処理までを行う。次に、第２実施例と同様にして、図８Ｂに示した化学反応膜形成を行う。次に、図８Ｃと同様にして、化学反応膜除去及び基板表層除去を行う。その後は、第２実施例と同様にして、シリコン膜を成長させ、半導体装置が形成される。
なお、さらに第５実施例として、第１実施例と第３実施例とを組み合わせることもできる。つまり、第５実施例は、第１実施例のように、不純物注入工程を分割し、さらに、第３実施例のように、酸化膜及び半導体基板表層をドライエッチングで除去する方法である。
以上説明したように、保護膜上に形成されたレジストパターンをマスクとして半導体基板に不純物イオンを注入することに起因して生じた問題を、第１実施例〜第５実施例の方法により抑制することができる。例えば、不純物イオン注入後、半導体基板表面に半導体層をエピタキシャル成長させることが容易になる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した第１実施例〜第５実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上に保護膜を形成する工程と、
前記保護膜上に、第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記半導体基板に、第１の不純物イオンを注入する工程と、
前記第１のレジストパターンを除去する工程と、
前記第１のレジストパターンを除去する工程の後に、前記半導体基板の表面に化学反応により前記半導体基板表面原子を取り込んだ化学反応膜を形成する工程と、
前記半導体基板の表面に化学反応膜を形成する工程の後に、前記半導体基板上に形成された化学反応膜を除去し、前記半導体基板の表層を除去する工程と
前記半導体基板の表層を除去する工程の後に、前記半導体基板表面に半導体層をエピタキシャル成長する工程と
を有する半導体装置の製造方法。
（付記２）
前記半導体基板の表層を除去する工程が、薬液処理によること、
を特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記半導体基板の表層を除去する工程が、ドライエッチングによること、
を特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記第１の不純物イオンを注入する工程において、ゲルマニウムまたはシリコンを注入し、その後カーボンを注入する工程を有する付記１乃至３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記カーボンを注入する工程の後に、前記半導体基板にボロンを注入する工程をさらに有すること、
を特徴とする付記４に記載の半導体装置の製造方法。
（付記６）
前記化学反応として、熱処理工程と、
前記熱処理工程の後に、前記半導体基板の表面を酸化する工程と
を有し、
前記酸化工程により半導体基板上に形成された酸化膜を除去する工程と
を有する付記１乃至５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
半導体基板上に保護膜を形成する工程と、
前記保護膜上に、第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記半導体基板に、第１の不純物イオンを注入する工程と、
前記第１のレジストパターンを除去する工程と、
前記第１のレジストパターンを除去する工程の後に、第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして、前記半導体基板に、第２の不純物イオンを注入する工程と、
前記第２のレジストパターンを除去する工程と、
前記第２のレジストパターンを除去する工程の後に、前記半導体基板表面に半導体層をエピタキシャル成長する工程と
を有する半導体装置の製造方法。
（付記８）
前記第２のレジストパターンを除去する工程の後に、前記半導体基板上の酸化膜を除去し、前記半導体基板の表層を除去する工程をさらに有すること、
を特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記第２のレジストパターンを除去する工程の後に、前記半導体基板の表面に化学反応により前記半導体基板表面原子を取り込んだ化学反応膜を形成する工程と、
前記半導体基板の表面に化学反応膜を形成する工程の後に、前記半導体基板上に形成された化学反応膜を除去し、前記半導体基板の表層を除去する工程と
をさらに有することを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０）
前記半導体基板の表層を除去する工程が、薬液処理によること、
を特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記半導体基板の表層を除去する工程が、ドライエッチングによること、
を特徴とする付記９に記載の半導体装置の製造方法。
（付記１２）
前記化学反応として、熱処理工程と、
前記熱処理工程の後に、前記半導体基板の表面を酸化する工程と
を有し、
前記酸化工程により半導体基板上に形成された酸化膜を除去する工程
を有する付記９乃至１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第１の不純物イオンが、ゲルマニウムまたはシリコンであることを特徴とする付記７乃至１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
前記第２の不純物イオンが、カーボンであることを特徴とする付記７乃至１３のいずれか１つに記載の半導体装置の製造方法。
（付記１５）
前記第２の不純物イオンを注入する工程の後に、前記半導体基板にボロンを注入する工程をさらに有すること、
を特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
半導体基板上に保護膜を形成する工程と、
前記保護膜上に、第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記半導体基板に、第１の不純物イオンを注入する工程と、
前記第１のレジストパターンを除去する工程と、
前記第１のレジストパターンを除去する工程の後に、ドライエッチングにより、前記半導体基板上の酸化膜を除去し、前記半導体基板の表層を除去する工程と、
前記半導体基板の表層を除去する工程の後に、前記半導体基板表面に半導体層をエピタキシャル成長する工程と
を有する半導体装置の製造方法。
（付記１７）
前記第１の不純物イオンを注入する工程において、ゲルマニウムまたはシリコンを注入し、その後カーボンを注入する工程を有する付記１６に記載の半導体装置の製造方法。
（付記１８）
前記カーボンを注入する工程の後に、前記半導体基板にボロンを注入する工程をさらに有すること、
を特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記ドライエッチングにより、前記半導体基板上の酸化膜を除去し、前記半導体基板の表層を除去する工程は、ドライエッチング装置を運転する工程を含み、
前記ドライエッチング装置を運転する工程は、
酸素プラズマ処理を含む、チャンバのクリーニング工程と、
前記クリーニング工程の後に、前記チャンバを不活性ガスでパージする工程と、
前記チャンバを不活性ガスでパージする工程の後に、前記チャンバに前記半導体基板を搬入する工程と、
前記半導体基板上の酸化膜及び前記半導体基板の表層をドライエッチングで除去する工程と
を有する付記１６乃至１８のいずれか１つに記載の半導体装置の製造方法。
（付記２０）
前記ドライエッチングで除去する工程において、前記半導体基板は、静電チャックにより保持され、さらに、
前記ドライエッチングで除去する工程の後、前記半導体基板を、不活性ガスプラズマを用いてデチャックする工程と、
前記チャンバから前記半導体基板を搬出する工程と
を有する付記１９に記載の半導体装置の製造方法。
１ シリコン基板
２、５、６、８、２１、３１ 酸化シリコン膜
３ｎ、３ｐ ウェル領域
４ｎ、４ｐ チャネル領域
７ シリコン膜
９ 窒化シリコン膜
１０ 素子分離溝
１１ 素子分離絶縁膜
１２ ゲート絶縁膜
１３ ゲート電極
１４ｎ、１４ｐ エクステンション領域
１５ サイドウォール絶縁膜
１６ｎ、１６ｐ ソース／ドレイン領域
ＲＰ１、ＲＰ２、ＲＰ２１、ＲＰ２２ レジストパターン

Claims (4)

  1. 半導体基板上に第１の保護膜を形成する工程と、
    前記第１の保護膜上に、第１のレジストパターンを形成する工程と、
    前記第１のレジストパターンをマスクとして、前記半導体基板の第１領域に、ゲルマニウム又はシリコンを注入する工程と、
    前記第１のレジストパターンを除去する工程と、
    前記第１の保護膜を除去する工程と、
    前記第１の保護膜を除去する工程の後に、前記半導体基板上に第２の保護膜を形成する工程と、
    前記第２の保護膜上に、第２のレジストパターンを形成する工程と、
    前記第２のレジストパターンをマスクとして、前記半導体基板の前記第１領域に、カーボンを注入する工程と、
    前記第２のレジストパターンを除去する工程と、
    前記第２の保護膜を除去する工程と、
    前記第２の保護膜を除去する工程の後に、前記半導体基板の前記第１領域の表面に半導体層をエピタキシャル成長する工程と
    を有する半導体装置の製造方法。
  2. 前記第２の保護膜を除去する工程の後に、前記半導体基板の前記第１領域の表面に化学反応により半導体基板表面原子を取り込んだ化学反応膜を形成する工程と、
    前記化学反応膜を除去し、前記半導体基板の前記第１領域の表層を除去する工程と
    をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１のレジストパターンをマスクとして、前記半導体基板の前記第１領域に、第３の不純物イオンを注入する工程と、
    前記第２のレジストパターンをマスクとして、前記半導体基板の前記第１領域に、前記第３の不純物イオンと同じ導電型を有する第４の不純物イオンを注入する工程と
    をさらに有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第３の不純物イオンを注入する工程において、前記第１領域にウェルが形成され、
    前記第４の不純物イオンを注入する工程において、前記第１領域にチャネルが形成される、
    ことを特徴とする請求項３に記載の半導体装置の製造方法。
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