JP3730947B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、斜め方向から半導体層にイオン注入する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体層内に不純物拡散層を形成する方法として、半導体層の上面に対する鉛直方向から４０度程度傾いた方向でイオンを注入する方法（以下では斜めイオン注入法とよぶ）が知られている。斜めイオン注入法は、例えば、ＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ）を有するトランジスタの製造工程において用いられる。この製造工程においては、ゲート電極を形成した後の半導体層に斜めイオン注入を行なうことにより、半導体層のうちゲート電極の下に位置する領域にまでｎ- 層を浅く形成することができる（例えば特許文献１参照）。
【０００３】
以下に、従来の斜めイオン注入法について図９を参照しながら説明する。図９は、従来の半導体装置の製造工程のうち斜めイオン注入を行なう工程を示す断面図である。
【０００４】
図９に示す半導体装置では、シリコン基板１０１の上部に、ｐ型領域１０２と、ｐ型領域１０２の側方に位置するｎ型領域１０３と、ｐ型領域１０２とｎ型領域１０３との間に設けられた素子分離用絶縁膜１０４とが設けられている。そして、ｎ型領域１０３の上は厚さ１．０μｍのホトレジスト層１１４によって覆われており、ｐ型領域１０２の上は、ゲート絶縁膜１０５とゲート電極１０６とが形成された状態で露出している。
【０００５】
この状態で、ゲート電極１０６およびホトレジスト層１１４をマスクとしてｐ型領域１０２にｎ型不純物をイオン注入することにより、ＬＤＤ構造のｎ- 層１１５を形成する。イオン注入はシリコン基板１０１を回転させながら行なう。このとき、斜め方向にイオン注入を行なうことにより、ｐ型領域１０２のうちゲート電極１０６の端部の下に位置する領域に、ｎ−層１１５がゲート電極１０６とオーバーラップするように形成される。
【０００６】
【特許文献１】
特開平６−２９５８７５号公報 （第３−５頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体装置の微細化が進むにつれてゲート電極１０６とホトレジスト層１１４との間の距離が近づいてきており、以下のような不具合が生じてきている。
【０００８】
図９に示す工程では、イオン注入の方向は、シリコン基板１０１の上面に対して垂直な方向（鉛直方向）から角度θだけ傾いた方向である。このときに、ｎ型領域１０３の上に厚いホトレジスト層１１４が設けられていると、斜め方向から放射されたイオンの一部がホトレジスト層１１４によって遮られてしまう。すると、ｎ- 層１１５を形成するための領域の一部にも、不純物を打ち込むことができなくなる。
【０００９】
特に、イオン注入角度の傾きが、基板に対して鉛直方向に大きくなると、ｐ型領域１０２のうちゲート電極１０６の下に位置する部分にイオンを注入しにくくなってしまう。そのため、ゲート電極１０６とｎ- 層１１５とのオーバーラップが形成されにくくなる。
【００１０】
ところが、ｎ- 層１１５を形成するための領域に不純物を打ち込むために、ホトレジスト層１１４の厚さを薄くすると、不純物がホトレジスト層１１４を突き抜けてｎ型領域１０３等に到達するおそれが生じてしまう。
【００１１】
本発明は、上述のような不具合を解決する手段を講ずることにより、さらなる微細化が可能な半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体基板における第１素子形成領域の上に、ゲート絶縁膜およびゲート電極を形成する工程（ａ）と、上記工程（ａ）の後、上記半導体基板の上に、上記第１素子形成領域を開口するハードマスクを形成する工程（ｂ）と、上記工程（ｂ）の後に、上記ハードマスクの上端部を丸めることにより、上記ハードマスクをテーパー状にする工程（ｃ）と、上記工程（ｃ）の後に、上記半導体基板内に、上記ゲート電極および上記ハードマスクをイオン注入マスクとして、不純物を斜めイオン注入する工程（ｄ）と、上記工程（ｄ）の後に、上記ハードマスクを除去する工程（ｅ）とを備え、上記工程（ｃ）では、熱処理を行なうことにより、上記ハードマスクを上記テーパー状にすることを特徴とする。
【００１３】
これにより、不純物阻止能力の高いハードマスクをイオン注入マスクとして用いるので、イオン注入マスクの膜厚を薄くすることができる。これにより、イオン注入の方向をより水平方向に近づけることができるので、より浅い接合深さでより広い領域にイオン注入を行なうことができる。
【００１４】
上記工程（ｂ）では、上記工程（ｄ）の上記斜めイオン注入において上記ゲート電極の下方にまで上記不純物が到達するように、上記ハードマスクの厚みおよび開口幅を規定することが好ましい。
【００１５】
上記半導体基板において、上記第１素子形成領域の側方には素子分離用絶縁膜を挟んで第２素子形成領域が位置しており、上記工程（ｂ）では、上記第２素子形成領域を覆うように上記ハードマスクを形成してもよい。
【００１６】
上記ハードマスクは、ＢＰＳＧまたはＰＳＧであることが好ましい。
【００１７】
本発明の第２の半導体装置の製造方法は、半導体基板の第１素子形成領域の上に、ゲート絶縁膜およびゲート電極を形成する工程（ａ）と、上記半導体基板の上に、レジスト層を形成する工程（ｂ）と、上記レジスト層のうち上記第１素子形成領域の上に位置する部分を除く部分の少なくとも一部をシリル化することによりシリル化領域を形成する工程（ｃ）と、上記レジスト層のうち上記シリル化領域を除く領域の少なくとも一部を除去することにより、シリル化レジストパターンを形成する工程（ｄ）と、上記シリル化レジストパターンをイオン注入マスクとして、上記半導体基板に不純物の斜めイオン注入を行なう工程（ｅ）とを備える。
【００１８】
これにより、不純物阻止能力の高いシリル化領域をイオン注入マスクとして用いるので、イオン注入マスクの膜厚を薄くすることができる。これにより、イオン注入の方向をより水平方向に近づけることができるので、より浅い接合深さでより広い領域にイオン注入を行なうことができる。
【００１９】
上記工程（ｄ）の後で上記工程（ｅ）の前に、上記シリル化領域を酸化する工程をさらに含むことにより、シリル化層の不純物阻止能力がさらに向上するので、イオン注入マスクの膜圧をより薄くすることができる。
【００２０】
【発明の実施の形態】
（第１の実施形態）
本実施形態では、イオン注入マスクとして、レジスト層ではなくＢＰＳＧ膜を用いる場合について説明する。
【００２１】
図１（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【００２２】
まず、図１（ａ）に示す工程で、シリコン基板１の上部に、幅０．５μｍのｐ型領域２と、ｐ型領域２の側方に位置するｎ型領域３と、ｐ型領域２とｎ型領域３との間に介在する素子分離用絶縁膜４とを形成する。
【００２３】
その後、熱酸化法により、シリコン基板１のｐ型領域２の上に厚さ５ｎｍのゲート絶縁膜５を形成する。そして、ＣＶＤ法により、ゲート絶縁膜５の上にポリシリコン膜（図示せず）を形成し、スピンコート法により、ポリシリコン膜の上にレジスト膜（図示せず）を形成する。続いて、レジストマスクの位置合わせをして、露光、現像を行なうことにより、レジストパターンを形成する。
【００２４】
次に、レジストパターンをマスクとしてポリシリコン膜のＲＩＥ（反応性イオンエッチング）を行なうことにより、ゲート長０．１５μｍで厚さ０．２μｍのゲート電極６を形成する。その後、レジストパターンを除去する。
【００２５】
次に、図１（ｂ）に示す工程で、ＣＶＤ法などにより、基板の上にゲート電極６を覆う厚さ０．６μｍのＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１１ａを形成する。そして、ＢＰＳＧ膜１１ａをＣＭＰにより研磨した後に、スピンコート法により、ＢＰＳＧ膜１１ａの上にレジスト膜１２ａを形成する。
【００２６】
次に、図１（ｃ）に示す工程で、レジスト膜１２ａの位置合わせをして、露光、現像を行なうことにより、ＢＰＳＧ膜１１ａの上にレジストパターン１２を形成する。レジストパターン１２は、ｐ型領域２の上方に開口を有しており、ｎ型領域３の上方から素子分離用絶縁膜４の上方までの領域を覆っている。
【００２７】
次に、図１（ｄ）に示す工程で、レジストパターン１２をマスクとしてＲＩＥ（反応性イオンエッチング）を行なうことにより、ＢＰＳＧ膜１１ａをパターニングして、ｐ型領域２の上に開口を有する注入ハードマスク１１を形成する。
【００２８】
次に、図１（ｅ）に示す工程で、レジストパターン１２を除去して注入ハードマスク１１の上面を露出させる。
【００２９】
次に、図１（ｆ）に示す工程で、注入ハードマスク１１をマスクとして、Ｎ型不純物の斜めイオン注入を２０〜６０度の注入角度で行なうことにより、深さ０．１μｍで濃度１×１０18／ｃｍ3 のｎ- 層１３を形成する。斜めイオン注入は、シリコン基板１を傾けた状態で回転させながら行なう。その後、周知の方法により、ｎ- 層１３よりも高い不純物濃度を有するｎ+ 層（図示せず）を形成して、ＬＤＤ構造を有するトランジスタを形成する。その後、選択的なエッチングを行なうことにより注入ハードマスク１１を除去する。
【００３０】
ここで、本実施形態で得られる効果について図２を参照しながら説明する。
図２は、ｎ- 層１３を形成するときのイオン注入の工程を従来と比較して説明するための断面図である。
【００３１】
図２に示すように、従来のホトレジスト層１１４と比較して、本実施形態の注入ハードマスク１１では厚さを薄くすることができ、アスペクト比を小さくすることができる。それは、従来のホトレジスト層１１４と比較して、本実施形態の注入ハードマスク１１の不純物の阻止能力が高いからである。
【００３２】
これにより、本実施形態のイオン注入の方向を従来のイオン注入の方向よりもΔθ１だけ水平方向に近づけることができる。そのため、本実施形態では、より浅い接合深さでより広い領域にイオン注入を行なうことができる。また、ｐ型領域２のうちゲート電極６の下に位置する部分に、より高い精度で不純物を注入することができる。
【００３３】
（第２の実施形態）
本実施形態では、イオン注入マスクとして、エッチングにより丸められた角部を有するＢＰＳＧ膜を用いる場合について説明する。
【００３４】
図３（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【００３５】
まず、図３（ａ）に示す工程で、第１の実施形態と同様の方法で、シリコン基板１の上部に幅０．５μｍのｐ型領域２、ｎ型領域３および素子分離用絶縁膜４を形成する。そして、ｐ型領域２の上に、厚さ５ｎｍのゲート絶縁膜５と、ゲート長０．１５μｍで厚さ０．２μｍのゲート電極６とを形成する。その後、シリコン基板１のうちｐ型領域２上を開口し、ｎ型領域３の上から素子分離用絶縁膜４の上に亘る領域を覆うハードマスク２１ａを形成する。ここで、ハードマスク２１ａとして、第１の実施形態と同様のＢＰＳＧパターンを用いる。
【００３６】
次に、図３（ｂ）に示す工程で、アルゴンガスを用いた等方性のスパッタエッチングを行なう。このエッチングはハードマスク２１ａの上面および側面において等方的に進行する。ここで、ハードマスク２１ａの角部では、鉛直方向および水平方向にエッチングされるので他の領域よりもエッチングレートが大きくなる。そのため、ハードマスク２１ａは、等方性エッチングによって角部が丸まって、テーパー形状を有する厚さ０．６μｍの注入ハードマスク２１となる。
【００３７】
次に、図３（ｃ）に示す工程で、注入ハードマスク２１をマスクとしてＮ型不純物の斜めイオン注入を行なうことにより、深さ０．１μｍで不純物濃度１×１０18／ｃｍ3 のｎ- 層１３を形成する。斜めイオン注入は、シリコン基板１を傾けた状態で回転させながら行なう。その後、周知の方法により、ｎ- 層１３よりも高い不純物濃度を有するｎ+ 層（図示せず）を形成し、選択的なエッチングを行なうことにより注入ハードマスク２１を除去する。以上の工程により、ＬＤＤ構造を有するトランジスタを形成する。
【００３８】
ここで、本実施形態で得られる効果について、図４を参照しながら説明する。図４は、ｎ- 層１３を形成するときのイオン注入の工程を第１の実施形態と比較して説明するための断面図である。
【００３９】
本実施形態では、第１の実施形態の場合と同様のＢＰＳＧパターンを注入ハードマスク２１として形成している。そのため、第１の実施形態の場合と同様に、注入マスクの膜厚を従来よりも薄くすることができ、アスペクト比を小さくすることができる。
【００４０】
さらに、図４に示すように、注入ハードマスク２１の角部は等方的にエッチングされて丸まっているため、第１の実施形態と比較してΔθ２だけイオン注入角度を水平方向に近づけることができるので、さらに広い領域にイオン注入を行なうことができる。
【００４１】
（第３の実施形態）
本実施形態では、イオン注入マスクとして、熱処理によって丸められた角部を有するＢＰＳＧ膜を用いる場合について説明する。
【００４２】
図５（ａ）〜（ｃ）は、第３の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【００４３】
まず、図５（ａ）に示す工程で、第１の実施形態と同様の方法で、シリコン基板１の上部に幅０．５μｍのｐ型領域２、ｎ型領域３および素子分離用絶縁膜４を形成する。そして、ｐ型領域２の上に、厚さ５ｎｍのゲート絶縁膜５と、ゲート長０．１５μｍで厚さ０．２μｍのゲート電極６とを形成する。次に、シリコン基板１のうち、ｐ型領域２の上を開口し、ｎ型領域３の上から素子分離用絶縁膜４の上に亘る領域を覆うハードマスク３１ａを形成する。ここで、ハードマスク３１ａは、第１の実施形態と同様のＢＰＳＧパターンであり、下地に厚さ２０ｎｍ程度のシリコン酸化膜（図示せず）を有する。
【００４４】
次に、図５（ｂ）に示す工程で、８００℃程度の高温で熱処理を行なうことによりハードマスク３１ａをテーパー形状に変形させて、注入ハードマスク３１を形成する。
【００４５】
次に、図５（ｃ）に示す工程で、注入ハードマスク３１をマスクとして、Ｎ型不純物の斜めイオン注入を２０〜６０度の注入角度で行なうことにより、深さ０．１μｍで不純物濃度１×１０18／ｃｍ3 のｎ- 層１３を形成する。斜めイオン注入は、シリコン基板１を傾けた状態で回転させながら行なう。その後、周知の方法により、ｎ- 層１３よりも高い不純物濃度を有するｎ+ 層（図示せず）を形成し、選択的なエッチングを行なうことにより注入ハードマスク３１を除去する。以上の工程により、ＬＤＤ構造を有するトランジスタを形成する。
【００４６】
ここで、本実施形態で得られる効果について、図６を参照しながら説明する。図６は、ｎ- 層１３を形成するときのイオン注入の工程を第１の実施形態と比較して説明するための断面図である。
【００４７】
本実施形態では、第１の実施形態の場合と同様のＢＰＳＧパターンを注入ハードマスク３１として形成している。そのため、第１の実施形態の場合と同様に、注入マスクの膜厚を従来よりも薄くすることができ、アスペクト比を小さくすることができる。
【００４８】
さらに、図６に示すように、注入ハードマスク３１の角部は熱処理により丸まっているため、第１の実施形態と比較してΔθ３だけイオン注入角度を水平方向に近づけることができるので、さらに広い領域にイオン注入を行なうことができる。
【００４９】
（第４の実施形態）
本実施形態では、イオン注入マスクとして、上部がシリル化されたレジスト層を用いる場合について説明する。
【００５０】
図７（ａ）〜（ｆ）は、第４の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【００５１】
まず、図７（ａ）に示す工程で、シリコン基板４１の上部に、幅０．５μｍのｐ型領域４２と、ｐ型領域４２の側方に位置するｎ型領域４３と、ｐ型領域４２とｎ型領域４３との間に介在する素子分離用絶縁膜４４とを形成する。そして、ｐ型領域４２の上に、厚さ５ｎｍのゲート絶縁膜４５と、ゲート長０．１５μｍで厚さ０．２μｍのゲート電極４６とを形成する。
【００５２】
次に、図７（ｂ）に示す工程で、基板上にゲート電極４６を覆う厚さ０．６μｍのレジスト層４７を塗布する。
【００５３】
次に、図７（ｃ）に示す工程で、ｐ型領域４２の上方をホトマスク４８で遮った状態で、紫外線等の露光用光線４９を露光する。これにより、レジスト層４７のうちｎ型領域４３の上から素子分離用絶縁膜４４の上に位置する領域に潜像５０が形成される。
【００５４】
次に、図７（ｄ）に示す工程で、基板にシリル化剤を接触させる。これにより、レジスト層４７のうちの露光領域５２（潜像５０）の上部に、厚さ０．１μｍのシリル化層５１を形成する。
【００５５】
ここで、露光領域５２において選択的にシリル化が進行する理由について考察する。レジスト層４７に露光用光線４９を露光すると、露光領域５２では多孔質化が進行しやすいのに対し、非露光領域５３では多孔質化が進行しにくいと考えられている。そのため、露光領域５２はシリル化剤が拡散しやすい状態にあり、非露光領域５３はシリル化剤が拡散しにくい状態にあるといえる。この状態で基板にシリル化剤を接触させると、レジスト層４７のうち露光領域５２の上において選択的にシリル化が進行することになると考えられているのである。
【００５６】
その後、９０度程度の熱処理を行なうことにより、シリル化層５１に含まれるシリコンを酸化させる。この酸化により、シリル化層５１のエッチング耐性が向上する。
【００５７】
次に、図７（ｅ）に示す工程で、酸素プラズマによる反応性イオンエッチング等により、レジスト層４７のうちの非露光領域５３を選択的に除去する。これにより、シリコン基板４１のうちｎ型領域４３の上に、シリル化層５１と潜像５０が形成されたレジスト層とからなるシリル化レジストパターン５４が形成される。このとき、シリコン基板４１のうちｐ型領域４２の上が露出させる。
【００５８】
次に、図７（ｆ）に示す工程で、シリル化レジストパターン５４をマスクとしてＮ型不純物の斜めイオン注入を行なうことにより、深さ０．１μｍのｎ- 層５５を形成する。斜めイオン注入は、シリコン基板４１を傾けた状態で回転させながらｎ型不純物を注入することにより行なう。その後、周知の方法により、ｎ- 層５５よりも高い不純物濃度を有するｎ+ 層（図示せず）を形成して、ＬＤＤ構造を有するトランジスタを形成する。
【００５９】
ここで、本実施形態で得られる効果について図８を参照しながら説明する。図８は、ｎ- 層５５を形成するときのイオン注入の工程を従来と比較して説明するための断面図である。
【００６０】
図８に示すように、従来のホトレジスト層１１４と比較して、本実施形態のシリル化レジストパターン５４では厚さを薄くすることができ、アスペクト比を小さくすることができる。それは、従来のホトレジスト層１１４と比較して、本実施形態のシリル化レジストパターン５４の不純物の阻止能力が高いからである。
【００６１】
これにより、本実施形態のイオン注入の方向を従来のイオン注入の方向よりもΔθ４だけ水平方向に近づけることができる。そのため、本実施形態では、より浅い接合深さでより広い領域にイオン注入を行なうことができる。また、ｐ型領域４２のうちゲート電極４６の下に位置する部分に、より高い精度で不純物を注入することができる。
【００６２】
なお、本実施形態ではネガ型のレジストを用いたが、本発明ではポジ型のレジストを用いてもよい。その場合には、非露光領域が選択的にシリル化される。
【００６３】
（その他の実施形態）
上記実施形態では、本発明をＬＤＤ構造のｎ- 層を形成する際に適用すると述べた。しかし、本発明は、ＬＤＤ注入の他にも、ウェル注入、ポケット注入、あるいは非対称デバイスの製造過程におけるイオン注入などにも適用することができ、同様の効果を期待することができる。
【００６４】
また、第１〜第３の実施形態では、注入ハードマスクとしてＢＰＳＧ膜を用いたが、本発明においては、注入ハードマスクとして第４の実施形態のシリル化レジスト層を用いてもよい。その場合には、シリル化レジスト層の角部は、酸素を用いたプラズマエッチングにより丸めることができる。
【００６５】
また、第１〜第３の実施形態では、注入ハードマスクとしてＢＰＳＧ膜を用いたが、本発明においては、注入ハードマスクとしてＰＳＧ膜あるいは窒化膜を用いてもよい。
【００６６】
また、上記実施形態ではシリコン基板を用いて説明を行ったが、本発明はＳＯＩ基板にも適用することができる。
【００６７】
【発明の効果】
本発明では、従来のホトレジストと比較してイオン注入射影飛程が短いＢＰＳＧ膜およびシリル化レジスト層をイオン注入マスクとして用いることにより、従来よりもイオン注入マスクの厚さを薄くすることができる。そのため、従来よりもイオン注入の方向を水平方向に近づけることができ、より浅い接合深さで、より広い領域にイオン注入を行なうことができる。
【００６８】
さらに、これらのイオン注入マスクの角部を丸めることができるので、不純物がイオン注入マスクによって遮られる領域を狭くすることができる。その結果、半導体装置の微細化を図ることができる。
【図面の簡単な説明】
【図１】 （ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【図２】 第１の実施形態において、ｎ- 層１３を形成するときのイオン注入の工程を従来と比較して説明するための断面図である。
【図３】 （ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【図４】 第２の実施形態において、ｎ- 層１３を形成するときのイオン注入の工程を第１の実施形態と比較して説明するための断面図である。
【図５】 （ａ）〜（ｃ）は、第３の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【図６】 第３の実施形態において、ｎ- 層１３を形成するときのイオン注入の工程を第１の実施形態と比較して説明するための断面図である。
【図７】 （ａ）〜（ｆ）は、第４の実施形態の半導体装置の製造工程のうち、ＬＤＤ構造のｎ- 層を形成する工程までを示す断面図である。
【図８】 ｎ- 層５５を形成するときのイオン注入の工程を従来と比較して説明するための断面図である。
【図９】 従来の半導体装置の製造工程のうち斜めイオン注入を行なう工程を示す断面図である。
【符号の説明】
１ シリコン基板
２ ｐ型領域
３ ｎ型領域
４ 素子分離用絶縁膜
５ ゲート酸化膜
６ ゲート電極
１１ａ ＢＰＳＧ膜
１１ ＢＰＳＧパターン
１２ａ レジスト膜
１２ レジストパターン
１３ ｎ- 層
２１ａ ハードマスク
２１ 注入ハードマスク
３１ａ ハードマスク
３１ 注入ハードマスク
４１ シリコン基板
４２ ｐ型領域
４３ ｎ型領域
４４ 素子分離用絶縁膜
４５ ゲート絶縁膜
４６ ゲート電極
４７ レジスト層
４８ ホトマスク
４９ 露光用光線
５０ 潜像
５１ シリル化層
５２ 露光領域
５３ 非露光領域
５４ シリル化レジストパターン
５５ ｎ- 層

Claims (6)

  1. 半導体基板における第１素子形成領域の上に、ゲート絶縁膜およびゲート電極を形成する工程（ａ）と、
    上記工程（ａ）の後、上記半導体基板の上に、上記第１素子形成領域を開口するハードマスクを形成する工程（ｂ）と、
    上記工程（ｂ）の後に、上記ハードマスクの上端部を丸めることにより、上記ハードマスクをテーパー状にする工程（ｃ）と、
    上記工程（ｃ）の後に、上記半導体基板内に、上記ゲート電極および上記ハードマスクをイオン注入マスクとして、不純物を斜めイオン注入する工程（ｄ）と、
    上記工程（ｄ）の後に、上記ハードマスクを除去する工程（ｅ）とを備え、
    上記工程（ｃ）では、熱処理を行なうことにより、上記ハードマスクを上記テーパー状にすることを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    上記工程（ｂ）では、上記工程（ｄ）の上記斜めイオン注入において上記ゲート電極の下方にまで上記不純物が到達するように、上記ハードマスクの厚みおよび開口幅を規定することを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    上記半導体基板において、上記第１素子形成領域の側方には素子分離用絶縁膜を挟んで第２素子形成領域が位置しており、
    上記工程（ｂ）では、上記第２素子形成領域を覆うように上記ハードマスクを形成することを特徴とする半導体装置の製造方法。
  4. 請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
    上記ハードマスクは、ＢＰＳＧまたはＰＳＧであることを特徴とする半導体装置の製造方法。
  5. 半導体基板の第１素子形成領域の上に、ゲート絶縁膜およびゲート電極を形成する工程（ａ）と、
    上記半導体基板の上に、レジスト層を形成する工程（ｂ）と、
    上記レジスト層のうち上記第１素子形成領域の上に位置する部分を除く部分の少なくとも一部をシリル化することによりシリル化領域を形成する工程（ｃ）と、
    上記レジスト層のうち上記シリル化領域を除く領域の少なくとも一部を除去することにより、シリル化レジストパターンを形成する工程（ｄ）と、
    上記シリル化レジストパターンをイオン注入マスクとして、上記半導体基板に不純物の斜めイオン注入を行なう工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    上記工程（ｄ）の後で上記工程（ｅ）の前に、上記シリル化領域を酸化する工程をさらに含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468785B1 (ko) * 2003-02-19 2005-01-29 삼성전자주식회사 포켓영역을 구비하는 모스 전계효과 트랜지스터의 제조방법
KR100685896B1 (ko) 2005-07-07 2007-02-26 동부일렉트로닉스 주식회사 변형 실리콘 트랜지스터의 제조방법
JP2007110084A (ja) 2005-09-15 2007-04-26 Elpida Memory Inc 半導体装置の製造方法
JP5343320B2 (ja) 2007-03-02 2013-11-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
CN101593682B (zh) * 2008-05-26 2012-10-10 中芯国际集成电路制造(北京)有限公司 离子注入方法及半导体器件的制造方法
US20090325106A1 (en) * 2008-06-27 2009-12-31 Conley Willard E Method for Implant Imaging with Spin-on Hard Masks
CN102117742B (zh) * 2010-01-05 2013-03-13 上海华虹Nec电子有限公司 增强斜角离子注入阻挡能力的方法
US8877596B2 (en) * 2010-06-24 2014-11-04 International Business Machines Corporation Semiconductor devices with asymmetric halo implantation and method of manufacture
JP5808907B2 (ja) * 2010-11-26 2015-11-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP6083150B2 (ja) * 2012-08-21 2017-02-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2015213183A (ja) * 2015-06-25 2015-11-26 インテル・コーポレーション 非プレーナ型トランジスタのフィン製造
US9570291B2 (en) * 2015-07-14 2017-02-14 GlobalFoundries, Inc. Semiconductor substrates and methods for processing semiconductor substrates

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05182904A (ja) 1992-01-07 1993-07-23 Fujitsu Ltd パターン形成方法
JPH05303210A (ja) 1992-04-28 1993-11-16 Matsushita Electric Ind Co Ltd パターン形成方法
JPH06295875A (ja) 1993-04-08 1994-10-21 Sony Corp レジストパターンの形成方法と半導体装置の製造方法
JPH0758055A (ja) 1993-08-20 1995-03-03 Kawasaki Steel Corp 半導体装置の製造方法
US5518941A (en) * 1994-09-26 1996-05-21 United Microelectronics Corporation Maskless method for formation of a field implant channel stop region
JPH08202050A (ja) 1995-01-27 1996-08-09 Oki Electric Ind Co Ltd パターン形成方法
US6312997B1 (en) * 1998-08-12 2001-11-06 Micron Technology, Inc. Low voltage high performance semiconductor devices and methods
JP3394204B2 (ja) * 1999-01-26 2003-04-07 シャープ株式会社 半導体装置の製造方法及び該方法により形成された半導体装置
US6624030B2 (en) * 2000-12-19 2003-09-23 Advanced Power Devices, Inc. Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region
US6624035B1 (en) * 2000-03-13 2003-09-23 Advanced Micro Devices, Inc. Method of forming a hard mask for halo implants
EP1275147B1 (en) * 2000-04-12 2009-06-24 Nxp B.V. Method of manufacturing a semiconductor device

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